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Dokumentenidentifikation DE69723227T2 03.06.2004
EP-Veröffentlichungsnummer 0000872850
Titel Hochpräzisionsanalogleseschaltkreis für Speichermatrizen, insbesondere für Flash-Analogspeichermatrizen
Anmelder STMicroelectronics S.r.l., Agrate Brianza, Mailand/Milano, IT
Erfinder Gerna, Danilo, 23020 Montagna in Valtellina, IT;
Canegallo, Roberto, 15057 Tortona, IT;
Chioffi, Ernestina, 27100 Pavia, IT;
Pasotti, Marco, 27028 S. Martino Siccomario, IT;
Rolandi, Pier Luigi, 15059 Volpedo, IT
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Aktenzeichen 69723227
Vertragsstaaten DE, FR, GB, IT
Sprache des Dokument EN
EP-Anmeldetag 14.04.1997
EP-Aktenzeichen 978301729
EP-Offenlegungsdatum 21.10.1998
EP date of grant 02.07.2003
Veröffentlichungstag im Patentblatt 03.06.2004
IPC-Hauptklasse G11C 27/00
IPC-Nebenklasse G11C 16/06   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Speichervorrichtung enthaltend Speicherzellen, insbesondere Flash-Speicherzellen, und eine Hochpräzisionsanalogleseschaltung zum Lesen der Speicherzellen.

Wie bekannt ist und durch das Beispiel in 1 gezeigt wird, enthält eine Flash-Speichermatrix 1 eine Vielzahl von Flash-Zellen 2, die in Zeilen und Spalten angeordnet sind, bei denen der Gateanschluss der Zellen 2, die in einer selben Zeile an- geordnet sind, mit einer entsprechenden Wortleitung 3 verbunden sind, die Drainanschlüsse der Zellen 2, die in einer selben Spalte angeordnet sind, sind mit einer entsprechenden Bitleitung 4 verbunden und die Sourceanschlüsse sind im Allgemeinen mit der Masse verbunden. Die Wortleitungen 3 sind zu einem Zeilendecoder 5 zusammengefasst und die Bitleitungen 4 sind mit einem Spaltendecoder 6 verbunden, die jeweilige Adressen und Steuersignale von einer Steuereinheit 7 empfangen, welcher jedes Mal die Auswahl einer einzelnen Wortleitung 3 und einer einzelnen Bitleitung 4 und somit den Zugriff zu der Zelle 2, die mit der Wortleitung und der ausgewählten Bitleitung verbunden ist, erlaubt.

Eine Zelle 2 kann insbesondere durch Verbinden der ausgewählten Wortleitung 3 mit einer externen Spannung VCPX mit vorbestimmtem Wert (zum Beispiel 8–9 V) und durch Einprägen eines Biasstromes If in die ausgewählte Bitleitung 4 ausgelesen werden. Durch Beibehalten der ausgewählten Zelle im linearen Bereich ist die folgende Gleichung gültig: If = K*(W/L)*[(VCFX – Vth) – VDS/2]*VDS (I) bei der K eine mit dem Herstellungsprozess verbundene Konstante ist, W/L ist das Verhältnis der Weiten- zu Längenabmessungen der Zelle, Vth ist die Schwellspannung der Zelle (das heißt die minimale Spannung, die zwischen den Gate- und Sourceanschluss dieser Zelle angelegt werden müssen, damit somit der Strom anfangen kann zu fließen) und VDS bezeichnet den Drain-Source-Spannungsabfall der Zelle. In (1) stellt der Term K*(W/L)*VDS = GMf die Transkonduktanz (Verstärkung) der Zelle dar und der Term (VCPX – Vth) stellt die Übersteuerung der Zelle dar.

Bei geeignetem Vorspannen der Zelle ist der Spannungabfall VDS konstant und der Term VDS/2 ist vernachlässigbar in Bezug auf die Übersteuerung (VCFX – Vth); in diesem Zustand hängt der Strom If, der durch die Zelle fließt, in linearer Art und Weise von der Schwellspannung Vth ab.

Während dem Schreibvorgang wird die Zelle durch Vorspannen der verbundenen Bit- und Wortleitungen mit den entsprechenden, vorbestimmten Programmierspannungswerten ausgewählt. Der Schreibvorgang erfolgt mittels des Phänomens der heißen Elektroneninjektion, auf dessen Basis die hohe Spannung, mit der der Drainanschluss zu beschreibenden Zelle versorgt wird, einen Anstieg der Elektronengeschwindigkeit verursacht und einige dieser eine Energie erreichen, die ausreicht, um die Oxidbarriere zu überwinden. Durch Einprägen einer Spannung an den Gateanschluss, welche höher ist als die Spannung an dem Drainanschluss, beschleunigt das gewonnene elektrische Feld die Elektronen durch die Oxidschicht, die den Kanalbereich von dem potentialfreien Gatebereich trennt, und ermöglicht das Einschließen dieser Elektronen innerhalb des potentialfreien Gatebereichs. Als Folge dieses Einschließens der Elektronen ändert die Zelle seine Schwellspannung.

Das Phänomen der heißen Elektroneninjektion ist naturgemäß unkontrolliert und kann mit einer Genauigkeit nicht wiederholt werden; während des Programmierens wird die Zelle deshalb mehrere Male ausgelesen, um die erreichte Schwellspannung auszulesen (Verifikationsphase).

Aus diesem Grunde weist ein aus Flash-Zellen gebildeter analoger Speicher eine Speichergenauigkeit auf, die von der Lesegenauigkeit abhängt. Die Schwellspannung ist darüber hinaus stark von der Temperatur und dem verwendeten Herstellungsprozess abhängig; das bedeutet, dass es um ein hohes Maß an Genauigkeit und Zuverlässigkeit zu erhalten, notwendig ist, Lösungen bereitzustellen, die eine substantielle Unempfindlichkeit bezüglich Variationen in den Betriebsbedingungen sicher stellen.

Um eine hohe Genauigkeit im Auslesen von Flash-Speicherzellen zu ermöglichen, beschreibt eine frühere europäische Patentanmeldung 96830612.6 (EP 0 833 348), die am 5. Dezember 1996 im Namen der Anmelderin angemeldet wurde und den Titel „Method and circuit for checking multi-level programming of floatinggate nonvolatile memory cells, particularly flash-cells" hat, eine Schaltung mit Rückkopplung, in der ein Strom mit vorbestimmten Wert über einen ersten Anschluss (zum Beispiel dem Drainanschluss) der auszulesenden Zelle eingeprägt wird; dieser erste Anschluss ist verbunden mit einem Eingang eines Operationsverstärkers, der ebenfalls eine Referenzspannung aufnimmt; der zweite Anschluss (zum Beispiel der Sourceanschluss) der Zelle ist mit einem vorbestimmten Potential verbunden und der Ausgang des Operationsverstärkers ist mit dem Gateanschluss der Zelle verbunden. Auf diese Weise liegt ein mit der Schwellspannung der Zelle direkt proportionale Spannung am Ausgang des Operationsverstärkers an und kann mit der gewünschten Schwellspannung verglichen werden, um zu entscheiden, ob das Programmieren fortgesetzt werden soll oder nicht.

Diese zwar präzise Lösung begründet allerdings das Problem einer hohen Kapazität, die mit dem Drainanschluss der auszulesenden Zelle verbunden ist, aufgrund der Summe aller Kapazitäten, die mit den parallel mit der selben Bitleitung geschalteten Zellen verknüpft sind. Diese Kapazität führt praktisch einen Pol in die Transferfunktion ein, was die Auslesegeschwindigkeit verlangsamt. Die maximale Geschwindigkeit, die erreicht werden kann, ist insbesondere im Sinne der Frequenz FMAX durch die Gleichung gegeben: FMAX = GMf/Cp (2) bei der GMf die Transkonduktanz der Zelle, wie oben definiert bezeichnet und Cp die Kapazität, die mit der fraglichen Bitleitung verknüpft ist, bezeichnet. In (2) kann GMf nicht geändert werden, da sie vom Design und von technologischen Gesichtspunkten abhängt; Cp kann durch Anheben der Spannung, die an dem Drainanschluss der Zelle anliegt, verringert werden, jedoch kann, um das Risiko eines Löschens der Zelle zu vermeiden, diese Spannung nicht übermäßig erhöht werden.

Die Aufgabe der Erfindung besteht daher darin, einen Speicher, insbesondere einen Flash-Speicher, mit einer Leseschaltung bereit zu stellen, der den Nachteilen bekannter Schaltungen abhilft.

Die vorliegende Erfindung bezieht sich daher auf eine Speichervorrichtung, die einen Hochpräzisionsanalogleseschaltung gemäß dem Anspruch 1 enthält.

Eine bevorzugte Ausführung der vorliegenden Erfindung wird nachfolgend, lediglich mittels nicht einschränkender Beispiele, unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben, in denen:

1 ein vereinfachtes Prinzipschaltbild eines Flash-Speichers der bekannten Art zeigt;

2 ein vereinfachtes Prinzipschaltbild der vorliegenden Leseschaltung zeigt;

3 ein detaillierteres Prinzipschaltbild der vorliegenden Schaltung zeigt.

2 zeigt eine Leseschaltung 10 (auch bekannt als „Leseverstärker") zum Auslesen einer auszulesenden Zelle 2, die zu einer Speichermatrix 1, wie in 1 dargestellt, gehört. Was die Speichermatrix 1 betrifft, zeigt 1 der Einfachheit halber lediglich die auszulesende Zelle 2, die über den Zeilendecoder 5 und den Spaltendecoder 6 adressiert wird; der Zeilendecoder 5 ist nicht dargestellt und lediglich die wesentlichen Komponenten des Spaltendecoders 6 sind dargestellt.

Im Detail und wie in 2 dargestellt ist, weist die auszulesende Zelle 2 einen mit der Masse verbundenen Sourceanschluss 11, einen mit der Spannungsquelle 15 welche die Lesespannung VCPX bereitstellt verbundenen Gateanschluss 12, und einen Drainanschluss 13 auf, der mit einem Knoten 18 über einen Auswahlschalter 16 und einem ersten NMOS-Typ Vorspanntransistor 17, der zu dem Spaltendecoder 6 aus 1 gehört, verbunden ist. Der Knoten 18 ist mit einer Stromspiegelschaltung 19, die durch zwei PMOS-Transistoren 21, 22 gebildet wird, verbunden; im Detail ist der PMOS-Transistor 21 in Diode verschaltet, (das heißt dessen Drain- und Gateanschlüsse sind kurzgeschlossen) und dessen Drainanschluss ist mit dem Knoten 18 verbunden, dessen Sourceanschluss ist mit der Versorgungsleitung 23, welche auf Vdd gesetzt ist, verbunden und dessen Gateanschluss ist mit dem Gateanschluss des PMOS-Transistors 22 verbunden; bei Letzterem ist dessen Sourceanschluss mit der Versorgungsleitung 23 und dessen Drainanschluss mit einem Knoten 24 verbunden.

Der Knoten 24 ist, über einen zweiten, wiederum NMOS-Typ Vorspanntransistor 25 und einem Dummyschalter 26, der stets geschlossen gehalten wird, mit dem Drainanschluss 28 der Referenzzelle 27, beispielsweise einer jungfräulichen Zelle, verbunden, mit einem Sourceanschluss 29, der mit der Masse verbunden ist, und mit einem Gateanschluss 30, der mit dem Ausgang des Operationsverstärkers 31 verbunden ist; Letzterer weist einen mit dem Knoten 18 verbundenen invertierenden Eingang und einen mit dem Knoten 24 verbundenen nichtinvertierenden Eingang auf.

2 zeigt auch einige für die folgende Diskussion nützliche physikalische Quantitäten, insbesondere die Ausgangsspannung V0 des Operationsverstärkers 31, der auch die Ausgangsspannung der Leseschaltung 10, den Spannungsabfall VDS,2 und VDS,27 zwischen den Drain- und Sourceanschlüssen der auszulesenden Zellen 2 bzw. der Referenzzelle 27 und die Ströme I2 und I27, die durch diese Zellen fließen, bildet.

Die Schaltung in 2 prägt, in Folge der Stromspiegelschaltung 19, identische Ströme in die auszulesende Zelle und in die Referenzzelle 27 ein, so dass diese dieselbe Übersteuerungsspannung aufweisen. In dieser Situation ist die Schwellspannung der auszulesenden Zelle 2 proportional zu der Differenz zwischen seiner Gatespannung und der der Referenzzelle 27 und die Schwankungen der Schwellspannung aufgrund von Schwankungen der Temperatur sind in der auszulesenden Zelle 2 und der Referenzzelle 27 identisch und kompensieren einander gegenseitig.

In der Schaltung in 2 besteht die Funktion der Vorspanntransistoren 17 und 25 darin, die Zellen 7 und 27 im linearen Bereich beizubehalten und ein Löschen dieser Zellen, wenn diese nicht ausgewählt werden, durch Beibehalten eines konstanten Spannungsabfalls zwischen den Drain- und Sourceanschlüssen der Zellen 2 und 27 zu verhindern. Die Referenzzelle 27 ist darüber hinaus in eine negative Rückkopplungsschleife (die zusätzlich zu der Referenzzelle 27 selbst den Vorspanntransistor 25 und den Operationsverstärker 31 einschließt) eingefügt, welche über die Spannung V0, die an dem Gateanschluss 30 der Refrenzzelle 27 angelegt ist, denselben Übersteuerungsspannungswert für die auszulesende Zelle 2 und die Referenzzelle 27, wie in den nachfolgenden mathematischen Termen beschrieben wird, sicher stellt.

Im Detail, angenommen dass die auszulesende Zelle 2 und die Referenzzelle 27 unter Verwendung derselben Technologie auf identische Art und Weise hergestellt worden sind, sind auf der Basis von (1) der Strom I2, der durch die auszulesende Zelle 2 fließt, und der Strom I27, der durch die Referenzzelle 27 fließt, wie folgt gegeben: I2 – K*(W/L)*[(VCPX – Vth,2) – VDS,2/2]*VDS,2 (3) I27 – K*(W/L)*[(V0 – Vth,27) – VDS,27/2]*VDS,27 (4) in denen folgenden Vth,2 und Vth,27 die Schwellspannungen der auszulesenden Zelle 2 bzw. der Referenzzelle 27 bezeichnen und die anderen Größen die oben beschriebene Bedeutung aufweisen.

Angenommen, dass die PMOS-Transistoren 21 und 22, die zu der Stromspiegelschaltung 19 gehören, und die Vorspanntransistoren 17 und 25 im Sättigungsbereich arbeiten, ergibt dies: I2 = I27 (5)

Außerdem sind im Gleichgewicht die Spannungen an den Eingängen des Operationsverstärkers 31 (Spannungen an den Knoten 18 und 24) gleich, und für den Fall, dass die Vorspanntransistoren 17, 25 an deren Gateanschluss dieselbe Vorspannspannung VR (zum Beispiel von 1,2–1,4 V) aufnehmen, weisen sie denselben Gate-Source-Spannungsabfall auf; unter Missachtung des Spannungsabfalls an den Anschlüssen des Auswahlschalters 16 und des Dummyschalters 26 folgt daraus, dass: VDS,2 – VDS,27 (6)

Die folgende Gleichung kann aus (3) und (4) unter Berücksichtigung von (5) und (6) erlangt werden: VCPX – Vth,2 = V0 – Vth,27 (7)

Das heißt, mit der gezeigten Struktur ist die Übersteuerungsspannung der auszulesenden Zelle 2 gleich der Übersteuerungsspannung der Referenzzelle 27.

Die folgende Gleichung kann darüber hinaus unmittelbar aus (7) erlangt werden: V0 = VCPX–(Vth,2 – Vth,27) (8) das heißt Vth,2 = VCPX – V0 + Vth,27 (9)

Aus (9) ist ersichtlich, dass die Schwellspannung der auszulesenden Zelle 2 in linearer Weise von der Ausgangsspannung V0 des Verstärkers abhängt, infolge dessen stellt das Auslesen dieser Ausgangsspannung, wenn die Schwellspannung der Referenzzelle 27 und die Auslesespannung, die an dem Gateanschluss der auszulesenden Zelle angelegt wird, den erforderlichen Schwellwert bereit.

Genaue Kenntnis der Schwellspannung Vth,27 der Referenzzelle 27 ist auch nicht notwendig. Zum Speichern und zum aufeinanderfolgendem Auslesen der Schwellspannung der auszulesenden Zelle ist es lediglich notwendig, dessen relativen Wert bezüglich der Schwellspannung der Referenzzelle 27 zu kennen, das heißt den Wert der durch (8) gegebenen Ausgangsspannung zu kennen. Diese Größe V0 hat auch den Vorteil, dass sie unabhängig von der Temperatur ist. In Anbetracht der Schwellspannung stehen der Summe zwei Terme zu, ein erster bei konstanter Temperatur (bei 300°K) und ein zweiter abhängig von der Temperatur, wobei die folgenden Zusammenhänge für die auszulesende Zelle und die Referenzzelle 27 gültig sind: Vth,2 = Vth,2 (300°K) + &bgr;(T) (10) Vth,27 = Vth,2(300°K) + &bgr;(T) (11) woraus (8) wird: V0 = VCPX – [Vth,2(300°K) + Vth,2 – (300°K)] (12) infolge dessen ist die Ausgangsspannung V0 unabhängig von Temperaturschwankungen.

In der Schaltung gemäß 2, bei konstanten Temperaturbedingungen, ist es für die vergleichbaren Komponenten in den beiden Zweigen, die die auszulesende Zelle 2 und die Referenzzelle 27 enthalten, nicht unentbehrlich, zueinander zusammen zu passen (das heißt für die Paare 21-22, 17-25, 16-26 und 2-27, die durch zueinander identischer Komponenten ausgebildet sein müssen) für den Fall, dass es nicht notwendig ist, den absoluten Schwellwert am Ausgang, jedoch lediglich seinen relativen Wert, zu kennen, für den Fall der Spannung V0 wie oben ausgeführt und daher geringer Fehlanpassungen zwischen den Komponenten jedes Paares sich nicht auf die Genauigkeit beim Auslesens auswirken. Diese Fehlanpassungen wirken sich jedoch in dem Fall aus, in welchem sich die Auslesezustände der Zelle 2 von den Lesezuständen unterscheiden. Dies ist sogar dann so, wenn wie oben erwähnt, irgendwelche geringe Fehlanpassungen den Betrieb der Ausleseschaltung 10 in diesem Falle auch nicht gefährden.

Nehmen wir praktischerweise an, dass ein Unterschied in den Abmessungen zwischen der auszulesenden Zelle 2 und der Referenzzelle 27 existiert, der mittels einer Variation &Dgr;K mit dem Faktor K zusammengefasst werden kann. In dieser Situation und unter Vernachlässigung des Faktors VDS,2/2 wird aus (3): I2 = (K + &Dgr;K)*(W/L)*(VCPX – Vth,2)*VDS,2 (3')

Wird (3') mit (4) kombiniert, ergibt sich unter Vernachlässigung des Faktors VDS,27/2 und unter Bezugnahme auf (10) und (11) daraus: V0 = VCPX – [Vth,2(300°K) – Vth,27(300°K)] + (&Dgr;K/K)*VCPX + – (&Dgr;K/K)*Vth,2 – (&Dgr;K/K)*&bgr;(T) (13)

In (13) sind die ersten drei Terme identisch mit (8), der vierte und fünfte Term ist konstant und hat, wie oben beschrieben, keinen Einfluss auf die Genauigkeit der Lesevorrichtung, und der sechste Term (&Dgr;K/K)*&bgr;(T) bezeichnet lediglich einen Temperatur abhängigen Term; wie dargestellt, wird jedoch jede Änderung &bgr; der Schwellspannung aufgrund dessen, dass die Temperatur am Ausgang reflektiert wird, reduziert durch den Term (&Dgr;K/K) und damit in einem nicht verstärkten Modus.

In der Leseschaltung gemäß 2 bilden die Schleife, die durch den Operationsverstärker 31 gebildet wird, die Referenzzelle 27, der Schalter 26, der Vorspanntransistor 25 und der PMOS-Transistor 22 einen zweistufigen Verstärker, dessen erste Stufe durch den Operationsverstärker 31 gebildet wird und dessen zweite Stufe die Referenzzelle 27 als Verstärkungsglied verwendet. Der Vorspanntransistor 25 arbeitet als Kaskodenglied, welches den Ausgang der Schleife (Knoten 24) mit einer hohen Impedanz versorgt. Dieser zweistufige Verstärker ist damit in einer Weise kompensiert, wie in dem detaillierteren Diagramm in 3, wie nachfolgend beschrieben wird, gezeigt wird.

3 zeigt zusätzlich zu den Elementen der 2 eine Kompensationskondensator 40, einen Kompensationstransistor 41 und eine Stromquelle 42. Im Detail ist der Kompensationskondensator 40 zwischen dem Knoten 24 und dem Knoten 43 geschaltet; die Stromquelle 42 ist zwischen der Versorgungsleitung 24 und dem Knoten 43 angeordnet und bei dem PMOS-Typ Kompensationstransistor 41 ist dessen Sourceanschluss mit dem Knoten 43 verbunden, dessen Gateanschluss ist mit dem Ausgang des Operationsverstärkers 31 verbunden und dessen Drainanschluss ist mit der Masse verbunden.

Schließlich stellt in 3 ein in gestrichelten Linien dargestellter Kondensator 45 die parasitäre Kapazität der Bitleitung, mit der die auszulesende Zelle verbunden ist, dar; 3 zeigt ferner die Transistoren (vom NMOS-Typ), die die Schalter 16 und 26 bilden und einen NMOS-Typ Resettransistor 44, dessen Drainanschluss mit dem Mittelabgriff zwischen den Transistoren 16 und 17 verbunden ist, dessen Sourceanschluss mit der Masse verbunden ist und dessen Gateanschluss ein Steuersignal R aufnimmt.

Der Kompensationskondensator 40 verursacht einen Pol bei der Miller-Frequenz, infolge dessen die Grenzfrequenz des Verstärkers, der durch die Glieder 22, 25, 26, 27 und 31 und durch den Kondensator 40 (unter Vernachlässigung des Kompensationskondensators 41 für die gegebene Zeit), gebildet wird, eine Grenzfrequenz FCO wie folgt aufweist:

bei der GMOA die Transkonduktanz des Operationsverstärkers bezeichnet und CC die Kapazität des Kondensators 41 bezeichnet.

Der Kondensator 40 verursacht jedoch noch einen zweiten Pol bei der Grenzfrequenz F&Pgr;-P wie folgt:

bei der GMf die Transkonduktanz der Referenzzelle 27, wie oben definiert, bezeichnet und CD die mit dem Knoten 24 verbundene Kapazität bezeichnet.

Aus Stabilitätsgründen muss die Grenzfrequenz FCO maximal gleich der Hälfte der zweiten Polfrequenz F&Pgr;-P derart sein, dass diese zweite Polfrequenz den die Auslesegeschwindigkeit beeinflussenden Hauptfaktor repräsentiert. Die Transkonduktanz GMf der Flash-Typ-Referenzzelle 27 ist sehr gering und beträgt etwa 3–4 &mgr;A/V, aber glücklicherweise ist die parasitäre Kapazität CD des Knotens 24 gering für den Fall, dass keine Last vorhanden ist. Dies macht es folglich möglich, eine entschieden hohe Auslesegeschwindigkeit zu erhalten.

Der Kompensationskompensator verursacht auch eine Nullstelle (right-plane zero) bei der Frequenz FZ wie folgt:

Wie für den Fachmann bekannt ist, verursacht diese Nullstelle eine Verzögerung von 90°, infolge dessen die Schleife in Abwesenheit eines Kompensationstransistors 41 instabil werden würde. Dieses Problem wird durch das Vorhandensein des Kompensationstransistors 41 gelöst, der als Puffer in Emitter-Folger-Konfiguration wirkt und der den Ausgang der zweiten Stufe des Verstärkers (Knoten 24) von dem Kompensationskondensator 40 entkoppelt.

Die Vorteile der beschriebenen Leseschaltung sind die folgenden. Die beschriebene Struktur stellt durch Sicherstellen derselben Übersteuerung bezüglich der auszulesenden Zelle 2 und der Referenzzelle 27 sich, dass die Schwellspannung der auszulesenden Zelle mit der Differenz zwischen den Gatespannungen der auszulesenden Zelle und der Referenzzelle zusammen hängt; die Verwendungsmöglichkeit als eine Betriebsgröße in der Verifikationsphase und während des Lesens bestimmt die Ausgangsspannung V0 des Operationsverstärkers 31 eher als direkt die Schwellspannung der auszulesenden Zelle, dass die verwendete Größe temperaturkompensiert ausgebildet ist. Die Verwendung der Referenzzelle 27 statt der auszulesenden Zelle 2 innerhalb der Rückkopplungsschleife macht es substantiell möglich, die Lesegeschwindigkeit anzuheben für den Fall, dass die geringere, mit der eigenen Referenzzelle 27 verbundene Kapazität bezüglich der mit der auszulesenden Zelle verbundenen Kapazität gegeben ist. Schließlich, wie oben erwähnt, weist die beschriebene Leseschaltung eine gute Stabilität mit einer einfachen und verlässlichen Struktur auf.

Es ist klar, dass viele Variationen und Modifikationen mit der hier beschriebenen und dargestellten Leseschaltung vorgenommen werden können, von denen alle in den Bereich der Erfindung kommen.


Anspruch[de]
  1. Speichervorrichtung enthaltend Speicherzellen, insbesondere Flash-Zellen, und eine Hochpräzisionsanalogleseschaltung (10) zum Auslesen der Speicherzellen, wobei die Leseschaltung (10) mit einer ersten (2) und einer zweiten (27) Zelle verbunden ist, die jeweils einen ersten (13, 28) und zweiten (11, 29) Anschluss und einen Steueranschluss (12, 30) aufweisen, wobei die Leseschaltung (10) erste und zweite Stromquellenmittel (21, 22) aufweist, die mit der ersten bzw. zweiten Zelle verbunden sind und die erste bzw. zweite Ströme, die zueinander gleich sind, erzeugen, dadurch gekennzeichnet, dass sie negative Rückkopplungsmittel (31) mit einem ersten und einem zweiten Eingang, die mit dem ersten Anschluss (13) der ersten Zelle (2) bzw, dem ersten Anschluss (28) der zweiten Zelle (27) verbunden sind, aufweist und ein Ausgang mit dem Steueranschluss (30) der zweiten Zelle verbunden ist.
  2. Speichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, dass die erste Zelle (2) als auszulesende Matrixzelle und die zweite Zelle (27) als Referenzzelle ausgebildet ist.
  3. Speichervorrichtung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass die negativen Rückkopplungsmittel (31) einen Operationsverstärker mit einem invertierenden Eingang, der mit dem ersten Anschluss (13) der ersten Zelle (2) verbunden ist, und einen nicht-invertierenden Eingang, der mit dem ersten Anschluss (28) der zweiten Zelle (27) verbunden ist, aufweist.
  4. Speichervorrichtung gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die ersten und zweiten Stromquellenmittel (21, 22) eine Stromspiegelschaltung (19) bilden.
  5. Speichervorrichtung gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die ersten und zweiten Stromquellenmittel (21, 22) mit dem ersten Anschluss (13) der ersten Zelle (2) bzw. dem ersten Anschluss (28) der zweiten Zelle (27) verbunden sind.
  6. Speichervorrichtung gemäß Anspruch 5, dadurch gekennzeichnet, dass sie einen ersten (17) und einen zweiten (25) Vorspanntransistor enthält, der zwischen den ersten Stromquellenmitteln (21) und dem ersten Anschluss (13) der ersten Zelle (2) bzw. der zwischen den zweiten Stromquellenmitteln (22) und dem ersten Anschluss (28) der zweiten Zelle (27) zwischengeschaltet ist, wobei der erste und zweite Vorspanntransistor entsprechende Steueranschlüsse, die wechselseitig verbunden sind und ein gemeinsames Vorspannungssignal aufnehmen, aufweisen.
  7. Speichervorrichtung gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Anschluss (13, 28) der ersten und zweiten Zellen (2, 27) ein Drainanschluss ist, dass der zweite Anschluss (11, 29) der ersten und zweiten Zellen ein Sourceanschluss ist und dass der Steueranschluss (12, 30) der ersten und zweiten Zellen ein Gateanschluss ist.
  8. Speichervorrichtung gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass er eine Kompensationsschaltung (4042) enthält, die zwischen dem ersten Anschluss (28) der zweiten Zelle (27) und dem Ausgang (30) der negativen Rückkopplungsmittel (31) zwischengeschaltet ist.
  9. Speichervorrichtung gemäß Anspruch 8, dadurch gekennzeichnet, dass die Kompensationsschaltung (4042) einen Kompensationskompensator (40) und einen Kompensationstransistor (41) enthält, wobei der Kompensationskondensator (40) einen ersten Anschluss, der mit dem ersten Anschluss (28) der zweiten Zelle (2) verbunden ist, und einen zweiten Anschluss, der mit einem ersten Anschluss (43) des Kompensationstransistors (41) verbunden ist, aufweist, wobei der Kompensationstransistor einen Steueranschluss, der mit dem Ausgang (30) der negativen Rückkopplungsmittel (31) verbunden ist, aufweist.
Es folgt ein Blatt Zeichnungen






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