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Dokumentenidentifikation DE10014112B4 22.07.2004
Titel Multi-Bank-Speichervorrichtung und Verfahren zum Anordnen von Ein-/Ausgangsleitungen
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Kim, Keum Young, Kyungki, KR
Vertreter Viering, Jentschura & Partner, 80538 München
DE-Anmeldedatum 22.03.2000
DE-Aktenzeichen 10014112
Offenlegungstag 15.03.2001
Veröffentlichungstag der Patenterteilung 22.07.2004
Veröffentlichungstag im Patentblatt 22.07.2004
IPC-Hauptklasse G11C 5/06
IPC-Nebenklasse G11C 7/10   G11C 11/4093   G11C 8/12   G11C 11/404   
Zusammenfassung Verfahren zum Anordnen von E/A-Leitungen in einer Multi-Speicherbank mit einer Vielzahl von Speicherbänken, einem E/A-Leseverstärker-Block, einer Vielzahl von E/A-Leseverstärkern, einer Vielzahl von Spalten-Decoder-Blöcken, einer Vielzahl von lokalen E/A-Leitungspaaren und einer Vielzahl von globalen E/A-Leitungspaaren. Die Betriebseffizienz für Speicherchips ist zum Beispiel dadurch verbessert, dass eine Vielzahl von Speicherbänken durch einen E/A-Leseverstärker-Block unterteilt ist, dass abwechselnd E/A-Leitungsübertragungstransistoren und Leseverstärker-Treibertransistoren angeordnet sind, und dass globale E/A-Leitungspaare überkreuzt sind, wodurch die Bank-Adressierung erleichert ist und so die Betriebsgeschwindigkeit erhöht ist.

Beschreibung[de]

Die Erfindung betrifft eine Multi-Bank-Halbleiterspeichervorrichtung und ein Verfahren zum Anordnen von Ein- und Ausgangs- (E/A)Leitungen. Insbesondere betrifft die Erfindung eine verbesserte Architektur, die zu Effizienz bei Chipherstellung und -design führt.

Bei einer Halbleiterspeichervorrichtung können zum Erhöhen der Leistungsfähigkeit unterschiedliche Architekturen eingesetzt sein, z. B. eine Multibitarchitektur oder eine Multibankarchitektur. Bei einer Multi-Speicherbank-Architektur kann mittels eines Bankadressenverfahrens problemlos unabhängig und selektiv auf Speicherbänke zugegriffen werden.

Bei einer solchen Multi-Speicherbank-Architektur können ein Schreibvorgang, ein Lesevorgang und ein Interrupt-Vorgang in unterschiedlichen Speicherbänken durchgeführt werden. Die Multi-Speicherbank-Architektur weist einen Bank-Datenbus auf, der eine globale E/A-Leitung sein kann, und der die aus einer jeden Speicherbank ausgelesenen Daten und die zu schreibenden Daten trägt.

Weiter ist jede Speicherbank entsprechend der zunehmenden Anzahl von in einer Speicherbank enthaltenen Speicherzellen in eine Vielzahl von Speicherblöcken unterteilt. Die Vielzahl von Speicherblöcken ist durch eine Vielzahl von lokalen E/A-Leitungen mit globalen E/A-Leitungen gekoppelt. Dementsprechend sollte jeder Speicherblock Leseverstärkerblöcke, Wortleitungs-Treiberblöcke, Leseverstärker-Treiberschaltungen und Leitungsübertragungsschaltungen aufweisen, da jede Speicherbank in eine Vielzahl von Speicherblöcken aufgeteilt ist.

Die oben beschriebene Multi-Speicherbank-Architektur ist in dem US Patent 5,781,495 offenbart. Konkret weist die offenbarte Architektur eine Vielzahl von globalen E/A-Leitungspaaren auf, die durch die Oberseite eines Speicherzellenfeldes hindurchtreten und sich über eine Vielzahl von Speicherbänken hinweg erstrecken.

Die Effizienz einer solchen Multi-Speicherbank-Architektur leidet jedoch unter der zusätzlichen Größe.

In dem US Patent 5,886,943 wird eine Speicherzelle mit verringerten Platzbedarf offenbart, welche im Besonderen globale E/A-Leiterpaare mit Überkreuzungen aufweist. Dem US Patent 5,471,430 ist insbesondere eine Halbleiterspeichervorrichtung zu entnehmen, welche senkrecht zueinander liegende lokale E/A-Leitungspaare und globale Leitungspaare aufweist.

Deshalb besteht Bedarf an einer Multi-Speicherbank-Architektur mit verbesserter Zelleneffizienz und Chipeffizienz.

Ein Ziel der Erfindung ist es, eine Multibank-Halbleiterspeichervorrichtung und ein Verfahren zum Anordnen von E/A-Leitungen bereitzustellen, mittels derer die Chipeffizienz verbessert wird.

Ein weiteres Ziel der Erfindung ist es, eine Multibank-Halbleiterspeichervorrichtung und ein Verfahren zum Anordnen von E/A-Leitungen bereitzustellen, bei der bzw. bei dem die Effizienz von Chipherstellung und -design erhöht ist.

Ein weiteres Ziel der Erfindung ist es, eine Multibank-Halbleiterspeichervorrichtung und ein Verfahren zum Anordnen von E/A-Leitungen bereitzustellen, bei der bzw. bei dem die Bankadressierung erleichtert ist.

Ein weiteres Ziel der Erfindung ist es, eine Multibank-Halbleiterspeichervorrichtung und ein Verfahren zum Anordnen von E/A-Leitungen bereitzustellen, wobei die Chipbetriebsgeschwindigkeit erhöht ist.

Die oben genannten Ziele werden erreicht durch eine erfindungsgemäße Vorrichtung mit:

einer Vielzahl von in Zeilenrichtung angeordneten Speicherbänken, wobei jede Speicherbank eine Vielzahl von sich in Spaltenrichtungen erstreckenden lokalen E/A-Leitungspaaren und eine Vielzahl von sich in Zeilenrichtung erstreckenden globalen E/A-Leitungspaaren aufweist;

einem zwischen benachbarten Paaren aus der Vielzahl von Speicherbänken angeordneten E/A-Leseverstärker-Block, wobei der E/A-Leseverstärker-Block eine Vielzahl von in Spaltenrichtung angeordneten E/A-Leseverstärkern aufweist; und

einer Vielzahl von zwischen jedem benachbarten Paar der Speicherbänke angeordneten Spalten-Decoder-Blöcken, wobei zumindest eines aus der Vielzahl von globalen E/A-Leitungspaaren sich von einer ersten Speicherbank zu einer benachbarten Speicherbank erstreckt und an dem Spalten-Decoder-Block ein weiteres globales E/A-Leitungspaar überkreuzt und sich in einer zweiten Speicherbank in Richtung einer benachbarten Zeile erstreckt.

Jedes Paar von lokalen E/A-Leitungspaaren ist vorzugsweise in einer Vielzahl von in jeder Speicherbank in Zeilenrichtung angeordneten Leseverstärkerblock-Spalten angeordnet. In jeder Leseverstärkerblock-Spalte ist ein Paar von lokalen E/A-Leitungspaaren angeordnet. Jedes Paar von globalen E/A-Leitungspaaren ist in einer Vielzahl von Wortleitungs-Treiberblock-Zeilen angeordnet, und die Wortleitungs-Treiberblöcke sind in jeder Speicherbank in Spaltenrichtung angeordnet. In jeder der Wortleitungs-Treiberblock-Zeilen ist ein Paar von globalen E/A-Leitungen angeordnet. Jedes der globalen E/A-Leitungspaare ist mit dem in der identischen Wortleitungs-Treiberblock-Zeile überkreuzten lokalen E/A-Leitungspaar dadurch gekoppelt, dass es die gleiche Adresse hat. In Speicherbänken, in denen globale E/A-Leitungspaare nicht mit den lokalen E/A-Leitungspaaren gekoppelt sind, ist das globale E/A-Leitungspaar in angrenzenden Wortleitungs-Treiberblock-Zeilen angeordnet. Die Leseverstärkerblock-Spalten und Leseverstärker-Treiberschaltungs-Blöcke sind in einem Bereich der Wortleitungs-Treiberblock-Zeilen angeordnet, in dem die globalen E/A-Leitungspaare nicht mit den lokalen E/A-Leitungspaaren verbunden sind. Jedes aus der Vielzahl von globalen E/A-Leitungspaaren weist eine Vielzahl von Ausgleichseinrichtungen auf, die mit einem Endpunkt und Mittelpunkten zwischen jeder Speicherbank und einem Spaltendecoder verbunden sind. In einem Schreib-Interrupt-Lese-Modus führen eine Vielzahl der Ausgleichseinrichtungen eine Ausgleichsoperation durch.

Gemäß der Erfindung weist ein Verfahren zum Anordnen von E/A-Leitungen einer Multibank-Halbleiterspeichervorrichtung bei der eine Vielzahl von E/A-Leseverstärkern zwischen benachbarten Paaren aus einer Vielzahl von Speicherbänken angeordnet sind, folgende Schritte auf:

in jeder der Speicherbänke wird eine Vielzahl von lokalen E/A-Leitungspaaren in Spaltenrichtung erstreckt; und

eines aus der Vielzahl von globalen E/A-Leitungspaaren wird in Zeilenrichtung von einer Speicherbank zu einer benachbarten Speicherbank erstreckt, wobei es ein weiteres globales E/A-Leitungspaar an einem zwischen der einen und der benachbarten Speicherbank angeordneten Spalten-Decoder überkreuzt, wobei das eine aus der Vielzahl von globalen E/A-Leitungspaaren sich in der benachbarten Speicherbank in Richtung einer benachbarten Zeile erstreckt.

Dabei ist es bevorzugt, dass jedes aus der Vielzahl von globalen E/A-Leitungspaaren eine Vielzahl von Ausgleichseinrichtungen aufweist, die mit einem Endpunkt und mit Mittelpunkten zwischen jeder Speicherbank und einem Spaltendecoder verbunden sind. Die Vielzahl von Ausgleichseinrichtungen führt in einem Schreib-Interrupt-Lese-Modus eine Ausgleichsoperation durch.

Eine erfindungsgemäße Vorrichtung weist außerdem auf:

ein Paar von auf einem Halbleiterwafer verteilten Elementbildungsbereichen;

einen peripheren Schaltungsbereich zum Unterteilen eines jeden der Elementbildungsbereiche in ein Paar von Unterelementbildungsbereichen;

einen E/A-Leseverstärker-Block zum Unterteilen eines jeden der Unterelementbildungsbereiche in ein Paar von Speicherbereichen;

einen Spalten-Decoder-Block zum Unterteilen eines jeden der Speicherbereiche in ein Paar von Speicherbänken; und

zumindest eines aus einer Vielzahl von globalen E/A-Leitungspaaren, das sich in Richtung einer ersten Zeile erstreckt, wobei ein weiteres Paar sich in einer an den E/A-Leseverstärker-Block angrenzenden Speicherbank in Richtung einer an die erste Zeile angrenzenden zweiten Zeile erstreckt, und wobei das zumindest eine und das weitere Paar von globalen E/A-Leitungspaaren einander am Spalten-Decoder-Block überkreuzen, und wobei das zumindest eine Paar sich in Richtung der zweiten Zeile erstreckt, und wobei das weitere Paar sich in einer an den Spalten-Decoder-Block angrenzenden Speicherbank in Richtung der ersten Zeile erstreckt.

Dabei erstreckt sich ein erstes Paar von globalen E/A-Leitungspaaren in einer an einen E/A-Leseverstärkerblock angrenzenden Speicherbank in Richtung einer ersten Zeile. Ein zweites Paar von globalen E/A-Leitungspaaren erstreckt sich in Richtung einer an die erste Zeile angrenzenden zweiten Zeile. Die vier globalen E/A-Leitungspaare überkreuzen einander am Spaltendecoderblock. Das erste Paar von globalen E/A-Leitungspaaren erstreckt sich in einer an den Spaltendecoder angrenzenden anderen Speicherbank in Richtung der zweiten Zeile. Das zweite Paar von globalen E/A-Leitungspaaren erstreckt sich in der ersten Zeile. Die globalen E/A-Leitungspaare sind wiederholt in Spaltenrichtung angeordnet.

Die globalen E/A-Leitungspaare sind jeweils mit unterschiedlichen E/A-Leseverstärkern gekoppelt bzw. verbunden. Das erste Paar von globalen E/A-Leitungspaaren der einander überkreuzenden globalen E/A-Leitungspaare ist in einer ersten Speicherbank mit lokalen E/A-Leitungspaaren gekoppelt. Das zweite Paar von globalen E/A-Leitungspaaren der einander überkreuzenden globalen E/A-Leitungspaare ist in einer zweiten Speicherbank mit lokalen E/A-Leitungspaaren gekoppelt. In jeder Speicherbank ist ein globales E/A-Leitungspaar jeweils in einem E/A-Leseverstärker mit einem lokalen E/A-Leitungspaar mit identischer Adresse verbunden. Die lokalen E/A-Leitungspaare sind in einer Vielzahl von an jeder Speicherbank angeordneten Leseverstärker-Block-Spalten jeweils in Zeilenrichtung angeordnet. In jeder Leseverstärker-Block-Spalte ist ein Paar von lokalen E/A-Leitungspaaren angeordnet. Jedes Paar von globalen E/A-Leitungspaaren ist in einer Vielzahl von Wortleitungs-Treiberblock-Zeilen angeordnet. Die Wortleitungs-Treiberblöcke sind in jeder Speicherbank in Spaltenrichtung angeordnet. In jeder Wortleitungs-Treiberblock-Zeile ist ein Paar von globalen E/A-Leitungspaaren angeordnet. Jedes globale E/A-Leitungspaar ist mit dem lokalen E/A-Leitungspaar verbunden, welches es in einer entlang einer ersten Zeile einer jeden Speicherbank angeordneten Wortleitungs-Treiberblock-Zeile kreuzt, und hat die gleiche Adresse wie das lokale E/A-Leitungspaar. An der Kreuzung zwischen entlang einer zweiten Zeile angeordneten Wortleitungs-Treiberblock-Zeilen und den Leseverstärker-Block-Spalten ist ein Leseverstärker-Treiberschaltungs-Block angeordnet. Jedes globale E/A-Leitungspaar weist eine Vielzahl von Ausgleichseinrichtungen auf, die mit einem Endpunkt und Mittelpunkten zwischen jeder Speicherbank und dem Spaltendecoderblock verbunden sind. Die Vielzahl von Ausgleichseinrichtungen führt in einem Schreib-Interrupt-Lese-Modus eine Ausgleichsoperation durch.

Weitere Ziele und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung und der Zeichnung noch besser und vollständiger verständlich.

1 zeigt ein Schema einer erfindungsgemäßen Multi-Bank-Speichervorrichtung mit überkreuzten globalen E/A-Paaren.

2 zeigt ein Schema einer Multi-Bank-Speichervorrichtung gemäß einer bevorzugten Ausführungsform der Erfindung.

3 zeigt ein Schema einer Eingangsschaltung zum Koppeln eines Eingangsabschnitts eines E/A-Leitungs-Leseverstärkers mit den in 2 gezeigten globalen E/A-Leitungspaaren.

4 zeigt ein Schema einer Leitungsübertragungsschaltung zum Koppeln des globalen E/A-Leitungspaars mit dem lokalen E/A-Leitungspaar aus 2.

5 zeigt ein Schema einer Ausgleichseinrichtung des globalen E/A-Leitungspaars aus 2.

6 zeigt ein Zeitablaufdiagramm einer Schreib-Interrupt-Lese-Operation aus 2.

In Bezug auf 1 weist eine Speichervorrichtung Speicherbankpaare 10a und 10b und einen E/A-Leitungs-Leseverstärker-Block IOSA auf. Das Speicherbankpaar 10a weist eine erste Speicherbank MB1, einen ersten Spaltendecoderblock CD1 und eine zweite Speicherbank MB2. Das Speicherbankpaar 10b weist eine dritte Speicherbank MB3, einen zweiten Spaltendecoderblock CD2 und eine vierte Speicherbank MB4 auf. Jede der Speicherbänke MB1 bis MB4 ist in eine Vielzahl von Speicherblöcken unterteilt, und jeder Speicherblock weist zwei Einheitsfelder UA1 und UA2 auf. Jeder Speicherblock ist durch Leseverstärkerblöcke SA1, SA2 und SA3 in Einheitsfeld-Spalten unterteilt. Jedes Paar von Einheitsfeldern ist durch Wortleitungs-Treiberblöcke SWD in Zeilen unterteilt.

An jeder Kreuzung zwischen Leseverstärker-Block-Spalten SAC1 bis SAC3 und Wortleitungs-Treiberblock-Zeilen WDR1 und WDR2 sind abwechselnd Leseverstärker-Treiberschaltungs-Blöcke SD1 bis SD4 und Leitungsübertragungs-Schaltungs-Blöcke LT1 bis LT4 angeordnet.

Jedes Paar der lokalen E/A-Leitungspaare (LIO1, LIO3), (LIO2, LIO4) und (LIO1, LIO3) verläuft entlang eines der Leseverstärkerblöcke SAC1 bis SAC3 über seine Ausdehnung hinweg.

Jedes Paar der globalen E/A-Leitungspaare (GIO11, GIO12) und (GIO21, GIO22) verläuft abwechselnd entlang der Wortleitungs-Treiberblock-Zeilen WDR1 und WDR2, jeweils über ihre Ausdehnung hinweg. Jedes globale E/A-Leitungspaar verläuft in einer ersten Speicherbank über einen ersten Wortleitungs-Treiberblock hinweg und in einer zweiten Speicherbank über einen zweiten Wortleitungs-Treiberblock hinweg.

Der Index "i" bei der Schreibweise "GIOij" bezieht sich auf die Nummer einer Speicherbank, und "j" bezieht sich auf die Nummer eines lokalen E/A-Leitungspaars in der Speicherbank. In Bezug auf 4 und 6 weist ein lokales E/A-Leitungspaar LIOj die lokalen Leitungen LIO und LIOB auf. In Bezug auf 4, 5 und 6 weist ein globales E/A-Leitungspaar GIOij die globalen Leitungen GIO und GIOB auf.

Das globale E/A-Leitungspaar GIO11 ist an den Leitungsübertragungs-Schaltungs-Blöcken LT1 und LT3 mit dem ersten lokalen E/A-Leitungspaar LIO1 der ersten Speicherbank MB1 gekoppelt. Das globale E/A-Leitungspaar GIO12 ist am Leitungsübertragungs-Schaltungs-Block LT2 mit dem zweiten lokalen E/A-Leitungspaar LIO2 des ersten Speicherblocks MB1 gekoppelt.

Das globale E/A-Leitungspaar GIO21 ist an den Leitungsübertragungs-Schaltungs-Blöcken LT1 und LT3 mit dem ersten lokalen E/A-Leitungspaar LIO1 der zweiten Speicherbank MB2 gekoppelt. Das globale E/A-Leitungspaar GIO22 ist am Leitungsübertragungs-Schaltungs-Block LT2 mit dem zweiten lokalen E/A-Leitungspaar LIO2 der zweiten Speicherbank MB2 gekoppelt.

Die Paare von globalen E/A-Leitungspaaren (GIO11, GIO12) und (GIO21 und GIO22) kreuzen einander im Spaltendecoderblock CD1. In der zweiten Speicherbank MB2 verlaufen die globalen E/A-Leitungspaare GIO11 und GIO12 entlang der Wortleitungs-Treiberblock-Zeile WDR2, die die Leseverstärker-Treiberschaltungs-Blöcke SD1 bis SD3 aufweist. In der ersten Speicherbank MB1 verlaufen die globalen E/A-Leitungspaare GIO21 und GIO22 über die Wortleitungs-Treiberblock-Zeile WDR2 hinweg, die die Leseverstärker-Treiberschaltungs-Blöcke SD1 bis SD3 aufweist.

Die globalen E/A-Leitungspaare GIO11 und GIO21 sind mit dem E/A-Leitungs-Leseverstärker IOSA1 verbunden, und die globalen E/A-Leitungspaare GIO12 und GIO22 sind mit dem E/A-Leseverstärker IOSA2 verbunden.

Dementsprechend werden die Lese- und Schreibdaten aus jeder gleichzeitig adressierten Speicherbank jeweils durch die globalen E/A-Leitungspaare an die E/A-Leitungs-Leseverstärker bereitgestellt, wobei die E/A-Leitungspaare voneinander getrennt angeordnet sind, so dass sie sich gegenseitig nicht stören.

Die Anordnung der globalen E/A-Leitungspaare gleicht die kapazitive Last der globalen E/A-Leitungspaare (GIO11, GIO12) und (GIO21, GIO22) aus.

Entsprechend dem obigen Verfahren ist das Paar von globalen E/A-Leitungspaaren (GIO31, GIO32) und (GIO41, GIO42) im Speicherbankpaar 10b angeordnet.

Dementsprechend sind die globalen E/A-Leitungspaare GIO11, GIO21, GIO31 und GIO41 jeweils im Multiplex-Verfahren mit dem E/A-Leitungs-Leseverstärker IOSA1 gekoppelt. Die globalen E/A-Leitungspaare GIO12, GIO22, GIO32 und GIO42 sind jeweils im Multiplex-Verfahren mit dem E/A-Leitungs-Leseverstärker IOSA2 gekoppelt. Eine solche Kopplung verbessert die Bankadressierung.

Jedes der globalen E/A-Leitungspaare weist Ausgleichseinrichtungen EQ1, EQ2 und EQ3 auf. Die Ausgleichseinrichtungen sind mit einem Leitungsendpunkt und mit zwischen jeder Speicherbank und jedem Spaltendecoderblock liegenden Mittelpunkten verbunden. Die Ausgleichseinrichtung gleicht in einem Schreib-Interrupt-Lese-Modus die globalen E/A-Leitungspaare aus, so dass ein Hochgeschwindigkeitsbetrieb ermöglicht ist.

2 veranschaulicht eine bevorzugte Ausführungsform einer Multibank-Speichervorrichtung gemäß der Erfindung. Die Multibank-Speichervorrichtung aus 2 weist ein Paar von auf einem Halbleiterwafer verteilten Elementbildungsbereichen 100A und 100B auf. Jeder der Elementbildungsbereiche 100A und 100B ist durch einen zwischen den Unterelementen angeordneten peripheren Schaltungsbereich 110 in ein Paar von Unterelementbildungsbereichen 120A und 120B unterteilt. Jeder der Unterelementbildungsbereiche 120A und 120B ist durch den E/A-Leseverstärker-Block 130 in ein Paar von Speicherbereichen 140A und 140B unterteilt. Jeder der Speicherbereiche 140A und 140B ist durch den zwischen den nachfolgenden Speicherbänken angeordneten Spaltendecoderblock 150 in ein Paar von Speicherbänken 160A und 160B unterteilt.

In jeder der Speicherbänke 160A und 160B sind abwechselnd vier Speicherblöcke ME1 bis ME4 und fünf Wortleitungs-Treiberblock-Zeilen WDR1 bis WDR5 spaltenweise angeordnet. Jede der geradzahligen Wortleitungs-Treiberblock-Zeilen WDR2 und WDR4 weist zwei Wortleitungs-Treiberblöcke SWD1 und SWD2 und drei Leitungsübertragungs-Schaltungs-Blöcke LT1 bis LT3 auf. Jede der ungeradzahligen Wortleitungs-Treiberblock-Zeilen WDR1, WDR3 und WDR5 weist zwei Wortleitungs-Treiberblöcke SWD1 und SWD2 und drei Leseverstärker-Treiberschaltungs-Blöcke SD1 bis SD3 auf.

In jedem der Speicherblöcke ME1 bis ME4 sind abwechselnd zwei Einheitsfelder UA1 und UA2 und drei Leseverstärkerblöcke SA reihenweise angeordnet. Eine Leseverstärker-Block-Spalte SAC1 weist vier in derselben Spalte angeordnete Leseverstärkerblöcke SA1, zwei am Kreuzungsbereich der geradzahligen Wortleitungs-Treiberblock-Zeilen WDR3 und WDR4 angeordnete Leitungsübertragungs-Schaltungs-Blöcke LT1 und drei am Kreuzungsbereich der ungeradzahligen Wortleitungs-Treiberblock-Zeilen WDR1, WDR3 und WDR5 angeordnete Leseverstärker-Treiberschaltungs-Blöcke SD1 auf.

In jeder der Leseverstärker-Treiberblock-Spalten SAC1 bis SAC3 verläuft jeweils ein Paar von lokalen E/A-Leitungspaaren (LIO1, LIO3), (LIO2, LIO4) und (LIO1, LIO3) in Richtung der Leseverstärker-Treiberblock-Spalten.

In vier Wortleitungs-Treiberblock-Zeilen WDR2 bis WDR5 verläuft jeweils ein Paar von globalen E/A-Leitungspaaren (GIO11, GIO12), (GIO21, GIO22), (GIO13, GIO14) und (GIO23, GIO24) in Richtung der Wortleitungs-Treiberblock-Zeilen an denselben, über die Ausdehnung derselben hinweg, entlang.

In der an den E/A-Leseverstärker-Block 130 angrenzenden Speicherbank 160B erstreckt sich ein Paar GIO21 und GIO22 von globalen E/A-Leitungspaaren entlang einer ersten Zeile WDR2. Ein Paar GIO11 und GIO12 der globalen E/A-Leitungspaare erstreckt sich entlang der an die erste Zeile WDR2 angrenzenden zweiten Zeile WDR3. Am Spaltendecoderblock 150 überkreuzen die zwei Paare von globalen E/A-Leitungspaaren (GIO11, GIO12) und (GIO21, GIO22) einander. In der an den Spaltendecoderblock 150 angrenzenden Speicherbank 160A erstreckt sich das Paar GIO21 und GIO22 der globalen E/A-Leitungspaare entlang der zweiten Zeile WDR3. Das Paar GIO11 und GIO12 der globalen E/A-Leitungspaare erstreckt sich entlang der ersten Zeile WDR2.

In der an den E/A-Leseverstärkerblock 130 angrenzenden Speicherbank 160B erstreckt sich ein Paar GIO23 und GIO24 der globalen E/A-Leitungspaare entlang einer ersten Zeile WDR4. Ein Paar GIO13 und GIO14 der globalen E/A-Leitungspaare erstreckt sich entlang der an die erste Zeile WDR4 angrenzenden zweiten Zeile WDR5. Am Spaltendecoderblock 150 überkreuzen die zwei globalen E/A-Leitungspaare (GIO23, GIO24) und (GIO13, GIO14) einander. In der anderen, an den Spaltendecoderblock 150 angrenzenden Speicherbank 160A erstreckt sich das Paar von globalen E/A-Leitungspaaren GIO23 und GIO24 entlang der zweiten Zeile WDR5. Das Paar von globalen E/A-Leitungspaaren GIO13 und GIO14 erstreckt sich entlang der ersten Zeile WDR4.

In der Speicherbank 160A ist das globale E/A-Leitungspaar GIO11 an den Leitungsübertragungs-Schaltungs-Blöcken LT1 und LT3 der Wortleitungs-Treiberblock-Zeile WDR2 mit dem lokalen E/A-Leitungspaar LIO1 verbunden. Das globale E/A-Leitungspaar GIO12 ist an den Leitungsübertragungs-Schaltungs-Blöcken LT2 der Wortleitungs-Treiberblock-Zeile WDR2 mit dem lokalen E/A-Leitungspaar LIO2 verbunden. Das globale E/A-Leitungspaar GIO13 ist an den Leitungsübertragungs-Schaltungs-Blöcken LT1 und LT3 der Wortleitungs-Treiberblock-Zeile WDR4 mit dem lokalen E/A-Leitungspaar LIO3 verbunden.

In der Speicherbank 160B ist das globale E/A-Leitungspaar GIO21 an den Leitungsübertragungs-Schaltungs-Blöcken LT1 und LT3 der Wortleitungs-Treiberblock-Zeile WDR2 mit dem lokalen E/A-Leitungspaar LIO1 verbunden. Das globale E/A-Leitungspaar GIO22 ist am Leitungsübertragungs-Schaltungs-Block LT2 des Wortleitungs-Treiberblocks WDR2 mit dem lokalen E/A-Leitungspaar LIO2 verbunden. Das globale E/A-Leitungspaar GIO23 ist an den Leitungsübertragungs-Schaltungs-Blöcken LT1 und LT3 der Wortleitungs-Treiberblock-Zeile WDR4 mit dem lokalen E/A-Leitungspaar LIO3 verbunden.

Die globalen E/A-Leitungspaare (GIO11, GIO12), (GIO21, GIO22), (GIO13, GIO14) und (GIO23, GIO24) weisen die Ausgleichseinrichtungen EQ1, EQ2 und EQ3 auf. Die Ausgleichseinrichtungen sind mit den Endpunkten eines jeden globalen E/A-Leitungspaares verbunden und zum Vermeiden von Interferenzen vom E/A-Leitungs-Leseverstärkerblock 130 (insbes. elektrisch) getrennt. Die Ausgleichseinrichtungen sind auch mit den Mittelpunkten zwischen den Speicherbanken 160A und 160B und dem Spaltendecoderblock 150 verbunden.

Entsprechend obigem Verfahren sind die Paare von globalen E/A-Leitungspaaren (GIO41, GIO42), (GIO31, GIO32), (GIO43, GIO44) und (GIO33, GIO34) in einem zum oben beschriebenen Speicherbereich 140A symmetrischen Speicherbereich 140B angeordnet.

Dementsprechend ist der E/A-Leitungs-Leseverstärker IOSA1 mit den globalen E/A-Leitungspaaren GIO11, GIO21, GIO31 und GIO41 verbunden, die mit dem lokalen E/A-Leitungspaar LIO1 je einer der vier Speicherbanken verbunden sind. Der E/A-Leitungs-Leseverstärker IOSA2 ist mit den globalen E/A-Leitungspaaren GIO12, GIO22, GIO32 und GIO42 verbunden, die mit dem lokalen E/A-Leitungspaar LIO2 je einer der vier Speicherbänke verbunden sind. Der E/A-Leitungs-Leseverstärker IOSA3 ist mit den globalen E/A-Leitungspaaren GIO13, GIO23, GIO33 und GIO43 verbunden, die mit dem lokalen E/A-Leitungspaar LIO3 je einer der vier Speicherbanken verbunden sind. Der E/A-Leitungs-Leseverstärker IOSA4 ist mit dem globalen E/A-Leitungspaaren GIO14, GIO24, GIO34 und GIO44 verbunden, die mit dem lokalen E/A-Leitungspaar LIO4 je einer der vier Speicherbanken verbunden sind.

Daher sind die gleichen E/A-Leitungspaare der vier Speicherbanken zugleich mit einem der E/A-Leitungs-Leseverstärker verbunden, indem sie die gleiche Adresse haben. Daher ist es bei dem E/A-Leitungs-Leseverstärker möglich, dass Daten dadurch eingegeben und ausgegeben werden, dass vier jeweils mit den Speicherbänken verbundene globale E/A-Leitungspaare gemultiplext oder gedemultiplext werden.

3 veranschaulicht eine Eingangsschaltung zum Verbinden eines Eingangsabschnitts des E/A-Leitungs-Leseverstärkers mit einem globalen E/A-Leitungspaar aus 2. Die Eingangsschaltung 300 weist eine Schalteinrichtung 310, eine Ausgleichseinrichtung 320, eine Ausgleichssteuerungseinrichtung 330, eine Vorladeeinrichtung 340 und eine Vorladesteuerungseinrichtung 350 auf.

Die Schalteinrichtung 310 weist Transfergatter TG1 und TG2 und Inverter INV1 und INV2 auf. Die Schalteinrichtung 310 schaltet die Transfergatter TG1 und TG2 in einen aktiven Bereich durch, d. h. in den hohen Zustand eines Bankinformationssignals PIO-MUX, und koppelt die globalen E/A-Leitungspaare GIO und GIOB mit Eingangsleitungspaaren SGIO und SGIOB des E/A-Leitungs-Leseverstärkers.

Die Ausgleichseinrichtung 320 weist einen NMOS-Transistor M1 und PMOS-Transistoren M2, M3 und M4 auf, die zwischen den globalen E/A-Leitungspaaren GIO und GIOB koppelnd angeordnet sind. Die Ausgleichssteuerungseinrichtung 330 weist ein NAND-Gatter NAND1 und einen Inverter INV3 auf.

Entsprechend werden die Transistoren der Ausgleichseinrichtung 320 in Reaktion auf das Ausgleichssteurungssignal IOPRB, das in Reaktion auf einen Schreib-Interrupt-Lese-Modus aktiviert wird, durchgeschaltet, und die globalen E/A-Leitungspaare GIO und GIOB werden durch eine Versorgungsspannung VCC ausgeglichen.

Die Vorladeeinrichtung 340 weist zwischen den globalen E/A-Leitungspaaren GIO und GIOB verbindend angeordnete PMOS-Transistoren M5 bis M10 auf. Die Vorladesteuerungseinrichtung 350 weist ein NAND-Gatter NAND2 und ein NOR-Gatter NOR1 auf.

Entsprechend werden in dem Fall, dass ein Multibit-Modus-Signal DCA9112D und ein Schreib-Interrupt-Lese-Signal PDT mittels eines Bankinformationssignals PIOMUX eine entsprechende Bank auswählt, die globalen E/A-Leitungspaare GIO und GIOB durch eine Versorgungsspannung vorgeladen.

4 veranschaulicht eine Leitungsübertragungsschaltung zum Verbinden der globalen E/A-Leitungspaare mit den lokalen E/A-Leitungspaaren aus 2. Die Leitungsübertragungsschaltung LT aus 4 weist eine Schalteinrichtung 410 und eine Ausgleichseinrichtung 420 auf.

Die Schalteinrichtung 410 weist Transfergatter TG3 und TG4 auf und koppelt in Reaktion auf einen nicht aktiven Bereich eines Ausgleichssteuerungssignals PLAEQ und eines aktiven Bereichs eines Leitungsübertragungssignals LANG das lokale E/A-Leitungspaar LIO und LIOB mit dem globalen E/A-Leitungspaar GIO und GIOB.

Die Ausgleichseinrichtung 420 weist zwischen dem E/A-Leitungspaar LIO und LIOB koppelnd angeordnete Transistoren M11, M12 und M13 auf und setzt in Reaktion auf einen aktiven Bereich der Ausgleichssteuerungseinrichtung PLAEQ das lokale E/A-Leitungspaar LIO und LIOB mit 1/2 VCC gleich.

5 veranschaulicht die in 2 gezeigten Ausgleichseinrichtungen der globalen E/A-Leitungspaare. Die Ausgleichseinrichtungen EQ1 bis EQ3 aus 2 weisen einen zwischen dem globalen E/A-Leitungspaar GIO und GIOB koppelnd angeordneten PMOS-Transistor M14 auf. Jede der Ausgleichseinrichtungen EQ1 bis EQ3 wird in Reaktion auf ein Ausgleichssteuerungssignal IOPRB, welches in Reaktion auf einen Schreib-Interrupt-Lese-Modus aktiviert wird, durchgeschaltet und gleicht das globale E/A-Leitungspaar GIO und GIOB aus.

6 zeigt ein Zeit-Ablaufdiagramm, das einen Schreib-Interrupt-Lese-Vorgang aus 2 erklärt. Zuerst wird in Reaktion auf ein Taktsignal CLK ein ACT-Befehl (Zeilenaktivierungsbefehl) eingegeben, und dann wird das Ausgleichssteuerungssignal PLAEQ in Reaktion auf den ACT-Befehl von einem aktiven Zustand in einen nicht aktiven Zustand geändert, so dass das Leitungsübertragungssignal LANG aktiviert wird. Entsprechend wird das lokale E/A-Leitungspaar LIO und LIOB durch die Leitungsübertragungsschaltung LT hindurch mit dem globalen E/A-Leitungspaar GIO und GIOB verbunden, so dass die Spannung 1/2 VCC zu VCC geändert wird.

Als nächstes werden in Reaktion auf einen Schreib-Befehl ein DCA9112D-Signal, ein PIOMUX-Signal und ein PDT-Signal aktiviert, so dass die externen Daten an das globale E/A-Leitungspaar GIO und GIOB angelegt werden. Daher wird eine der Leitungen des globalen E/A-Leitungspaares GIO und GIOB in Reaktion auf die an das globale E/A-Leitungspaar GIO und GIOB angelegten Daten zu einem vorbestimmten Pegel überführt. Falls bei einer solchen Schreiboperation eine Interrupt-Operation ausgeführt wird und eine Leseoperation eingespeist wird, werden die Leitungen des globalen E/A-Leitungspaares GIO und GIOB in Reaktion auf ein PDT-Signal, ein IOPRB-Signal und ein IOPRBD durch VCC ausgeglichen. Als nächstes werden die aus einer adressierten Zelle ausgelesenen Daten an einen Ausgangsanschluss ausgegeben, und dann wird das E/A-Leitungspaar durch eine Vorlade-Operation vorgeladen und bei ihm der Zustand vor der ACT-Operation wiederhergestellt.

Wie oben beschrieben hat die Erfindung folgende Wirkungen.

Erstens ist bei der Erfindung die Chip-Effizienz dadurch verbessert, dass eine Vielzahl von Speicherbänken durch E/A-Lesesignal-Verstärker unterteilt ist.

Zweitens führt das abwechselnde Anordnen von E/A-Leitungsübertragungstransistoren und Lesesignal-Verstärkern zu einer Effizienz bei der Herstellung und beim Design.

Drittens ist die Bank-Adressierung dadurch verbessert, dass globale E/A-Leitungspaare überkreuzt angeordnet sind.

Viertens sind in einem Schreib-Interrupt-Lese-Modus Ausgleichs-Operationen der globalen E/A-Leitungspaare verbessert durchführbar.


Anspruch[de]
  1. Multibank-Halbleiterspeicher-Vorrichtung mit:

    einer Vielzahl von in Zeilenrichtung angeordneten Speicherbänken, wobei jede Speicherbank eine Vielzahl von sich in Spaltenrichtungen erstreckenden lokalen E/A-Leitungspaaren und eine Vielzahl von sich in Zeilenrichtung erstreckenden globalen E/A-Leitungspaaren aufweist;

    einem zwischen benachbarten Paaren aus der Vielzahl von Speicherbänken angeordneten E/A-Leseverstärker-Block, wobei der E/A-Leseverstärker-Block eine Vielzahl von in Spaltenrichtung angeordneten E/A-Leseverstärkern aufweist; und

    einer Vielzahl von zwischen jedem benachbarten Paar der Speicherbänke angeordneten Spalten-Decoder-Blöcken, wobei zumindest eines aus der Vielzahl von globalen E/A-Leitungspaaren sich von einer ersten Speicherbank zu einer benachbarten Speicherbank erstreckt und an dem Spalten-Decoder-Block ein weiteres globales E/A-Leitungspaar überkreuzt und sich in einer zweiten Speicherbank in Richtung einer benachbarten Zeile erstreckt.
  2. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 1, wobei jedes aus der Vielzahl von lokalen E/A-Leitungspaaren in einer Vielzahl von in jeder Speicherbank in Zeilenrichtung angeordneten Leseverstärker-Block-Spalten angeordnet ist.
  3. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 2, wobei in jeder der Leseverstärker-Block-Spalten ein Paar von lokalen E/A-Leitungspaaren angeordnet ist.
  4. Multibank-Halbleiterspeicher-Vorrichtung nach einem der Ansprüche 1 bis 3, wobei jedes aus der Vielzahl von globalen E/A-Leitungspaaren auf einer Vielzahl von in jeder Speicherbank in Spaltenrichtung angeordneten Wortleitungs-Treiberblock-Zeilen angeordnet ist.
  5. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 4, wobei auf jeder der Wortleitungs-Treiberblock-Zeilen ein Paar von globalen E/A-Leitungspaaren angeordnet ist.
  6. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 5, wobei die Vielzahl von globalen E/A-Leitungspaaren mit den von ihnen in der gleichen Wortleitungs-Treiberblock-Zeile einer jeden Speicherbank überkreuzten lokalen E/A-Leitungspaaren dadurch verbunden sind, dass sie jeweils die gleiche Adresse i wie die lokalen E/A-Leitungspaare haben.
  7. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 6, wobei jedes aus der Vielzahl von globalen E/A-Leitungspaaren in einer Speicherbank, in der es jeweils nicht mit lokalen E/A-Leitungspaaren verbunden ist, in einer benachbarten Wortleitungs-Treiberblock-Zeile angeordnet ist.
  8. Multibank-Halbleiterspeicher-Vorrichtung nach Anspruch 7, wobei an den Kreuzungen von Leseverstärker-Block-Spalten und Wortleitungs-Treiberblock-Zeilen, an denen die globalen E/A-Leitungspaare nicht mit den lokalen E/A-Leitungspaaren verbunden sind, Leseverstärker-Treibertransistoren angeordnet sind.
  9. Multibank-Halbleiterspeicher-Vorrichtung nach einem der Ansprüche 1 bis 8, wobei jedes aus der Vielzahl von globalen E/A-Leitungspaaren eine Vielzahl von Ausgleichseinrichtungen aufweist, die mit einem Endpunkt und mit Mittelpunkten zwischen jeder Speicherbank und einem Spalten-Decoder verbunden sind, und wobei die Vielzahl von Ausgleichseinrichtungen in einem Schreib-Interrupt-Lese-Modus eine Ausgleichs-Operation durchführt.
  10. Verfahren zum Anordnen von Eingangs- und Ausgangsleitungen einer Multibank-Halbleiterspeicher-Vorrichtung, bei der eine Vielzahl von E/A-Leseverstärkern zwischen benachbarten "Paaren aus einer Vielzahl von Speicherbänken angeordnet sind, bei welchem Verfahren folgende Schritte durchgeführt werden:

    in jeder der Speicherbänke wird eine Vielzahl von lokalen E/A-Leitungspaaren in Spaltenrichtung erstreckt; und

    eines aus der Vielzahl von globalen E/A-Leitungspaaren wird in Zeilenrichtung von einer Speicherbank zu einer benachbarten Speicherbank erstreckt, wobei es ein weiteres globales E/A-Leitungspaar an einem zwischen der einen und der benachbarten Speicherbank angeordneten Spalten-Decoder überkreuzt, wobei das eine aus der Vielzahl von globalen E/A-Leitungspaaren sich in der benachbarten Speicherbank in Richtung einer benachbarten Zeile erstreckt.
  11. Verfahren nach Anspruch 10, wobei jedes aus der Vielzahl von globalen E/A-Leitungspaaren eine Vielzahl von Ausgleichseinrichtungen aufweist, die mit einem Endpunkt und mit Mittelpunkten zwischen jeder Speicherbank und jedem Spalten-Decoder gekoppelt bzw. verbünden sind, und wobei die Vielzahl von Ausgleichseinrichtungen in einem Schreib-Interrupt-Lese-Modus eine Ausgleichs-Operation durchführt.
  12. Multibank-Speicher-Vorrichtung mit:

    einem Paar von auf einem Halbleiterwafer verteilten Elementbildungsbereichen;

    einem peripheren Schaltungsbereich zum Unterteilen eines jeden der Elementbildungsbereiche in ein Paar von Unterelementbildungsbereichen;

    einem E/A-Leseverstärker-Block zum Unterteilen eines jeden der Unterelementbildungsbereiche in ein Paar von Speicherbereichen;

    einem Spalten-Decoder-Block zum Unterteilen eines jeden der Speicherbereiche in ein Paar von Speicherbänken; und

    zumindest einem aus einer Vielzahl von globalen E/A-Leitungspaaren, das sich in Richtung einer ersten Zeile erstreckt, wobei ein weiteres Paar sich in einer an den E/A-Leseverstärker-Block angrenzenden Speicherbank in Richtung einer an die erste Zeile angrenzenden zweiten Zeile erstreckt, und wobei das zumindest eine und das weitere Paar von globalen E/A-Leitungspaaren einander am Spalten-Decoder-Block überkreuzen, und wobei das zumindest eine Paar sich in Richtung der zweiten Zeile erstreckt, und wobei das weitere Paar sich in einer an den Spalten-Decoder-Block angrenzenden Speicherbank in Richtung der ersten Zeile erstreckt.
  13. Multibank-Speicher-Vorrichtung nach Anspruch 12, wobei Leitungspaare von den Paaren jeweils mit voneinander unterschiedlichen E/A-Leitungs-Leseverstärkern gekoppelt sind.
  14. Multibank-Speicher-Vorrichtung nach Anspruch 12 oder 13, wobei in einer ersten Speicherbank ein erstes Paar der globalen E/A-Leitungspaare mit einem lokalen E/A-Leitungspaar gekoppelt ist, und in einer zweiten Speicherbank ein zweites Paar von den globalen E/A-Leitungspaaren mit einem lokalen E/A-Leitungspaar gekoppelt ist.
  15. Multibank-Speicher-Vorrichtung nach Anspruch 14, wobei in jeder Speicherbank ein mit einem identischen E/A-Leitungs-Leseverstärker gekoppeltes globales E/A-Leitungspaar mit einem lokalen E/A-Leitungspaar mit der gleichen Adresse gekoppelt ist.
  16. Multibank-Speicher-Vorrichtung nach Anspruch 14 oder 15, wobei die lokalen E/A-Leitungspaare in einer Vielzahl von in jeder Speicherbank jeweils in Zeilenrichtung angeordneten Leseverstärker-Block-Spalten angeordnet sind.
  17. Multibank-Speicher-Vorrichtung nach Anspruch 16, wobei in jeder der Leseverstärker-Block-Spalten ein Paar von lokalen E/A-Leitungspaaren angeordnet ist.
  18. Multibank-Speicher-Vorrichtung nach Anspruch 16 oder 17, wobei die Vielzahl von globalen E/A-Leitungspaaren in einer Vielzahl von in jeder Speicherbank jeweils in Spaltenrichtung angeordneten Wortleitungs-Treiberblock-Zeilen angeordnet sind.
  19. Multibank-Speicher-Vorrichtung nach Anspruch 18, wobei in jeder Wortleitungs-Treiberblock-Zeile ein Paar von globalen E/A-Leitungspaaren angeordnet ist.
  20. Multibank-Speicher-Vorrichtung nach Anspruch 18 oder 19, wobei die Vielzahl von globalen E/A-Leitungspaaren mit lokalen E/A-Leitungspaaren, die von ihnen in jeweils in Richtung der zweiten Zeile angeordneter Wortleitungs-Treiberblock-Zeilen überkreuzt werden, gekoppelt sind.
  21. Multibank-Speicher-Vorrichtung nach Anspruch 20, wobei an der Kreuzung zwischen in Richtung der zweiten Zeile angeordneten Wortleitungs-Treiberblock-Zeilen und Leseverstärker-Block-Spalten ein Leseverstärker-Treiberschaltungs-Block angeordnet ist.
  22. Multibank-Speicher-Vorrichtung nach einem der Ansprüche 12 bis 21, wobei die Vielzahl von globalen E/A-Leitungspaaren eine Vielzahl von Ausgleichseinrichtungen aufweisen, welche mit einem Endpunkt und mit Mittelpunkten zwischen jeder Speicherbank und jedem Spalten-Decoder-Block verbunden sind, wobei die Vielzahl von Ausgleichseinrichtungen in einem Schreib-Interrupt-Lese-Modus eine Ausgleichs-Operation durchführt.
Es folgen 5 Blatt Zeichnungen






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