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Dokumentenidentifikation DE102004001030A1 22.07.2004
Titel Verschachtelte Hochauflösungsverzögerungskette
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Han, Jonghee, Cary, N.C., US;
Kim, Jung Pill, Cary, N.C., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 02.01.2004
DE-Aktenzeichen 102004001030
Offenlegungstag 22.07.2004
Veröffentlichungstag im Patentblatt 22.07.2004
IPC-Hauptklasse H03K 5/13
Zusammenfassung Es wird eine verbesserte Verzögerungskette zur Verwendung bei einer Verzögerungs-Regelschleife offenbart, die eine reibungslose Phaseneinstellung und eine hohe Auflösung liefert. Bei einer Verzögerungskette, die eine Serie von in Kaskade geschalteten Einheitsverzögerungselementen aufweist, werden die Ausgänge eines Paares von angrenzenden Verzögerungselementen (N, N + 1) für einen Eingang in einen Phasenmischer ausgewählt. Eine grobe Verzögerungseinstellung wird durchgeführt, indem die Ausgänge des nächsten Paares von angrenzenden Verzögerungselementen (n + 1, N + 2) ausgewählt werden, und somit betrifft die grobe Verzögerungseinstellung lediglich einen der Phasenmischereingänge. Der Phasenmischer liefert eine feine Verzögerungseinstellung, indem er einen Ausgang erzeugt, dessen Phase eine gewichtete Kombination der Eingänge ist, wobei die Gewichte eine inverse Beziehung aufweisen. Eine grobe Verzögerungseinstellung, die einen Eingang des Phasenmischers beeinflußt, wird durchgeführt, wenn die Gewichtung dieses Eingangs null beträgt. Probleme eines Weiterreichens von fein zu grob, die bekannte Verzögerungs-Regelschleifen charakterisieren, werden somit vermieden.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf Verzögerungs-Regelschleifen-Schaltungen (DLL-Schaltungen, DLL = delay locked loop, Verzögerungsregelschleife), insbesondere auf Verzögerungsketten zur Verwendung bei DLL-Schaltungen.

Elektronische Hochgeschwindigkeitssysteme weisen oft kritische Zeitsteuerungsanforderungen auf, die ein periodisches Taktsignal erfordern, das eine präzise Zeitsteuerungsbeziehung mit einem bestimmten Referenzsignal aufweist. Die verbesserte Leistungsfähigkeit von integrierten Schaltungen (ICs) und ihre ständig zunehmende Komplexität stellt eine Herausforderung in bezug darauf dar, solche ICs synchronisiert zu halten, wenn sie in immer komplexeren Systemen zusammenarbeiten.

Der Betrieb aller Komponenten in einem System sollte in hohem Maße synchronisiert sein, d.h. der maximale zeitliche Versatz bzw. Unterschied zwischen den bedeutenden Flanken der internen Taktsignale aller Komponenten sollte minimal sein. Da unterschiedliche Komponenten unterschiedliche Herstellungsparameter aufweisen können, die, wenn sie mit weiteren Faktoren wie z.B. Umgebungstemperatur, Spannung und Verarbeitungsschwankungen zusammenkommen, zu großen Unterschieden bezüglich der Phasen der internen Taktsignale der unterschiedlichen Komponenten führen könnten, ist es zum Erzielen einer Synchronisierung eventuell nicht ausreichend, den Komponenten lediglich einen systemübergreifenden Referenztakt zuzuführen.

Eine Art und Weise, auf die eine Synchronisierung bereits erzielt wurde, besteht in der Verwendung von Verzögerungs-Regelschleifen-Schaltungen (DLL-Schaltungen). 1 ist ein Blockdiagramm einer typischen DLL-Schaltung. Die DLL umfaßt einen Phasendetektor 10, der die Phasendifferenz zwischen einem Eingangstaktsignal und einem Ausgangstaktsignal derselben Frequenz erfaßt und ein auf die Phasendifferenz bezogenes digitales Signal erzeugt. Das Phasendifferenzsignal wird wiederum durch einen Verzögerungssteuerblock 20 verwendet, um eine Verzögerungskette 30 zu steuern, die die Zeitsteuerung des Aungangstaktsignals bezüglich des Eingangstaktsignals entsprechend vorschiebt oder verzögert, bis die ansteigende Flanke des Ausgangstaktsignals mit der ansteigenden Flanke des Eingangstaktsignals zusammentrifft. Der Phasendetektor 10, der Steuerblock 20 und die Verzögerungskette 30 arbeiten somit in einer geschlossenen Schleife, um die beiden Taktsignale phasengleich zu schalten und somit die Komponenten, deren Operationen gemäß den jeweiligen Taktsignalen zeitlich gesteuert sind, zu synchronisieren.

Optional kann in dem Rückkopplungspfad von dem Ausgang der Verzögerungskette 30 zu dem Phasendetektor 10 eine Rückkopplungsverzögerung 40 enthalten sein. Die Rückkopplungsverzögerung 40 kann verwendet werden, um eine zusätzliche Verzögerung zu kompensieren, der der Ausgangstakt unterworfen sein kann, so daß der weitere verzögerte Ausgangstakt mit dem Eingangstakt phasengleich ist.

Die Präzision, mit der eine DLL-Schaltung die Phasen von zwei Taktsignalen aufeinander abstimmen kann, hängt zum großen Teil von der Auflösung der bei der DLL verwendeten Verzögerungskette ab. Die Auflösung der Verzögerungskette bezieht sich auf die Größe der Verzögerungsinkremente, um die ein Eingangssignal verzögert werden kann. Je kleiner die Verzögerungsinkremente, desto feiner die Auflösung der Verzögerungskette. Allgemein gilt jedoch auch: Je feiner die Auflösung der Verzögerungskette, desto höher ihre Komplexität. Ferner stellt die Verzögerungskette den Hauptanteil der Komplexität der DLL-Schaltung dar. Es ist somit wünschenswert, eine feine Auflösung zu erzielen, ohne die Komplexität der Verzögerungskette unmäßig zu erhöhen.

2 zeigt eine typische Verzögerungskette 30, die mehrere Verzögerungselemente 120 aufweist, von denen jedes dieselbe Verzögerungsperiode &tgr; einbringt. Ein Taktsignal wird an einen Eingangspuffer 100 angelegt, dessen Ausgang mit dem Eingang eines ersten Verzögerungselements 120.1 gekoppelt ist, dessen Ausgang wiederum mit dem Eingang eines weiteren Verzögerungselements 120.2 gekoppelt ist, und so weiter. Der Ausgang des Eingangspuffers 100 und jedes Verzögerungselements 120.1-120.N ist mit einem jeweiligen Schalter PS0-PSN gekoppelt. Der Ausgang des letzten Verzögerungselements 120.N + 1 wird nicht verwendet. Das letzte Verzögerungselement 120.N + 1 ist vorgesehen, um die Last, die durch das vorletzte Verzögerungselement 120.N erfahren wird, ähnlich derjenigen zu machen, die durch die anderen Verzögerungselemente erfahren wird, wodurch ein ähnliches Ansprechverhalten geliefert wird. Die Ausgänge der Schalter PS0-PSN sind mit dem Eingang eines Ausgangspuffers 101 gekoppelt. Die Verzögerungssteuerlogik 20 bewirkt, daß zu jeglichem Zeitpunkt nur einer der Schalter schließt, wodurch einer der Ausgänge der Verzögerungselemente 120 oder des Eingangspuffers 100 für ein Anlegen an den Ausgangspuffer 101 ausgewählt wird.

Der Ausgang des Ausgangspuffers 101 ist mit dem Eingang eines weiteren Verzögerungselements 121 und mit einem ersten Eingang eines Phasenmischers 103 gekoppelt. Der Ausgang des Verzögerungselements 121 ist mit einem zweiten Eingang des Phasenmischers 103 gekoppelt. Die durch das Verzögerungselement 121 eingebrachte Verzögerung &tgr; ist dieselbe wie die jedes der Verzögerungselemente 120. Der Phasenmischer 103 erzeugt ein Signal, DLL Takt, das (zusätzlich zu einer nominalen Ausbreitungsverzögerung) zwischen den zwei Eingängen des Phasenmischers um einen Teil der Verzögerung r verzögert ist. Der Teil der Verzögerung &tgr;, um den das Ausgangssignal verzögert ist, ist gemäß einem Phasenmischsteuersignal ausgewählt, das durch die Verzögerungssteuerlogik 20 erzeugt wird.

Man kann sagen, daß der Phasenmischer 103 eine Feineinstellung der Verzögerung durch die Verzögerungskette liefert, wohingegen die mehreren Verzögerungselemente 120 eine Grobeinstellung liefern.

Beim Erhöhen der Verzögerung durch die Verzögerungskette bis zu dem gewünschten Ausmaß stellt die Verzögerungssteuerlogik 20 zuerst die Verzögerung durch den Phasenmischer 103 ein. Falls die maximale Verzögerung durch den Phasenmischer 103 jedoch nicht ausreichend ist, steuert die Steuerlogik die Schalter PS0-PSN, um ein zusätzliches Inkrement der Verzögerung, r, hinzuzufügen, und stellt die Verzögerung durch den Phasenmischer neu ein. Die Verzögerung durch den Phasenmischer wird anschließend wie zuvor eingestellt, und die Schalter PS0-PSN können nach Bedarf eingestellt werden. Der Vorgang wird wiederholt, bis die Verzögerungskette 30 konfiguriert ist, um das gewünschte Verzögerungsausmaß zwischen den Eingangs- und Ausgangssignalen einzuführen.

Um einen plötzlichen Sprung der Phase des Ausgangssignals zu vermeiden, sollte der Übergang bei dem zuvor erwähnten iterativen Vorgang zwischen der Fein- und der Grobeinstellung der Verzögerung durch die Verzögerungskette, der als „Weiterreichen von fein zu grob" bezeichnet wird, so durchgeführt werden, daß die Hinzufügung der inkrementalen Verzögerung &tgr; über die Verzögerungselemente 120 im wesentlichen gleichzeitig mit dem Neueinstellen der Verzögerung durch den Phasenmischer 103 stattfindet. Falls jedoch ein Phasensprung auftritt, ist er nicht größer als &tgr;, das inkrementale Verzögerungsausmaß. Bei niedrigen Taktfrequenzen ist jeglicher durch die DLL eingeführte Phasensprung eventuell nicht bedeutend, da er einen kleinen Prozentsatz der Taktperiode darstellt. Bei hohen Frequenzen kann ein derartiger Phasensprung jedoch inakzeptabel sein. Das Vorliegen eines derartigen Phasensprunges begrenzt daher den Bereich von Taktfrequenzen, bei denen eine DLL arbeiten kann.

Eine Lösung besteht darin, eine Verzögerungskette zu liefern, die eine sehr hohe Auflösung (kleines &tgr;) aufweist, so daß jeglicher stattfindende Phasensprung relativ zu der Taktperiode vernachlässigbar ist. Dieser Lösungsansatz führt jedoch zu einer beträchtlich erhöhten Komplexität der Verzögerungskette oder verringert alternativ dazu die maximal erreichbare Verzögerung der Verzögerungskette und somit den Funktionsbereich der DLL.

Es ist die Aufgabe der vorliegenden Erfindung, eine Verzögerungskette, eine Verzögerungs-Regelschleife-Schaltung, eine integrierte Schaltung sowie ein Verfahren mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch eine Verzögerungskette gemäß Anspruch 1, eine Verzögerungs-Regelschleife-Schaltung gemäß Anspruch 8, eine integrierte Schaltung gemäß Anspruch 9 sowie ein Verfahren gemäß Anspruch 10 gelöst.

Die vorliegende Erfindung überwindet die oben erörterten Probleme herkömmlicher DLLs, indem sie eine Hochauflösungs-Verzögerungskette schafft, die das Thema einer Weiterreichung von fein zu grob angeht. Die Verzögerungskette der vorliegenden Erfindung kann ein Weiterreichen von fein zu grob ohne eine unerwünschte Phasendiskontinuität durchführen.

Bei einem exemplarischen Ausführungsbeispiel einer Verzögerungskette der vorliegenden Erfindung ist eine Mehrzahl von Verzögerungselementen in Reihe angeordnet. Ein erstes verzögertes Taktsignal wird erzeugt, indem einer der Ausgänge eines ersten Teilsatzes der Mehrzahl von Verzögerungselementen ausgewählt wird, während ein zweites verzögertes Taktsignal erzeugt wird, indem einer der Ausgänge eines zweiten Teilsatzes der Mehrzahl von Verzögerungselementen ausgewählt wird. Bei einem sequentiellen Numerieren der Verzögerungselemente in der Reihenfolge, in der sie verbunden sind, besteht der erste Teilsatz von Verzögerungselementen aus den ungeradzahligen Verzögerungselementen, während der zweite Teilsatz von Verzögerungselementen aus den geradzahligen Verzögerungselementen besteht. Die Ausgänge der Verzögerungselemente werden so ausgewählt, daß, wenn der Ausgang des Verzögerungselements N ausgewählt wird, der Ausgang des Verzögerungselements N + 1 ebenfalls ausgewählt wird. Das erste und das zweite verzögerte Taktsignal werden somit um eine Einheitsverzögerungsperiode (&tgr;) versetzt. Zu jeglichem Zeitpunkt werden die Ausgänge eines Paars von Verzögerungselementen (N, N + 1) als das erste und das zweite verzögerte Taktsignal ausgewählt.

Die zwei verzögerten Taktsignale werden mit den Eingängen eines Phasenmischers gekoppelt, der ein Ausgangssignal erzeugt, dessen Phase so eingestellt werden kann, daß sie zwischen Phasen der zwei verzögerten Taktsignale (zusätzlich zu der durch den Phasenmischer selbst eingeführten Ausbreitungsverzögerung) variiert.

Beim Durchführen einer Weiterreichung von fein zu grob wählt die Verzögerungskette der vorliegenden Erfindung die Ausgänge des nächsten Paares von Verzögerungselementen in der Kette aus, ohne den Phasenmischer neu einzustellen. Die Verzögerung kann anschließend auf feine Weise mit dem Phasenmischer addiert werden, indem die Gewichtung des späteren verzögerten Taktsignals erhöht wird (während die Gewichtung des früheren verzögerten Taktsignals verringert wird). Die Verzögerungskette der vorliegenden Erfindung kann somit eine reibungslose Weiterreichung von fein zu grob ohne den unerwünschten Phasensprung, für den bekannte Verzögerungsketten anfällig sind, durchführen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein Blockdiagramm einer exemplarischen digitalen Verzögerungs-Regelschleife (DLL);

2 eine herkömmliche Verzögerungskette zur Verwendung bei einer DLL;

3 ein exemplarisches Ausführungsbeispiel einer Verzögerungskette gemäß der vorliegenden Erfindung;

4A mit 4C Zeitsteuerungsdiagramme, die die Funktionsweise eines exemplarischen Phasenmischers veranschaulichen, der bei der Verzögerungskette der 3 nützlich ist; und

5 ein Zeitsteuerungsdiagramm, das die Funktionsweise eines exemplarischen Ausführungsbeispiels einer DLL gemäß der vorliegenden Erfindung veranschaulicht.

3 ist ein Blockdiagramm eines exemplarischen Ausführungsbeispiels einer Verzögerungskette 200 gemäß der vorliegenden Erfindung. Die Verzögerungskette 200 weist eine Mehrzahl von Verzögerungselementen 220 auf, von denen jedes seinen Ausgang relativ zu seinem Eingang um eine Einheitsverzögerung von &tgr; verzögert. Die Verzögerungselemente sind in Reihe gekoppelt, wobei der Eingang des ersten Verzögerungselements 220.1 mit dem Ausgang eines Eingangspuffers 210 gekoppelt ist. Ein an den Eingang des Eingangspuffers 210 angelegtes Eingangstaktsignal wird somit durch jedes der Mehrzahl von Verzögerungselementen 220 inkremental verzögert. Die Anzahl von Verzögerungselementen und die durch jedes eingebrachte Verzögerung hängen von der Anwendung ab, an die die DLL angepaßt ist.

Der Ausgang des Eingangspuffers 210 und der Ausgang jedes Verzögerungselements 220 ist mit einer ersten Seite eines jeweiligen Schalters, die als S0 bis S( 2N+1 ) bezeichnet sind, gekoppelt. Die geradzahligen Schalter S0, S2,... S2N sind mit dem Ausgang des Eingangspuffers 210, dem Ausgang des zweiten Verzögerungspuffers 220.2 bzw. den Ausgängen der verbleibenden geradzahligen Verzögerungselemente gekoppelt. Desgleichen sind die ungeradzahligen Schalter S1, S3,... S2N+1 mit den Ausgängen der ungeradzahligen Verzögerungselemente (220.1, 220.3,... 220.(2N + 1)) gekoppelt. Die Ausgänge der geradzahligen Schalter sind mit dem Eingang eines Puffers 201 gekoppelt, während die Ausgänge der ungeradzahligen Schalter mit dem Eingang eines Puffers 202 gekoppelt sind. Die Schalter S0-S2N+1 sind Teil eines Schaltnetzwerks, das auf verschiedene Weisen implementiert sein kann, wie Fachleuten einleuchten wird. Beispielsweise kann ein derartiges Schaltnetzwerk mit Logikgattern implementiert sein, die in einer Multiplexerkonfiguration angeordnet sind. Der Einfachheit halber sind Schalter gezeigt.

Das letzte Verzögerungselement 220.2N + 2 wird verwendet, um die Last, die durch das vorletzte Verzögerungselement 220.2N + 1 erfahren wird, ähnlich derjenigen zu machen, die durch die anderen Verzögerungselemente erfahren wird, wodurch ein ähnliches Ansprechverhalten geliefert wird. Der Ausgang des letzten Verzögerungselements 220.2N + 2 wird nicht verwendet.

Zu jeglichem Zeitpunkt ist lediglich ein geradzahliger Schalter und ein ungeradzahliger Schalter geschlossen. Überdies sind die zwei Schalter, die geschlossen werden, zueinander benachbart. Somit können beispielsweise die folgenden Schalterpaare zu jeglichem Zeitpunkt geschlossen sein: (S0, S1), (S1, S2), (S2, S2) . . . (S2N-1, S2N) und (S2N, S2N+1). Als solches ist das Signal Gerade_Takt, das an dem Ausgang des Puffers 201 erzeugt wird, eine Version des Eingangstaktes, der um ein geradzahliges Vielfaches von &tgr;, der Einheitsverzögerung, verzögert wurde, wohingegen das Signal Ungerade_Takt, das an dem Ausgang des Puffers 202 erzeugt wird, eine Version des Eingangstaktes ist, der um ein ungeradzahliges Vielfaches von &tgr; verzögert wurde. Ferner sind die Signale Gerade_Takt und Ungerade_Takt um eine Einheitsverzögerungsperiode &tgr; versetzt. Je nachdem, welches Schalterpaar geschlossen ist, kann Gerade_Takt (um die Einheitsverzögerungsperiode &tgr;) Ungerade_Takt voraus sein, oder Ungerade_Takt kann Gerade_Takt voraus sein. Falls beispielsweise S2 und S3 geschlossen sind, ist Gerade_Takt voraus, wohingegen Ungerade_Takt voraus ist, wenn S3 und S4 geschlossen sind.

Die Signale Gerade_Takt und Ungerade_Takt werden Eingängen eines Phasenmischers 203 bereitgestellt. Der Phasenmischer 203 erzeugt ein Ausgangssignal DLL_Austakt, dessen Phase eine variable Kombination der Phasen der Eingänge Gerade_Takt und Ungerade_Takt ist. Beispielsweise kann die Phase des Ausgangs des Phasenmischers eine gewichtete Summe der Phasen der Eingänge sein, wobei die jeweiligen Gewichte der Phasen der Eingänge komplementär sind (z.B. die Summe der Gewichte ist konstant) und durch ein in den Phasenmischer eingegebenes Steuersignal (Phasen_Misch_Steuer_Signal) bestimmt werden. Die Funktionsweise eines exemplarischen Ausführungsbeispiels des Phasenmischers 203 kann wie folgt ausgedrückt werden:

wobei:

Paus = Phase des Ausgangssignals

P0 = Phase des Signals beim Eingang 0

P1 = Phase des Signals beim Eingang 1

W0 = an die Phase des Signals beim Eingang 0 angelegtes Gewicht

W1 = an die Phase des Signals beim Eingang 1 angelegtes Gewicht

0 ≤ W0 ≤ 1

0 ≤ W1 ≤ 1

W0 + W1 = 1

Paus = W0·P0 + W1·P1

Man sollte jedoch beachten, daß der Phasenmischer auch eine Ausbreitungsverzögerung einführt und daß die Phase des Ausgangssignals diese Verzögerung widerspiegelt.

Die Funktionsweise eines exemplarischen Phasenmischers ist in den 4A bis 4C veranschaulicht. Bei diesem Ausführungsbeispiel weist das Mischsteuersignal einen 8-Bit-Wert auf, der zwischen 00000000 (00h) und 11111111 (FFh) variieren kann und somit 256 einzelne Einstellschritte liefert. Bei einem Extrem, bei dem das Mischsteuersignal einen Wert von 00h aufweist, wird die Phase des Ausgangssignals gänzlich durch den Eingang 0 (d.h. das Gewicht für den Eingang 0 beträgt 1,0) und überhaupt nicht durch den Eingang 1 (d.h. das Gewicht für den Eingang 1 beträgt 0,0) bestimmt. Diese Bedingung ist in 4A veranschaulicht. Wenn sich das Phasenmischsteuersignal an dem anderen Extrem, FFh, befindet, wird die Phase des Ausgangssignals gänzlich durch den Eingang 1 (d.h. das Gewicht für den Eingang 1 ist 1,0) und überhaupt nicht durch den Eingang 0 (d.h. das Gewicht für den Eingang 0 ist 0,0) bestimmt. Dies ist in 4B veranschaulicht. 4C veranschaulicht einen Zwischenfall, bei dem das Mischsteuersignal zwischen den zwei extremen Werten liegt.

Der steuerbare Bereich der Phase des Mischerausgangs ist vorzugsweise im wesentlichen derselbe wie der Phasenunterschied zwischen den zwei Eingangssignalen, der in diesem Fall die Einheitsverzögerungsperiode &tgr; ist. Wie oben erwähnt wurde, beachte man ferner, daß das Ausgangssignal zusätzlich dazu, daß es durch den Phasenmischer um einen bestimmten Teil der Einheitsverzögerungsperiode &tgr; verzögert ist, auch um eine gewisse nominale Ausbreitungsverzögerung verzögert ist, die vorzugsweise für alle Werte des Mischsteuersignals konstant ist.

Die Schalter und der Phasenmischer unterliegen der Steuerung eines Verzögerungssteuerblocks als Funktion eines Phasendifferenzsignals, das durch einen Phasendetektor erzeugt wird. Angesichts der hierin gelieferten Beschreibung liegen die Besonderheiten dieser Blöcke im Verständnis eines jeweiligen Fachmannes und müssen nicht ausführlicher beschrieben werden. Ferner können die Verzögerungselemente, Puffer, Schalter und der Phasenmischer unter Verwendung einer Vielzahl hinreichend bekannter Techniken implementiert werden. Überdies können die einzelnen Schalter durch funktionell äquivalente Strukturen, beispielsweise einen Multiplexer oder dergleichen, ersetzt werden.

Im folgenden wird die Funktionsweise der exemplarischen Verzögerungskette 200 in einer DLL beschrieben. Wie oben in Verbindung mit 1 erörtert wurde, wird die Verzögerungskette 200 durch den Verzögerungssteuerblock 20 gesteuert, um ein Eingangstaktsignal um eine variable Zeit zu verzögern. Das variable Verzögerungsausmaß, das durch die Verzögerungskette 200 eingeführt wird, umfaßt im allgemeinen zusätzlich zu einer „feinen" Komponente, die ein Bruchteil der Einheitsverzögerungsperiode &tgr; ist, wie sie durch den Phasensteuereingang in den Phasenmischer 203 bestimmt wird, eine „grobe" Komponente, die ein ganzzahliges Vielfaches der Einheitsverzögerungsperiode &tgr; ist, wie sie durch die Zustände der Schalter S0-S2N+1 bestimmt wird. Wie Fachleute verstehen werden, umfaßt die durch die Verzögerungskette eingeführte Gesamtverzögerung auch eine im wesentlichen feststehende Komponente, die auf Ausbreitungsverzögerungen durch verschiedene Komponenten der Verzögerungskette zurückzuführen ist. Für die Zwecke der vorliegenden Erläuterung kann diese feststehende Komponente ignoriert werden.

Bei einem anfänglichen Zustand, bei dem der Ausgangstakt und der Eingangstakt phasenverschoben sind, liegt die variable Verzögerung durch die Verzögerungskette 200 bei einem gewissen anfänglichen Wert, z.B. 0. Wie Fachleute erkennen werden, kann die Verzögerungssteuerung die Verzögerungskette 200 konfigurieren, um mit einem Nicht-Null-Verzögerungswert zu beginnen, der eine Funktion des Wertes der Phasendifferenz, die durch den Phasendetektor 10 erfaßt wird, sein kann. Der Fall einer anfänglichen Null-Variable-Verzögerung-Bedingung ist lediglich veranschaulichend und wird der Einfachheit halber verwendet.

Bei diesem anfänglichen Zustand sind die Schalter S0 und S1 geschlossen, und das Phasen_Misch_Steuer_Signal weist einen Null-Wert auf. Der Verzögerungssteuerblock 20 erhöht anschließend die Verzögerung durch den Phasenmischer 203 inkremental, indem er den Wert des Phasenmischsteuersignals erhöht. Dies ist der feine Teil der Verzögerungseinstellprozedur. Falls das Phasenmischsteuersignal den maximalen Wert (FFh) erreicht und zwischen dem Eingangs- und dem Ausgangstaktsignal immer noch eine unerwünschte Phasendifferenz vorliegt, konfiguriert der Verzögerungssteuerblock 20 anschließend die Schalter derart, daß die Schalter S1 und S2 geschlossen sind (d.h. der Schalter So wird geöffnet und der Schalter S2 ist geschlossen). Wenn die Schalter S1 und S2 geschlossen sind, hinkt Gerade_Takt um eine Einheitsverzögerungsperiode &tgr; hinter Ungerade_Takt hinterher. Dies ist der grobe Teil der Verzögerungseinstellprozedur. Die Phase des Ausgangstaktes ändert sich jedoch erst, wenn das Phasenmischsteuersignal (von dem maximalen Wert FFh) verringert wird. Der Verzögerungssteuerblock fährt anschließend fort, die variable Verzögerung durch die Verzögerungskette zu erhöhen, indem er den Wert des Phasenmischsteuersignals verringert. Falls das Phasenmischsteuersignal den minimalen Wert (00h) erreicht und zwischen dem Eingangs- und dem Ausgangstaktsignal immer noch eine unerwünschte Phasendifferenz vorliegt, konfiguriert der Verzögerungssteuerblock 20 anschließend die Schalter so, daß die Schalter S2 und S3 geschlossen sind (d.h. Schalter S1 wird geöffnet und Schalter S3 ist geschlossen). Wenn S2 und S3 geschlossen sind, hinkt Ungerade_Takt um eine Einheitsverzögerungsperiode r hinter Gerade_Takt hinterher. Die Phase des Ausgangstaktes ändert sich jedoch erst, wenn das Phasenmischsteuersignal (von dem Minimalwert 00h) erhöht wird. Der Verzögerungssteuerblock fährt anschließend fort, die variable Verzögerung durch die Verzögerungskette zu erhöhen, indem er den Wert des Phasenmischsteuersignals erhöht. Diese iterative Prozedur wird durchgeführt, bis der Phasendetektor 10 keine Phasendifferenz (oder eine gewünschte vorbestimmte Phasendifferenz) zwischen dem Eingangs- und dem Ausgangstakt erfaßt.

Wie sich aus der obigen Beschreibung ergibt, vermeidet die vorliegende Erfindung die Probleme einer Weiterreichung von fein zu grob, die beim Stand der Technik auftreten, indem sie die Zustände jeglicher Schalter (S0-S2N+1) zu dem oder ungefähr zu demselben Zeitpunkt wie der Phasenmischer nicht verändert. Jeglicher durch die Grobeinstellung (d.h. Änderung von Schalterzuständen) bewirkte Phasensprung wird durch den Phasenmischer maskiert (d.h. die Gewichtung des übergehenden Eingangs ist zum Zeitpunkt des Übergangs null) und erscheint nicht an dem Ausgangstaktsignal.

5 zeigt ein Signalzeitsteuerdiagramm, das die oben beschriebene Funktionsweise der Verzögerungskette der vorliegenden Erfindung veranschaulicht. Bei dem in 5 veranschaulichten Beispiel befindet sich die Verzögerungskette zuerst in einem Zustand 500, bei dem Ungerade_Takt hinter Gerade_Takt hinterherhinkt (d.h. ein Schalterpaar, das aus einem geradzahligen Schalter S2N und dem nächsten ungeradzahligen Schalter S2N+1 gebildet ist, ist geschlossen), und der Phasenmischer führt eine Zwischenverzögerung ein (d.h. die Phasenmischsteuerung befindet sich bei einem Zwischenwert, z.B. 01001001). Die Verzögerung durch den Phasenmischer wird anschließend erhöht, bis sie den maximalen Wert (11111111) erreicht, so daß bei 510 die Phase des Ausgangssignals, DLL_Austakt, gänzlich durch Ungerade_Takt bestimmt wird. Der Verzögerungssteuerblock bestimmt anschließend, daß eine zusätzliche Verzögerung erforderlich ist (d.h. der Phasendetektor erfaßt immer noch eine Phasendifferenz zwischen dem Eingangs- und dem Ausgangstakt), und bei 520 steuert er die Zustände der Schalter, so daß der ungeradzahlige Schalter S2N+1 und der nächste geradzahlige Schalter S2(N+1) geschlossen sind. Dies bewirkt, daß Gerade_Takt um eine Einheitsverzögerungsperiode &tgr; hinter Ungerade Takt hinterherhinkt. Man beachte jedoch, daß sich die Phase des Ausgangssignals DLL_Austakt nicht ändert, weil sie immer noch gänzlich durch die Phase von Ungerade_Takt bestimmt wird (siehe 525). Die Verzögerung durch die Verzögerungskette wird anschließend erhöht, indem das Phasenmischsteuersignal von dem maximalen Wert (11111111) nach Bedarf auf einen niedrigeren Wert dekrementiert wird. 5 zeigt, wie sich das Phasenmischsteuersignal bei 530 bis auf den minimalen Wert (00000000) verringert.


Anspruch[de]
  1. Verzögerungskette (200), die folgende Merkmale aufweist:

    eine Mehrzahl von Verzögerungselementen (220), die in Reihe gekoppelt sind, wobei jedes Verzögerungselement im wesentlichen eine Einheitsverzögerung einführt;

    ein Schaltnetzwerk, das eine Mehrzahl von Eingängen aufweist, die mit jeweiligen Ausgängen der Verzögerungselemente (220) und einem ersten und einem zweiten Ausgang gekoppelt sind, wobei der erste Ausgang selektiv mit einem Ausgang eines eines ersten Teilsatzes der Mehrzahl von Verzögerungselementen (220) gekoppelt ist und der zweite Ausgang selektiv mit einem Ausgang eines eines zweiten Teilsatzes der Mehrzahl von Verzögerungselementen (220) gekoppelt ist, wobei der erste und der zweite Teilsatz miteinander verschachtelt sind; und

    einen Phasenmischer (203), der einen mit dem ersten Ausgang des Schaltnetzwerks gekoppelten ersten Eingang und einen mit dem zweiten Ausgang des Schaltnetzwerks gekoppelten zweiten Eingang aufweist, wobei der Phasenmischer (203) ein Ausgangssignal erzeugt, das eine Funktion einer variablen Kombination des ersten und des zweiten Eingangs ist.
  2. Verzögerungskette (200) gemäß Anspruch 1, bei der Signale an dem ersten und dem zweiten Ausgang des Schaltnetzwerks eine Zeitsteuerungsdifferenz aufweisen, die im wesentlichen gleich der Einheitsverzögerung ist.
  3. Verzögerungskette (200) gemäß Anspruch 1 oder 2, bei der der Phasenmischer (203) die Zeitsteuerung des Ausgangssignals um eine ganze Zeitperiode, die im wesentlichen gleich der Einheitsverzögerung ist, selektiv variiert.
  4. Verzögerungskette (200) gemäß einem der Ansprüche 1 bis 3, bei der sich eine Phase eines Signals an dem ersten Eingang des Schaltnetzwerks ändert, wenn ein Einfluß des ersten Eingangs des Phasenmischers auf das Ausgangssignal im wesentlichen null beträgt, und bei der sich eine Phase eines Signals an dem zweiten Ausgang des Schaltnetzwerks ändert, wenn ein Einfluß des zweiten Eingangs des Phasenmischers auf das Ausgangssignal im wesentlichen null beträgt.
  5. Verzögerungskette (200) gemäß einem der Ansprüche 1 bis 4, bei der die variable Kombination des ersten und des zweiten Eingangs eine Funktion einer dem ersten Eingang zugeordneten Gewichtung und einer dem zweiten Eingang zugeordneten zweiten Gewichtung ist, wobei die erste und die zweite Gewichtung eine inverse Beziehung aufweisen.
  6. Verzögerungskette (200) gemäß einem der Ansprüche 1 bis 5, bei der das Schaltnetzwerk folgende Merkmale umfaßt:

    einen ersten Satz von Schaltern, wobei jeder des ersten Satzes von Schaltern eine mit einem jeweiligen Ausgang des ersten Teilsatzes der Mehrzahl von Verzögerungselementen (220) gekoppelte erste Seite und eine mit dem ersten Ausgang des Schaltnetzwerks gekoppelte zweite Seite aufweist; und

    einen zweiten Satz von Schaltern, wobei jeder des zweiten Satzes von Schaltern eine mit einem jeweiligen Ausgang des zweiten Teilsatzes der Mehrzahl von Verzögerungselementen (220) gekoppelte erste Seite und eine mit dem zweiten Ausgang des Schaltnetzwerks gekoppelte zweite Seite aufweist.
  7. Verzögerungskette (200) gemäß einem der Ansprüche 1 bis 6, bei der die Mehrzahl von Verzögerungselementen (220) entsprechend ihrer jeweiligen Positionen in der Verzögerungskette (200) numeriert ist, wobei der erste Teilsatz der Mehrzahl von Verzögerungselementen (220) aus ungeradzahligen Verzögerungselementen gebildet ist und der zweite Teilsatz der Mehrzahl von Verzögerungselementen aus geradzahligen Verzögerungselementen gebildet ist.
  8. Verzögerungs-Regelschleife-Schaltung, die die Verzögerungskette (200) gemäß einem der Ansprüche 1 bis 7 aufweist.
  9. Integrierte Schaltung, die die Verzögerungskette (200) gemäß einem der Ansprüche 1 bis 7 aufweist.
  10. Verfahren zum Einstellen einer Signalverzögerung, das folgende Schritte aufweist:

    Durchführen einer groben Verzögerungseinstellung durch Auswählen eines zweiten Signals, das relativ zu einem ersten Signal um eine vorbestimmte Zeitperiode verzögert ist; und

    Durchführen einer feinen Verzögerungseinstellung durch Variieren der Zeitsteuerung eines Ausgangssignals gemäß einer variablen Kombination des ersten und des zweiten Signals,

    wobei die grobe Verzögerungseinstellung durchgeführt wird, wenn ein Einfluß des zweiten Signals auf die Zeitsteuerung des Ausgangssignals im wesentlichen null beträgt.
  11. Verfahren gemäß Anspruch 10, bei dem die variable Kombination des ersten und des zweiten Eingangs eine Funktion einer dem ersten Eingang zugeordneten ersten Gewichtung und einer dem zweiten Eingang zugeordneten zweiten Gewichtung ist, wobei die erste und die zweite Gewichtung eine inverse Beziehung aufweisen.
  12. Verfahren gemäß Anspruch 10 oder 11, bei dem die feine Verzögerungseinstellung die Zeitsteuerung des Ausgangssignals um bis zu im wesentlichen der vorbestimmten Zeitperiode variieren kann.
Es folgen 5 Blatt Zeichnungen






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