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Dokumentenidentifikation DE102004002437A1 29.07.2004
Titel Verzögerungsregelkreis, integrierte Schaltung und Betriebsverfahren
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Lee, Jong-soo, Yongin, Gyeonggi, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 09.01.2004
DE-Aktenzeichen 102004002437
Offenlegungstag 29.07.2004
Veröffentlichungstag im Patentblatt 29.07.2004
IPC-Hauptklasse H03L 7/081
IPC-Nebenklasse H03K 5/14   G11C 7/22   
Zusammenfassung Die Erfindung bezieht sich auf einen Verzögerungsregelkreis für eine integrierte Schaltung, z. B. mit einer Verzögerungsleitung (533) zur Erzeugung eines zweiten Taktsignals (ICLK) in Abhängigkeit von einem zeitlich veränderbaren ersten Steuersignal (CON) und einem ersten Taktsignal (CLK), auf eine zugehörige integrierte Schaltung sowie auf ein zugehöriges Betriebsverfahren.
Erfindungsgemäß sind Mittel (54) vorhanden, die in Reaktion auf das erste Taktsignal (CLK) und ein drittes Taktsignal (FCLK), das aus dem zweiten Taktsignal (ICLK) ableitbar ist, wenigstens zeitweise eine Änderung des zeitlich veränderbaren ersten Steuersignals (CON) blockieren, wenn eine übermäßige Phasendifferenz zwischen dem ersten und dem dritten Taktsignal (CLK, FCLK) erkannt wird.
Verwendung z. B. für Halbleiterspeicherbausteine.

Beschreibung[de]

Die Erfindung betrifft einen Verzögerungsregelkreis, eine zugehörige integrierte Schaltung sowie ein zugehöriges Betriebsverfahren für eine solche integrierte Schaltung.

Integrierte Schaltungsbausteine nutzen häufig interne Taktgeneratoren, um interne Vorgänge im Schaltungsbaustein zeitlich zu synchronisieren. In vielen Anwendungen nutzt ein interner Taktgenerator einen Verzögerungsregelkreis oder Phasenregelkreis, um das interne Taktsignal mit einem Taktsignal von einem externen Baustein, d.h. mit einem externen Taktsignal, zu synchronisieren. 1 schematisch im Blockschaltbild zeigt einen herkömmlichen Verzögerungsregelkreis (DLL) als integrierte Schaltung 10. Diese integrierte Schaltung mit DLL 10 kann in vielen Bausteinen genutzt werden, die synchronisierte Vorgänge benötigen, wie in Speicherbausteinen, beispielsweise in synchronisierten dynamischen Speicherbausteinen mit direktem Zugriff (SDRAM).

Die integrierte DLL-Schaltung 10 aus 1 umfasst einen Phasendetektor 14, einen Steuerblock 16 für den Verzögerungsregelkreis, einen Analogblock 18 für den Verzögerungsregelkreis und eine Kompensationsverzögerungseinheit 12. Wie aus 1 ersichtlich ist, ist der Phasendetektor 14 von einem primären Taktsignal CLK, das ein externes Taktsignal sein kann, und von einem rückgekoppelten Taktsignal FCLK abhängig. Der Phasendetektor 14 ist so ausgeführt, dass er ein Aufwärts-/Abwärtssteuersignal UP/DN in Reaktion auf das Detektieren einer positiven oder negativen Phasendifferenz zwischen dem primären Taktsignal CLK und dem rückgekoppelten Taktsignal FCLK erzeugt. Das Aufwärts-/Abwärtssteuersignal UP/DN kann, wie dargestellt ist, ein digitales Mehrbitsignal oder ein analoges Signal sein. Der DLL-Steuerblock 16 ist wie gezeigt vom Aufwärts-/Abwärtssteuersignal UP/DN und von einem Treibertaktsignal DCLK abhängig, das die gleiche Signalperiode haben kann wie das primäre Taktsignal CLK und sogar mit einer nicht dargestellten, chipintegrierten Schaltung, die mit der integrierten DLL-Schaltung 10 verknüpft ist, aus dem primären Taktsignal CLK abgeleitet sein kann. Der DLL-Steuerblock 16 erzeugt, wie gezeigt, ein digitales Mehrbitsteuersignal CON in Reaktion auf das Treibertaktsignal DCLK und das Aufwärts-/Abwärtssteuersignal UP/DN. Selbstverständlich kann das Steuersignal CON mit dem Treibertaktsignal DCLK synchronisiert sein und einen binären Wert haben, der in Reaktion auf ein positives (oder negatives) Aufwärts-/Abwärtssteuersignal UP/DN zunimmt und in Reaktion auf ein negatives (oder positives) Aufwärts-/Abwärtssteuersignal UP/DN abnimmt. Da das Steuersignal CON mit dem Treibertaktsignal DCLK synchronisiert ist, legt die Frequenz des Treibertaktsignals DCLK gewöhnlich die Frequenz fest, bei der das Steuersignal CON mit einem neuen Wert aktualisiert wird.

Der DLL-Analogblock 18 kann eine herkömmliche Verzögerungsleitung mit einer variablen Länge umfassen, die vom Wert des Steuersignals CON festgelegt wird. Alternativ kann die Verzögerungsleitung eine feste Länge haben und das Steuersignal kann dann die Verzögerungszeit der einzelnen Verzögerungselemente in der Kette einstellen. Die Verzögerungsleitung ist so ausgeführt, dass sie ein internes Taktsignal ICLK in Reaktion auf das primäre Taktsignal CLK erzeugt, das am Eingang der Verzögerungsleitung anliegt. Die Kompensationsverzögerungseinheit 12, die eine Verzögerungsleitung mit einer festen Länge umfassen kann, ist im Rückkoppelpfad der integrierten DLL-Schaltung 10 angeordnet.

Die Kompensationsverzögerungseinheit 12 erzeugt, wie gezeigt, das rückgekoppelte Taktsignal FCLK in Reaktion auf das interne Taktsignal ICLK. Entsprechend können Phasenveränderungen des internen Taktsignals ICLK durch äquivalente Veränderungen in der Phase des rückgekoppelten Taktsignals FCLK reflektiert werden. Die Kompensationsverzögerungseinheit 12 wird in einigen herkömmlichen integrierten Schaltungen mit DLL nicht genutzt.

Leider kann sich übermäßiges Phasenzittern als wesentliche Änderung im Wert des Aufwärts-/Abwärtssteuersignals UP/DN und im Wert des Steuersignals CON zeigen, wenn das rückgekoppelte Taktsignal FCLK oder das primäre Taktsignal CLK ein solches übermäßiges Phasenzittern aufgrund von Rauschen oder anderen transienten Störungen erfährt. Solche großen Veränderungen im Wert dieser Steuersignale können die Phase des internen Taktsignals ICLK wesentlich beeinflussen und zu Zeitsteuerungsfehlern innerhalb der integrierten Schaltung führen, indem Zeitreserven für Vorgänge von synchronisierten Bauelementen verkleinert werden.

Es sind viele Faktoren bekannt, die ein übermäßiges Phasenzittern in einem Taktsignal verursachen können. So zeigt die schematische Diagrammdarstellung von 2 beispielsweise, wie bestimmte aktive Lese- und/oder Schreibbefehle innerhalb eines als integrierte Schaltung ausgeführten Speicherbausteins plötzliche Leistungsversorgungsschwankungen, d.h. Leistungsversorgungsrauschen, verursachen können. Solche Leistungsversorgungsschwankungen können die effektive Verzögerung verändern, die von der in 1 dargestellten Kompensationsverzögerungseinheit 12 und/oder vom DLL-Analogblock 18 zur Verfügung gestellt wird. Diese Verzögerungsänderungen können große Phasenunterschiede zwischen dem primären Taktsignal CLK, z.B. einem externen Taktsignal, und dem rückgekoppelten Taktsignal FCLK hervorrufen. 3 zeigt schematisch ein weiteres Beispiel, wie übermäßiges Phasenzittern auftreten kann. Speziell zeigt 3 im unteren Teilbild als Blockdiagramm eine Systemplatine 20 mit einer Speichersteuerschaltung 22 und einem Speicherbaustein 24, z.B. einem SDRAM, der ein Taktsignal CLK empfängt und interne Vorgänge mit dem empfangenen Taktsignal synchronisiert. Beim Betrieb mit hoher Frequenz kann die Speichersteuerschaltung 22 ein Taktsignal CLK erzeugen, das, wie im oberen Teilbild von 3 illustriert, anfällig für plötzliches Zittern ist, wenn es vom Ausgabeanschluss der Speichersteuerschaltung 22 zum Eingabeanschluss des Speicherbausteins 24 übertragen wird. Entsprechend erzeugt der in 1 dargestellte Phasendetektor 14 in Reaktion auf dieses abrupte Zittern eventuell eine übermäßig starke Änderung des Aufwärts-/Abwärtssteuersignals UP/DN, auch wenn das plötzliche Zittern nur eine kurze, zu einem normalen Vorgang transiente Zeitdauer einnimmt, während der das primäre Taktsignal CLK und das rückgekoppelte Taktsignal FCLK ansonsten phasenstarr miteinander gekoppelt sind.

Es wurden verschiedentlich Vorschläge gemacht, wie das Phasenzitterproblem in Verzögerungsregelkreisen (DLL) und Phasenregelkreisen (PLL) von integrierten Schaltungen gelöst werden kann. Die Patentschrift US 6.133.783 beschreibt beispielsweise eine Aufhebungsschaltung für Phasenzittern, welche die Funktionsweise von Phasenregelkreisen in integrierten Schaltungen verbessern soll. Die Patentschrift US 6.434.083 beschreibt einen Verzögerungsregelkreis in einer integrierten Schaltung, der ein komplementäres Paar von rückgekoppelten Taktsignalen erzeugt, um einen Betrieb mit hoher Geschwindigkeit zu unterstützen. Der Inhalt dieser beiden Patentschriften der Anmelderin wird hiermit durch Verweis in die vorliegende Beschreibung aufgenommen.

Aufgabe der Erfindung ist es, einen Verzögerungsregelkreis zur Verfügung zu stellen, der weniger anfällig für Phasenzittern ist, sowie eine zugehörige integrierte Schaltung und ein zugehöriges Verzögerungsverfahren anzugeben.

Die Erfindung löst diese Aufgabe durch einen Verzögerungsregelkreis mit den Merkmalen des Patentanspruchs 1, 2 oder 3, durch eine integrierte Schaltung mit den Merkmalen des Patentanspruchs 9, 19, oder 21 und durch ein Betriebsverfahren mit den Merkmalen des Patentanspruchs 22.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt und werden nachfolgend beschriebene. Es zeigen:

1 ein Blockschaltbild eines herkömmlichen Verzögerungsregelkreises (DLL) in einer integrierten Schaltung;

2 mehrere Zeitablaufdiagramme zur Darstellung, wie herkömmliche Speicherbefehle, wie Aktiv-, Lese- und Schreibbefehle, ein plötzliches Leistungsversorgungsrauschen verursachen können;

3 in einem oberen Teilbild ein Zeitablaufdiagramm und in einem unteren Teilbild ein Blockdiagramm eines Speichersystems, das ein plötzliches Zittern eines Taktsignals verursachen kann;

4 Diagramme zur Darstellung von synchronisierten Zuständen und Signalflanken im Zusammenhang mit einer Taktsignalsequenz, bei der ein normaler Synchronisationszustand einer integrierten DLL-Schaltung temporär durch übermäßiges Phasenzittern gestört wird;

5A ein Blockschaltbild eines Ausführungsbeispiels eines erfindungsgemäßen Verzögerungsregelkreises (DLL) in einer integrierten Schaltung;

5B ein Blockschaltbild eines weiteren Ausführungsbeispiels eines erfindungsgemäßen Verzögerungsregelkreises (DLL) in einer integrierten Schaltung;

6 ein Zeitablaufdiagramm zur Darstellung eines Vergleichs zwischen dem Betrieb der integrierten DLL-Schaltung aus 1 und der integrierten DLL-Schaltung aus 5 bei einem übermäßigen Phasenzittern;

7 ein Blockschaltbild einer erfindungsgemäßen Phasenfensterdetektionsschaltung; und

8 ein Blockschaltbild einer erfindungsgemäßen Entscheidungsschaltung für plötzliches Zittern.

Nachfolgend wird die Erfindung unter Bezugnahme auf die Figuren detaillierter beschrieben. Selbstverständlich können viele verschiedene Abwandlungen der Ausführungsbeispiele vorgenommen werden, ohne den Grundgedanken der Erfindung zu verlassen. In den Figuren sind gleiche Komponenten, Signale und Signalleitungen jeweils mit dem gleichen Bezugszeichen versehen, wobei die Signale synchronisiert oder einfachen boolschen Verknüpfungen unterzogen sein können, beispielsweise eine Invertierung, ohne als unterschiedliche Signale betrachtet zu werden. Der Zusatz „B" oder das Symbol „/" an einem Signal kennzeichnet beispielsweise komplementäre Daten oder Informationssignale oder ein aktives Low-Signal, d.h. ein auf niedrigem Pegel aktives Signal.

Unter Bezugnahme auf 4 werden drei Paare von Diagrammen von eingerasteten, d.h. synchronisierten, Zuständen und Signalflanken beschrieben. Diese Diagramme zeigen die Funktionsweise eines Verzögerungsregelkreises (DLL) in einer integrierten Schaltung während einer Sequenz von drei aufeinander folgenden Perioden eines primären Taktsignals CLK, welches ein externes Taktsignal sein kann, das von der integrierten DLL-Schaltung empfangen wird. Auf der linken Seite der 4 ist ein normaler Synchronisationszustand dargestellt. In diesem normalen Synchronisationszustand ist eine Phasendifferenz zwischen einem rückgekoppelten Taktsignal FCLK und dem primären Taktsignal CLK als „&Dgr;d" dargestellt. Diese liegt deutlich innerhalb einer akzeptierbaren Phasendifferenz von „&Dgr;". Wie nachfolgend unter Bezugnahme auf 7 ausführlicher beschrieben wird, kann eine Feststellung, ob die Phasendifferenz zwischen dem rückgekoppelten Taktsignal FCLK und dem primären Taktsignal CLK innerhalb des akzeptierbaren Bereichs „&Dgr;" liegt, durch eine Ermittlung der vorderen Flanken des primären Taktsignals CLK, eines verzögerten primären Taktsignals CLKD, des rückgekoppelten Taktsignals FCLK und eines verzögerten rückgekoppelten Taktsignals FCLKD getroffen werden. Wie weiter durch das Signalflankendiagramm auf der linken Seite von 4 gezeigt wird, sind das primäre Taktsignal CLK und das verzögerte primäre Taktsignal CLKD um einen Wert von „&Dgr;/2" außer Phase und das rückgekoppelte Taktsignal FCLK und das verzögerte rückgekoppelte Taktsignal FCLKD sind ebenfalls um den Wert von „&Dgr;/2" außer Phase.

In der mittleren Darstellung von 4 ist ein unerwünschter, „nicht synchronisierter" Zustand dargestellt. In diesem unerwünschten Zustand, der durch ein übermäßiges Phasenzittern hervorgerufen werden kann, ist die Phasendifferenz zwischen dem rückgekoppelten Taktsignal FCLK und dem primären Taktsignal CLK außerhalb der akzeptierbaren Phasendifferenz von „&Dgr;". Wie jedoch durch die rechte Seite der 4 dargestellt ist, kehrt die integrierte DLL-Schaltung, wenn das übermäßige Phasenzittern nur einen kurzen Zeitraum eines transienten Effektes repräsentiert, in der nächsten Taktperiode wieder in einen normalen Synchronisationszustand zurück. Wie nachfolgend detaillierter beschrieben wird, kann diese sofortige Rückkehr in den normalen Synchronisationszustand in vorteilhafter Weise ohne Veränderung der Betriebsbedingungen der integrierten DLL-Schaltung erreicht werden, indem die Phase des rückgekoppelten Taktsignals FCLK eingestellt wird. Anders ausgedrückt, kann ein übermäßiges Taktsignalzittern, das durch das Diagramm des Synchronisationszustandes und der Signalflanken in der mittleren Darstellung von 4 repräsentiert wird, von der integrierten DLL-Schaltung ignoriert werden, wenn das Taktzittern nur einen transienten Effekt von ausreichend kurzer Zeitdauer darstellt.

Integrierte DLL-Schaltungen, die in der Lage sind, übermäßiges Taktsignalzittern des Typs mit kurzer Zeitdauer, wie in 4 dargestellt, zu ignorieren, werden nun im Zusammenhang mit den 5A und 5B beschrieben. Speziell zeigt 5A ein Blockschaltbild einer integrierten DLL-Schaltung 50, die so ausgeführt ist, dass sie in Reaktion auf ein primäres Taktsignal CLK ein internes Taktsignal ICLK erzeugt. Das primäre Taktsignal CLK kann ein externes Taktsignal sein, das von einem integrierten Schaltkreischip empfangen wird, der die integrierte DLL-Schaltung 50 enthält. Die integrierte DLL-Schaltung 50 umfasst einen Phasendetektor 51, eine Generatorschaltung 53 zum Erzeugen des internen Taktsignals ICLK und eine Detektions- und Blockierschaltung 55 zum Detektieren und Blockieren eines plötzlichen Zitterns.

In einigen Ausführungsbeispielen kann auch eine Kompensationsverzögerungseinheit 57 vorgesehen sein, wie in 5A weiter gezeigt, die eine feste Verzögerungszeit zum internen Taktsignal ICLK addiert. In anderen Ausführungsbeispielen wird die Kompensationsverzögerungseinheit 57 nicht benötigt.

Der Phasendetektor 51 reagiert auf das primäre Taktsignal CLK und das rückgekoppelte Taktsignal FCLK. Er ist so ausgeführt, dass er ein Aufwärts-/Abwärtssteuersignal UP/DN in Reaktion auf die Detektion einer positiven oder negativen Phasendifferenz zwischen dem primären Taktsignal CLK und dem rückgekoppelten Taktsignal FCLK erzeugt. Das Aufwärts-/Abwärtssteuersignal UP/DN kann, wie dargestellt ist, ein digitales Mehrbitsignal oder ein analoges Signal sein. Die dargestellte Generatorschaltung 53 zur Erzeugung des internen Taktsignals ICLK umfasst einen DLL-Analogblock 533 und einen DLL-Steuerblock 531. Der Phasendetektor 51, die Schaltung 55 zum Detektieren und Blockieren eines plötzlichen Zitterns und der DLL-Steuerblock 531 bilden gemeinsam eine DLL-Steuerschaltung 54, die so ausgeführt ist, dass sie die entsprechenden Vorgänge dieser Elemente für die integrierte DLL-Schaltung 50 durchführt.

Der dargestellte DLL-Steuerblock 531 erzeugt ein digitales Mehrbitsteuersignal CON in Reaktion auf ein internes Systemtaktsignal ISCLK und auf das Aufwärts-/Abwärtssteuersignal UP/DN. Veränderungen im Wert des Steuersignals CON werden mit dem internen Systemtaktsignal ISCLK synchronisiert. Der Wert des Steuersignals CON kann in Reaktion auf ein positives (oder negatives) Aufwärts-/Abwärtssteuersignal UP/DN vergrößert werden und in Reaktion auf ein negatives (oder positives) Aufwärts-/Abwärtssteuersignal UP/DN verkleinert werden. Das interne Systemtaktsignal ISCLK wird mit einem Gatter 532 erzeugt, das eine boolsche UND-Funktion eines periodischen Treibertaktsignals DCLK mit einem Haltesignal HALTB ausführt, das vom aktiv Low-Typ ist. Deshalb ist das interne Taktsignal ICLK an das Treibertaktsignal DCLK angepasst, wenn das Haltesignal HALTB auf einem hohen logischen Pegel inaktiv ist. Ist das Haltesignal HALTB jedoch auf einem niedrigen logischen Pegel aktiv, dann wird das Treibertaktsignal DCLK blockiert und das interne Systemtaktsignal ISCLK wird auf einem logisch niedrigen Pegel gehalten, d.h. synchronisiert. Der DLL-Analogblock 533 kann eine herkömmliche Verzögerungsleitung mit einer variablen Länge, die durch den Wert des Steuersignals CON festgelegt wird, oder mit einer festen Länge umfassen. Für den Fall, dass die Verzögerungsleitung eine feste Länge hat, kann das Steuersignal CON den Verzögerungswert einstellen, der von jedem aktiven Verzögerungselement in der Kette zur Verfügung gestellt wird. Dieser DLL-Analogblock 533 ist so ausgeführt, dass er das interne Taktsignal ICLK in Reaktion auf das primäre Taktsignal CLK erzeugt.

Die Schaltung 55 zum Detektieren und Blockieren eines plötzlichen Zitterns ist so ausgeführt, dass sie das Haltesignal HALTB mit einem aktiven niedrigen logischen Pegel immer dann erzeugt, wenn eine übermäßige Phasendifferenz zwischen dem rückgekoppelten Taktsignal FCLK und dem primären Taktsignal CLK detektiert wird. Diese übermäßige Phasendifferenz kann von einem Rauschen der chipeigenen Leistungsversorgung, welche bewirkt, dass das rückgekoppelte Taktsignal FCLK einen Phasentransienten kurzer Dauer erfährt, oder von Veränderungen in der Phase des primären Taktsignals hervorgerufen werden. Die Schaltung 55 zum Detektieren und Blockieren eines plötzlichen Zitterns umfasst eine Phasenfensterdetektionsschaltung 551 und eine Entscheidungsschaltung 553 bezüglich eines plötzlichen Zitterns. Die Phasenfensterdetektorschaltung 551 und die Entscheidungsschaltung 553 bezüglich eines plötzlichen Zitterns sind in 7 bzw. in 8 detaillierter dargestellt.

Wie aus 7 ersichtlich ist, umfasst die Phasenfensterdetektorschaltung 551 vier D-Flip-Flops 73 bis 76, zwei Verzögerungselemente 71, 72, zwei XOR-Gatter 77, 78 und ein NOR-Gatter 79. Die Verzögerungselemente 71 und 72 sind so ausgeführt, dass sie eine Verzögerung von &Dgr;/2 zur Verfügung zu stellen, wobei &Dgr; den akzeptablen Bereich für die Phasendifferenz zwischen dem rückgekoppelten Taktsignal FCLK und dem primären Taktsignal CLK bezeichnet, d.h. &Dgr; repräsentiert den maximalen Zeitwert, um den eine vordere Flanke des rückgekoppelten Taktsignals FCLK hinter einer zugehörigen vorderen Flanke des primären Taktsignals CLK zurück bleiben darf oder umgekehrt. Das Flip-Flop 73 ist so ausgeführt, dass es das rückgekoppelte Taktsignal FCLK empfängt, und das Flip-Flop 74 ist so ausgeführt, dass es das verzögerte rückgekoppelte Taktsignal FCLKD empfängt, das durch das Verzögerungselement 71 erzeugt wird. Takteingabeanschlüsse der Flip-Flops 73 und 74 sind mit dem primären Taktsignal CLK verbunden. Das Flip-Flop 75 ist so ausgeführt, dass es das primäre Taktsignal CLK empfängt, und das Flip-Flop 76 ist so ausgeführt, dass es das verzögerte primäre Taktsignal CLKD empfängt, das durch das Verzögerungselement 72 erzeugt wird. Takteingabeanschlüsse der Flip-Flops 75 und 76 sind mit dem rückgekoppelten Taktsignal FCLK verbunden.

Ausgangssignale A, B, C und D der Flip-Flops 73 bis 76 werden Eingabeanschlüssen der XOR-Gatter 77 und 78 zugeführt. Der Ausgang des XOR-Gatters 77 wird auf einen hohen logischen Pegel gesetzt, wenn sich die Eingabesignale A und B im Wert unterscheiden, und der Ausgang des XOR-Gatters 78 wird auf einen hohen logischen Pegel gesetzt, wenn sich die Eingabesignale C und D im Wert unterscheiden. Das NOR-Gatter 79 erzeugt ein Außerfenster-Signal OUT-OF-WIN vom aktiv High-Typ, wenn beide Ausgabesignale der XOR-Gatter 77 und 78 jeweils auf einem niedrigen logischen Pegel festgehalten werden. Daher kann der Wert des Außerfenster-Signals OUT-OF-WIN durch die folgende boolsche Gleichung bestimmt werden: OUT-OF-WIN = NOT((A XOR B)+(C XOR D)) (1)

Daher wird basierend auf der Konfiguration der Phasenfensterdetektionsschaltung 551 das Außerfenster-Signal OUT-OF-WIN auf einen aktiven hohen Logikpegel gesetzt, wenn das rückgekoppelte Taktsignal FCLK und das primäre Taktsignal CLK um einen übermäßigen Betrag außer Phase sind. Diese übermäßige Phasendifferenz kann durch das Diagramm bezüglich des Zustands und der Signalflanken des mittleren Teilbilds von 4 repräsentiert werden.

In 5A und 8 ist die Entscheidungsschaltung 553 bezüglich plötzlichen Zitterns derart gezeigt, dass sie das Haltesignal HALTB in Reaktion auf das Außerfenster-Signal OUT-OF-WIN erzeugt. Die Entscheidungsschaltung 553 umfasst ein Flip-Flop-Paar 81 und 82 und ein Paar NAND-Gatter 86, 87 mit je zwei Eingabeanschlüssen. Zwischen den Flip-Flops 81, 82 ist auch eine Isolationsschaltung vorgesehen. Diese Isolationsschaltung umfasst einen Inverter 85, ein Übertragungsgatter 83 und einen PMOS-Pull-up-Transistor 84. Jedes dieser drei Elemente reagiert auf ein Steuersignal CNT. In einigen Ausführungsformen kann dieses Steuersignal CNT von einem herkömmlichen MRS-Signal (Modusregistersatz-Signal), wenn die integrierte DLL-Schaltung in einen SDRAM-Baustein eingebettet ist, oder von einem Schmelzsicherungsinformationssignal abgeleitet sein. Ist das Steuersignal CNT auf einen hohen logischen Pegel gesetzt, dann ist das Übertragungsgatter 83 geöffnet und der PMOS-Pull-up-Transistor 84 ist gesperrt. Entsprechend ist der Dateneingang des zweiten Flip-Flops 82 elektrisch mit dem Datenausgang des ersten Flip-Flops 81 verbunden. Ist jedoch das Steuersignal CNT auf einen niedrigen logischen Pegel gesetzt, dann ist das Übertragungsgatter 83 geschlossen und der PMOS-Pull-up-Transistor 84 ist leitend geschaltet. Unter diesen Bedingungen wird der Dateneingang des zweiten Flip-Flops 82 auf einem hohen logischen Pegel gehalten und nicht durch Änderungen am Ausgang des ersten Flip-Flops 81 beeinflusst. An Takteingabeanschlüsse der beiden Flip-Flops 81, 82 ist das Treibertaktsignal DCLK angelegt. Die Flip-Flops 81, 82 sind außerdem so ausgeführt, dass sie ein Rücksetzsignal RESET vom aktiv High-Typ empfangen.

Die Entscheidungsschaltung 553 bezüglich plötzlichen Zitterns aus 8 ist so ausgeführt, dass aktive Außerfenster-Signale OUT-OF-WIN mit einer relativ kurzen Zeitdauer ignoriert werden, welche Transienten von kurzer Dauer zwischen den Phasen der Taktsignale FCLK und CLK repräsentieren. Im Gegensatz dazu werden aktive Außerfenster-Signale OUT-OF-WIN von relativ langer Dauer so behandelt, dass sie eine erforderliche Veränderung der vom DLL-Analogblock 533 zur Verfügung gestellten Verzögerungsdauer anzeigen. Diese Veränderung der Verzögerungszeit des DLL-Analogblocks 533 bewirkt eine Phaseneinstellung des internen Taktsignals ICLK und des rückgekoppelten Taktsignals FCLK, so dass eine erneut festgelegte Verzögerungssynchronisation durch die integrierte DLL-Schaltung 50 erreicht wird.

Nachfolgend wird unter Bezugnahme auf die Tabellen 1 und 2 die Funktion des Wertes des Steuersignals CNT zum Einstellen der Zeitdauer genauer beschrieben, während der übermäßiges Phasenzittern ignoriert wird, d.h. eine Beeinflussung der Verzögerungszeit des DLL-Analogblocks 533 blockiert wird. Insbesondere zeigt Tabelle 1 den Zustand der Signale aus 8, wenn das Steuersignal CNT auf einen hohen logischen Pegel gesetzt ist. Die Bezeichnung „REn" repräsentiert eine ansteigende Flanke des Treibertaktsignals DCLK, wobei n eine positive ganze Zahl ist. Die Bezeichnung „+" repräsentiert einen Zeitpunkt kurz nach einer vorderen Flanke, z.B. einer ansteigenden Flanke, des Treibertaktsignals DCLK und die Bezeichnung „–„ repräsentiert einen Zeitpunkt kurz vor einer vorderen Flanke des Treibertaktsignals DCLK.

Tabelle 1 zeigt auch den Zustand des DLL-Analogblocks 533, d.h. der Verzögerungsleitung, wenn ein aktives Außerfenster-Signal OUT-OF-WIN vorliegt. Ist das Steuersignal CNT auf einen hohen logischen Pegel gesetzt, dann werden Änderungen des Zustands des DLL-Analogblocks 533 für zwei aufeinander folgende Taktperioden des Treiberblocksignals DCLK blockiert, dargestellt als "Aktualisierung gesperrt". Ist das Außerfenster-Signal OUT-OF-WIN jedoch für eine relativ lange Zeitdauer aktiv, dann behandelt die Entscheidungsschaltung 553 zum Erkennen eines plötzlichen Zitterns aus 8 eine übermäßige Phasendifferenz zwischen dem rückgekoppelten Taktsignal FCLK und dem primären Taktsignal CLK nicht nur als kurze Zeitdauer, die ignoriert werden kann. In diesem Fall wird die Verzögerungszeit, die vom DLL-Analogblock 533 zur Verfügung gestellt wird, nach zwei "gesperrten" Zyklen aktualisiert, sogar dann, wenn das Außerfenster-Signal OUT-OF-WIN auf einem hohen logischen Pegel aktiviert ist, d.h. OUT-OF-WIN = 1.

Tabelle 1

Im Gegensatz dazu ist, wie aus Tabelle 2 ersichtlich ist, eine Aktualisierung des Zustandes des DLL-Analogblocks 533 nur für einen Zyklus Treibertaktsignals DCLK gesperrt, wenn das Steuersignal CNT auf einen niedrigen logischen Pegel gesetzt ist. Auf diese Weise macht ein Setzen des Steuersignals CNT auf einen niedrigen logischen Pegel die integrierte DLL-Schaltung 50 robuster für die Korrektur von Phasenunterschieden zwischen dem rückgekoppelten Taktsignal FCLK und dem primären Taktsignal CLK. In Umgebungen mit starkem Rauschen, in denen häufiger übermäßiges Zittern auftreten kann, wird das Steuersignal CNT jedoch auf einen hohen logischen Wert gesetzt, um zu verhindern, dass die integrierte DLL-Schaltung 50 unnötige Korrekturen der Phasen des internen Taktsignals ICLK und des rückgekoppelten Taktsignals FCLK vornimmt.

Tabelle 2

Einige der Zeitsteuerungsvorgänge aus Tabelle 2 sind auch im Zeitablaufdiagramm aus 6 dargestellt. Insbesondere zeigt 6 das Auftreten von übermäßigem Zittern zwischen dem Taktsignal CLK und dem rückgekoppelten Taktsignal FCLK. In Reaktion auf das übermäßige Zittern wird das Haltesignal HALTB auf einen aktiv niedrigen logischen Pegel geschaltet und die periodische Natur des internen Systemtaktsignals ISCLK wird unterbrochen, ISCLK = HALTBxDCLK. In Reaktion auf die Unterbrechung des internen Systemtaktsignals ISCLK wird die in Abhängigkeit von einer Veränderung des Steuersignals CON hervorgerufene Phasenaktualisierung vorübergehend gesperrt. Dies steht im Gegensatz zum zeitlichen Ablauf des Steuersignals CON, das in der integrierten DLL-Schaltung 10 aus 1 vorhanden ist, wo keine Sperrung vorgenommen wird.

Die integrierte DLL-Schaltung 50 aus 5A kann auch einem Ausführungsbeispiel umgesetzt werden, das eine prozentuale Taktverzögerung für ein periodisches Signal erzeugt. 5B zeigt z.B. eine integrierte DLL-Schaltung 50', die einen internen Taktsignalgenerator 53' und eine Slave-Verzögerungsleitung 59 umfasst. Der interne Taktsignalgenerator 53' umfasst eine Master-Verzögerungsleitung 533' und einen DLL-Steuerblock 531'. Für den Fall einer prozentualen Taktverzögerung von 20%, kann das Verhältnis der Anzahl von Verzögerungselementen in der Slave-Verzögerungsleitung 59 zur Anzahl der Verzögerungselemente in der Master-Verzögerungsleitung 533' gleich 0,2 sein. Die Slave-Verzögerungsleitung 59 erzeugt ein Ausgabesignal OUT, welches relativ zu einem periodischen Eingabesignal IN um 0,2T verzögert ist, wobei T eine Periodendauer des primären Taktsignals CLK ist. In einigen Ausführungsbeispielen kann das Eingabesignal IN das primäre Taktsignal CLK sein.

Der DLL-Steuerblock 531 arbeitet dahingehend, wenigstens eine periodische Aktualisierung der Master- und Slave-Steuersignale CON1 und CON2 aufzuhalten, d.h. zu blockieren, wenn das Außerfenster-Signal OUT-OF-WIN auf einem aktiven hohen Pegel ist. Hierbei haben die Master-Verzögerungsleitung 533' und die Slave-Verzögerungsleitung 59 eine feste Länge und die Steuersignale CON1 und CON2 werden so erzeugt, dass die Verzögerungsdauer der Verzögerungselemente in den Verzögerungsleitungen mit fester Länge festgelegt werden. Die Funktionsweise der integrierten DLL-Schaltung 50' ist ansonsten analog zur Funktionsweise der integrierten DLL-Schaltung 50 aus 5A. Des Weiteren bilden der Phasendetektor 51, die Detektions- und Blockierschaltung 55 bezüglich abruptem Zittern und der DLL-Steuerblock 531' gemeinsam eine DLL-Steuerschaltung 54', die so ausgebildet ist, dass sie die Funktionen dieser Elemente der integrierten DLL-Schaltung 50' ausführt.

Andere Ausführungsbeispiele der Erfindung können Phasenregelkreise (PLLs) umfassen, deren Steuerschaltungen übermäßiges Phasenzittern detektieren und so betrieben werden, dass sie einen spannungsgesteuerten Oszillator (VCO) für eine vorbestimmte Zeitdauer anhalten, wenn ein übermäßiges Zittern erkannt wird. PLLs werden beispielsweise in dem Lehrbuch „Digital Integrated Circuits: A Design Perspective" von J. Rabaey, Prentice-Hall, Inc., 1996, Seiten 540 bis 543 beschrieben, auf das für weitere Details verwiesen wird und dessen Inhalt hiermit durch Verweis vollständig in die vorliegende Beschreibung aufgenommen wird.


Anspruch[de]
  1. Verzögerungsregelkreis für eine integrierte Schaltung, mit

    – einer Verzögerungsleitung (533, 533') zur Erzeugung eines zweiten Taktsignals (ICLK) in Abhängigkeit von einem zeitlich veränderbaren ersten Steuersignal (CON, CON 1) und einem ersten Taktsignal (CLK), gekennzeichnet durch

    – auf das erste Taktsignal (CLK) und ein drittes Taktsignal (FCLK), das aus dem zweiten Taktsignal (ICLK) ableitbar ist, ansprechende Mittel (54) zum wenigstens zeitweisen Blockieren einer Änderung des zeitlich veränderbaren ersten Steuersignals (CON, CON1), wenn eine übermäßige Phasendifferenz zwischen dem ersten und dem dritten Taktsignal (CLK, FCLK) detektiert wird.
  2. Verzögerungsregelkreis für eine integrierte Schaltung, mit

    – einer Master-Verzögerungsleitung (533, 533') zur Verzögerung eines an einem Eingang derselben anliegenden primären Taktsignals (CLK) um eine durch ein zeitlich veränderbares Steuersignal (CON, CON1) einstellbare Verzögerungszeit, gekennzeichnet durch

    – eine Steuerschaltung (54, 54'), die darauf ausgelegt ist, das zeitlich veränderbare Steuersignal (CON, CON1) zu erzeugen, wenn kein übermäßiges Signalzittern im primären Taktsignal (CLK) auftritt, und wenigstens zeitweise Wertänderungen im zeitlich veränderbaren Steuersignal (CON, CON1) zu blockieren, wenn übermäßiges Phasenzittern im primären Taktsignal (CLK) detektiert wird.
  3. Verzögerungsregelkreis für eine integrierte Schaltung, mit

    – einer Master-Verzögerungsleitung (533, 533'), die an einem Eingang derselben ein erstes Taktsignal (CLK) empfängt, gekennzeichnet durch

    – eine Slave-Verzögerungsleitung (59) und

    – eine Steuerschaltung (54, 54') zur prozentualen Verzögerungszeiteinstellung, wobei die Steuerschaltung elektrisch mit der Master-Verzögerungsleitung (533, 533') und mit der Slave-Verzögerungsleitung (59) gekoppelt und dafür ausgelegt ist, die Verzögerungszeit der Master-Verzögerungsleitung (533, 533') und der Slave-Verzögerungsleitung (59) periodisch einzustellen, wenn kein übermäßiges Signalzittern im ersten Taktsignal (CLK) detektierbar wird, und wenigstens zeitweise die periodische Einstellung der Verzögerungszeit der Master-Verzögerungsleitung (533, 533') und der Slave-Verzögerungsleitung (59) anzuhalten, wenn ein übermäßiges Signalzittern im ersten Taktsignal (CLK) detektiert wird.
  4. Verzögerungsregelkreis nach Anspruch 3, dadurch gekennzeichnet, dass die Steuerschaltung (54, 54') in Reaktion auf ein detektiertes anhaltendes übermäßiges Signalzittern im ersten Taktsignal (CLK) die periodische Einstellung der Verzögerungszeit der Master-Verzögerungsleitung (533, 533') und der Slave-Verzögerungsleitung (59) während des Vorhandenseins des übermäßigen Signalzitterns im ersten Taktsignal (CLK) wieder aufnimmt.
  5. Verzögerungsregelkreis nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die Steuerschaltung (54, 54') folgende Komponenten umfasst:

    – einen Phasendetektor (51) zum Erzeugen eines Aufwärts-/Abwärtssteuersignals (UP/DN) in Reaktion auf ein rückgekoppeltes Taktsignal (FCLK) und das erste Taktsignal (CLK),

    – eine Phasenfensterdetektionsschaltung (551) zum Erzeugen eines aktiven Außerfenster-Signals (OUT-OF-WIN) in Reaktion auf eine detektierte übermäßige Phasendifferenz zwischen dem rückgekoppelten Taktsignal (FCLK) und dem ersten Taktsignal (CLK) und

    – eine Entscheidungsschaltung (553) bezüglich abruptem Zittern zum Erzeugen eines aktiven Haltesignals (HALTB) in Reaktion auf ein aktives Außerfenster-Signal (OUT-OF-WIN).
  6. Verzögerungsregelkreis nach Anspruch 5, dadurch gekennzeichnet, dass die Entscheidungsschaltung (553) folgende Komponenten umfasst:

    – ein erstes Flip-Flop (81), von dem ein Eingang elektrisch mit einem Ausgang der Phasenfensterdetektionsschaltung (551) verbunden ist,

    – ein zweites Flip-Flop (82) und

    – eine zwischen einem Ausgang des ersten Flip-Flops (81) und einem Eingang des zweiten Flip-Flops (82) eingeschleifte Isolationsschaltung.
  7. Verzögerungsregelkreis nach Anspruch 6, dadurch gekennzeichnet, dass die Isolationsschaltung von einem Steuersignal (CNT) gesteuert wird, das von einem Modusregistersatz und/oder von einem Schmelzsicherungsinformationssignal auswählbar ist.
  8. Verzögerungsregelkreis nach Anspruch 7, dadurch gekennzeichnet, dass die Isolationsschaltung dafür ausgelegt ist, dass der Wert des Steuersignals (CNT) eine Zeitdauer festlegt, während der die periodische Einstellung der Verzögerungszeit der Master-Verzögerungsleitung (533, 533') und der Slave-Verzögerungsleitung (59) angehalten wird, wenn übermäßiges Zittern detektiert wird.
  9. Integrierte Schaltung mit

    – wenigstens einem Verzögerungselement (533, 533'), gekennzeichnet durch

    – eine Steuerschaltung (54, 54'), die dafür ausgelegt ist, periodisch eine Verzögerungszeit des wenigstens einen Verzögerungselements (533, 533') in Reaktion auf ein erstes Taktsignal (CLK) einzustellen und wenigstens eine periodische Einstellung der Verzögerungszeit des wenigstens einen Verzögerungselements (533, 533') in Reaktion auf ein detektiertes übermäßiges Signalzittern im ersten Taktsignal (CLK) zu blockieren.
  10. Integrierte Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass das wenigstens eine Verzögerungselement (533, 533') und die Steuerschaltung (54, 54') einen Verzögerungsregelkreis (DLL) bilden, der so ausgeführt ist, dass er wenigstens eine periodische Einstellung einer Phase eines internen Taktsignals (ICLK) in Reaktion auf das Detektieren einer übermäßigen Phasendifferenz zwischen dem ersten Taktsignal (CLK) und einem rückgekoppelten Taktsignal (FCLK) blockiert, das vom internen Taktsignal (ICLK) abgeleitet ist.
  11. Integrierte Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (DLL) von einem Treibertaktsignal (DCLK) abhängig ist.
  12. Integrierte Schaltung nach Anspruch 11, dadurch gekennzeichnet, dass das Treibertaktsignal (DCLK) vom ersten Taktsignal (CLK) abgeleitet ist.
  13. Integrierte Schaltung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass die Verzögerungszeit des wenigstens einen Verzögerungselements (533, 533') mit einer Frequenz einstellbar ist, die der Frequenz des Treibertaktsignals (DCLK) entspricht, wenn keine übermäßige Phasendifferenz detektiert wird.
  14. Integrierte Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass das wenigstens eine Verzögerungselement (533, 533') und die Steuerschaltung (54, 54') einen prozentualen Verzögenungsnegelkreis bilden, wobei ein Eingang des wenigstens einen Verzögerungselements (533, 533') das erste Taktsignal (CLK) empfängt.
  15. Integrierte Schaltung nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, dass die Steuerschaltung (54, 54') folgende Komponenten umfasst:

    – einen Phasendetektor (51) zum Erzeugen eines Aufwärts-/Abwärtssteuersignals (UP/DN) in Reaktion auf ein rückgekoppeltes Taktsignal (FCLK) und das erste Taktsignal (CLK),

    – eine Phasenfensterdetektionsschaltung (551) zum Erzeugen eines aktiven Außerfenster-Signals (OUT-OF-WIN) in Reaktion auf eine detektierte übermäßige Phasendifferenz zwischen dem rückgekoppelten Taktsignal (FCLK) und dem ersten Taktsignal (CLK) und

    – eine Entscheidungsschaltung (553) bezüglich abruptem Zittern zum Erzeugen eines aktiven Haltesignals (HALTB) in Reaktion auf ein aktives Außerfenster-Signal (OUT-OF-WIN).
  16. Integrierte Schaltung nach Anspruch 15, dadurch gekennzeichnet, dass die Entscheidungsschaltung (553) folgende Komponenten umfasst:

    – ein erstes Flip-Flop (81 ), von dem ein Eingang elektrisch mit einem Ausgang der Phasenfensterdetektionsschaltung (551) verbunden ist,

    – ein zweites Flip-Flop (82) und

    – eine zwischen einem Ausgang des ersten Flip-Flops (81) und einem Eingang des zweiten Flip-Flops (82) eingeschleifte Isolationsschaltung.
  17. Integrierte Schaltung nach Anspruch 16, dadurch gekennzeichnet, dass die Isolationsschaltung von einem Steuersignal (CNT) gesteuert wird, das von einem Modusregistersatz und/oder von einem Schmelzsicherungsinformationssignal auswählbar ist.
  18. Integrierte Schaltung nach Anspruch 17, dadurch gekennzeichnet, dass die Isolationsschaltung dafür ausgelegt ist, dass der Wert des Steuersignals (CNT) die Dauer einer Blockierperiode festlegt, während der die Verzögerung des wenigstens einen Verzögerungselements nicht eingestellt wird.
  19. Integrierte Schaltung mit einem Verzögerungsregelkreis (DLL), dadurch gekennzeichnet, dass der Verzögerungsregelkreis (DLL) so ausgeführt ist, dass er wenigstens eine periodische Einstellung einer Phase eines internen Taktsignals (ICLK) in Reaktion auf eine detektierte übermäßige Phasendifferenz zwischen einem primären Taktsignal (CLK) und einem rückgekoppelten Taktsignal (FCLK) blockiert, das vom internen Taktsignal (ICLK) abgeleitet ist.
  20. Integrierte Schaltung nach Anspruch 19, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (DLL) so ausgeführt ist, dass er in Reaktion auf die Detektion einer übermäßigen Phasendifferenz die periodische Einstellung der Phase des internen Taktsignals (ICLK) während einer fortgesetzten übermäßigen Phasendifferenz zwischen dem primären Taktsignal (CLK) und dem rückgekoppelten Taktsignal (FCLK) wieder aufnimmt.
  21. Integrierte Schaltung mit einem Verzögerungsregelkreis (DLL), der so ausgeführt ist, dass er in Reaktion auf ein primäres Taktsignal (CLK) ein Taktsignal (ICLK) ausgibt, dadurch gekennzeichnet, dass der Verzögerungsregelkreis (DLL) ein solcher nach einem der Ansprüche 1 bis 8 ist und/oder folgende Komponenten umfasst:

    – einen Phasendetektor (51) zum Vergleichen einer Phase des primären Taktsignals (CLK) mit einer Phase eines rückgekoppelten Taktsignals (FCLK), das vom ausgegebenen Taktsignal (ICLK) abgeleitet ist,

    – einem variablen Verzögerungselement (553, 533'), das so ausgeführt ist, dass es das auszugebende Taktsignal (ICLK) in Reaktion auf wenigstens ein erstes zeitveränderbares Steuersignal (CON, CON1) und das primäre Taktsignal (CLK) erzeugt, und

    – Mitteln (54), die auf das primäre Taktsignal (CLK) und das rückgekoppelte Taktsignal (FCLK) ansprechen, um ein aktives Haltesignal (HALTB) erzeugen, das wenigstens eine periodische Aktualisierung einer Verzögerungszeitdauer des variablen Verzögerungselements (553, 533') blockiert, wenn eine übermäßige Phasendifferenz zwischen dem primären Taktsignal (CLK) und dem rückgekoppelten Taktsignal (FCLK) detektiert wird.
  22. Betriebsverfahren für einen Verzögerungsregelkreis (DLL) einer integrierten Schaltung, dadurch gekennzeichnet, dass eine periodische Aktualisierung einer Verzögerungszeit einer Verzögerungsleitung (553, 533'), die ein primäres Taktsignal (CLK) empfängt, blockiert wird, wenn ein übermäßiges Phasenzittern im primären Taktsignal detektiert wird.
  23. Betriebsverfahren nach Anspruch 22, dadurch gekennzeichnet, dass die periodische Aktualisierung der Verzögerungszeit mit einem Treibertaktsignal (DCLK) synchronisiert ist, das eine Periodendauer hat, die der Periodendauer des primären Taktsignals (CLK) entspricht.
  24. Betriebsverfahren nach Anspruch 22 oder 23, dadurch gekennzeichnet, dass dem Blockierschritt ein Schritt zum Wiederaufnehmen der periodischen Aktualisierung der Verzögerungszeit folgt, wenn weiterhin ein übermäßiges Phasenzittern im primären Taktsignal detektiert wird.
  25. Betriebsverfahren nach Anspruch 24, dadurch gekennzeichnet, dass der Blockierschritt in Reaktion auf ein erzeugtes aktives Haltesignal (HALTB) durchgeführt wird, wobei der Schritt zum Wiederaufnehmen der periodischen Aktualisierung der Verzögerungszeit in Reaktion auf ein erzeugtes inaktives Haltesignal durchgeführt wird.
  26. Betriebsverfahren nach einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, dass der Blockierschritt folgende Teilschritte umfasst:

    – Erzeugen eines aktiven Außerfenster-Signals (OUT-OF-WIN) in Reaktion auf die Detektion einer übermäßigen Phasendifferenz zwischen dem primären Taktsignal (CLK) und einem rückgekoppelten Taktsignal (FCLK) und

    – Erzeugen eines aktiven Haltesignals (HALTB), das mit dem vom primären Taktsignal abgeleiteten Treibertaktsignal (DCLK) synchronisiert ist, in Reaktion auf das aktive Außerfenster-Signal (OUT-OF-WIN).
  27. Betriebsverfahren nach Anspruch 26, dadurch gekennzeichnet, dass der Blockierschritt in Reaktion auf ein erzeugtes aktives Haltesignal (HALTB) durchgeführt wird, wobei der Schritt zum Wiederaufnehmen der periodischen Aktualisierung der Verzögerungszeit in Reaktion auf ein erzeugtes inaktives Haltesignal durchgeführt wird, während das Außerfenster-Signal aktiv bleibt.
Es folgen 9 Blatt Zeichnungen






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