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Dokumentenidentifikation DE10348333A1 19.08.2004
Titel Verfahren und Vorrichtung zum Verkürzen von Leseoperationen in Speichern mit löschendem Lesen
Anmelder Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto, Calif., US
Erfinder Lanham, Ralph H., Cupertino, Calif., US;
Pietromonaco, David Victor, Sunnyvale, Calif., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 17.10.2003
DE-Aktenzeichen 10348333
Offenlegungstag 19.08.2004
Veröffentlichungstag im Patentblatt 19.08.2004
IPC-Hauptklasse G11C 11/22
Zusammenfassung Eine Vorrichtung und ein Verfahren zum Verkürzen der Leseoperation (typischerweise der längsten Operation) in einem Speicher mit löschendem Lesen wird offenbart. Der Umschreibschritt ist von der Leseoperation getrennt und wird auf den anschließenden Taktzyklus verzögert. Eine FeRAM-Speicherzelle mit zwei Toren (A, B) ist notwendig, so daß die anschließenden Operationen nicht miteinander in Konflikt geraten. Eine Leseoperation wird durch ein erstes Tor in einem ersten Taktzyklus initiiert. In dem anschließenden Taktzyklus wird das Neuschreiben durch das erste Tor beendet. Die nächste Operation verwendet das zweite Tor, ohne mit dem Umschreibprozeß in Konflikt zu geraten. Durch Alternieren von Toren, die in jedem Taktzyklus verwendet werden, wird der Umschreibschritt in dem anschließenden Taktzyklus verborgen, um die Leseoperation zu verkürzen. Bei einem alternierenden Verfahren werden alle Leseoperationen durch ein Tor initiiert, während das zweite Tor ausschließlich für Schreiboperationen und Umschreibvorgänge reserviert ist.

Beschreibung[de]

Die Erfindung bezieht sich auf Halbleiterspeicherschaltungen und spezieller auf ein Verfahren und eine Vorrichtung zum Verkürzen der Leseoperationen von Speicherschaltungen mit löschendem Lesen.

1A zeigt eine bekannte 1T1C-Speicherzelle 10 (1T1C = one transistor, one capacitor = Ein Transistor, ein Kondensator), den Grundbaustein für FeRAMs (FeRAM = Ferroelectric Random Access Memory = ferroelektrischer Direktzugriffsspeicher). Die 1T1C-Speicherzelle 10 weist einen einzelnen Transistor M1 auf, der mit einem Anschluß eines ferroelektrischen Kondensator Cfe in Reihe geschaltet ist. Der andere Anschluß des ferroelektrischen Kondensators Cfe ist mit einer Plattenleitung PL verbunden. Das Gate des Transistors M1 ist mit einer Wortleitung WL verbunden, während die Source des Transistors M1 mit einer Bitleitung BL verbunden ist.

Es werden zwei Grundoperationen verwendet, um auf die 1T1C-Speicherzelle 10 zuzugreifen: Eine Schreib- und eine Leseoperation. Während einer Schreiboperation wird der Datenwert auf der Bitleitung BL plaziert, und die Wortleitung WL wird aktiviert. Anschließend wird die Plattenleitung PL gepulst, um den Datenwert auf den ferroelektrischen Kondensator Cfe zu speichern. Ausführlichere Informationen über die Operation einer FeRAM-Zelle finden Sie in „A Survey of Circuit Innovations in Ferroelectric Random Access Memories" von A. Sheikholeslami und P. Glenn Gulak, Proceedings of the IEEE, Band 88, Nr. 5, Mai 2000.

Während einer Leseoperation wird eine Bitleitung BL zunächst auf einen vorbestimmten bekannten Wert vorgeladen. Dann werden die Wortleitung WL und dann die Plattenleitung PL aktiviert. Die Ladung auf der Bitleitung BL wird zwischen der Bitleitung BL und dem Kondensator Cfe umverteilt, was zu einer Spannungsschwankung auf der Bitleitung BL führt. Der Betrag dieser Spannungsschwankung zeigt den Wert der Daten an, die zuvor auf den Kondensator Cfe gespeichert wurden. Die Spannungsschwankung ist typischerweise klein und muß unter Verwendung eines Erfassungsverstärkers auf ein volles Niveau (Full Rail) Schiene verstärkt werden. Die Leseoperation ist ein löschender Prozeß, da der gespeicherte Wert überschrieben werden muß, um seinen Wert zu bestimmen. Der ursprüngliche gespeicherte Wert muß an anderer Stelle beibehalten werden und dann zurück an die Speicherzelle geschrieben werden, nachdem eine Leseoperation ausgeführt wurde. Dieser Rückschreibprozeß ist als „Neuschreiben" bekannt. Die Leseoperation ist typischerweise viel langsamer als die Schreiboperation, da die Ladungsumverteilung Zeit in Anspruch nimmt, um stattzufinden und einen finalen Wert festzulegen.

Um einen Speicher zu konstruieren, werden die 1T1C-Speicherzellen 10 in einem oder mehreren großen Arrays, einer Entwurfsstruktur, die in der Technik hinreichend bekannt ist, angeordnet. Jedes Array besteht aus mehreren Zeilen von Worten, wobei ein Wort die Grundeinheit zum Lesen von und Schreiben an den Speicher ist. Nur ein einzelnes Wort kann zum Lesen von und Schreiben an ein Array zu einem beliebigen Zeitpunkt ausgewählt werden. Für ausführlichere Informationen über Speicherarrays siehe Kapitel 10 von „Digital Integrated Circuits: A Design Perspective" von Jan M. Rabaey, Upper Saddle River, NJ, Prentice-Hall, Inc., 1996.

1B zeigt ein Flußdiagramm von zwei aufeinanderfolgenden Taktzyklen, Zyklus N und Zyklus N+1, für einen FeRAM, der aus einem Array von Zellen besteht, wie z. B. einer 1T1C-Speicherzelle 10. Der Zyklus N ist eine Leseoperation. Eine Speicheradresse wird bei Schritt 101 ausgewählt. Bei Schritt 103 ist das Wort bereit und steht für ein Lesen zur Verfügung. Schließlich wird bei Schritt 105 das Wort während des Neuschreibens wieder in den Speicher umgespeichert. Schritt 107 beginnt den Zyklus N+1 und den Start der nächsten Lese- oder Schreiboperation.

Wie zuvor erwähnt, braucht die Leseoperation viel länger als die Schreiboperation. Um die Länge der Leseoperation zu realisieren, muß ein langer Taktzyklus verwendet werden. Da der Taktzyklus jedoch umgekehrt proportional zur Geschwindigkeit des Speichers ist, ist ein Speicher, der unter Verwendung von 1T1C-Speicherzellen gebaut ist, relativ langsam.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung zum Verkürzen von Leseoperationen in Speichern mit löschendem Lesen zu schaffen.

Diese Aufgabe wird durch eine Speicherzelle gemäß Anspruch 1, einen Speicher mit löschendem Lesen gemäß Anspruch 8 sowie ein Verfahren gemäß Anspruch 12 gelöst.

Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird ein Verfahren zum Verkürzen der Leseoperation in einem Speicher mit löschendem Lesen offenbart. Die Leseoperation wird gekürzt, indem der Umschreibschritt ausgelassen und derselbe auf einen anschließenden Taktzyklus verzögert wird, wenn eine neue Operation initiiert wird. Da die Leseoperation typischerweise die längste Operation für eine Speicherzelle ist, führt ein Verkürzen der Leseoperation auch zu einem kürzeren Taktzyklus und einem schnelleren Speicher.

Um sowohl den Umschreibschritt als auch die anschließende Operation gleichzeitig auszuführen, muß eine FeRAM-Speicherzelle zwei Tore aufweisen. Diese FeRAM-Speicherzelle ist auch als eine 2T1C-Speicherzelle (2T1C = two Transistors, one Capacitor = Zwei Transistoren, ein Kondensator) bekannt. Wenn die 2T1C-Speicherzelle in einem Speicher arraymäßig angeordnet ist, weist der Speicher zwei Sätze von Toren auf. Der erste Satz von Toren greift auf die gleichen Speicherzellen wie der zweite Satz von Toren zu. Dies ermöglicht, daß auf zwei unterschiedliche Worte im Speicher gleichzeitig zugegriffen werden kann.

Ein erster Satz von Toren wird verwendet, um ein Wort während einer Leseoperation in einem ersten Taktzyklus zu lesen. Im anschließenden Taktzyklus beginnt eine Lese- oder Schreiboperation gleichzeitig, während der Umschreibschritt beginnt. Der Umschreibschritt beendet das Neuschreiben des Worts durch den ersten Satz von Toren, wo die Leseoperation initiiert wurde. In der Zwischenzeit verwenden der anschließende Taktzyklus und die Operation den zweiten Satz von Toren, ohne mit dem Umschreibprozeß, der durch den ersten Satz von Toren beendet wird, in Konflikt zu geraten. Durch Alternieren der Sätze von Toren, die in jedem Taktzyklus verwendet werden, kann der Umschreibschritt stets auf den anschließenden Taktzyklus verzögert werden. Dieses Verfahren „verbirgt" den Umschreibschritt hinter der nächsten Operation, wodurch die für eine Leseoperation notwendige Zeit gekürzt wird. Nachstehend ist dieses Verfahren als das Alternierendes-Tor-Verfahren bekannt.

Ein weiteres Verfahren zum Verkürzen des Taktzyklus in einem Speicher mit löschendem Lesen wird offenbart. Die Leseoperation wird durch Auslassen des Umschreibschritts gekürzt, wobei derselbe auf den anschließenden Taktzyklus verzögert wird und das Neuschreiben als eine Schreiboperation implementiert wird. Alle Leseoperationen werden durch einen Satz von Toren initiiert, während der zweite Satz von Toren ausschließlich für Schreiboperationen und Umschreibvorgänge reserviert ist. Dieses Verfahren wird nachstehend als das Feststehendes-Tor-Verfahren bezeichnet.

Bei einem alternativen Ausführungsbeispiel kann eine DRAM-Speicherzelle ebenfalls mit zwei Transistoren ausgerüstet sein, um die vorstehend offenbarten Verfahren zu implementieren. Dieses Konzept der Verwendung von zwei Transistoren kann auf ein beliebiges löschendes ladungsbasiertes Lese-Speicherschema, das derzeit eine 1T1C-Strutkur verwendet, angewendet werden.

Weitere Merkmale und Vorteile der vorliegenden Erfindung sowie die Struktur und die Operation von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung werden nachstehend ausführlicher unter Bezugnahme auf die beigefügten exemplarischen Zeichnungen beschrieben. In den Zeichnungen werden identische Bezugszeichen verwendet, die identische oder funktionsmäßig ähnliche Elemente anzeigen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erörtert. Es zeigen:

1A ein Schema einer FeRAM-Zelle gemäß dem Stand der Technik;

1B ein Flußdiagramm von zwei aufeinanderfolgenden Taktzyklen, Zyklus N und Zyklus N+1, für einen FeRAM, der aus einem Array von Zellen besteht, wie jenem, das in 1A gezeigt ist;

2A ein Schema einer FeRAM-Zelle gemäß der vorliegenden Erfindung;

2B vier FeRAM-Zellen, die zu einem 2x2-Speicherarray angeordnet sind, zur Verwendung mit dem Alternierendes-Tor-Verfahren;

2C ein Flußdiagramm für das Alternierendes-Tor-Verfahren;

3A vier FeRAM-Zellen, die in einem 2x2-Speicherarray angeordnet sind, zur Verwendung mit dem Feststehendes-Tor-Verfahren;

3B ein Flußdiagramm für das Feststehendes-Tor-Verfahren;

4 ein Blockdiagramm für eine FeRAM-Zelle und einen Hilfsschaltungsaufbau; und

5 ist ein Schema einer DRAM-Speicherzelle gemäß der vorliegenden Erfindung.

2A zeigt ein bevorzugtes Ausführungsbeispiel, das gemäß den Lehren der vorliegenden Erfindung erstellt wurde. Eine FeRAM-Zelle 20 weist zwei Tore zum Zugriff auf einen ferroelektrischen Kondensator Cfe auf, der als ein Datenspeicherelement funktioniert. Ein Tor A ist die Source des Transistors M21. Ein Tor B ist die Source des Transistors M23. Die Transistoren werden als Schalter verwendet, um den Zugriff auf das Datenspeicherelement durch die zwei Tore zu steuern. Neben den Transistoren können auch andere Geräte mit schalterähnlichen Eigenschaften verwendet werden. Desgleichen können auch andere Datenspeicherelemente neben den ferroelektrischen Kondensatoren verwendet werden.

Die Drains der Transistoren M21 und M23 sind an einem Knoten 24 miteinander verbunden. Der ferroelektrische Kondensator Cfe ist zwischen dem Knoten 24 und einer Plattenleitung PL angeordnet. Das Gate des Transistors M21 ist mit einer Wortleitung WL1 verbunden. Das Gate des Transistors M23 ist mit einer Wortleitung WL2 verbunden. Die Wortleitungen schalten die Transistoren ein oder aus, um einen Zugriff auf den ferroelektrischen Kondensator Cfe durch den Tor A oder Tor B zu ermöglichen. Die Source des Transistors M21 ist mit einer Bitleitung BL1 verbunden, während die Source des Transistors M23 mit einer Bitleitung BL2 verbunden ist. Daten, die an den oder von dem ferroelektrischen Kondensator Cfe durch den Tor A geschrieben oder gelesen werden, werden auf die Bitleitung BL1 plaziert. Daten, die an den oder von dem ferroelektrischen Kondensator Cfe durch den Tor B geschrieben oder gelesen werden, werden auf die Bitleitung BL2 plaziert.

2B zeigt vier FeRAM-Zellen 20, die in einem 2x2-Speicherarray 25 angeordnet sind, zur Verwendung mit dem Alternierendes-Tor-Verfahren. Die Verfahren und Konzepte, die unter Verwendung des Speicherarrays 25 dargestellt sind, sind auf größere Arrays anwendbar. Zwei FeRAM-Zellen 20X bilden ein Wort X bei der Speicheradresse X. Zwei FeRAM-Zellen 20Y bilden ein Wort Y an der Speicheradresse Y. Das Speicherarray 25 weist zwei Sätze von Toren auf: A-Tore und B-Tore. Das Speicherarray 25 weist auch zwei Sätze von Wortleitungen auf: A-Wortleitungen und B-Wortleitungen. Nur eine einzelne A-Wortleitung wird zu einem beliebigen Zeitpunkt aktiviert. Nur eine einzelne B-Wortleitung wird zu einem gegebenen Zeitpunkt aktiviert.

2C zeigt ein Flußdiagramm für das Alternierendes-Tor-Verfahren. Zwei aufeinanderfolgende Taktzyklen, Zyklus N und Zyklus N+1, sind gezeigt. Eine Leseoperation an der Adresse X des Speicherarrays 25 tritt bei Zyklus N auf, und der Umschreibschritt zurück zur Adresse X tritt bei Zyklus N+1 auf. Bei Schritt 201 wird die A-Wortleitung entsprechend der Adresse X aktiviert. Anschließend erscheint bei Schritt 203 das Wort X auf den A-Toren, um gelesen zu werden.

An diesem Punkt werden die Leseoperation und der Zyklus N beendet, während der Zyklus N+1 beginnt. Das Neuschreiben findet bei Schritt 205 statt, wobei durch die A-Tore neugeschrieben wird, um das Wort X bei der Adresse X umzuspeichern. Gleichzeitig wird die nächste Operation bei Schritt 207 initiiert, wobei die B-Wortleitungen verwendet werden, um eine zweite Adresse Y auszuwählen, und die B-Tore verwendet werden, um auf die Speicherzellen des Worts Y für ein Lesen oder ein Schreiben zuzugreifen. Der Umschreibschritt 205 wird beendet, bevor das Ende des Zyklus N+1 erreicht wird. Die Operation nach dem Schritt 207 wird erneut unter Verwendung der A-Tore initiiert. Diese Sequenz von Operationen wird in dieser Weise fortgesetzt, wobei zwischen den A-Toren und den B-Toren alterniert wird. Es ist lediglich notwendig, die Tore zu alternieren, wenn eine Leseoperation zu einer weiteren Operation führt. Aufeinanderfolgende Schreiboperationen können unter Verwendung des gleichen Satzes von Toren ohne Schalten stattfinden. Ein Steuerungsschaltungsaufbau ist im Speicher notwendig, um die alternierende Verwendung von Operationen zu regeln. Durch Verschieben des Umschreibschritts auf einen anschließenden Taktzyklus wird die Leseoperation gekürzt und der Zeitumfang verringert, der für einen Taktzyklus notwendig ist.

Da der Umschreibabschnitt der Leseoperation auf den nächsten Zyklus verzögert wird, könnte eine Leseoperation, der eine weitere Leseoperation an der gleichen Adresse folgt, ungültige Daten zurücksenden, wenn die erste Operation mit dem Neuschreiben der Daten noch nicht fertig ist. Daher kann ein Speicher einen Eingabe-/Ausgabe-Cache benötigen, um die Daten zu speichern, die soeben gelesen worden sind, sowie einen Schaltungsaufbau, um zu erfassen, wann die auf dieselbe Adresse zweimal in einer Zeile zugegriffen wird. In dem Fall, daß zwei Leseoperationen, die auf dieselbe Adresse zugreifen, in einer Zeile eintreten sollten, holt die zweite Leseoperation einfach die Daten vom Cache.

Bei einem alternativen Ausführungsbeispiel der vorliegenden Erfindung kann das Feststehendes-Tor-Verfahren verwendet werden, um die Leseoperation in einem Speicher mit löschendem Lesen zu verkürzen. Dieses Verfahren verzögert ebenfalls den Umschreibschritt auf einen anschließenden Taktzyklus und gilt für Arrays, die dieselbe FeRAM-Zelle 20, die in 2A gezeigt ist, verwenden. Es werden jedoch alle Leseoperationen unter Verwendung von einem Satz von Toren initiiert, während der zweite Satz von Toren ausschließlich für Schreiboperationen und Umschreibvorgänge reserviert ist. Der Umschreibschritt wird als eine Schreiboperation mit einem Adresse nachschlagen implementiert. Alle Schreiboperationen (außer den Umschreibvorgängen) werden auf einen Taktzyklus verzögert.

Unter erneuter Bezugnahme auf 2A wird Tor A als der READ-Tor bezeichnet, so daß alle Leseoperationen auf den ferroelektrischen Kondensator Cfe durch den Transistor M21 zugreifen. Desgleichen wird der Tor B als der WRITE-Tor bezeichnet, so daß alle Schreiboperationen auf den ferroelektrischen Kondensator Cfe durch den Transistor M23 zugreifen. Diese Bezeichnungen sind willkürlich und können geschaltet werden, so daß der Tor A der Schreibtor ist, während der Tor B als der Lesetor funktioniert. Einige Optimierungen können an jedem Transistor vorgenommen werden, um die Lese- und Schreibfunktionen zu optimieren. Ein dickeres Gateoxid kann beispielsweise im Transistor implementiert sein, der während der Schreiboperation verwendet wird, da für die Schreiboperation typischerweise eine höhere Wortleitungsspannung erforderlich ist.

3A zeigt vier FeRAM-Zellen 20, die in einem 2x2-Speicherarray 35 angeordnet sind, zur Verwendung mit dem Feststehendes-Tor-Verfahren. Das Speicherarray 35 ist mit dem Speicherarray 25 von 2B identisch – nur daß die Etikettnamen geändert worden sind. Das Speicherarray 35 weist zwei Sätze von Toren auf: READ-Tore und WRITE-Tore. Das Speicherarray 35 weist auch zwei Sätze von Wortleitungen auf: READ-Wortleitungen und WRITE-Wortleitungen. Es wird nur eine einzelne READ-Wortleitung zu einem beliebigen Zeitpunkt aktiviert. Nur eine einzelne WRITE-Wortleitung wird zu einem gegebenen Zeitpunkt aktiviert.

3B zeigt ein Flußdiagramm für das Feststehendes-Tor-Verfahren. Zwei aufeinanderfolgende Taktzyklen, Zyklus N und Zyklus N+1, sind gezeigt. Eine Leseoperation an der Adresse X des Speichers 35 tritt bei Zyklus N auf, und das Neuschreiben zurück zur Adresse X tritt im Zyklus N+1 auf.

Bei Schritt 301 wird die READ-Wortleitungen entsprechend der Adresse X aktiviert. Anschließend taucht bei Schritt 303 das Wort X auf den READ-Toren auf.

An diesem Punkt werden die Leseoperation und der Zyklus N beendet, während der Zyklus N+1 beginnt. Der Umschreibschritt wird bei Schritt 305 implementiert, wobei zur Adresse X unter Verwendung der WRITE-Tore zurückgeschrieben wird. Gleichzeitig wird die nächste Operation bei Schritt 307 initiiert. Wenn die nächste Operation eine weitere Leseoperation ist, werden die READ-Tore verwendet, um auf die Daten zuzugreifen. Wenn die nächste Operation eine Schreiboperation ist, dann wird die Operation auf nächsten Zyklus (Zyklus N+2) verzögert, um zu ermöglichen, daß das Neuschreiben bei Schritt 305 beendet werden kann. Die Schreibdaten können vorübergehend in einem Cache bis zum Zyklus N+2 gespeichert werden. Sobald der Zyklus N+1 beendet ist und der Zyklus N+2 erreicht ist, wird die Schreiboperation unter Verwendung der Schreibtore fortgesetzt.

Da das Neuschreiben und die Schreiboperation stets um einen Zyklus verzögert werden, kann eine Lese- oder Schreiboperation, der eine Leseoperation an derselben Adresse folgt, ungültige Daten zurücksenden. Daher kann der Speicher einen Eingabe-/Ausgabe-Cache benötigen, um die Daten zu speichern, die soeben gelesen worden sind oder die geschrieben werden sollen, sowie einen Schaltungsaufbau, um zu erfassen, wann dieselbe Adresse zweimal in einer Zeile zugegriffen wird. In dem Fall, daß einer beliebigen Operation eine Leseoperation folgt, die auf dieselbe Adresse zugreift, holt die Leseoperation einfach die Daten vom Cache.

4 ist ein Blockdiagramm für eine FeRAM-Speicherzelle 20 und einen Hilfsschaltungsaufbau zum Implementieren der vorliegenden Erfindung. Obwohl nur eine einzelne FeRAM-Zelle 20 in 4 gezeigt ist, um die Erörterung zu vereinfachen, wird darauf hingewiesen, daß die FeRAM-Speicher typischerweise mit einem Array aus Speicherzellen wie der FeRAM-Speicherzelle 20 konstruiert sind. Eine beliebige Person mit Durchschnittsqualifikation kann den Schaltungsaufbau, der in 4 gezeigt ist, extrapolieren, um denselben an ein solches Array von Zellen anzubringen.

Die Speicheradresse 401 wird in einen Zeilendecodierer 403, einen PL-Decodierer 405 und einen Steuerungslogikblock 407 eingespeist. Der Zeilendecodierer 403 gibt ein Zeilenauswählsignal an einen WL1-Steuerungsblock 409 und einen WL2-Steuerungsblock 411 aus, der die Wortleitungen WL1 bzw. WL2 der FeRAM-Speicherzelle 20 steuert. Der PL1-Decodierer 405 steuert den PL-Treiber 413, der wiederum die Plattenleitung PL steuert. Der Steuerungslogikblock 407 weist zusätzliche Eingaben, wie z. B. die I/O-Steuerungssignale und den Takt CLK, auf. Der Steuerungslogikblock 407 umfaßt eine Funktionsfähigkeit wie z. B. eine Lese-/Schreibsteuerung, die gleiche Adreßerfassung etc. und weist Steuerungssignale zum Steuern des WL2-Steuerungsblocks 411, des WL1-Steuerungsblocks 409 und des PL-Treibers 413 auf. Wenn das Alternierendes-Tor-Verfahren verwendet werden soll, dann umfaßt der Steuerungslogikblock 407 den Schaltungsaufbau, um das Schalten von den A-Toren zu den B-Toren, von Taktzyklus zu Taktzyklus, zu regeln. Wenn das Feststehendes-Tor-Verfahren verwendet wird, dann umfaßt der Steuerungslogikblock 407 einen Schaltungsaufbau, um alle Leseoperationen zu lenken, die unter Verwendung der READ-Tore durchgeführt werden sollen, und all Schreiboperationen und Umschreibvorgänge, die unter Verwendung der WRITE-Tore durchgeführt werden sollen.

Der Steuerungslogikblock steuert auch einen I/O-Block 415, der zwischen der FeRAM-Speicherzelle 20 und der I/O schnittstellenmäßig verbunden ist. Der I/O-Block 415 umfaßt einen Erfassungsverstärker, der die Spannungsschwankung auf den Bitleitungen während einer Leseoperation verstärken soll; einen Schreib-Zurück-Schaltungsaufbau, der Daten zurück an die FeRAM-Speicherzelle 20 während eines Umschreibvorgangs oder einer Schreiboperation zurückschreibtt und einen Eingabe-/Ausgabecache zum Empfangen und Speichern von Werten. Eine Referenzspannung Vref wird an den I/O-Block 415 für den Erfassungsverstärker geliefert. Der Eingabe-/Ausgabe-Cache kann auch nach Bedarf im Steuerungslogikblock positioniert sein. Ein Beispiel eines Erfassungsverstärkers und eines Schreib-Zurück-Schaltungsaufbaus, der zur Verwendung im I/O-Block der vorliegenden Erfindung geeignet ist, ist in der U.S.-Patentanmeldung Seriennummer 09/991571 mit dem Titel „Sense Amplifier with Independent Write-Back Capability for Ferroelectric Random-Access Memories" offenbart.

Bis zum jetzigen Zeitpunkt ist die vorliegende Erfindung mit ferroelektrischen Speicherzellen und FeRAMs dargestellt worden. Die FeRAMs sind anderen nichtflüchtigen Speichern überlegen, weil sie kürzere Schreibzugriffszeiten, einen geringeren Leistungsverbrauch aufweisen und ohne weiteres in einer größeren integrierten Schaltung eingebettet sein können, um System-auf-einem-Chip-Lösungen zu liefern. Die vorliegende Erfindung ist jedoch gleichermaßen auf andere Typen von Speichern anwendbar. 5 ist ein Schema eines weiteren Ausführungsbeispiels einer Speicherzelle, die gemäß der vorliegenden Erfindung hergestellt wurde Eine DRAM-Speicherzelle ist mit zwei Transistoren ausgestattet. Die DRAM-Speicherzelle ist exakt mit einer FeRAM-Speicherzelle identisch, außer daß ein Standardkondensator C55 anstelle eines ferroelektrischen Kondensators verwendet wird und keine Plattenleitung notwendig ist. Die vorstehend offenbarten Verfahren zum Verkürzen des Taktzyklus in einer FeRAM-Speicherzelle sind ebenfalls auf diese DRAM-Speicherzelle anwendbar. Dieses Konzept der Verwendung von zwei Transistoren zum Zugreifen auf das Datenspeicherelement kann auf beliebige löschende ladungsbasierte Lese-Speicherstrukturen angewendet werden, die eine 1T1C-Struktur verwenden.


Anspruch[de]
  1. Speicherzelle (20), die folgende Merkmale aufweist:

    ein Datenspeicherelement;

    einen ersten Schalter mit einem ersten Tor (A), wobei das erste Tor verwendet wird, um auf das Datenspeicherelement während einer Lese- oder Schreiboperation zuzugreifen; und

    einen zweiten Schalter mit einem zweiten Tor (B), wobei das zweite Tor verwendet wird, um auf das Datenspeicherelement während einer Lese- oder Schreiboperation zuzugreifen.
  2. Speicherzelle gemäß Anspruch 1, bei der:

    der erste Schalter einen ersten Transistor (M21) umfaßt, wobei der erste Transistor ein erstes Gate, ein erstes Drain, das mit dem Datenspeicherelement verbunden ist, und eine erste Source, die als das erste Tor dient, aufweist; und

    der zweite Schalter einen zweiten Transistor (M23) umfaßt, wobei der zweite Transistor ein zweites Gate, ein zweites Drain, das mit dem Datenspeicherelement verbunden ist, und eine zweite Source aufweist, die als das zweite Tor dient.
  3. Speicherzelle gemäß Anspruch 2, bei der das Datenspeicherelement einen Kondensator (Cfe) umfaßt.
  4. Speicherzelle gemäß Anspruch 3, bei der der Kondensator (Cfe) ferroelektrisch ist.
  5. Speicherzelle gemäß Anspruch 3, bei der: das erste Gate mit einer ersten Wortleitung (WL1) verbunden ist;

    das erste Tor mit einer ersten Bitleitung (BL1) verbunden ist;

    das zweite Gate mit einer zweiten Wortleitung (WL2) verbunden ist; und

    das zweite Tor mit einer zweiten Bitleitung (BL2) verbunden ist;
  6. Speicherzelle gemäß Anspruch 3, bei der eine Leseoperation auf das Datenspeicherelement durch ein anderes Tor als das Tor, das durch die anschließende Operation verwendet wird, zugreift.
  7. Speicherzelle gemäß Anspruch 3, bei der das erste Tor ausschließlich zum Zugreifen auf das Datenspeicherelement während einer Leseoperation verwendet wird und das zweite Tor ausschließlich zum Zugreifen auf das Datenelement während einer Schreiboperation verwendet wird.
  8. Speicher (25, 30) mit löschendem Lesen, der folgende Merkmale aufweist:

    ein Array von Speicherzellen (20X, 20Y);

    einen ersten und einen zweiten Satz von Toren zum Zugreifen auf die Speicherzellen während einer Leseoder Schreiboperation, wobei der erste Satz von Toren auf die gleichen Zellen wie der zweite Satz von Toren zugreift.
  9. Speicher mit löschendem Lesen gemäß Anspruch 8, bei dem die Speicherzellen ferroelektrisch sind.
  10. Speicher mit löschendem Lesen gemäß Anspruch 8 oder 9, bei dem eine Leseoperation unter Verwendung eines Satzes von Toren (A-Tore, B-Tore) initiiert wird, die sich von dem Satz von Toren (A-Toren, B-Toren), die durch die anschließende Operation verwendet werden, unterscheiden.
  11. Speicher mit löschendem Lesen gemäß einem der Ansprüche 8 bis 10, bei dem:

    der erste Satz von Toren (READ-Toren) ausschließlich zum Lesen von Daten vom Array von Speicherzellen verwendet wird; und

    der zweite Satz von Toren (WRITE-Toren) ausschließlich zum Schreiben und Neuschreiben von Daten an das Array von Speicherzellen verwendet wird.
  12. Verfahren zum Verkürzen der Leseoperation in einer Speicherzelle mit zwei Toren, wobei das Verfahren folgende Schritte aufweist:

    Ausführen einer Leseoperation ohne ein Neuschreiben in einem ersten Taktzyklus; und

    Ausführen des Neuschreibens in dem anschließenden Taktzyklus.
  13. Verfahren gemäß Anspruch 12, bei dem:

    die Leseoperation (201, 203) auf die Speicherzelle über ein erstes Tor zugreift; und

    das Neuschreiben (205) ebenfalls auf die Speicherzelle über das erste Tor zugreift.
  14. Verfahren gemäß Anspruch 13, bei dem die Leseoperation und die anschließende Operation (207) auf die Speicherzelle unter Verwendung von unterschiedlichen Toren zugreifen.
  15. Verfahren gemäß einem der Ansprüche 12 bis 14, bei dem:

    das Ausführen einer Leseoperation von der Speicherzelle ausschließlich über ein erstes Tor (301, 303) liest; und

    das Ausführen des Neuschreibens ausschließlich auf die Speicherzelle über ein zweites Tor (305) zugreift; und

    das Ausführen einer Schreiboperation ausschließlich an die Speicherzelle über das zweite Tor (311) schreibt.
  16. Verfahren gemäß Anspruch 15, das ferner folgenden Schritt aufweist:

    Verzögern der Schreiboperation um einen Taktzyklus.
Es folgen 5 Blatt Zeichnungen






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