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Dokumentenidentifikation DE69912546T2 23.09.2004
EP-Veröffentlichungsnummer 0000980076
Titel Verfahren und Anordnungen zum Aktivieren eines Speichers
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Sung, Chih-Ta Star, 85625 Glonn, DE;
Mattela, Venkat, San Jose, US;
Afsar, Muhammad, San Diego, US;
Singh, Balraj, San Jose, US;
Hung, Chic-Teng, San Jose, US
DE-Aktenzeichen 69912546
Vertragsstaaten DE, FR, GB, IE
Sprache des Dokument EN
EP-Anmeldetag 06.07.1999
EP-Aktenzeichen 991135351
EP-Offenlegungsdatum 16.02.2000
EP date of grant 05.11.2003
Veröffentlichungstag im Patentblatt 23.09.2004
IPC-Hauptklasse G11C 8/00

Beschreibung[de]

Die vorliegende Erfindung betrifft allgemein Speicherbausteine und insbesondere ein Verfahren und eine Vorrichtung zum Aktivieren solcher Speicherbausteine.

1A ist eine Diagrammdarstellung eines herkömmlichen Speicherbausteins 100. Wie gezeigt, ist der Speicherbaustein 100 so konfiguriert, daß er mehrere Adressensignale (ADR), ein Taktsignal (CLK) und ein kombiniertes Lese- und Schreibfreigabesignal (WR!/RD) empfängt. Ein „!" bedeutet, daß eine Schreiboperation freigegeben ist, wenn das WR!/RD-Signal einen Low-Wert aufweist, während ein High-Wert eine Leseoperation freigibt. Der Speicherbaustein ist außerdem mit einem Datenbus (DB) gekoppelt, der zum Empfangen und Ausgeben von Daten in und aus dem Speicherbaustein 100 dient.

Herkömmliche Speicherbausteine enthalten in der Regel ein Speicherarray zum Speichern von Daten und einen Decodierer zum Empfangen mehrerer Adressensignale und zum Aktivieren einer bestimmten Speicherstelle in dem Speicherarray, die den Adressensignalen zugeordnet ist.

Das WR!/RD-Eingangssignal gibt an, ob Daten aus der spezifizierten Speicherstelle des Speicherarrays abgerufen oder in diese eingegeben werden. Zusätzlich verwendet der Speicherbaustein 100 das CLK-Signal zum Freigeben der Aktivierung der spezifizierten Speicherstelle.

Zur Zeit sind Speicherbausteine in der Regel so konfiguriert, daß sie einem der beiden Ansätze für das Freigeben des Speicherarrays folgen: Freigeben während einer ansteigenden Flanke des CLK-Signals oder Freigeben während einer fallenden Flanke des CLK-Signals. Bei beiden Ansätzen ist der Speicherbaustein so konfiguriert, daß er das empfangene CLK-Signal verwendet, um die Aktivierung der spezifizierten Speicherstelle freizugeben. Diese beiden herkömmlichen Ansätze werden unten in bezug auf 1B beschrieben.

1B zeigt typische Impulsdiagramme für CLK- und ADR-Signale (ADR1 bis ADRn), die dem Speicherbaustein 100 von 1A zugeführt werden. Wie oben beschrieben, wird der Speicherbaustein 100 entweder während der ansteigenden Flanke 102 oder der fallenden Flanke 104 des CLK-Signals freigegeben. Wenn der Speicherbaustein 100 freigegeben wird (Z. B. während des Übergangs 102 oder 104), wird dann die spezifizierte Speicherstelle aktiviert und Daten werden aus der spezifizierten Speicherstelle in dem Speicherarray gelesen oder in diese geschrieben.

Obwohl diese beiden herkömmlichen Freigabeansätze unter bestimmten Bedingungen gut funktionieren, sind beide Ansätze mit Nachteilen verbunden. Wenn der Speicherbaustein an der ansteigenden Flanke 102 des CLK-Signals freigegeben wird, kann es sein, daß alle ADR-Signale oder ein Teil davon nicht vollständig zu ihren neuen Adressenwerten übergegangen sind, bevor die spezifizierte Speicherstelle aktiviert wird. Der Übergang der ADR-Signale von einem ersten Wert zu einem zweiten Wert beginnt in der Regel an der ansteigenden Flanke des CLK-Signals. Einige der ADR-Signale benötigen jedoch wesentlich länger für den Übergang als andere Adressensignale. Wie gezeigt, betragen die Übergangszeiten für ADR1, ADR2 und ADRn d1, d2 bzw. dn. Man beachte, daß die Übergangszeit dn wesentlich länger als die Übergangszeit d1 ist. Wenn der Speicherbaustein an der ansteigenden Flanke 102 des CLK-Signals freigegeben wird, ist es also wahrscheinlich, daß einige der ADR-Signale den Übergang noch nicht vollzogen haben, wenn der Speicherbaustein dann aktiviert wird. Daten können dann also aus einer falschen Speicherstelle in dem Speicherbaustein gelesen oder in diese geschrieben werden.

Ein anderer herkömmlicher Ansatz besteht darin, den Speicherbaustein an der fallenden Flanke 104 des CLK-Signals freizugeben. Obwohl dieser Ansatz den ADR-Signalen genug Zeit für den Übergang gibt, stellt er möglicherweise nicht genug Zeit zum Decodieren der ADR-Signale, zum Aktivieren des Speicherbausteins und zum Durchführen einer Lese- oder einer Schreiboperation zur Verfügung. Anders ausgedrückt beginnen die ADR-Signale möglicherweise mit dem Übergang zu einen neuen Wert (Z. B. an der nächsten steigenden Flanke 106 des CLK-Signals), bevor die Lese- oder Schreiboperation beendet ist, und die Möglichkeit eines falschen Lese- oder Schreibvorgangs wird dadurch erhöht. Bei Speicherbausteinentwürfen, die mehr als einen halben Zyklus des CLK-Signals benötigen, um eine Lese- oder eine Schreiboperation durchzuführen, kann dieser Freigabeansatz unzureichend sein.

EP 0 273 652 beschreibt einen Speicherbaustein, der eine Verzögerungsschaltung zum Verzögern eines Freigabesignals um eine vorbestimmte Zeit entsprechend einer Verzögerung der Adressensignale im ungünstigsten Fall enthält. US 5 208 783 beschreibt eine Speichereinheit mit einem Verzögerungsmittel zum Verzögern eines Taktsignals um eine voreingestellte Zeit und dadurch zum Konvertieren des Taktsignals in ein Freigabesignal.

Im Hinblick auf das Obige werden ein Mechanismus und eine Technik für das Freigeben benötigt, wodurch eine angemessene Zeit für den Übergang der ADR-Signale zu stabilen Werten bereitgestellt wird, während gleichzeitig genug Zeit für das Aktivieren des Speicherbausteins und das Durchführen einer Lese- oder einer Schreiboperation gegeben wird, wenn sich die ADR-Signale stabilisieren und bevor die ADR-Signale zu neuen Werten übergehen. Insbesondere muß diese Zeit in Bezug auf Übergangszeiten für die ADR-Signale optimiert werden.

KURZE DARSTELLUNG DER ERFINDUNG

Folglich liefert die vorliegende Erfindung eine Vorrichtung und ein Verfahren zum Aktivieren einer Speicherstelle in einem Speicherbaustein. Allgemein ausgedrückt liefert die vorliegende Erfindung ein System und ein Verfahren zum Erzeugen eines verzögerten Freigabesignals in einem Speicherbaustein auf der Basis eines empfangenen Taktsignals. Das heißt, der Speicherbaustein der vorliegenden Erfindung empfängt das Taktsignal und verzögert das Taktsignal, um ein Freigabesignal zum Aktivieren des Speicherbausteins zu erzeugen. Das Freigabesignal wird um mindestens etwa eine Verzögerung im ungünstigsten Fall für mehrere Adressensignale, die ebenfalls in den Speicherbaustein eingegeben werden, von dem Taktsignal verzögert. Folglich wird eine bestimmte Speicherstelle des Speicherbausteins erst dann aktiviert, wenn alle Adressensignale zu stabilen Werten übergegangen sind.

In einem Vorrichtungsaspekt der Erfindung wird ein Speicherbaustein offengelegt. Der Speicherbaustein enthält eine Freigabeeinheit, die so ausgelegt ist, daß sie mehrere Adressensignale (ADA) und ein Taktsignal (CLK) empfängt und ein Aktivierungssignal (WL) ausgibt, wobei den Adressensignalen (ADA) eine Verzögerung im ungünstigsten Fall zugeordnet ist, wobei die Freigabeeinheit weiterhin so ausgelegt ist, daß sie ein Freigabesignal erzeugt, das um einen Betrag von dem Taktsignal (CLK) verzögert ist, der im wesentlichen mit der Verzögerung im ungünstigsten Fall und einer Reserve, die zwischen 5 und 20 Prozent eines Taktzyklus des Taktsignals liegt, übereinstimmt. Der Speicherbaustein enthält weiterhin ein Speicherarray, das so ausgelegt ist, daß es das Aktivierungssignal (WL) empfängt, woraufhin eine entsprechende Speicherstelle aktiviert wird.

Bei einer Ausführungsform ist die Freigabeeinheit so ausgelegt, daß sie das Freigabesignal erzeugt, um im wesentlichen direkt die Aktivierung der entsprechenden Speicherstelle zu steuern. Gemäß dieser Ausführungsform enthält die Freigabeeinheit: (i) eine Decodierereinheit, die so ausgelegt ist, daß sie die Adressensignale empfängt und ein der entsprechenden Speicherstelle zugeordnetes Voraktivierungssignal ausgibt, (ii) eine Verzögerungseinheit, die so ausgelegt ist, daß sie das Taktsignal empfängt und das Freigabesignal erzeugt, und (iii) mehrere Multiplexer, wobei ein ausgewählter der Multiplexer so ausgelegt ist, daß er das Voraktivierungssignal und das Freigabesignal empfängt und als Reaktion auf das Voraktivierungssignal und das Freigabesignal ein Aktivierungssignal an die entsprechende Speicherstelle ausgibt.

Bei einer alternativen Ausführungsform ist die Freigabeeinheit so ausgelegt, daß sie das Freigabesignal erzeugt, um zu steuern, wann die Adressensignale decodiert werden und die entsprechende Speicherstelle aktiviert wird. Die Freigabeeinheit enthält folgendes: (i) eine Verzögerungseinheit, die so ausgelegt ist, daß sie das Taktsignal empfängt und das Freigabesignal ausgibt, das um mindestens etwa die Verzögerungszeit von dem Taktsignal verzögert ist, und (ii) eine Decodierereinheit, die so ausgelegt ist, daß sie die Adressensignale und das Freigabesignal aus der Verzögerungseinheit empfängt und als Reaktion auf die Adressensignale und das Freigabesignal das Aktivierungssignal ausgibt, das der Speicherstelle entspricht.

In einem Verfahrensaspekt wird ein Verfahren zum Auswählen einer Speicherstelle in einem Speicherarray offengelegt. Als Reaktion auf einen ersten Übergang eines Taktsignals werden mehrere Adressensignale entsprechend der Speicherstelle aus einem Adressenregister zu einem Decodierer gesendet. Den Adressensignalen ist eine Verzögerung im ungünstigsten Fall zugeordnet. Das Taktsignal wird um einen Betrag verzögert, der im wesentlichen gleich der Verzögerung im ungünstigsten Fall ist, wodurch ein Freigabesignal erzeugt wird. Die Speicherstelle wird als Reaktion auf einen ersten Übergang des Freigabesignals ausgewählt. Der erste Übergang des Freigabesignals entspricht dem ersten Übergang des Taktsignals.

Die vorliegende Erfindung hat viele Vorteile. Durch Erzeugung eines Freigabesignals, daß um mindestens etwa eine Verzögerung der Adressensignale im ungünstigsten Fall von dem Taktsignal verzögert ist, werden zum Beispiel die Adressensignale, die in den Speicherbaustein eingegeben werden, wahrscheinlich stabile Werte aufweisen, wenn der Speicherbaustein durch das Eingangssignal aktiviert wird. Das heißt, es ist weniger wahrscheinlich, daß die Adressensignale mehrdeutige oder falsche Werte aufweisen, weil die Adressensignale nicht vollständig zu neuen Adressen übergehen.

Zusätzlich kann der Speicherbaustein der vorliegenden Erfindung einen signifikanten Teil des Taktzyklus zum Decodieren der Adressensignale, zum Aktivieren einer Speicherstelle und zum Abschließen einer Lese- oder Schreiboperation benutzen, da der Speicherbaustein von einem ersten Übergang des Freigabesignals, das von einer ersten ansteigenden Flanke des Taktsignals verzögert ist, bis zu einem zweiten Übergang des Freigabesignals, der von einer zweiten ansteigenden Flanke des Taktsignals verzögert ist, freigegeben ist. Der Speicherbaustein kann also mit lockereren Zeitsteuerungsspezifikationen als ein herkömmlicher Speicherbaustein entworfen werden, der die fallende Flanke des Taktsignals als Freigabesignal verwendet, wodurch nur ein halber Zyklus des Taktsignals zur Decodierung der Adressensignale und zum Zugreifen auf die Speicherstelle zugelassen wird.

Außerdem können verschiedene Herstellungsprozesse verwendet werden, um den Speicherbaustein herzustellen, ohne daß die Zuverlässigkeit der Freigabefunktion des Speicherbausteins beeinträchtigt wird, wenn das Freigabesignal zusätzlich zu der Verzögerung der Adressensignale im ungünstigsten Fall eine Reserveverzögerung enthält. Als Ergebnis dieser erhöhten Zuverlässigkeit unter verschiedenen Herstellungsprozessen ist keine neue Simulation der Verzögerung des ADR-Signals im ungünstigsten Fall für jede neue Herstellungsänderung erforderlich. Wenn zum Beispiel ein 0,5-&mgr;m-Prozeß auf einen 0,4-&mgr;m-Prozeß aufgerüstet wird, ist für den neuen 0,4-&mgr;m-Prozeß keine neue Simulation erforderlich.

Die Merkmale und Vorteile der vorliegenden Erfindung werden ausführlicher in der folgenden Beschreibung der Erfindung und in den beigefügten Figuren, die die Prinzipien der Erfindung beispielhaft illustrieren, vorgestellt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird mit der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen, in denen gleiche Bezugszahlen gleiche Strukturelemente kennzeichnen, ohne weiteres verständlich. Es zeigen:

1A eine Diagrammdarstellung eines herkömmlichen Speicherbausteins,

1B typische Impulsdiagramme für Takt- und Adressensignale (ADR1 bis ADRn), die dem Speicherbaustein von 1A zugeführt werden,

2A Impulsdiagramme für Adressensignale und Taktsignal, die in einen Speicherbaustein der vorliegenden Erfindung eingegeben werden, sowie für ein verzögertes Freigabesignal, das durch den Speicherbaustein gemäß einer Ausführungsform der vorliegenden Erfindung aus dem Taktsignal erzeugt wird;

2B ein Flußdiagramm eines Prozesses zur Auswahl oder Aktivierung einer Speicherstelle in einem Speicherbaustein gemäß einer Ausführungsform der vorliegenden Erfindung;

3 eine Diagrammdarstellung eines Speicherbausteins, der für die Implementierung des Prozesses von 2B des Auswählens einer Speicherstelle des Speicherbausteins geeignet ist;

4A eine Diagrammdarstellung einer ersten Implementierung der Freigabeeinheit von 3 gemäß einer Ausführungsform der vorliegenden Erfindung;

4B eine Diagrammdarstellung des Wortleitungsdecodierers der Freigabeeinheit von 4A gemäß einer Ausführungsform der vorliegenden Erfindung;

4C eine Diagrammdarstellung der Verzögerungseinheit der Freigabeeinheit von 4A (und der Freigabeeinheit von 5, die unten beschrieben wird) gemäß einer Ausführungsform der vorliegenden Erfindung;

5 eine Diagrammdarstellung einer zweiten Implementierung der Freigabeeinheit. von 3 gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.

AUSFÜHRLICHE BESCHREIBUNG SPEZIFISCHER AUSFÜHRUNGSFORMEN

Es wird nun ausführlich auf eine spezifische Ausführungsform der Erfindung Bezug genommen. Ein Beispiel für diese Ausführungsform ist in den beigefügten Zeichnungen dargestellt. Obwohl die Erfindung in Verbindung mit dieser spezifischen Ausführungsform beschrieben wird, versteht es sich, daß es nicht beabsichtigt ist, die Erfindung auf eine Ausführungsform zu beschränken. Im Gegenteil soll sie Alternativen, Modifikationen und Äquivalente abdecken, die in den Schutzumfang der Erfindung, wie er durch die angefügten Ansprüche definiert wird, aufgenommen werden können. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, um ein eingehendes Verständnis der vorliegenden Erfindung zu ermöglichen. Die vorliegende Erfindung kann ohne diese spezifischen Einzelheiten oder ohne einen Teil dieser ausgeübt werden. In anderen Fällen wurden wohlbekannte Prozeßoperationen nicht ausführlich beschrieben, um die vorliegende Erfindung nicht unnötig zu verschleiern.

2A stellt Impulsdiagramme für Adressensignale (ADR) und Taktsignal (CLK) dar, die in einen Speicherbaustein der vorliegenden Erfindung eingegeben werden, sowie ein verzögertes Freigabesignal, das gemäß einer Ausführungsform der vorliegenden Erfindung durch den Speicherbaustein aus dem CLK-Signal erzeugt wird. Wie gezeigt, gehen die ADR-Signale während der Zeitspanne 202 zu einem neuen Wert über. Die Zeitspanne 202 stellt die Verzögerung im ungünstigsten Fall dafür dar, daß ein letztes ADR-Signal zu einem neuen Wert übergeht. Einer der Gründe dafür, daß die ADR-Signale verschiedene Übergangszeiten aufweisen, besteht darin, daß jedes ADR-Signal entlang verschieden großer Routing-Wege übertragen wird. Bei einer Ausführungsform der vorliegenden Erfindung, die unten ausführlicher beschrieben wird, wird diese Beziehung zwischen Routing und Verzögerung der ADR-Signale im ungünstigsten Fall ausgenutzt, um das Freigabesignal zu erzeugen.

Bei der vorliegenden Erfindung wird das Freigabesignal erzeugt, indem das CLK-Signal um mindestens etwa die ADR-Signalverzögerung im ungünstigsten Fall (202) verzögert wird. Durch Verzögern des Freigabesignals um mindestens etwa die ADR-Signalverzögerung im ungünstigsten Fall haben die ADR-Signale wahrscheinlich genug Zeit, zu stabilen neuen Werten überzugehen, bevor der Speicherbaustein freigegeben wird. Wenn Daten aus einer bestimmten Speicherstelle des Speicherbausteins gelesen oder in diese geschrieben werden, ist es anders ausgedrückt wahrscheinlicher, daß die Speicherstelle korrekt ist, als bei herkömmlichen Speicherbausteinen, die die ansteigende Flanke des CLK-Signals zur Aktivierung der Speicherstelle benutzen, wobei noch nicht alle ADR-Signale zu neuen Werten übergegangen sind.

Um Herstellungsabweichungen und Halbleiterprozeßänderungen zu berücksichtigen, kann das Freigabesignal weiter um eine Reserve 204 von dem CLK-Signal verzögert werden. Es kann ein beliebiger geeigneter Wert für die Reserve 204 gewählt werden, um sicherzustellen, daß der Speicherbaustein nicht aktiviert wird, bevor die ADR-Signale zu ihren jeweiligen neuen Werten übergehen. Zum Beispiel kann die Reserve auf etwa 5 bis 10 Prozent des Gesamt-CLK-Signalzyklus eingestellt werden. Dieser Bereich scheint in vielfältigen Speicherbausteinen, die unter verschiedenen Halbleiterprozeßbedingungen hergestellt wurden, den ADR-Signalen genug Zeit für den Übergang zu geben.

2B ist ein Flußdiagramm eines Prozesses 220 zum Auswählen oder Aktivieren einer Speicherstelle in einem Speicherbaustein gemäß einer Ausführungsform der vorliegenden Erfindung. Zu Anfang wird in der Operation 22 ein erster Übergang eines CLK-Signals dem Speicherbaustein zugeführt. Es kann ein beliebiger geeigneter Übergang des CLK-Signals für den ersten Übergang verwendet werden, der dem Zeitpunkt des Beginns des Übergangs des ADR-Signals entspricht. In der Regel beginnt der Übergang der ADR-Signale während der ansteigenden Flanke des CLK-Signals; der erste Übergang liegt also gewöhnlich in Form einer ansteigenden Flanke des CLK-Signals vor.

Nachdem der erste Übergang des CLK-Signals dem Speicherbaustein zugeführt wurde, werden dann dem Speicherbaustein in der Operation 224 mehrere ADR-Signale zugeführt. Als Alternative können die ADR-Signale vor der Zuführung der CLK-Signale zugeführt werden. Das CLK-Signal wird mindestens um etwa eine Verzögerung der übertragenen ADR-Signale im ungünstigsten Fall verzögert, um das Freigabesignal zu erzeugen (Operation 226). In der Operation 228 wird dann als Reaktion auf einen ersten Übergang des erzeugten Freigabesignals, der von dem ersten Übergang des CLK-Signals verzögert ist, die Speicherstelle, die den übertragenen ADR-Signale entspricht, ausgewählt.

Zur Implementierung des Prozesses 220 von 2A kann jedes beliebige geeignete System verwendet werden. Zum Beispiel kann eine Freigabeeinheit so konfiguriert werden, daß sie das Freigabesignal erzeugt, um das Decodieren der ADR-Signale zu steuern. D. h., als Reaktion auf das Freigabesignal werden die ADR-Signale decodiert, und es wird eine Speicherstelle ausgewählt und aktiviert. Als ein weiteres Beispiel kann die Freigabeeinheit so konfiguriert werden, daß sie das Freigabesignal erzeugt, um mehr im wesentlichen direkt die Aktivierung der Speicherstelle zu steuern. D. h., nachdem die ADR-Signale auf der Grundlage der decodierten ADR-Signale decodiert wurden, wird dann die Speicherstelle als Reaktion auf das Freigabesignal ausgewählt oder aktiviert.

3 ist eine Diagrammdarstellung eines Speicherbausteins 300, der sich für die Implementierung des Prozesses 220 von 2B des Auswählens einer Speicherstelle des Speicherbausteins eignet. Bestimmte der Blöcke des Speicherbausteins 300 können mit diskreten Schaltungselementen implementiert werden oder als Softwareroutinen, die durch einen geeigneten digitalen Prozessor, wie zum Beispiel einen schnellen Signalprozessor, ausgeführt werden. Als Alternative kann eine Kombination von Schaltungselementen und Softwareroutinen verwendet werden. Dementsprechend ist nicht beabsichtigt, daß die folgende Beschreibung die Anwendung der vorliegenden Erfindung auf irgendeine konkrete technische Ausführungsform beschränkt.

Wie gezeigt, enthält der Speicherbaustein 300 eine Freigabeeinheit 302 und ein Speicherarray 304. Die Freigabeeinheit 302 ist so konfiguriert, daß sie mehrere ADR-Signale, ein CLK-Signal und ein WD!/RD-Signal empfängt. Jede Menge empfangener ADR-Signale stellt eine ausgewählte Speicherstelle in dem Speicherarray dar. Das CLK-Signal dient zum Erzeugen eines (nicht gezeigten) Freigabesignals, mit dem wiederum die ausgewählte Speicherstelle aktiviert wird. Ein WD!/RD-Signal kann auch dazu dienen anzuzeigen, ob Daten aus der gewählten Speicherstelle gelesen oder in diese geschrieben werden sollen. Als Reaktion auf die empfangenen Signale wählt die Freigabeeinheit 302 die ausgewählte Speicherstelle aus bzw. aktiviert sie durch Ausgeben eines Aktivierungssignals auf einer ausgewählten von mehreren Aktivierungsleitungen (WL0 bis WLn), die an die gewählte Speicherstelle angekoppelt ist.

Die Freigabeeinheit 302 ist so ausgelegt, daß sie intern das (nicht gezeigte) Freigabesignal auf der Grundlage des CLK-Signals erzeugt. Wie oben beschrieben, wird das Freigabesignal um mindestens etwa eine Verzögerung der ADR-Signale im ungünstigsten Fall von dem CLK-Signal verzögert. Außerdem ist die Freigabeeinheit so ausgelegt, daß sie als Reaktion auf das Freigabesignal die gewählte Speicherstelle, die den empfangenen ADR-Signalen entspricht, aktiviert.

Die Freigabeeinheit 302 aktiviert die gewählte Speicherstelle bei einer ansteigenden Flanke des Freigabesignals, die von einer ansteigenden Flanke des CLK-Signals um mindestens etwa die Verzögerung der ADR-Signale im ungünstigsten Fall verzögert ist. Die Verzögerung im ungünstigsten Fall kann die Verzögerung im ungünstigsten Fall für das Erreichen der Freigabeeinheit 302 durch alle ADR-Signale enthalten sowie die Zeit, die die ADR-Signale benötigen, um durch die Freigabeeinheit 302 empfangen und verstärkt zu werden.

Die Freigabeeinheit 302 kann so konfiguriert werden, daß sie das Freigabesignal um eine zusätzliche Reserve von dem CLK-Signal verzögert, um so die Wahrscheinlichkeit des Aktivierens der Speicherstelle zu verringern, wenn die Verzögerung des Freigabesignals von dem CLK-Signal nicht genau mit der tatsächlichen Verzögerung der ADR-Signale im ungünstigsten Fall übereinstimmt. Ausführungsformen der Freigabeeinheit werden unten mit Bezug auf 4A, 4B und 5 weiter beschrieben.

4A ist eine Diagrammdarstellung einer ersten Implementierung 302 der Freigabeeinheit von 3 gemäß einer Ausführungsform der vorliegenden Erfindung. Wie gezeigt, enthält die Freigabeeinheit 302 einen Wortleitungsdecodierer 402, der so konfiguriert ist, daß er die empfangenen ADR-Signale decodiert, und eine Verzögerungseinheit 404, die so konfiguriert ist, daß sie das Freigabesignal auf der Grundlage des empfangenen CLK-Signals erzeugt.

Die Verzögerungseinheit 404 ist so angeordnet, daß sie das CLK-Signal empfängt und um mindestens etwa die Verzögerung der ADR-Signale im ungünstigsten Fall verzögert. Das verzögerte CLK-Signal wird als das Freigabesignal an den Wortleitungsdecodierer 402 ausgegeben. Der Wortleitungsdecodierer 402 ist so ausgelegt, daß er das Freigabesignal aus der Verzögerungseinheit 404 und die ADR-Signale empfängt und eine von mehreren Aktivierungsleitungen (WL0 bis WLn) auf der Grundlage der empfangenen ADR-Signale und des Freigabesignals aktiviert. Die gewählte Aktivierungsleitung ist einer Zeile des Speicherarrays zugeordnet. Also ist der Wortleitungsdecodierer so ausgelegt, daß er eine gewählte Zeile des Speicherarrays aktiviert.

Zusätzlich kann ein (nicht gezeigter) Bitleitungscodierer verwendet werden, um ein Paar komplementärer Bitleitungen (nicht gezeigt) zu aktivieren, die einer bestimmten Spalte von Speicherstellen in dem Speicherarray zugeordnet sind. Der Wortleitungsdecodierer und der Bitleitungsdecodierer arbeiten zusammen, um die gewählte Speicherstelle zu aktivieren, die sich am Schnittpunkt der aktivierten Zeile und Spalte des Speicherarrays befindet. Obwohl die vorliegende Erfindung als in einem Wortleitungsdecodierer implementiert beschrieben wird, kann sie auch in einem beliebigen geeigneten ADR-Decodierer, wie zum Beispiel einem Bitleitungsdecodierer, implementiert werden.

Wie oben beschrieben, ist der Wortleitungsdecodierer 402 so konfiguriert, daß er durch eine der Aktivierungsleitungen (WL0 bis WLn) als Reaktion auf das verzögerte Freigabesignal eine Speicherstelle des Speicherarrays 304 (siehe 3) aktiviert. 4B ist eine Diagrammdarstellung des Wortleitungsdecodierers 402 der Freigabeeinheit 302 von 4A gemäß einer Ausführungsform der vorliegenden Erfindung.

Wie gezeigt, enthält der Decodierer 402 mehrere AND-Gatter 406, die so konfiguriert sind, daß sie gewählte ADR-Signale empfangen und auf einer der Aktivierungsleitungen WL0 bis WLn ein entsprechendes Aktivierungssignal ausgeben, das den ADR-Signalen zugeordnet ist. Natürlich kann jedes AND-Gatter durch eine äquivalente Multiplexeranordnung, wie zum Beispiel ein NAND-Gatter und einen Inverter, ersetzt werden. Die zugeordnete Aktivierungsleitung wird erst dann ausgewählt oder aktiviert, wenn das Freigabesignal zu einem Freigabezustand (Z. B. einer logischen „1" oder einem High-Spannungszustand) übergeht. Anders ausgedrückt gibt ein ausgewähltes der AND-Gatter das Aktivierungssignal auf einer der Aktivierungsleitungen WL0 bis WLn aus, wenn die ausgewählten ADR-Signale des ausgewählten AND-Gatters und die Freigabesignaleingabe gleich „1" sind.

4C ist eine Diagrammdarstellung der Verzögerungseinheit 404 der Freigabeeinheit 302 von 4A (und der Freigabeeinheit 302' von 5, die unten beschrieben wird) gemäß einer Ausführungsform der vorliegenden Erfindung. Wie gezeigt, enthält die Verzögerungseinheit 404 eine Ungünstigster-Fall-Verzögerungseinheit 408 zum Verzögern des CLK-Signals um mindestens etwa eine Verzögerung der ADR-Signale im ungünstigsten Fall.

Die Verzögerungseinheit 404 kann auf eine beliebige geeignete Weise implementiert werden, um so das CLK um mindestens etwa die Verzögerung der ADR-Signale im ungünstigsten Fall zu verzögern. Der Routing-Weg, mit dem das ADR-Signal im ungünstigsten Fall übertragen wird, kann zum Beispiel in der Verzögerungseinheit 404 dupliziert werden, um die Verzögerung im ungünstigsten Fall zu imitieren. D. h., das CLK-Signal wird durch einen duplizierten Routing-Weg in der Verzögerungseinheit geleitet, um das Freigabesignal zu erzeugen. Als ein weiteres Beispiel kann die RC-Verzögerung für das ADR-Signal mit der Verzögerung im ungünstigsten Fall berechnet werden, und eine entsprechende Kondensator- und/oder Widerstandsstruktur kann implementiert werden, die dieselbe RC-Verzögerung aufweist. Das CLK-Signal wird dann durch die Kondensator- und/oder Widerstandsstruktur geleitet, um das Freigabesignal zu erzeugen. Außerdem kann die Verzögerungseinheit aus einem einzigen Baustein oder mehreren Bausteinen (wie zum Beispiel einer geraden Anzahl verketteter Inverter) gebildet werden, wobei das CLK-Signal durch die Baustein (e) mit derselben RC-Verzögerung wie die Verzögerung der ADR-Signale im ungünstigsten Fall geleitet wird.

Die Verzögerungseinheit 404 kann außerdem eine Reserveeinheit 410 zur Bereitstellung einer zusätzlichen Verzögerungszeit und zum Erhöhen der Zuverlässigkeit von Speicherbausteinen, die zum Beispiel unter verschiedenen Herstellungsbedingungen hergestellt werden, enthalten. Als ein spezifischeres Beispiel wird ein Speicherbaustein, der mit einem 0,5-&mgr;m-Prozeß hergestellt wird, anders arbeiten als ein Speicherbaustein, der mit einem 0,4-&mgr;m-Prozeß hergestellt wird. Genauer gesagt stimmt die Verzögerung des Freigabesignals möglicherweise nicht genau mit der Verzögerung der ADR-Signale im ungünstigsten Fall überein. Somit kann die Reserveeinheit 410 in einer beliebigen geeigneten Konfiguration implementiert werden, die genug Zeit zur Kompensation dieser Fehlanpassung läßt. Es kann jeder beliebige geeignete Wert für die Reserve verwendet werden, um so die Zuverlässigkeit des Speicherbausteins zu erhöhen. Zum Beispiel kann ein Reservewert von etwa 5 bis 20 Prozent des CLK-Zyklus gut funktionieren, und vorzugsweise etwa 5 bis 10 Prozent.

Die Verzögerungseinheit 404 kann außerdem eine Pufferanpassungseinheit 412 zum Anpassen der ADR-Signalverzögerung durch die Eingangspuffer der Freigabeeinheit enthalten. D. h., die Zeit, die die Eingangspuffer der Freigabeeinheit benötigen, um die ADR-Signale zu empfangen und zu verstärken, wird zu der Verzögerung des Freigabesignals relativ zu dem CLK-Signal addiert. Die Pufferanpaßeinheit 412 kann durch Duplizieren der Bemessung, der Form und des Routings des Eingangspuffers dergestalt implementiert werden, daß die Pufferanpaßeinheit 412 auch unter variablen Bedingungen, wie zum Beispiel Änderungen des Prozesses und der Temperatur, dasselbe leistet wie die tatsächlichen Eingangspuffer.

5 ist eine Diagrammdarstellung einer zweiten Implementierung 302' der Freigabeeinheit von 3 gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. Wie in dieser zweiten Implementierung gezeigt, enthält die Freigabeeinheit 302' einen Wortleitungsdecodierer 502, der so konfiguriert ist, daß er ADR-Signale empfängt und ein Voraktivierungssignal auf einer von mehreren Voraktivierungsleitungen (XWL0 bis XWLn) auf der Grundlage der ADR-Signale ausgibt. Genauer gesagt wird eine der Voraktivierungsleitungen, die den ADR-Signalen zugeordnet ist, aktiviert und an eines von mehreren AND-Gattern 504 ausgegeben.

Die Freigabeeinheit 302' enthält außerdem die Verzögerungseinheit 404, die oben in bezug auf 4C beschrieben wurde. Die Verzögerungseinheit 404 ist so ausgelegt, daß sie das CLK-Signal empfängt und das Freigabesignal durch Verzögern des CLK-Signals um mindestens etwa die Verzögerung der ADR-Signale im ungünstigsten Fall erzeugt. Die Verzögerungseinheit 404 ist weiterhin so angeordnet, daß sie das Freigabesignal an jedes der mehreren AND-Gatter 504 ausgibt.

Jedes der mehreren AND-Gatter 504 ist so konfiguriert, daß es eine der Voraktivierungsleitungen von dem Wortleitungsdecodierer 502, das Freigabesignal aus der Verzögerungseinheit 404 sowie das RD!-Freigabesignal (das RD!-Signal ist für einen Schreibvorgang auf High gesetzt) empfängt. Wie gezeigt, ist jedes der AND-Gatter 504 so konfiguriert, daß es ein Aktivierungssignal an eine zugeordnete der Aktivierungsleitungen (WL0 bis WLn) ausgibt, wenn das empfangene Voraktivierungssignal, Freigabesignal und RD!-Signal anzeigen, daß die entsprechende Speicherstelle aktiviert werden soll. Zum Beispiel sendet das AND-Gatter 504a das Aktivierungssignal entlang WL0, wenn das Präaktivierungssignal XWL0, das Freigabesignal und das RD! jeweils einen logischen „1"-Wert aufweisen.

Obwohl die vorliegende Erfindung im Hinblick auf das Freigeben einer Schreiboperation in ein Speicherarray beschrieben wird, kann sie auch für eine Leseoperation implementiert werden. Außerdem kennen anstelle der mehreren AND-Gatter 504 beliebige geeignete Multiplexeinrichtungen verwendet werden.

Obwohl die obige Erfindung der Klarheit halber in einigem Detail beschrieben wurde, ist ersichtlich, daß bestimmte Änderungen und Modifikationen innerhalb des Schutzumfangs der angefügten Ansprüche ausgeübt werden können. Es ist zu beachten, daß es viele alternative Arten der Implementierung sowohl des Prozesses als auch der Vorrichtung der vorliegenden Erfindung gibt. Zum Beispiel kann das Aktivierungssignal um einen Betrag von dem CLK-Signal verzögert werden, der wesentlich kleiner oder größer als die Verzögerung der ADR-Signale im ungünstigsten Fall ist. Wenn der Betrag kleiner ist, dann kann das Freigabesignal auch um eine Reserveverzögerung verzögert werden, die die Differenz zwischen der Verzögerung im ungünstigsten Fall und der Freigabeverzögerung kompensiert. Folglich sollen die vorliegenden Ausführungsformen nicht als einschränkend, sondern als veranschaulichend betrachtet werden, und die Erfindung soll nicht auf die hier gegebenen Einzelheiten beschränkt werden, sondern kann innerhalb des Schutzumfangs und der Äquivalente der angefügten Ansprüche modifiziert werden.


Anspruch[de]
  1. Speicherbaustein (300), umfassend:

    eine Freigabeeinheit (302), die so ausgelegt ist, daß sie mehrere Adressensignale (ADR) und ein Taktsignal (CLK) empfängt und ein Aktivierungssignal (WL) ausgibt, wobei den Adressensignalen (ADR) eine Verzögerung im ungünstigsten Fall (202) zugeordnet ist, wobei die Freigabeeinheit (302) weiterhin so ausgelegt ist, daß sie ein Freigabesignal erzeugt, das um einen Betrag von dem Taktsignal (CLK) verzögert ist, der im wesentlichen mit der Verzögerung im ungünstigsten Fall (202) und einer Reserve (204), die zwischen etwa 5 und 20 Prozent eines Taktzyklus des Taktsignals (CLK) liegt, übereinstimmt, und ein Speicherarray (304), das so ausgelegt ist, daß es das Aktivierungssignal (WL) empfängt, woraufhin eine entsprechende Speicherstelle aktiviert wird.
  2. Speicherbaustein nach Anspruch 1, wobei die Freigabeeinheit (302) so ausgelegt ist, daß sie das Freigabesignal erzeugt, um im wesentlichen direkt die Aktivierung der entsprechenden Speicherstelle zu steuern.
  3. Speicherbaustein nach Anspruch 2, wobei die Freigabeeinheit (302) folgendes umfaßt:

    eine Decodierereinheit (502), die so ausgelegt ist, daß sie die Adressensignale (ADR) empfängt und ein der entsprechenden Speicherstelle zugeordnetes Voraktivierungssignal (XWL) ausgibt;

    eine Verzögerungseinheit (404), die so ausgelegt ist, daß sie das Taktsignal (CLK) empfängt und das Freigabesignal erzeugte und

    mehrere Multiplexer (504), wobei ein ausgewählter der Multiplexer (504a, b, c) so ausgelegt ist, daß er das Voraktivierungssignal (XWL) und das Freigabesignal empfängt und als Reaktion auf das Voraktivierungssignal (XWL) und das Freigabesignal das Aktivierungssignal (WL) an die entsprechende Speicherstelle ausgibt.
  4. Speicherbaustein nach Anspruch 1, wobei die Freigabeeinheit (302) so ausgelegt ist, daß sie das Freigabesignal erzeugt, um zu steuern, wann die Adressensignale (ADR) decodiert werden und die entsprechende Speicherstelle aktiviert wird.
  5. Speicherbaustein nach Anspruch 4, wobei die Freigabeeinheit (302) folgendes umfaßt:

    eine Verzögerungseinheit (404), die so ausgelegt ist, daß sie das Taktsignal (CLK) empfängt und das Freigabesignal ausgibt, das um mindestens etwa die Verzögerungszeit von dem Taktsignal (CLK) verzögert ist; und

    eine Decodierereinheit (402), die so ausgelegt ist, daß sie die Adressensignale (ADR) und das Freigabesignal aus der Verzögerungseinheit (404) empfängt und als Reaktion auf die Adressensignale (ADR) und das Freigabesignal das Aktivierungssignal (WL) ausgibt, das der Speicherstelle entspricht.
  6. Speicherbaustein nach Anspruch 1, wobei die Freigabeeinheit (302) weiterhin so konfiguriert ist, daß sie das Freigabesignal um eine Reserve von dem Taktsignal (CLK) verzögert, die so gewählt ist, daß die Zuverlässigkeit des Speicherbausteins erhöht wird.
  7. Speicherbaustein nach Anspruch 1, wobei die Reserve (204) zwischen etwa 5 und 10 Prozent eines Zyklus eines Takts des Taktsignals (CLK) beträgt.
  8. Speicherbaustein nach Anspruch 1, wobei die Freigabeeinheit (302) mehrere Eingangspuffer (306) enthält, wobei jeder Eingangspuffer (306) so ausgelegt ist, daß er ein zugeordnetes Adressensignal (ADR) verstärkt, und die Freigabeeinheit (302) so ausgelegt ist, daß sie das Freigabesignal noch weiter um eine Pufferangleichzeit von dem Taktsignal (CLK) verzögert, die eine Zeitdauer im wesentlichen gleich einer Verstärkungszeit eines der Eingangspuffer (306) aufweist.
  9. Speicherbaustein nach Anspruch 8, wobei die Freigabeeinheit (302) weiterhin eine Pufferangleicheinheit (412) enthält, die die Bemessung, die Form und das Routing des Eingangspuffers (306) dupliziert, so daß die Pufferangleicheinheit (412) auch unter variablen Bedingungen, wie zum Beispiel Prozeß- und Temperaturänderungen, eine selbe Leistung wie die Eingangspuffer (306) aufweist.
  10. Speicherbaustein nach Anspruch 1, wobei der erste Übergang des Taktsignals (CLK) in Form einer ansteigenden Flanke (102) vorliegt.
  11. Speicherbaustein nach Anspruch 3, wobei die Verzögerungseinheit (302) Schaltkreise umfaßt, die einen Routing-Weg eines Adressensignals des ungünstigsten Falls der mehreren Adressensignale (ADR), die der Verzögerung im ungünstigsten Fall (202) zugeordnet sind, duplizieren.
  12. Speicherbaustein nach Anspruch 3, wobei die Verzögerungseinheit (302) folgendes umfaßt:

    Schaltkreise, einschließlich einer Struktur mit RC-Verzögerung ähnlich der Verzögerung im ungünstigsten Fall (202), wobei die Struktur aus der folgenden Gruppe ausgewählt wird: eine Kondensatorstruktur, eine Widerstandsstruktur, mehrere diskrete Bauelemente und ein einziges Bauelement.
  13. Verfahren zum Auswählen einer Speicherstelle in einem Speicherarray (304), mit den folgenden Schritten:

    als Reaktion auf einen ersten Übergang eines Taktsignals (CLK) Senden mehrerer Adressensignale (ADR) entsprechend der Speicherstelle aus einem Adressenregister zu einem Decodierer, wobei den Adressensignalen (ADR) eine Verzögerung im ungünstigsten Fall (202) zugeordnet ist;

    Verzögern des Taktsignals (CLK) um einen Betrag, der im wesentlichen gleich der Verzögerung im ungünstigsten Fall (202) und einer Reserve (204), die zwischen etwa 5 und 20 Prozent eines Taktzyklus des Taktsignals (CLK) liegt, ist, wodurch ein Freigabesignal erzeugt wird; und

    Auswählen der Speicherstelle als Reaktion auf einen ersten Übergang des Freigabesignals, wobei der erste Übergang des Freigabesignals dem ersten Übergang des Taktsignals (CLK) entspricht.
  14. Verfahren nach Anspruch 13, wobei die Adressensignale (ADR) an dem ersten Übergang des Taktsignals (CLK) beginnen überzugehen.
  15. Verfahren nach Anspruch 14, wobei der erste Übergang des Taktsignals (CLK) eine ansteigende Flanke (102) ist.
  16. Verfahren nach Anspruch 13, wobei die Reserve (204) zwischen etwa 5 und 10 Prozent eines Zyklus eines Takts des Taktsignals (CLK) beträgt.
  17. Verfahren nach Anspruch 13, bei dem weiterhin die Adressensignale (ADA) als Reaktion auf das Freigabesignal decodiert werden.
  18. Verfahren nach Anspruch 15, wobei die Speicherstelle bis zu einem nächsten Übergang des Freigabesignals, entsprechend einer nächsten ansteigenden Flanke (106) des Taktsignals (CLK), ausgewählt wird.
Es folgen 7 Blatt Zeichnungen






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