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Dokumentenidentifikation DE10259300B4 07.10.2004
Titel Halbleiter-Bauelement-Test-Gerät, Halbleiter-Bauelement-Test-System und Halbleiter-Bauelement-Test-Verfahren zum Testen der Kontaktierung bei übereinanderliegenden Halbleiter-Bauelementen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Stocken, Christian, 80801 München, DE;
Dobler, Manfred, 81673 München, DE
Vertreter Patentanwälte Bosch, Graf v. Stosch, Jehle, 80639 München
DE-Anmeldedatum 18.12.2002
DE-Aktenzeichen 10259300
Offenlegungstag 15.07.2004
Veröffentlichungstag der Patenterteilung 07.10.2004
Veröffentlichungstag im Patentblatt 07.10.2004
IPC-Hauptklasse G11C 29/00

Beschreibung[de]

Die Erfindung betrifft ein Halbleiter-Bauelement-Test-Gerät, ein Halbleiter-Bauelement-Test-System, und ein Halbleiter-Bauelement-Test-Verfahren, insbesondere zum Testen der Kontaktierung bei übereinanderliegenden Halbleiter-Bauelementen.

Halbleiter-Bauelemente, z.B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z.B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden im Verlauf des Fertigungsprozesses – z.B. im halbfertigen und/oder fertigen Zustand, vor und/oder nach dem Einbau in entsprechende Bauelement-Module, etc. – umfangreichen Tests unterzogen.

Beispielsweise kann nach dem Einbau eines entsprechenden Halbleiter-Bauelements, z.B. eines SRAMs oder DRAMs (z.B. ein DRAM mit doppelter Datenrate (DDR-DRAMs = Double Data Rate – DRAMs), insbesondere ein High-Speed DDR-DRAM) in ein entsprechendes Bauelement-Modul – insbesondere dem Verlöten der Pins des Halbleiter-Bauelements mit den entsprechenden Modul-Anschlüssen – mit Hilfe eines entsprechenden Test-Geräts getestet werden, ob die Pins des Halbleiter-Bauelements die entsprechenden Modul-Anschlüsse sicher kontaktieren.

Bei herkömmlichen Halbleiter-Bauelementen sind die Pins intern im Bauelement i.A. an eine oder mehrere – jeweils eine oder mehrere Dioden enthaltende – Schutz-Einrichtungen angeschlossen (z.B. eine ESD-Struktur, mit einer oder mehreren z.B. jeweils an den Versorgungsspannungs- und/oder den Erde-Anschluß angeschlossenen Dioden).

Werden an den Pins relativ hohe Spannungen angelegt, werden die Dioden leitend, und die Pins dann auf entsprechend niederohmige Weise mit dem entsprechenden Versorgungs- bzw. Erde-Anschluß verbunden.

Dadurch kann verhindert werden, dass – beim Anlegen hoher Spannungen – in weiteren mit den Pins verbundenen Einrichtungen des Halbleiter-Bauelements zu hohe Ströme fließen (wodurch eine Zerstörung der weiteren Einrichtungen vermieden werden kann).

Soll wie oben erläutert getestet werden, ob ein bestimmter Pin des Halbleiter-Bauelements den entsprechenden Modul-Anschluß sicher kontaktiert, kann von dem o.g. Testgerät über den entsprechenden Modul-Anschluß ein Strom in die entsprechende Schutzeinrichtungs-Diode eingeprägt werden, woraufhin die über der Diode abfallende Spannung gemessen wird, bzw. es kann von dem Testgerät über dem Modul-Anschluß eine entsprechende Spannung angelegt werden, woraufhin der durch die Diode fließende Strom gemessen wird.

Fließt kein oder nur sehr wenig Strom, wird ermittelt, dass keine bzw. keine ausreichend gute Kontaktierung zwischen Pin und Modul-Anschluß vorliegt.

In ein- und dasselbe Bauelement-Modul wird häufig eine Vielzahl von Halbleiter-Bauelementen eingebaut (und zwar im Allgemeinen so, dass die Halbleiter-Bauelemente auf ein- und derselben Ebene nebeneinander liegen).

Um die Anzahl der in ein Bauelement-Modul einbaubaren Halbleiter-Bauelemente zu erhöhen, werden demgegenüber bei sog. „stacked" Modulen – aus Platzgründen – die Halbleiter-Bauelemente auf verschiedenen Ebenen liegend angeordnet, insbesondere so, dass jeweils z.B. zwei (oder mehr, z.B. drei oder vier) Halbleiter-Bauelemente direkt übereinander liegen (dadurch können in ein Modul bestimmter Größe dann z.B. 18, statt nur 9 Halbleiter-Bauelemente eingebaut werden).

Dabei können sämtliche (aktive) Pins des jeweils oben liegenden Halbleiter-Bauelements an jeweils entsprechende (aktive) Pins des jeweils unten liegenden Halbleiter-Bauelements angeschlossen sein (z.B. mittels entsprechender Lötverbindungen) – abgesehen von z.B. einem separat ansteuerbaren Pin (z.B. dem Bauelement-Auswahl-Pin (CS-Pin bzw. Chip-Select-Pin) des oberen Halbleiter-Bauelements, der an einen nicht aktiven Pin des unteren Halbleiter-Bauelements angeschlossen sein kann (und umgekehrt)).

Nach dem Einbau der entsprechenden (übereinanderliegenden) Halbleiter-Bauelemente in das entsprechende „stacked" Modul – insbesondere dem Verlöten der entsprechenden Pins mit den entsprechenden Modul-Anschlüssen – kann mittels eines dem oben beschriebenen Verfahrens entsprechenden Verfahrens getestet werden, ob die Pins der Halbleiter-Bauelemente die entsprechenden Modul-Anschlüsse sicher kontaktieren.

Dies kann z.B. dadurch erreicht werden, dass von einem dem o.g. Testgerät entsprechenden Testgerät über den entsprechenden Modul-Anschluß, und von dort aus über den entsprechenden Pin des unten und des oben liegenden Halbleiter-Bauelements ein Strom in die entsprechenden – parallel zueinander geschalteten, mit jeweils dem entsprechenden Pin des oben bzw. unten liegenden Halbleiter-Bauelements verbundenen – Bauelement-Schutzeinrichtungs-Dioden eingeprägt wird, woraufhin die über den Dioden abfallende Spannung gemessen wird, bzw. es kann von dem Testgerät über dem Modul-Anschluß eine entsprechende Spannung angelegt werden, woraufhin der durch die Dioden fließende Strom gemessen wird.

Fließt kein oder nur sehr wenig Strom, wird ein Kontaktierungs-Fehler detektiert.

Dieses herkömmliche Testverfahren weist eine Reihe von Nachteilen auf.

Beispielsweise kann mit dem herkömmlichen Testverfahren nicht – bzw. nur mit relativ großem Aufwand, insbesondere einem eine sehr hohe Messauflösung aufweisenden Testgerät – ermittelt werden, dass zwar z.B. der Pin des unteren Halbleiter-Bauelements den entsprechenden Modul-Anschluß ausreichend gut kontaktiert, nicht aber der entsprechende Pin des oberen Halbleiter-Bauelements (oder umgekehrt) – durch die mit dem entsprechend ausreichend gut kontaktierten Pin verbundene Diode kann nämlich ein relativ hoher Strom fließen.

Ebenfalls nicht – bzw. nur mit relativ großem Aufwand – ermittelt werden kann bei dem o.g., herkömmlichen Testverfahren, dass zwischen dem Modul-Anschluß und Pin zwar eine Lötverbindung vorliegt, diese aber nicht eine ausreichend gute Qualität aufweist (d.h. zu hochohmig ist).

In der US 5 956 280 A ist ein Speicher-Test-Verfahren beschrieben, mit welchem Kurzschlüsse und Unterbrechungen auf einem Speichermodul festgestellt werden können, wobei Prüfströme über entsprechende Schutzdioden geleitet, und gemessen werden.

Aus der US 6 345 372 B1 ist ein Verfahren bekannt, mit welchem – insbesondere bei Multichip-Speichermodulen – Kurzschlüsse und Unterbrechungen festgestellt werden können, wobei in die (Multichip-)Speichermodule entsprechende digitale Prüfmuster eingespeichert, und ausgelesen werden.

Die Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement-Test-Gerät, ein neuartiges Halbleiter-Bauelement-Test-System, und ein neuartiges Halbleiter-Bauelement-Test-Verfahren, insbesondere zum Testen der Kontaktierung bei übereinanderliegenden Halbleiter-Bauelementen zur Verfügung zu stellen.

Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1, 10 und 11.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhaft sind der erste und der zweite Wert komplementäre digitale Werte, bzw. sind die am Pin des ersten Halbleiter-Bauelements und am Pin des zweiten Halbleiter-Bauelements ausgegebenen Signale komplementär zueinander.

An dem Pin des ersten Halbleiter-Bauelements und an dem Pin des zweiten Halbleiter-Bauelements können statt jeweils dem ersten bzw. zweiten Wert entsprechenden Signalen z.B. auch jeweils hierzu komplementäre Signale ausgegeben werden (so dass die beiden ausgegebenen Signale wiederum komplementär zueinander sind), oder es kann z.B. ein- und derselbe Wert in die Speicherzellen der Halbleiter-Bauelemente geschrieben werden, das am Pin des ersten (oder zweiten) Halbleiter-Bauelements ausgegebene Signal jedoch komplementär zu dem in die entsprechende Speicherzelle geschriebenen Wert sein (so dass – wiederum – die am Pin des ersten Halbleiter-Bauelements und am Pin des zweiten Halbleiter-Bauelements ausgegebenen Signale komplementär zueinander sind).

Bevorzugt weist das Verfahren zusätzlich den Schritt auf: Auswerten eines am o.g. Anschluß, bzw. an einer mit diesem verbundenen Leitung anliegenden Signals.

Liegt das Signal unter- oder oberhalb eines vorbestimmten Schwellwerts, liegt ein Kontaktierungsfehler vor.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:

1 eine schematische Darstellung eines Abschnitts eines Bauelement-Moduls mit mehreren, übereinanderliegend eingebauten, zu testenden Halbleiter-Bauelementen von oben;

2 eine schematische Darstellung des in 1 gezeigten Bauelement-Moduls-Abschnitts von der Seite

3 eine schematische Darstellung des prinzipiellen Aufbaus eines gemäß einem Ausführungsbeispiel der, vorliegenden Erfindung zum Testen der Halbleiter-Bauelemente verwendeten Halbleiter-Bauelement-Test-Systems;

4 ein Flussdiagramm zur Veranschaulichung der gemäß dem Ausführungsbeispiel der Erfindung zum Testen der Halbleiter-Bauelemente durchgeführten Verfahrensschritte:

5 eine schematische Darstellung der beim Schreiben der Daten auf die Speicherzellen der in 3 gezeigten Halbleiter-Bauelemente vorkommenden Signale

6 eine schematische Darstellung der beim Lesen der auf die Speicherzellen der in 3 gezeigten Halbleiter-Bauelemente geschriebenen Daten vorkommenden Signale bei ausreichend guter Kontaktierung;

7 eine schematische Darstellung der beim Lesen der auf die Speicherzellen der in 3 gezeigten Halbleiter-Bauelemente geschriebenen Daten vorkommenden Signale bei fehlerhafter Kontaktierung durch das oben liegende Halbleiter-Bauelement;

8 eine schematische Darstellung der beim Lesen der auf die Speicherzellen der in 3 gezeigten Halbleiter-Bauelemente geschriebenen Daten vorkommenden Signale bei fehlerhafter Kontaktierung durch das unten liegende Halbleiter-Bauelement; und

9 eine schematische Darstellung möglicher, beim Lesen der auf die Speicherzellen der in 3 gezeigten Halbleiter-Bauelemente geschriebenen Daten vorkommenden Signale, sowie eines Signal-Pegel-Toleranzbereichs, welcher beim Test-Verfahren zur Unterscheidung zwischen ausreichend guter und fehlerhafter Kontaktierung verwendet wird.

In 1 ist – von oben her betrachtet – ein Abschnitt eines Bauelement-Moduls 2, z.B. einer Platine 2 gezeigt.

An das Bauelement-Modul 2 sind eine Vielzahl, z.B. mehr als drei oder fünf, insbesondere z.B. neun oder achtzehn Halbleiter-Bauelemente 1a, 1b, 1c, 1d, 1e, 1f, 1g angeschlossen (vgl. z.B. die in 1 gezeigten, nebeneinanderliegend angeordneten Halbleiter-Bauelemente 1a, 1c, 1e, 1g).

Bei den Halbleiter-Bauelementen 1a, 1b, 1c, 1d, 1e, 1f, 1g kann es sich z.B. um entsprechende, integrierte (analoge bzw.

digitale) Rechenschaltkreise handeln, oder um Halbleiter-Speicherbauelemente wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) oder Tabellenspeicher-Bauelemente (z.B. ROMs oder RAMS), insbesondere um SRAMs oder DRAMs (hier z.B. um DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher) mit doppelter Datenrate (DDR-DRAMs = Double Data Rate – DRAMs), vorteilhaft um High-Speed DDR-DRAMs).

Jedes Halbleiter-Bauelement 1a, 1b, 1c, 1d, 1e, 1f, 1g weist mehrere Pins 3 auf, die jeweils – wie weiter unten noch im Detail erläutert wird – an entsprechende Anschlüsse 4a, 4b, 4c, 4d des Bauelement-Moduls 2 angeschlossen sind (z.B. mittels entsprechender Löt- und/oder Steckverbindungen), und hierdurch an entsprechende, auf dem Bauelement-Modul 2 vorgesehene Leitungen (hier nicht dargestellt), insbesondere an entsprechende Leiterbahnen eines Bussystems.

Wie z.B. aus 2 hervorgeht, handelt es sich bei dem Bauelement-Modul 2 um ein sog. „stacked" Modul.

Bei einem „stacked" Modul (und entsprechend auch bei dem in 1 und 2 gezeigten Bauelement-Modul 2) sind – um die Anzahl der an das Bauelement-Modul 2 anschließbaren Halbleiter-Bauelemente 1a, 1b, 1c, 1d, 1e, 1f, 1g zu erhöhen – jeweils mehrere (hier z.B. jeweils zwei, alternativ z.B. jeweils drei oder vier) Halbleiter-Bauelemente 1a, 1b, 1c, 1d, 1e, 1f, 1g jeweils auf verschiedenen Ebenen, und direkt übereinander liegend angeordnet (hier z.B. das Halbleiter-Bauelement 1a über dem Halbleiter-Bauelement 1b, das Halbleiter-Bauelement 1e über dem Halbleiter-Bauelement 1f, etc.).

Mehrere der auf dem Bauelement-Modul 2 vorgesehenen Halbleiter-Bauelemente 1a, 1b, 1c, 1d, 1e, 1f, 1g (insbesondere mehrere nebeneinander und/oder – insbesondere – mehrere über- bzw. untereinander liegende Halbleiter-Bauelemente 1a, 1b, 1c, 1d, 1e, 1f, 1g) können jeweils im wesentlichen identisch aufgebaut, ausgestaltet, und eingerichtet sein, und die gleiche (bzw. im wesentlichen die gleiche) Anzahl an Pins 3 aufweisen.

Die direkt übereinanderliegenden Halbleiter-Bauelemente 1a, 1b bzw. 1e, 1f, etc. sind so ausgestaltet, dass jeweils mehrere, insbesondere sämtliche Einzel-Pins 3a, 3c des jeweils oben liegenden Halbleiter-Bauelements 1a bzw. 1e nahe an jeweils entsprechenden Einzel-Pins 3b, 3d des jeweils unten liegenden Halbleiter-Bauelements 1a bzw. 1e angeordnet sind (bzw. direkt oberhalb der entsprechenden Einzel-Pins 3b, 3d), oder diese berühren.

Sämtliche (aktive) Einzel-Pins 3a, 3c des jeweils oben liegenden Halbleiter-Bauelements 1a bzw. 1e sind (z.B. mittels entsprechender Löt- und/oder Steckverbindungen) an jeweils entsprechende (aktive) Einzel-Pins 3b, 3d des jeweils unten liegenden Halbleiter-Bauelements 1b bzw. 1f angeschlossen – abgesehen von z.B. einem oder mehreren separat ansteuerbaren Einzel-Pins (z.B. dem Bauelement-Auswahl-Pin (CS-Pin bzw. Chip-Select-Pin) des oberen Halbleiter-Bauelements 1a bzw. 1e, der an einen nicht aktiven Pin des unteren Halbleiter-Bauelements 1b bzw. 1f angeschlossen sein kann (und umgekehrt)).

Die Einzel-Pins 3b bzw. 3d des jeweils unten liegenden Halbleiter-Bauelements 1b bzw, 1f (und damit auch die Einzel-Pins 3a bzw. 3c des jeweils oben liegenden Halbleiter-Bauelements 1a bzw. 1e) sind an die o.g. – jeweils zugeordneten – Anschlüsse 4a, 4b, 4c, 4d des Bauelement-Moduls 2 angeschlossen – insbesondere jeweils ein bestimmter Einzel-Pin 3b an jeweils einen diesem zugeordneten Anschluß 4a (z.B. mittels den o.g., oder mittels weiterer Lötund/oder Steckverbindungen). Alternativ können die jeweiligen Einzel-Pins 3a bzw. 3c des jeweils oben liegenden Halbleiter-Bauelements 1a bzw. 1e z.B. auch an separate, mit den o.g.

Anschlüssen 4a, 4b, 4c, 4d verbundene Anschlüsse angeschlossen sein.

In 3 ist eine schematische Darstellung des prinzipiellen Aufbaus eines gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zum Testen der an das Bauelement-Modul 2 angeschlossenen Halbleiter-Bauelemente 1a, 1b verwendeten Halbleiter-Bauelement-Test-Systems 5 gezeigt.

Dieses weist ein – entsprechend ähnlich wie herkömmliche Testgeräte aufgebautes – Testgerät 6 auf, welches über mehrere Leitungen 7 an das Bauelement-Modul 2 angeschlossen ist.

Mit Hilfe des Test-Systems 5 bzw. mit Hilfe des vom Testgerät 6 durchgeführten Test-Verfahrens kann – wie im folgenden noch genauer erläutert wird – separat für jeden Einzel-Pin 3a, 3c bzw. 3b, 3d jedes Halbleiter-Bauelements (und zwar separat für jeweils das oben liegende Halbleiter-Bauelement 1a, 1e, und jeweils das unten liegende Halbleiter-Bauelement 1b, 1f) ermittelt werden, ob dieser den jeweils zugeordneten Modul-Anschluß 4a, 4b sicher kontaktiert.

Hierzu wird vom Testgerät 6 z.B. zunächst ein oben liegendes Halbleiter-Bauelement 1a adressiert (oder alternativ z.B. zunächst ein unten liegendes Halbleiter-Bauelement 1b), beispielsweise, indem über eine mit dem Testgerät 6 verbundene erste Leitung 7a (hier: eine erste Bauelement-Auswahl-Leitung bzw. erste Chip-Select-Leitung 7a) ein Chip-Select-Signal CS1 ausgegeben wird, und über eine entsprechende, mit der Leitung 7a verbundene Leitung auf dem Bauelement-Modul 2 und einen entsprechenden Modul-Anschluß an den o.g. Bauelement-Auswahl-Pin (bzw. Chip-Select-Pin) des oben liegenden Halbleiter-Bauelements 1a weitergeleitet wird.

Daraufhin wird – auf entsprechend herkömmliche Weise, und veranlasst durch das Testgerät 6 – ein entsprechender, insbesondere digitaler Wert (z.B. „1" (oder „0")) in eine entsprechende auf dem oben liegenden Halbleiter-Bauelement 1a vorgesehene Speicherzelle geschrieben, beispielsweise, indem über eine mit dem Testgerät 6 verbundene Daten-Schreib-Leitung 7c ein entsprechendes z.B. logisch hohes (oder alternativ: logisch niedriges Signal (WRITE DATA-Signal)) ausgegeben, und über eine entsprechende, mit der Leitung 7c verbundene Leitung auf dem Bauelement-Modul 2 und einen entsprechenden Modul-Anschluß an einen entsprechenden Pin (insbesondere einen vom zu testenden Pin 3a unterschiedlichen Pin) des oben liegenden Halbleiter-Bauelements 1a weitergeleitet wird (und dann in der o.g. Speicherzelle des oben liegenden Halbleiter-Bauelements 1a abgespeichert wird) – vgl. auch Schritt I, 4.

Als nächstes wird vom Testgerät 6 dann das unten liegende Halbleiter-Bauelement 1b adressiert (oder alternativ – falls dieses in Schritt I als erstes adressiert worden ist – das oben liegende Halbleiter-Bauelement 1a).

Dies kann z.B. dadurch erfolgen, dass über eine mit dem Testgerät 6 verbundene weitere Leitung 7b (hier• eine weitere Bauelement-Auswahl-Leitung bzw. weitere Chip-Select-Leitung) ein Chip-Select-Signal CS2 ausgegeben wird, und über eine entsprechende, mit der Leitung 7b verbundene Leitung auf dem Bauelement-Modul 2 und einen entsprechenden Modul-Anschluß an den o.g. Bauelement-Auswahl-Pin (bzw. Chip-Select-Pin) des unten liegenden Halbleiter-Bauelements 1b weitergeleitet wird.

Daraufhin wird – wiederum veranlasst durch das Testgerät 6 – ein entsprechender, insbesondere digitaler Wert (z.B. „0" (oder alternativ „1")) in eine entsprechende auf dem unten liegenden Halbleiter-Bauelement 1b vorgesehene Speicherzelle geschrieben. Dieser Wert unterscheidet sich von dem bei Schritt I in die Speicherzelle des oben liegenden Halbleiter-Bauelements 1a geschriebenen Wert, und ist insbesondere invers bzw. konträr hierzu.

Zum Schreiben des entsprechenden Werts wird z.B. über die mit dem Testgerät 6 verbundene Daten-Schreib-Leitung 7c (oder eine weitere, hier nicht dargestellte Leitung) ein entsprechendes z.B. logisch niedriges (oder alternativ: logisch hohes Signal (WRITE DATA-Signal)) ausgegeben, und über die o.g., mit der Leitung 7c verbundene Leitung (oder eine weitere Leitung) auf dem Bauelement-Modul 2 und einen entsprechenden Modul-Anschluß an einen entsprechenden Pin (insbesondere einen vom zu testenden Pin 3b unterschiedlichen Pin) des unten liegenden Halbleiter-Bauelements 1b weitergeleitet (und dann in der o.g. Speicherzelle des unten liegenden Halbleiter-Bauelements 1b abgespeichert) – vgl. auch Schritt II, 4.

Alternativ können, wie z.B. auch in 5 veranschaulicht ist, die Speicherzellen des jeweils oben und des jeweils unten liegenden Halbleiter-Bauelements 1a, 1b z.B. auch im wesentlichen gleichzeitig (hier: zu einem Zeitpunkt t0 in Bezug auf ein Taktsignal) – oder zeitlich überlappend – mit den o.g., inversen bzw. konträren Werten beschrieben werden, z.B. die Speicherzelle des oben liegenden Halbleiter-Bauelements 1a mit Hilfe des in 5 gezeigten „logisch hohen" Daten-Schreib-Signals „WRITE DATA 1", und die Speicherzelle des unten liegenden Halbleiter-Bauelements 1b mit Hilfe des ebenfalls in 5 gezeigten „logisch niedrigen" Daten-Schreibe-Signals „WRITE DATA 0" (oder umgekehrt).

Zum Testen der Kontaktierung von jeweils miteinander verbunden Einzel-Pins des oben und des unten liegenden Halbleiter-Bauelements 1a, 1b (hier z.B. des Einzel-Pins 3a des oben liegenden Halbleiter-Bauelements 1a, und des unter dem Einzel-Pin 3a des oben liegenden Halbleiter-Bauelements 1a liegenden Einzel-Pins 3b des unten liegenden Halbleiter-Bauelements) werden dann in einem nächsten Schritt (vgl. Schritt III, 4) die vorher im Schritt I bzw. II in den beiden entsprechenden Halbleiter-Bauelementen 1a, 1b (bzw. den o.g. Speicherzellen) abgespeicherten Werte gleichzeitig ausgelesen (hier: zu einem Zeitpunkt t1, vgl. 6), und zwar über die beiden zu testenden, miteinander verbundenen Einzel-Pins 3a, 3b des oben und des unten liegenden Halbleiter-Bauelements 1a, 1b.

Hierzu wird – wieder bezogen auf 3 – vom Testgerät 6 gleichzeitig (oder unmittelbar aufeinanderfolgend) das unten liegende Halbleiter-Bauelement 1b, und das oben liegende Halbleiter-Bauelement 1a adressiert.

Dies kann z.B. dadurch erfolgen, dass über die mit dem Testgerät 6 verbundene erste Leitung 7a (erste Chip-Select-Leitung) ein Chip-Select-Signal CS1 ausgegeben wird, und – gleichzeitig (oder alternativ kurz vorher bzw. kurz nachher) – über die o.g. weitere Leitung 7b (weitere Chip-Select-Leitung) ein Chip-Select-Signal CS2.

Das Chip-Select-Signal CS1 wird entsprechend wie oben beschrieben über die mit der Leitung 7a verbundene Leitung auf dem Bauelement-Modul 2 und den entsprechenden Modul-Anschluß an den o.g. Bauelement-Auswahl-Pin (bzw. Chip-Select-Pin) des oben liegenden Halbleiter-Bauelements 1a weitergeleitet, und das Chip-Select-Signal CS2 – ebenfalls entsprechend wie oben beschrieben – über die mit der Leitung 7b verbundene Leitung auf dem Bauelement-Modul 2 und den entsprechenden Modul-Anschluß an den o.g. Bauelement-Auswahl-Pin (bzw. Chip-Select-Pin) des unten liegenden Halbleiter-Bauelements 1b.

Daraufhin wird – auf entsprechend herkömmliche Weise, und veranlasst durch das Testgerät 6 – der in der o.g. Speicherzelle des oben liegenden Halbleiter-Bauelements 1a gespeicherte Wert (hier z.B. ein „logisch hoher" Wert) ausgelesen, und von der mit dem zu testenden Einzel-Pin 3a des oben liegenden Halbleiter-Bauelements 1a verbundenen Treiber-Einrichtung am Einzel-Pin 3a ausgegeben (vgl. z.B. auch das in 6 gezeigte, am Einzel-Pin 3a ausgegebene „logisch hohe" Signal READ DATA 1).

Gleichzeitig (bzw. kurz vorher oder kurz nachher) wird – ebenfalls auf entsprechend herkömmliche Weise, und veranlasst durch das Testgerät 6 – der in der o.g. Speicherzelle des unten liegenden Halbleiter-Bauelements 1b gespeicherte Wert (hier z.B. ein „logisch niedriger" Wert) ausgelesen, und von der mit dem zu testenden Einzel-Pin 3b des unten liegenden Halbleiter-Bauelements 1b verbundenen Treiber-Einrichtung am Einzel-Pin 3b ausgegeben (vgl. z.B. auch das in 6 gezeigte, am Einzel-Pin 3b ausgegebene „logisch niedrige" Signal READ DATA 0).

Die Treiber-Einrichtungen treiben die entsprechenden Signale (hier: das „logisch niedrige" Signal READ DATA 0, und das „logisch hohe" Signal READ DATA 1) mit im wesentlichen gleicher Stärke.

Jede Treiber-Einrichtung kann z.B. jeweils eine Pull-Up-, und eine Pull-Down-Schalteinrichtung aufweisen, die in Reihe geschaltet sind.

Die Pull-Up-Schalteinrichtung ist z.B. an die Versorgungsspannung, und die Pull-Down-Schalteinrichtung z.B. an die Erde angeschlossen.

Zur Ausgabe eines „logisch hohen" Werts bzw. einer „logischen Eins" kann die Pull-Up-Schalteinrichtung eingeschaltet, d.h. in einen leitenden Zustand gebracht, und die Pull-Down-Schalteinrichtung ausgeschaltet, d.h. in einen gesperrten Zustand gebracht werden – an einem zwischen die Pull-Up- und die Pull-Down-Schalteinrichtung geschalteten – mit dem jeweiligen Einzel-Pin 3a bzw. 3b verbundenen – Ausgangs-Pad wird dann ein „logisch hohes" Ausgangssignal ausgegeben.

Entsprechend wird zur Ausgabe eines „logisch niedrigen" Werts bzw. einer „logischen Null" die Pull-Up-Schalteinrichtung ausgeschaltet, d.h. in einen gesperrten Zustand gebracht, und die Pull-Down-Schalteinrichtung eingeschaltet, d.h. in einen leitenden Zustand gebracht, so dass an dem – mit dem jeweiligen Einzel-Pin 3a bzw. 3b verbundenen – Ausgangs-Pad dann entsprechend ein „logisch niedriges" Ausgangssignal ausgegeben wird.

Die Pull-Up- und die Pull-Down-Einrichtungen können z.B. jeweils einen oder mehrere – parallelgeschaltete – Transistoren aufweisen (z.B. die Pull-Up-Einrichtung einen oder mehrere p-Kanal-, und die Pull-Down-Einrichtung einen oder mehrere n-Kanal-MOSFETs).

Die Pull-Up-Einrichtung und die Pull-Down-Einrichtung sind so ausgestaltet bzw. ausgelegt, dass die Pull-Up-Einrichtung im jeweils ausgeschalteten Zustand eine (relativ hohe) Impedanz aufweist, die im wesentlichen gleich groß ist, wie die Impedanz der Pull-Down-Einrichtung im ebenfalls ausgeschalteten Zustand. Entsprechend sind Pull-Up- und die Pull-Down-Einrichtung des weiteren so ausgestaltet bzw. ausgelegt, dass die Pull-Up-Einrichtung im eingeschalteten Zustand eine (nur relativ geringe) Impedanz aufweist, die – ebenfalls – im wesentlichen gleich groß ist, wie die Impedanz der Pull-Down-Einrichtung im ebenfalls eingeschalteten Zustand. Dies gilt auch in Bezug auf die Pull-Up- und Pull-Down-Einrichtungen jeweils unterschiedlicher, auf dem Bauelement-Modul angeordneter Halbleiter-Bauelemente, insbesondere in Bezug auf die Pull-Up- und Pull-Down-Einrichtungen jeweils über- bzw. untereinanderliegender Halbleiter-Bauelemente.

Wird – wie oben erläutert – beim Schritt III von der mit dem zu testenden Einzel-Pin 3a des oben liegenden Halbleiter-Bauelements 1a verbundenen Treiber-Einrichtung am Einzel-Pin 3a ein „logisch hohes" Signal (READ DATA 1) ausgegeben, und gleichzeitig von der mit dem zu testenden Einzel-Pin 3b des unten liegenden Halbleiter-Bauelements 1b verbundenen Treiber-Einrichtung am Einzel-Pin 3b ein „logisch niedriges" Signal (READ DATA 0), liegt – bei ausreichend gutem Kontakt – zwischen den entsprechenden oben und unten liegenden Einzel-Pins 3a, 3b und dem mit diesen verbundenen Anschluß 4a – an der mit dem Anschluß 4a verbundenen Leitung des Bauelement-Moduls 2 dann ein Signal („Test-Ergebnis-Signal") an, dessen Pegel UX – aufgrund der o.g. symmetrischen Eigenschaften der Pull-Up- und Pull-Down-Einrichtungen der entsprechenden Treiber-Einrichtungen – ungefähr in der Mitte zwischen dem „logisch hohen" Signalpegel U1 des einer „logischen Eins" entsprechenden Signals READ DATA 1, und dem „logisch niedrigen" Signalpegel U0 des einer „logischen Null" entsprechenden Signals READ DATA 0 liegt (vgl. auch den in 6 dargestellten Signalpegel UX des Test-Ergebnis-Signals für den Fall ausreichend guter Kontaktierung).

Ist demgegenüber zwar z.B. zwischen dem Einzel-ein 3b des unten liegenden Halbleiter-Bauelements 1b und dem entsprechenden Anschluß 4a ein ausreichend guter elektrischer Kontakt gegeben, nicht aber z.B. zwischen dem Einzel-Pin 3a des oben liegenden Halbleiter-Bauelements 1a, und dem entsprechenden Anschluß 4a, und wird – wie oben erläutert – von der mit dem zu testenden Einzel-Pin 3a des oben liegenden Halbleiter-Bauelements 1a verbundenen Treiber-Einrichtung am Einzel-Pin 3a ein „logisch hohes" Signal (READ DATA 1) ausgegeben, und gleichzeitig von der mit dem zu testenden Einzel-Pin 3b des unten liegenden Halbleiter-Bauelements 1b verbundenen Treiber-Einrichtung am Einzel-Pin 3b ein „logisch niedriges" Signal (READ DATA 0), liegt an der mit dem Anschluß 4a verbundenen Leitung des Bauelement-Moduls 2 dann ein Signal („Test-Ergebnis-Signal") an, dessen Pegel UX,fail,0 – aufgrund der unzureichenden Kontaktierung zwischen dem oben liegenden Einzel-Pin 3a, und dem Anschluß 4a – deutlich unterhalb des in der Mitte zwischen dem „logisch hohen" Signalpegel U1 des Signals READ DATA 1, und dem „logisch niedrigen" Signalpegel U0 des Signals READ DATA 0 liegt (vgl. auch den in 7 dargestellten Signalpegel UX,fail,0 des Test-Ergebnis-Signals für den Fall fehlerhafter Kontaktierung durch das oben liegende Halbleiter-Bauelement 1a bzw. dessen Einzel-Pin 3a). Dies hat seinen Grund darin, dass an dem – schlechten – Kontakt zwischen dem oben liegenden Einzel-Pin 3a, und dem Anschluß 4a eine relativ hohe Spannung abfällt.

Ist stattdessen umgekehrt zwar z.B. zwischen dem Einzel-Pin 3a des oben liegenden Halbleiter-Bauelements 1a und dem entsprechenden Anschluß 4a ein ausreichend guter elektrischer Kontakt gegeben, nicht aber z.B. zwischen dem Einzel-Pin 3b des unten liegenden Halbleiter-Bauelements 1b, und dem entsprechenden Anschluß 4a, und wird wiederum entsprechend wie oben erläutert von der mit dem zu testenden Einzel-Pin 3a des oben liegenden Halbleiter-Bauelements 1a verbundenen Treiber-Einrichtung am Einzel-Pin 3a ein „logisch hohes" Signal (READ DATA 1) ausgegeben, und gleichzeitig von der mit dem zu testenden Einzel-Pin 3b des unten liegenden Halbleiter-Bauelements 1b verbundenen Treiber-Einrichtung am Einzel-Pin 3b ein „logisch niedriges" Signal (READ DATA 0), liegt an der mit dem Anschluß 4a verbundenen Leitung des Bauelement-Moduls 2 dann ein Signal („Test-Ergebnis-Signal") an, dessen Pegel UX,fail,1 – aufgrund der unzureichenden Kontaktierung zwischen dem unten liegenden Einzel-Pin 3b, und dem Anschluß 4a – deutlich oberhalb des in der Mitte zwischen dem „logisch hohen" Signalpegel U1 des Signals READ DATA 1, und dem „logisch niedrigen" Signalpegel U0 des Signals READ DATA 0 liegt (vgl. auch den in 8 dargestellten Signalpegel UX,fail,1 des Test-Ergebnis-Signals für den Fall fehlerhafter Kontaktierung durch das unten liegende Halbleiter-Bauelement 1b bzw. dessen Einzel-Pin 3b). Dies hat seinen Grund darin, dass an dem – schlechten – Kontakt zwischen dem unten liegenden Einzel-Pin 3b, und dem Anschluß 4a eine relativ hohe Spannung abfällt.

Das entsprechende Test-Ergebnis-Signal (d.h. das sich insgesamt aufgrund des (inversen) Treibens der Einzel-Pins 3a und 3b ergebende Signal) wird gemäß 3 über eine mit der an den Anschluß 4a angeschlossene Leitung verbundene Daten-Lese-Leitung 7d an das Testgerät 6 weitergeleitet (Signal „READ DATA"), und dort ausgewertet, d.h. gemessen, und mit im Testgerät 6 vorab abgespeicherten Toleranzwerten UX + &Dgr; und UX – &Dgr; verglichen.

Entspricht der Signalpegel U des Test-Ergebnis-Signals (bzw. des Signals „READ DATA") – bzw. die an der Daten-Lese-Leitung 7d gemessene Signal-Spannungs-Höhe U – im wesentlichen dem Pegel bzw. der Signal-Spannungs-Höhe UX in der Mitte zwischen dem „logisch hohen" Signalpegel U1 und dem „logisch niedrigen" Signalpegel U0 (bzw. zwischen den entsprechenden Signal-Spannungs-Höhen) – bzw. liegt der Signalpegel U in einem in 9 schraffiert dargestellten Toleranzbereich zwischen dem Pegel bzw. der Signal-Spannungs-Höhe UX + &Dgr;, und dem Pegel bzw. der Signal-Spannungs-Höhe UX – &Dgr;, wird vom Testgerät 6 ermittelt, dass sowohl der Einzel-Pin 3a des oben liegenden Halbleiter-Bauelements 1a, als auch der entsprechende Einzel-Pin 3b des unten liegenden Halbleiter-Bauelements 1b den entsprechenden Anschluß 4a ausreichend gut kontaktieren.

Der o.g. Toleranzbereich (UX ± &Dgr;) ist so bemessen, dass beispielsweise kleine Fertigungsungenauigkeiten, z.B. produktionsbedingte Unterschiede beiden Treiberstärken der o.g. Treiber-Einrichtungen bzw. geringfügige Differenzen bei den Impedanzen der Pull-Up- und Pull-Down-Einrichtungen, etc. nicht – versehentlich – zu einer Fehlermeldung führen.

Ist der Signalpegel bzw. die Signal-Spannungs-Höhe U des Test-Ergebnis-Signals „READ DATA" geringer als der untere Toleranz-Pegel bzw. die untere Toleranz-Spannungs-Höhe UX – &Dgr;, wird vom Testgerät 6 ermittelt, dass der Einzel-Pin 3a des oben liegenden Halbleiter-Bauelements 1a den entsprechenden Anschluß 4a nicht ausreichend gut kontaktiert.

Entsprechend wird dann, wenn der Signalpegel bzw. die Signal-Spannungs-Höhe U des Test-Ergebnis-Signals „READ DATA" größer als der obere Toleranz-Pegel bzw. die obere Toleranz-Spannungs-Höhe UX + &Dgr; ist, vom Testgerät 6 ermittelt, dass der Einzel-Pin 3b des unten liegenden Halbleiter-Bauelements 1b den entsprechenden Anschluß 4a nicht ausreichend gut kontaktiert.

Anhand der Höhe der Abweichung vom oberen (bzw. unteren) Toleranz-Pegel bzw. von der oberen (bzw. unteren) Toleranz-Spannungs-Höhe UX + &Dgr; (bzw. UX – &Dgr;) kann die Qualität des entsprechenden Kontakts ermittelt werden: Je größer der Abstand zwischen dem Signalpegel U des Test-Ergebnis-Signals „READ DATA" und dem oberen (bzw. unteren) Toleranz-Pegel UX + &Dgr; (bzw. UX – &Dgr;) ist, desto schlechter ist die Qualität des Kontakts zwischen dem unteren Einzel-Pin 3b (bzw. dem oberen Einzel-Pin 3a), und dem entsprechenden Anschluß 4a.

Um auszuschließen, dass sowohl der obere, als auch der untere Einzel-Pin 3a, 3b einen entsprechend ähnlich ungenügend guten Kontakt mit dem Anschluß 4a aufweisen (was – fälschlicherweise – zu einem im Toleranzbereich (UX ± &Dgr;) liegenden Signalpegel U des Test-Ergebnis-Signals „READ DATA" führen könnte), kann in einem zusätzlichen Schritt (z.B. vor oder nach den oben erläuterten Test-Schritten (vgl. auch die in 4 gezeigten Test-Schritte I, II, III und IV)) ein herkömmlicher Kontakt-Test durchgeführt werden.

Beim oberen, und beim unteren Halbleiter-Bauelement 1a, 1b sind – wie bei Halbleiter-Bauelementen 1a, 1b üblich – die jeweiligen Einzel-Pins 3a, 3b intern im Bauelement 1a, 1b (zusätzlich zu den o.g. Treiber-Einrichtungen) an eine oder mehrere – jeweils eine oder mehrere Dioden enthaltende – Überstrom-Schutz-Einrichtungen angeschlossen (z.B. eine ESD-Struktur, mit einer oder mehreren z.B. jeweils an die Versorgungsspannung und/oder die Erde angeschlossenen Dioden).

Zur Durchführung des o.g. zusätzlichen Test-Schritts wird vom Testgerät 6 über den entsprechenden, mit den zu testenden Einzel-Pins 3a, 3b verbundenen Anschluß 4a ein Strom in die entsprechenden Einzel-Pins 3a, 3b, und damit auch in die mit diesen verbundenen Schutzeinrichtungs-Dioden eingeprägt, und dann die über den (parallelgeschalteten) Schutzeinrichtungs-Dioden abfallende Spannung gemessen – bzw. es wird von dem Testgerät 6 über dem entsprechenden Anschluß 4a eine entsprechende Spannung angelegt, und woraufhin der durch die Schutzeinrichtungs-Dioden fließende Strom gemessen wird.

Fließt kein oder nur sehr wenig Strom, wird ermittelt, dass sowohl der obere, als auch der untere Einzel-Pin 3a, 3b keinen bzw. einen ungenügend guten Kontakt mit dem Anschluß 4a aufweist.

Bei einem alternativen Ausführungsbeispiel wird das oben erläuterte Verfahren (bzw. ein diesem Verfahren entsprechendes Verfahren) – zusätzlich – zum Test der internen Leitungen in den – über- bzw. untereinanderliegenden – Halbleiter-Bauelement 1a, 1b verwendet (insbesondere zum Testen der internen Adress- und/oder Datenleitungen).

Hierzu werden – bei den o.g. Schritten I und II (vgl. 4) – die entsprechenden, inversen bzw. konträren digitalen Werte „0" bzw. „1" nicht jeweils nur in eine einzige auf dem entsprechenden Halbleiter-Bauelement 1a, 1b vorgesehene Speicherzelle geschriebene (bzw. in einer einzigen Adresse zugeordnete Speicherzellen), sondern – vorteilhaft gleichzeitig – in mehrere, insbesondere mehr als 1, 4, 16, 64 oder 256 verschiedenen Adressen zugeordnete Speicherzellen, bzw. besonders vorteilhaft in Speicherzellen des gesamten Adressraums des jeweiligen Halbleiter-Bauelements 1a, 1b (im gesamten Adressraum des oberen Halbleiter-Bauelements 1a ist dann z.B. ein „logisch hoher" Wert abgespeichert, und im gesamten Adressraum des unteren Halbleiter-Bauelements 1b z.B. ein „logisch niedriger" Wert (oder umgekehrt)).

Daraufhin werden (entsprechend wie beim o.g. Schritt III und IV) gleichzeitig die unter einer bestimmten, ersten Adresse abgespeicherten (konträren bzw. inversen) Werte im unten und oben liegenden Halbleiter-Bauelement 1a, 1b über die o.g. übereinanderliegenden, zugeordnete Einzel-Pins 3a, 3b ausgelesen, und – entsprechend wie oben beschrieben – das sich ergebende Test-Ergebnis-Signal READ DATA im Testgerät 6 ausgewertet.

Als nächstes werden (wiederum entsprechend wie bei den o.g. Test-Schritten III und IV) gleichzeitig die unter einer weiteren, zweiten Adresse abgespeicherten (konträren bzw. inversen) Werte im unten und oben liegenden Halbleiter-Bauelement 1a, 1b über die o.g. übereinanderliegenden, zugeordnete Einzel-Pins 3a, 3b ausgelesen, und – entsprechend wie oben beschrieben – das sich ergebende Test-Ergebnis-Signal READ DATA im Testgerät 6 ausgewertet (Schritt V).

Dieses Verfahren wird nacheinander für den ganzen Adressraum, in dem die o.g. (konträren bzw. inversen Referenz-) Werte in den entsprechenden oben bzw. unten liegenden Halbleiter-Bauelementen 1a, 1b abgespeichert wurden, wiederholt (Schritt VI).

Auf diese Weise können zusätzlich die internen Leitungen in den – übereinanderliegenden – Halbleiter-Bauelementen 1a, 1b getestet werden, und/oder es kann das beim o.g. Kontakt-Test (vgl. die Schritte I – IV gemäß 4) zunächst ermittelte Test-Ergebnis bei den darauffolgenden Test-Schritten V, VI verifiziert werden.

1a Halbleiter-Bauelement 1b Halbleiter-Bauelement 1c Halbleiter-Bauelement 1d Halbleiter-Bauelement 1e Halbleiter-Bauelement 1f Halbleiter-Bauelement 1g Halbleiter-Bauelement 2 Bauelement-Modul 3 Pins 3a Einzel-Pin 3b Einzel-Pin 3c Einzel-Pin 3d Einzel-Pin 4a Anschluss 4b Anschluss 4c Anschluss 4d Anschluss 5 Testsystem 6 Testgerät 7 Leitungen 7a Chip-Select-Leitung 7b Chip-Select-Leitung 7c Daten-Schreib-Leitung 7d Daten-Lese-Leitung

Anspruch[de]
  1. Halbleiter-Bauelement-Test-Verfahren, insbesondere zum Testen der Kontaktierung bei übereinanderliegenden Halbleiter-Bauelementen (1a, 1b), wobei mindestens zwei Halbleiter-Bauelemente (1a, 1b) vorgesehen sind, die an ein Bauelement-Modul (2) angeschlossen sind, wobei mindestens ein Pin (3a) eines ersten Halbleiter-Bauelements (1a) leitend mit einem Anschluß (4a) verbunden sein soll, und wobei mindestens ein Pin (3b) eines zweiten Halbleiter-Bauelements (1b) ebenfalls leitend mit dem Anschluß (4a) verbunden sein soll dadurch gekennzeichnet, dass das Verfahren die Schritte aufweist:

    – Schreiben eines ersten Werts in eine Speicherzelle des ersten Halbleiter-Bauelements (1a);

    – Schreiben eines zweiten, vom ersten Wert unterschiedlichen Werts in eine Speicherzelle des zweiten Halbleiter-Bauelements (1b);

    – gleichzeitiges Ausgeben eines dem ersten Wert entsprechenden Signals an dem Pin (3a) des ersten Halbleiter-Bauelements (1a) und eines dem zweiten Wert entsprechenden Signals an dem Pin (3b) des zweiten Halbleiter-Bauelements (1b); und

    – Auswerten eines am Anschluß (4a) anliegenden Signals.
  2. Verfahren nach Anspruch 1, wobei der erste und der zweite Wert komplementäre digitale Werte sind.
  3. Verfahren nach Anspruch 1 oder 2, wobei ermittelt wird, dass ein Kontaktierungs-Fehler vorliegt, wenn der Pegel (U) des am Anschluß (4a) anliegenden Signals unter einem vorbestimmten Pegel (UX; UX – &Dgr;) liegt, insbesondere einem vorbestimmten ersten Pegel (UX – &Dgr;) .
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei ermittelt wird, dass ein Kontaktierungs-Fehler vorliegt, wenn der Pegel (U) des am Anschluß (4a) anliegenden Signals über einem vorbestimmten Pegel (UX; UX + &Dgr;) liegt, insbesondere einem vom vorbestimmten ersten Pegel (UX – &Dgr;) unterschiedlichen zweiten Pegel (UX + &Dgr;).
  5. Verfahren nach Anspruch 4, wobei der erste Pegel (UX – &Dgr;) kleiner ist, als der zweite Pegel (UX + &Dgr;).
  6. Verfahren nach einem der Ansprüche 3 bis 5, wobei der vorbestimmte Pegel im wesentlichen identisch ist, wie ein Pegel in der Mitte zwischen den Pegeln der an dem Pin (3a) des ersten Halbleiter-Bauelements (1a) und an dem Pin (3b) des zweiten Halbleiter-Bauelements (1b) ausgegebenen Signale.
  7. Verfahren nach einem der Ansprüche 3 bis 5, wobei der vorbestimmte Pegel (UX; UX + &Dgr;; UX – &Dgr;) im wesentlichen identisch ist, wie ein Pegel in der Mitte zwischen den Pegeln der an dem Pin (3a) des ersten Halbleiter-Bauelements (1a) und an dem Pin (3b) des zweiten Halbleiter-Bauelements (1b) ausgegebenen Signale, insbesondere einen vorbestimmten Wert (&Dgr;) kleiner oder größer als der Mitten-Pegel.
  8. Verfahren nach einem der vorhergehenden Ansprüche, welches außerdem die Schritte aufweist:

    – Schreiben eines weiteren Werts, insbesondere eines zum ersten Wert identischen Werts in eine weitere Speicherzelle des ersten Halbleiter-Bauelements (1a);

    – Schreiben eines zusätzlichen Werts, insbesondere eines zum zweiten Wert identischen Werts in eine zusätzliche Speicherzelle des zweiten Halbleiter-Bauelements (1b);

    – gemeinsames Ausgeben eines dem in die weitere Speicherzelle geschriebenen Wert entsprechenden Signals an dem Pin (3a) des ersten Halbleiter-Bauelements (1a), und eines dem in die zusätzliche Speicherzelle geschriebenen Wert entsprechenden Signals an dem Pin (3b) des zweiten Halbleiter-Bauelements (1b).
  9. Verfahren nach Anspruch 8, wobei die Speicherzelle des ersten Halbleiter-Bauelements (1a), in die der erste Wert geschrieben wird, einer unterschiedlichen Adresse zugeordnet ist, wie die weitere Speicherzelle des ersten Halbleiter-Bauelements (1a), und/oder wobei die Speicherzelle des zweiten Halbleiter-Bauelements (1b), in die der zweite Wert geschrieben wird, einer unterschiedlichen Adresse zugeordnet ist, wie die zusätzliche Speicherzelle des zweiten Halbleiter-Bauelements (1b).
  10. Halbleiter-Bauelement-Test-Gerät (4), insbesondere zum Durchführen eines Verfahrens nach einem der Ansprüche 1 bis 9, wobei vom Test-Gerät entsprechende Signale an mindestens zwei an ein Bauelement-Modul (2) angeschlossene Halbleiter-Bauelemente (1a, 1b) versendet werden, die veranlassen, dass ein erster Wert in eine Speicherzelle eines ersten Halbleiter-Bauelements (1a) geschrieben wird, und ein zweiter, vom ersten Wert unterschiedlicher Wert in eine Speicherzelle eines zweiten Halbleiter-Bauelements (1b), und wobei vom Test-Gerät (4) ein weiteres Signal ausgegeben wird, welches veranlasst, dass gleichzeitig ein dem ersten Wert entsprechendes Signal an einem Pin (3a) des ersten Halbleiter-Bauelements (1a) und ein dem zweiten Wert entsprechendes Signal an einem Pin (3b) des zweiten Halbleiter-Bauelements (1b) ausgegeben wird, um zu testen, ob der Pin (3a) des ersten Halbleiter-Bauelements (1a) und der Pin (3b) des zweiten Halbleiter-Bauelements (1b) leitend mit einem Anschluß (4a) des Bauelement-Moduls (2) verbunden sind.
  11. Halbleiter-Bauelement-Test-System (5), mit einem Test-Gerät (6) nach Anspruch 10, und mindestens einem zu testenden Bauelement-Modul (2).
Es folgen 5 Blatt Zeichnungen






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