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Dokumentenidentifikation EP1014379 14.10.2004
EP-Veröffentlichungsnummer 0001014379
Titel Integrierte Schaltung mit einem Decoderelement
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Hönigschmid, Heinz, 82343 Pöcking, DE;
Braun, Georg, 80339 München, DE;
Manyoki, Zoltan, 81739 München, DE;
Röhr, Dr., Thomas, 85609 Aschheim, DE;
Böhm, Thomas, 85604 Zorneding, DE
DE-Aktenzeichen 59910447
Vertragsstaaten DE, FR, GB, IE, IT
Sprache des Dokument DE
EP-Anmeldetag 20.12.1999
EP-Aktenzeichen 991254228
EP-Offenlegungsdatum 28.06.2000
EP date of grant 08.09.2004
Veröffentlichungstag im Patentblatt 14.10.2004
IPC-Hauptklasse G11C 8/00
IPC-Nebenklasse H03K 19/094   H03M 5/16   

Beschreibung[de]

Die Erfindung betrifft eine integrierte Schaltung mit einem Decoderelement zur Erzeugung eines Ausgangssignals mit drei unterschiedlichen Potentialen.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltung mit einem Decoderelement anzugeben, das in Abhängigkeit von Eingangssignalen ein Ausgangssignal mit drei unterschiedlichen Potentialen erzeugt.

Diese Aufgabe wird mit einer integrierten Schaltung gemäß Patentanspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand abhängiger Ansprüche.

Die erfindungsgemäße integrierte Schaltung weist ein erstes Decoderelement auf, das einen Ausgang und fünf Anschlüsse aufweist. Das erste Decoderelement hat drei Betriebszustände, in denen es an dem Ausgang drei jeweils unterschiedliche Potentiale erzeugt, wobei das zweite Potential zwischen dem ersten und dem dritten Potential liegt. Der erste Anschluß ist über eine Reihenschaltung eines ersten Transistors eines ersten Leitungstyps, eines zweiten Transistors eines zweiten Leitungstyps und eines dritten Transistors des zweiten Leitungstyps mit dem zweiten Anschluß verbunden, wobei ein Schaltungsknoten zwischen dem ersten und dem zweiten Transistor mit dem Ausgang verbunden ist. Ein vierter Transistor des ersten Leitungstyps verbindet den Ausgang mit dem zweiten Potential. Der dritte Anschluß ist mit einem Steueranschluß des ersten Transistors verbunden. Der vierte Anschluß ist mit je einem Steueranschluß des zweiten und des vierten Transistors verbunden und der fünfte Anschluß ist mit einem Steueranschluß des dritten Transistors verbunden.

Die integrierte Schaltung ermöglicht mit ihrem ersten Decoderelement die Erzeugung der drei unterschiedlichen Potentiale in Abhängigkeit von an den fünf Anschlüssen des Decoderelementes anliegenden Signalen.

Nach einer Weiterbildung der Erfindung weist das erste Decoderelement einen fünften Transistor des zweiten Leitungstyps auf, der den Ausgang mit dem vierten Transistor verbindet. Somit ist der Ausgang über eine Reihenschaltung des fünften und des vierten Transistors mit dein zweiten Potential verbunden. Ein Steueranschluß des fünften Transistors ist mit einem festen Potential verbunden, das zwischen dem zweiten und dem dritten Potential liegt. Dies hat den Vorteil, daß der Substratanschluß (Bulk) des vierten Transistors auch bei Anliegen des dritten Potentials am Ausgang des Decoderelementes an das feste Potential angeschlossen werden kann, da der vierte Transistor nicht direkt, sondern über den fünften Transistor mit dem Ausgang verbunden ist. Somit ist die Gate-Substrat-Spannung und die Gate-Drain-Spannung des vierten Transistors in ihrer Höhe begrenzt, wodurch sein Gateoxid nur einer relativ geringen Belastung ausgesetzt ist. Hierdurch ist die Lebensdauer des vierten Tranisistors höher, als wenn der fünfte Transistor nicht vorhanden wäre.

Nach einer Weiterbildung der Erfindung weist die integrierte Schaltung eine Steuerschaltung auf, die mit den fünf Anschlüssen des Decoderelementes verbunden ist und die mehrere Betriebszustände hat, in denen sie an den fünf Anschlüssen Potentiale erzeugt, in deren Abhängigkeit das erste Decoderelement am Ausgang jeweils eines der drei unterschiedlichen Potentiale erzeugt.

Eine Weiterbildung der Erfindung sieht vor, daß die Steuerschaltung eine erste Inverterschaltung aufweist, die zwischen dem dritten und dem vierten Anschluß angeordnet ist. Dabei kann entweder der dritte Anschluß der Eingang und der vierte Anschluß der Ausgang des Inverters sein oder umgekehrt. Somit läßt sich durch die Steuerschaltung das Potential an einem dieser beiden Anschlüsse auf einfache Weise aus dem Potential am anderen Anschluß gewinnen. Es ist auch möglich, daß die Inverterschaltung einen Pegelumsetzer beinhaltet, so daß neben der Invertierung eine Pegelumsetzung erfolgt.

Alternativ oder zusätzlich zur ersten Inverterschaltung weist die Steuerschaltung nach einer Weiterbildung eine zweite Inverterschaltung auf, die zwischen dem ersten und dem fünften Anschluß angeordnet ist. Wiederum kann entweder der erste oder der fünfte Anschluß der Eingang der zweiten Inverterschaltung sein, und der jeweils andere Anschluß der Ausgang. Auch hier kann die zweite Inverterschaltung einen Pegelumsetzer aufweisen.

Weist die integrierte Schaltung ein zweites Decoderelement auf, das wie das erste Decoderelement aufgebaut ist, können die beiden Decoderelemente vorteilhafterweise eine erste Decodergruppe bilden, bei der jeweils die dritten und die vierten Anschlüsse der Decoderelemente miteinander verbunden sind. Dies ermöglicht eine gemeinsame Ansteuerung der Decoderelemente der ersten Decodergruppe über die miteinander verbundenen dritten und vierten Anschlüsse, während die Potentiale am ersten, zweiten und fünften Anschluß der beiden Decoderelemente unabhängig voneinander gesteuert werden.

Eine Weiterbildung sieht eine zweite Decodergruppe der integrierten Schaltung vor, die wie die erste Decodergruppe aufgebaut ist, wobei jeweils die ersten, die zweiten und die fünften Anschlüsse je eines der Decoderelemente der beiden Decodergruppen miteinander verbunden sind. Während also pro Decodergruppe die dritten und vierten Anschlüsse miteinander verbunden sind, sind bei jeweils einem Decoderelement aus jeder Decodergruppe die übrigen Anschlüsse miteinander verbunden, so daß sich insgesamt eine mit verhältnismäßig wenig Aufwand ansteuerbare Anordnung ergibt.

Die Erfindung wird im folgenden anhand der Figuren näher erläutert. Es zeigen:

Figur 1
ein erstes Ausführungsbeispiel eines Decoderelementes der integrierten Schaltung,
Figur 2
ein zweites Ausführungsbeispiel eines Decoderelementes,
Figur 3
eine Steuerschaltung der integrierten Schaltung zur Ansteuerung eines der Decoderelemente aus Figur 1 oder 2,
Figur 4
eine Tabelle, die die Abhängigkeit des Ausgangspotentials beim Decoderelement aus Figur 1 von den Potentialen an seinen fünf Anschlüssen zeigt,
Figur 5
ein Ausführungsbeispiel der integrierten Schaltung, bei dem mehrere Decoderelemente zu zwei Decodergruppen zusammengefaßt sind,
Figur 6
zwei Inverterschaltungen, die Bestandteil der Steuerschaltung aus Figur 3 sind und die zur Erzeugung von in Figur 5 eingezeichneten Signalen dienen,
Figur 7
zeigt ein Ausführungsbeispiel einer Steuerschaltung zur Ansteuerung der in Figur 5 gezeigten Decoderelemente, und
Figur 8
zeigt eine alternative Realisierung zur Figur 6.

Figur 1 zeigt ein Decoderelement DE1; DE2 der integrierten Schaltung. Dieses weist fünf Anschlüsse 1,..,5 zum Anlegen von Steuersignalen und einen Ausgang OUT auf. Der erste Anschluß 1 ist über einen ersten Transistor T1 vom p-Kanal-Typ, einen zweiten Transistor T2 vom n-Kanal-Typ und einen dritten Transistor T3 vom n-Kanal-Typ mit dem zweiten Anschluß 2 verbunden. Die Drains des ersten T1 und zweiten T2 Transistors sind mit dem Ausgang OUT verbunden. Der Ausgang OUT ist außerdem über einen fünften Transistor T5 vom n-Kanal-Typ und einen vierten Transistor T4 vom p-Kanal-Typ mit Masse verbunden. Ein Steueranschluß des fünften Transistors T5 ist mit einem festen Potential V verbunden. Der dritte Anschluß 3 ist mit einem Steueranschluß des ersten Transistors T1, der vierte Anschluß 4 mit einem Steueranschluß des zweiten Transistors T2 und einem Steueranschluß des vierten Transistors T4 und der fünfte Anschluß 5 mit einem Steueranschluß des dritten Transistors T3 verbunden. Ein Substratanschluß des vierten Transistors T4 ist mit dem festen Potential V verbunden.

Figur 3 zeigt eine Steuerschaltung CTR der integrierten Schaltung, die Adreßeingänge ADR aufweist, die zum Anlegen von durch das Decoderelement in Figur 1 zu decodierenden Adressen dienen. Die Steuerschaltung CTR weist außerdem fünf Ausgänge auf, die mit je einem der fünf Anschlüsse 1,..,5 des Decoderelementes aus Figur 1 verbunden sind. Die Steuerschaltung CTR dient zur Erzeugung von vordecodierten Signalen an den fünf Anschlüssen 1,..,5 in Abhängigkeit der an ihren Adreßeingängen ADR anliegenden Adresse. Das Decoderelement aus Figur 1 sorgt anschließend für eine weitere Decodierung dieser vordecodierten Signale und erzeugt an seinem Ausgang OUT eines von drei unterschiedlichen Potentialen. Im vorliegenden Fall dient das Decoderelement in Figur 1 zur Erzeugung von -2V, 0V (Masse) und 4V am Ausgang OUT. Das feste Potential V ist bei diesem Ausführungsbeispiel gleich 3V.

Der genaue Aufbau der Steuerschaltung CTR ist für die Erfindung nicht wesentlich, und daher wird hierauf nicht weiter eingegangen. Wichtig ist nur, daß die Steuerschaltung CTR in der Lage ist, die im folgenden beschriebenen Potentiale an den fünf Anschlüssen 1,..,5 des Decoderelementes zu erzeugen.

Figur 4 zeigt eine Tabelle, die in ihren vier ersten Spalten die von der Steuerschaltung CTR erzeugten Steuerpotentiale an den Anschlüssen 1,..,5 und in der fünften Spalte das Ausgangspotential am Ausgang OUT des Decoderelementes aus Figur 1 beinhaltet. Anhand Figur 4 wird im folgenden die Funktionsweise des Decoderelementes aus Figur 1 erläutert. Zur Erzeugung von 4V am Ausgang OUT des Decoderelementes erzeugt die Steuerschaltung CTR am ersten Anschluß 1 4V, am zweiten Anschluß 2 und dritten Anschluß 3 0V, am vierten Anschluß 4 3V und am fünften Anschluß 5 -2V. Zur Erzeugung von -2V am Ausgang OUT des Decoderelementes erzeugt die Steuerschaltung CTR am ersten Anschluß 1 und am dritten Anschluß 3 0V, am zweiten Anschluß 2 -2V sowie am vierten Anschluß 4 und fünften Anschluß 5 jeweils 3V. Zur Erzeugung von 0V am Ausgang OUT des Decoderelementes erzeugt die Steuerschaltung CTR entweder an den ersten drei Anschlüssen 1, 2, 3 jeweils 0V und am vierten Anschluß 4 sowie am fünften Anschluß 5 jeweils 3V oder die Steuerschaltung CTR erzeugt am ersten Anschluß 1 wahlweise 4V oder 0V, am zweiten Anschluß 2 wahlweise -2V oder 0V, am dritten Anschluß 3 4V, am vierten Anschluß 4 -2V und am fünften Anschluß 5 wahlweise -2V oder 3V.

Mit dem in Figur 1 gezeigten Decoderelement ist es also möglich, die drei unterschiedlichen Potentiale -2V, 0V und 4V am Ausgang OUT zu erzeugen, ohne daß die Gate-Substrat(-Bulk)-Spannungen, die Gate-Source-Spannungen oder die Gate-Drain-Spannungen der Transistoren des Decoderelementes sehr groß werden. Im vorliegenden Fall beträgt die größte derartige Spannung 5V. Durch die in ihrer Höhe begrenzten Gate-Substrat-, Gate-Source- bzw. Gate-Drain-Spannungen der Transistoren T1 bis T5 beim Decoderelement aus Figur 1 wird deren Gate-Oxid nur relativ gering belastet, so daß diese Transistoren auch bei kleiner Dimensionierung eine relativ lange Lebensdauer haben.

Figur 2 zeigt ein anderes Ausführungsbeispiel des Decoderelementes, bei dem gegenüber Figur 1 die Position des zweiten T2 und dritten T3 Transistors vertauscht ist und bei der der vierte Transistor T4 direkt mit dem Ausgang OUT verbunden ist. Der Substratanschluß des vierten Transistors T4 ist mit 4V verbunden. Dieses Decoderelement eignet sich ebenfalls zur Erzeugung dreier unterschiedlicher Ausgangspotentiale. Jedoch muß hier das Potential am vierten Anschluß 4 gleich 4V gewählt werden, um den vierten Transistor T4 bei der Erzeugung von 4V am Ausgang OUT vollständig zu sperren. Liegt dann am zweiten Anschluß 2 -2V an, ergibt sich am zweiten Transistor T2 eine Gate-Source-Spannung und eine Gate-Substrat-Spannung von 6V, die beim Ausführungsbeispiel gemäß Figur 1 nicht auftritt. Somit ergibt sich eine größere Belastung des Gate-Oxids des zweiten Transistors T2.

In Abwandlung des Ausführungsbeispiels in Figur 2 kann auch das dort gezeigte Decoderelement zwischen dem vierten Transistor T4 und dem Ausgang OUT den in Figur 1 gezeigten fünften Transistor T5 aufweisen. Dann wird das zuvor beschriebene Problem am vierten Transistor T4 vermieden.

Figur 5 zeigt ein Ausführungsbeispiel der erfindungsgemäßen integrierten Schaltung, das acht Decoderelemente DEi gemäß Figur 1 enthält. Die ersten vier Decoderelemente DE1,..,DE4 bilden eine erste Decodergruppe DG1 und die letzten vier Decoderelemente DE5,..,DE8 bilden eine zweite Decodergruppe DG2 der integrierten Schaltung. Die Decoderelemente jeder Decodergruppe DG1, DG2 sind jeweils an ihren dritten Anschlüssen 3 und vierten Anschlüssen 4 miteinander verbunden. Die Steuerschaltung CTR, die zur Erzeugung der Potentiale an den fünf Anschlüssen dient, weist also für die dritten und vierten Anschlüsse der Decoderelemente jeder Decodergruppe DGi nur jeweils einen Ausgang auf (auf die Steuerschaltung CTR dieses Ausführungsbeispiels wird weiter unten bezüglich Figur 7 noch eingegangen). Dagegen weist die Steuerschaltung CTR jeweils getrennte Ausgänge auf zur Ansteuerung der ersten Anschlüsse 1, zweiten Anschlüsse 2 und fünften Anschlüsse 5 jedes Decoderelements DEi innerhalb einer der Decodergruppen DGi. Aus jeder Decodergruppe DGi sind der erste Anschluß 1, der zweite Anschluß 2 und der fünfte Anschluß 5 je eines der Decoderelemente DEi mit den entsprechenden Anschlüssen eines Decoderelementes aus der anderen Decodergruppe verbunden.

Insgesamt erzeugt die Steuerschaltung CTR die in Figur 5 eingezeichneten Steuersignale RDi, /RDi, DRVi, RSTi und NEGi. In Figur 5 ist für einen Betriebszustand der Steuerschaltung CTR das Potential dieser Steuersignale eingezeichnet. Außerdem ist das sich daraus ergebende Ausgangspotential an den Ausgängen OUTi der Decoderelemente DEi entsprechend der Tabelle in Figur 4 eingezeichnet. Es ist erkennbar, daß mit der in Figur 5 dargestellten Schaltung in Abhängigkeit der von der Steuerschaltung CTR erzeugten Potentiale auf einfache Weise an einem ersten Ausgang OUT1 4V, an einem zweiten Ausgang OUT2 -2V und an allen übrigen Ausgängen OUT3 bis OUT8 0V erzeugt werden kann.

Figur 7 zeigt die Steuerschaltung CTR, mit der die in Figur 5 eingezeichneten Steuersignale erzeugt werden. Ebenso wie bei der Steuerschaltung aus Figur 3 erfolgt bei dieser die Generierung der Steuersignale an ihren Ausgängen durch Prädecodierung von an ihren Adreßeingängen ADR anliegenden Adressen.

Figur 6 zeigt eine erste Inverterschaltung I1 und eine zweite Inverterschaltung I2, die Bestandteil der in Figur 7 gezeigten Steuerschaltung CTR sind. Die erste Inverterschaltung I1 dient zur Erzeugung des Steuersignals /RD0 am dritten Anschluß 3 aus dem Steuersignal RD0 am vierten Anschluß 4 der Decoderelemente DE1 bis DE4 der ersten Decodergruppe DG1. Die erste Inverterschaltung I1 weist einen nicht genauer dargestellten Pegelumsetzer auf, der ihr Ausgangssignal /RD0 mit einem niedrigen Pegel von 0V und einem hohen Pegel von 4V erzeugt, während ihr Eingangssignal RD0 gemäß der Tabelle in Figur 4 am vierten Anschluß 4 einen niedrigen Pegel von -2V und einen hohen Pegel von 3V aufweist. Die zweite Inverterschaltung I2 dient zur Erzeugung des Steuersignals RST0 aus dem Steuersignal DRV0. Auch die zweite Inverterschaltung I2 weist einen Pegelumsetzer auf, der sein Ausgangssignal RST0 mit einem niedrigen Pegel von -2V und mit einem hohen Pegel von 3V erzeugt, obwohl sein Eingangssignal DRV0 am ersten Anschluß 1 gemäß der Tabelle in Figur 4 einen niedrigen Pegel von 0V und einen hohen Pegel von 4V aufweist.

Die Steuerschaltung CTR in Figur 7 weist pro Decodergruppe DGi eine erste Inverterschaltung I1 der in Figur 6 gezeigten Art und vier zweite Inverterschaltungen I2 der in Figur 6 gezeigten Art zur Erzeugung der zwei Signale /RDi aus den zwei Eingangssignalen RDi beziehungsweise der vier Ausgangssignale RSTi aus den vier Eingangssignalen DRVi auf.

Bei anderen Ausführungsbeispielen ist es auch möglich, daß gegenüber Figur 6 die Eingangs- und Ausgangssignale der Inverterschaltungen I1, I2 miteinander vertauscht sind, wobei der Pegelumsetzer jeweils angepaßt werden muß, so daß weiterhin die der Figur 4 entnebmbaren Pegel der Steuersignale an den Anschlüssen 1 bis 5 erzeugt werden können. Die Pegelumsetzung innerhalb der beiden Inverterschaltungen I1, I2 aus Figur 6 dient der Erzeugung der in der Figur 4 dargestellten Potentiale an den Anschlüssen 1 bis 5. Die Einhaltung dieser Potentiale gewährleistet, daß das Gate-Oxid der Transistoren T1 bis T5 nicht zu stark belastet wird, da somit ihre Gate-Source-Spannungen beziehungsweise Gate-Drain-Spannungen in der Höhe begrenzt werden.

Figur 8 zeigt eine zu Figur 6 alternative Variante für die Erzeugung der Steuersignale DRV0, RST0, die Bestandteil der Steuerschaltung CTR ist. Einem NAND-Gatter N wird ein Teil der Adreßbits ADR zugeführt. Es erzeugt in deren Abhängigkeit ein Zwischensignal X mit den Pegeln 0V und 3V. Das Zwischensignal X wird zwei Pegelwandlern LS zugeführt. Der eine Pegelwandler erzeugt aus dem Zwischensignal X das Steuersignal DRV0 mit Pegeln von 0V bzw. 4V und der andere Pegelwandler erzeugt das Steuersignal RST0 mit Pegeln von -2V bzw. 3V. Zur Erzeugung der Steuersignale RD0 und /RD0 kann eine gleichartige Schaltung vorgesehen sein.


Anspruch[de]
  1. Integrierte Schaltung mit einem ersten Decoderelement

    (DE1), das drei Betriebszustände hat, in denen es an einem Ausgang (OUT) drei jeweils unterschiedliche Potentiale (-2V, 0V, 4V) erzeugt, wobei das zweite Potential (0V) zwischen dem ersten (-2V) und dem dritten (4V) Potential liegt, mit folgenden Merkmalen:
    • ein erster Anschluß (1) des ersten Decoderelementes (DE1) ist über eine Reihenschaltung eines ersten Transistors (T1) eines ersten Leitungstyps, eines zweiten Transistors (T2) eines zweiten Leitungstyps und eines dritten Transistors (T3) des zweiten Leitungstyps mit einem zweiten Anschluß (2) verbunden, wobei ein Schaltungsknoten zwischen dem ersten (T1) und dem zweiten (T2) Transistor mit dem Ausgang (OUT) des ersten Decoderelementes (DE1) verbunden ist,
    • ein vierter Transistor (T4) des ersten Leitungstyps verbindet den Ausgang (OUT) mit dem zweiten Potential (0V),
    • ein dritter Anschluß (3) des ersten Decoderelementes (DE1) ist mit einem Steueranschluß des ersten Transistors (T1) verbunden,
    • ein vierter Anschluß (4) des ersten Decoderelementes (DE1) ist mit je einem Steueranschluß des zweiten (T2) und des vierten (T4) Transistors verbunden,
    • und ein fünfter Anschluß (5) des ersten Decoderelementes (DE1) ist mit einem Steueranschluß des dritten Transistors (T3) verbunden.
  2. Integrierte Schaltung nach Anspruch 1,

    deren erstes Decoderelement (DE1) einen fünften Transistor (T5) des zweiten Leitungstyps aufweist, der den Ausgang (OUT) mit dem vierten Transistor (T4) verbindet und dessen Steueranschluß mit einem festen Potential (V) verbunden ist, das zwischen dem zweiten (0V) und dem dritten (4V) Potential liegt.
  3. Integrierte Schaltung nach Anspruch 1,

    mit einer Steuerschaltung (CTR), die mit den fünf Anschlüssen (1, 2, 3, 4, 5) des ersten Decoderelementes (DE1) verbunden ist und die mehrere Betriebszustände hat, in denen sie an den fünf Anschlüssen Potentiale erzeugt, in deren Abhängigkeit das erste Decoderelement am Ausgang (OUT) jeweils eines der drei unterschiedlichen Potentiale (-2V, 0V, 4V) erzeugt.
  4. Integrierte Schaltung nach Anspruch 3,

    deren Steuerschaltung (CTR) einen ersten Betriebszustand hat, in dem sie zur Erzeugung des ersten Potentials (-2V) durch das erste Decoderelement (DE1) am ersten (1) und am dritten (3) Anschluß das zweite Potential (0V), am zweiten Anschluß (2) das erste Potential (-2V) sowie am vierten (4) und fünften (5) Anschluß ein viertes Potential (3V), das zwischen dem zweiten (0V) und dem dritten (4V) Potential liegt, erzeugt.
  5. Integrierte Schaltung nach Anspruch 3,

    deren Steuerschaltung (CTR) einen zweiten Betriebszustand hat, in dem sie zur Erzeugung des zweiten Potentials (0V) durch das erste Decoderelement (DE1) am ersten (1), am zweiten (2) und am dritten (3) Anschluß das zweite Potential (0V) sowie am vierten (4) und fünften (5) Anschluß ein viertes Potential (3V), das zwischen dem zweiten (0V) und dem dritten (4V) Potential liegt, erzeugt.
  6. Integrierte Schaltung nach Anspruch 3,

    deren Steuerschaltung (CTR) einen dritten Betriebszustand hat, in dem sie zur Erzeugung des zweiten Potentials (0V) durch das erste Decoderelement (DE1) am ersten Anschluß (1) das zweite (0V) oder das dritte (4V) Potential, am zweiten Anschluß (2) das erste (-2V) oder das zweite (0V) Potential, am dritten Anschluß (3) das dritte Potential (4V), am vierten Anschluß (4) das erste Potential (-2V) und am fünften Anschluß (5) das erste Potential (-2V) oder ein viertes (3V) Potential, das zwischen dem zweiten (0V) und dem dritten (4V) Potential liegt, erzeugt.
  7. Integrierte Schaltung nach Anspruch 3,

    deren Steuerschaltung (CTR) einen vierten Betriebszustand hat, in dem sie zur Erzeugung des dritten Potentials (4V) durch das erste Decoderelement (DE1) am ersten Anschluß (1) das dritte Potential (4V), am zweiten (2) und am dritten (3) Anschluß das zweite Potential (0V), am vierten Anschluß (4) ein viertes Potential (3V), das zwischen dem zweiten (0V) und dem dritten (4V) Potential liegt, sowie am fünften Anschluß (5) das erste Potential (-2V) erzeugt.
  8. Integrierte Schaltung nach Anspruch 3,

    deren Steuerschaltung (CTR) eine erste Inverterschaltung (I1) aufweist, die zwischen dem dritten (3) und dem vierten (4) Anschluß angeordnet ist.
  9. Integrierte Schaltung nach Anspruch 3,

    deren Steuerschaltung (CTR) eine zweite Inverterschaltung (I2) aufweist, die zwischen dem ersten (1) und dem fünften (5) Anschluß angeordnet ist.
  10. Integrierte Schaltung nach Anspruch 1,

    mit einem zweiten Decoderelement (DE2), das wie das erste Decoderelement (DE1) aufgebaut ist, wobei die beiden Decoderelemente (DE1, DE2) eine erste Decodergruppe (DG1) bilden, bei der jeweils die dritten (3) und die vierten (4) Anschlüsse der Decoderelemente (DE1, DE2) miteinander verbunden sind.
  11. Integrierte Schaltung nach Anspruch 10,
    • die eine zweite Decodergruppe (DG2) aufweist, die wie die erste Decodergruppe (DG1) aufgebaut ist,
    • und bei der jeweils die ersten (1), die zweiten (2) und die fünften (5) Anschlüsse je eines der Decoderelemente (DE1, DE2) der beiden Decodergruppen (DG1, DG2) miteinander verbunden sind.






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