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Dokumentenidentifikation DE102004016323A1 28.10.2004
Titel Redundanzsteuerschaltung zum sicheren Programmieren von Programmelementen und Halbleiterspeicher zur Verwendung derselben
Anmelder Elpida Memory, Inc., Tokio/Tokyo, JP
Erfinder Fujima, Shiro, Tokyo, JP
Vertreter Wenzel, H., Dipl.-Ing., Pat.-Anw., 22143 Hamburg
DE-Anmeldedatum 30.03.2004
DE-Aktenzeichen 102004016323
Offenlegungstag 28.10.2004
Veröffentlichungstag im Patentblatt 28.10.2004
IPC-Hauptklasse G11C 29/00
IPC-Nebenklasse G11C 17/16   
Zusammenfassung Eine Redundanzsteuerschaltung umfaßt eine Mehrzahl Programmelemente (100) und einen Spannungssteuerabschnitt (101, 105, 106, 107). In der Mehrzahl Programmelemente (100) wird eine defekte Adresse (XAD), die die Position eines Schadens anzeigt, durch einen dielektrischen Durchschlag aufgrund des Anlegens einer Spannung (SVT) programmiert. Der Spannungssteuerabschnitt (101, 105, 106, 107) legt die Spannung (SVT) an einen Teil einer Mehrzahl gezielter Programmelemente (100) gleichzeitig an. Die Mehrzahl gezielter Programmelemente (100) ist ein Teil der Mehrzahl Programmelemente (100), die dielektrisch entsprechend der defekten Adresse (XAD) durchschlagen werden sollen.

Beschreibung[de]
1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Redundanzsteuerschaltung und einen dieselbe verwendenden Haltleiterspeicher.

2. Beschreibung des einschlägigen Standes der Technik

In einem Halbleiterspeicher mit herkömmlicher Redundanzspeicherschaltung wird das Einstellen bzw. Setzen einer stör- oder fehlerhaften Adresse zum Substituieren einer Redundanzspeicherzelle für eine fehler- oder schadhafte bzw. Stör-Primärzelle typischerweise durch Auslösen einer Sicherung ausgeführt, um die Redundanz zu programmieren, um die Adresse der schadhaften Primärzelle anzusprechen. In diesem Fall wird die Sicherung durch Ausführen eines physikalischen dielektrischen Durchbruchs (im folgenden auch: Durchschlags) mittels eines externen Lasers in einem Waferschritt ausgelöst.

Wie vorstehend erwähnt, muß ein Verfahren, das einen Laser verwendet und die Sicherung zum Durchbrechen bringt, diesen Zusammenbruch der Sicherung herbeiführen, bevor das Speicherchip in einem Paket versiegelt wird. Aus diesem Grund können Schäden, die nach dem Verschließen/Siegeln des zusammengesetzten Pakets oder Programmoduls induziert werden, nicht beseitigt werden. Dies führt dazu, daß man keine ausreichende Verbesserung der Erträge erzielen kann.

Es ist ein Verfahren bekannt, das die Schäden nach dem Zusammenbau beseitigen kann. Dieses Verfahren verwendet eine Metallsicherung, eine Polysiliziumsicherung und eine Anti-Fuse (Anti-Sicherung), die durch Anwendung einer hohen Spannung programmiert werden können. Was das Anti-Fuse-Programmierverfahren anbelangt, wird zwischen einer oberen Elektrode und einer unteren Elektrode der Anti-Fuse eine hohe Spannung angelegt. Sodann wird der Isolierfilm zwischen diesen Elektroden dielektrisch durchbrochen, so daß beide Elektroden kurzgeschlossen (elektrisch leitend gemacht) werden.

Dieses erleichternde Verfahren ermöglicht, daß die schadhafte Adresse auf die Anti-Fuse geschrieben wird, selbst wenn das Chip in den Programmodul eingesiegelt ist. Damit können Schäden, die nach dem Einsiegeln des Chips in dem Programmodul induziert werden, aufgehoben werden, wodurch sich der Ertrag bzw. Produktionserfolg steigern und verbessern lassen.

Wenn die defekte Adresse eingestellt oder gesetzt ist, kann für die Hochspannung, die zum dielektrischen Zusammenbruch der Anti-Fuse verwendet wird, von außerhalb der Einrichtung gesorgt werden. Jedoch besteht eine Grenze darin, daß ein Anschluß zum Zuführen einer hohen Spannung an der Einrichtung angebracht werden muß und daß die Defekte nach dem Zusammenbau eines Moduls nicht mehr beseitigt werden können.

Deshalb gibt es ein Verfahren, eine hohe Spannung zu nutzen, die durch eine Schaltung zum Erzeugen hoher Spannungen innerhalb der Einrichtung erzeugt wird. Da jedoch die Hochspannungserzeugungsschaltung innerhalb der Einrichtung installiert ist, ist die Konfiguration von Energiequelle und Schaltung begrenzt, und es bestehen auch Grenzen bezüglich des Zurverfügungstellens von Leistung.

Herkömmlicherweise wird, wenn eine Mehrzahl Anti-Fuse-Elemente dielektrisch entsprechend den Daten der defekten Adresse zum Zusammenbruch/Durchschlagen gebracht werden, die durch die Hochspannungserzeugungsschaltung erzeugte Hochspannung gleichzeitig an eine Mehrzahl Anti-Fuse-Elemente angelegt. In diesem Fall befindet sich, wenn ein Anti-Fuse-Element dielektrisch frühzeitig zum Durchschlag gebracht wird, dieses durchbrochene Anti-Fuse-Element in elektrisch leitfähigem Zustand. Dies führt zu einem Abfall des Spannungsniveaus, das an die anderen Anti-Fuse-Elemente angelegt ist, die noch nicht elektrisch durchgeschlagen sind. Ursprünglich kann die sehr hohe Spannung wegen der Grenze der Stromzuführleistung der Hochspannungserzeugungsschaltung nicht weiter an das durchgeschlagene Anti-Fuse-Element angelegt werden. Daher können die anderen Anti-Fuse-Elemente nicht dielektrisch durchschlagen werden, wenn das Niveau der Spannung durch den Umstand, daß das eine Anti-Fuse-Element frühzeitig dieletrisch durchgeschlagen ist, verringert wird.

In Verbindung mit obiger Beschreibung offenbart die offengelegte japanische Patentanmeldung JP-A-2000-511326A ein Verfahren zum Programmieren eines Anti-Fuse-Elements. Das Verfahren zum Programmieren des Anti-Fuse-Elements umfaßt: Anlegen einer positiven Spannung an einen ersten Anschluß des Anti-Fuse-Elements und Bereitstellen einer negativen Spannung an einem zweiten Anschluß, so daß die zwischen erstem und zweitem Anschluß anliegende Spannung größer als entweder die positive oder die negative Spannung ist. Wenigstens eine von beiden Spannungen kann durch ein Verfahren erzeugt werden, das umfaßt: Anlegen einer ersten Spannung an eine erste Platte eines Kondensators und einer zweiten Spannung an eine zweite Platte des Kondensators, dann Ändern der ersten Spannung in eine dritte Spannung der ersten Platte des Kondensators und Verbinden der zweiten Platte des Kondensators mit dem Anti-Fuse-Element.

Auch offenbart in Verbindung mit der obigen Beschreibung die offengelegte japanische Patentanmeldung JP-A 2000-90689A eine Programmierschaltung eines Anti-Fuse-Elements. Die Programmierschaltung ist dadurch gekennzeichnet, daß sie umfaßt: Einen Betätigungsschalterabschnitt, der mit der halben Versorgungsspannung vorlädt; ein Anti-Fuse-Element, das mit dem Betätigungsschalter verbunden ist und dielektrisch durchbrochen wird, wenn ein Überstrom fließt; einen Abtastsignaleingangsabschnitt, der ein Abtastsignal zum Prüfen des Zustandes, daß das Anti-Fuse-Element programmiert ist, empfängt; einen Durchschlagsspannungszuführabschnitt, der die Versorgungsspannung für das dielektrische Durchschlagen des Anti-Fuse-Elementes bereitstellt; einen Ausgangsabschnitt, der einen Programmierzustand des Anti-Fuse-Elements in Reaktion auf ein Signal des Abtastsignaleingangsabschnitts ausgibt; einen Stromdurchschlagsabschnitt, der sich intermittierend bzw. unstetig in einem Strompfad befindet, durch den ein Strom für das Anti-Fuse-Element von dem Durchschlagspannungsbereitstellungsabschnitt in Reaktion auf ein Steuersignal von dem Ausgangsabschnitt bereitgestellt wird; und einen Verriegelungsabschnitt, der die stabilisierte halbe Versorgungsspannung an den Anti-Fuse-Anschluß in Reaktion auf ein Steuersignal des Ausgangsabschnitts anlegt.

Zusammenfassung der Erfindung

Daher ist es ein Ziel der vorliegenden Erfindung, eine Redundanzsteuerschaltung bereitzustellen, die ein Programmelement sicher programmieren kann, sowie einen Halbleiterspeicher, der diese verwendet.

Ein weiteres Ziel der vorliegenden Erfindung ist es, für eine Redundanzsteuerschaltung zu sorgen, die ein Programmelement sicher programmieren kann, selbst wenn die Leistung einer Hochspannungserzeugungsschaltung begrenzt ist, sowie einen Halbleiterspeicher, der diese benutzt.

Noch ein weiteres Ziel der vorliegenden Erfindung ist es, eine Redundanzsteuerschaltung bereitzustellen, die die Zuverlässigkeit und die Produktionsausbeute verbessern kann, sowie einen Halbleiterspeicher zur Benutzung derselben.

Diese und weitere Ziele, Merkmale und Vorteile der vorliegenden Erfindung können leicht festgestellt werden, indem man sich auf die folgende Beschreibung und Zeichnung bezieht.

Um einen Aspekt der vorliegenden Erfindung zu erreichen, sieht die vorliegende Erfindung eine Redundanzsteuerschaltung vor, die umfaßt: Eine Mehrzahl Programmelemente und einen Spannungssteuerabschnitt. In der Mehrzahl der Programmelemente wird eine schadhafte/defekte Adresse, die die Stelle eines Schadens anzeigt, durch einen dielektrischen Durchschlag aufgrund des Anlegens einer Spannung programmiert. Der Spannungssteuerabschnitt legt die Spannung an einen Teil einer Mehrzahl gezielter Programmelemente gleichzeitig an. Die Mehrzahl zielbildender bzw. gezielter Programmelemente ist ein Teil der Mehrzahl der Programmelemente, die dielektrisch entsprechend der Schadensadresse durchschlagen werden sollen.

In der Redundanzsteuerschaltung der vorliegenden Erfindung beträgt die Zahl des Teils der Mehrzahl Zielprogrammelemente, deren Anzahl geringer als die Zahl der Mehrzahl Programmelemente ist, eins (1). Der Spannungssteuerabschnitt legt die Spannung einzeln an jedes der Mehrzahl Zielprogrammelemente an.

In der Redundanzsteuerschaltung der vorliegenden Erfindung legt der Spannungssteuerabschnitt die Spannung an die Vielzahl Zielprogrammelemente nach der Zeitgabe eines Triggersignals an.

Bei der Redundanzsteuerschaltung der vorliegenden Erfindung legt der Spannungssteuerabschnitt die Spannung gemeinsam an die Mehrzahl Zielprogrammelemente an. Die Spannung ist eine solche, die innerhalb einer Einrichtung umfassend die Redundanzsteuerschaltung erzeugt wird.

In der Redundanzsteuerschaltung der vorliegenden Erfindung umfaßt der Spannungssteuerabschnitt einen Zeitgabeeinstellabschnitt und eine Mehrzahl Elementdurchbruch(durchschlag)-abschnitte. Der Zeitgabeeinstellabschnitt gibt ein Zeitgabesignal aus, das eine Zeitgabe zum Ausführen eines dielektrischen Durchschlages jedes der Mehrzahl der Programmelemente basierend auf einem Triggersignal anzeigt. Jeder der Mehrzahl Elementdurchschlagabschnitte ist entsprechend eines jeden der Mehrzahl Programmelemente installiert und legt die Spannung entsprechend einer der Mehrzahl der Programmelemente, basierend auf dem Zeitgabesignal und der Schadensadresse, an.

In der Redundanzsteuerschaltung der vorliegenden Erfindung umfaßt jeder der Mehrzahl Elementdurchschlagabschnitte einen Sicherungsdurchschlag-Einstellabschnitt und einen Spannungsanlageabschnitt. Der Sicherungsdurchschlag-Einstellabschnitt legt ein spezifizierendes Signal zur Zeitgabe des Zeitgabesignals basierend auf der schadhaften Adresse an, wobei die spezifizierende Signaladresse andeutet, ob das entsprechende Programmelement aus der Mehrzahl derselben dielektrisch durchgeschlagen werden soll oder nicht. Der Spannungsanlageabschnitt legt die Spannung an das entsprechende Programmelement aus der Mehrzahl derselben in Reaktion auf das spezifizierende Signal an, wenn das spezifizierende Signal andeutet, daß das entsprechende der Mehrzahl Programmelemente dielektrisch durchschlagen werden soll.

In der Redundanzsteuerschaltung der vorliegenden Erfindung ist eine erste Zeitgabe verschieden von einer zweiten Zeitgabe. Die erste Zeitgabe/Taktung ist eine solche, wenn zuerst der Sicherungsdurchschlag-Einstellabschnitt für ein erstes der Mehrzahl Programmelemente ein erstes der spezifizierenden Signale ausgibt. Die zweite Zeitgabe ist eine Zeitgabe/Taktung, wenn ein zweiter der Sicherungsdurchschlag-Einstellabschnitte für ein zweites der Mehrzahl Programmelemente ein zweites spezifizierendes Signal ausgibt.

Die Redundanzsteuerschaltung der vorliegenden Erfindung umfaßt weiterhin einen Vergleichsabschnitt, der die Spannung mit einer Standardspannung vergleicht und ein Vergleichsergebnissignal ausgibt. Der Zeitgabeeinstellabschnitt erzeugt eine zweite Zeitgabe/Taktung, basierend auf dem Triggersignal, und das Vergleichergebnissignal, das anzeigt, daß die Spannung die Standardspannung übersteigt, und zwar nachdem der Spannungsanlageabschnitt die Spannung in Reaktion auf das erste spezifizierte Signal, das bei der ersten Zeitgabe zugeführt wird, zur Verfügung stellt.

In der Redundanzsteuerschaltung der vorliegenden Erfindung umfaßt der Zeitgabeeinstellabschnitt einen ersten Zähler, einen zweiten Zähler und einen dritten Zähler. Der erste Zähler beginnt das Zählen einer ersten Impulszahl des Triggersignals, wenn die erste Impulszahl M ist, und gibt ein erstes Steuersignal aus, wenn die gezählte erste Impulszahl N ist. Der zweite Zähler beginnt das Zählen einer zweiten Impulszahl des Triggersignals, wenn die zweite Impulszahl (M + N) ist, und gibt ein zweites Steuersignal aus, wenn die zweite gezählte Impulszahl N ist. Der dritte Zähler beginnt das Zählen einer dritten Impulszahl des Triggersignals, wenn die dritte Impulszahl (M + 2 × N), und gibt ein drittes Steuersignal aus, wenn die dritte Impulszahl N gezählt ist. Der erste Zähler umfaßt einen ersten Logikabschnitt, der ein erstes Zeitgabesignal ausgibt, das kennzeichnend für eine Zeitgabe ist, wenn das erste spezifizierende Signal ausgegeben wird, basierend auf einem Inversionssignal des zweiten Steuersignals und des ersten Steuersignals. Der zweite Zähler umfaßt einen zweiten Logikabschnitt, der ein zweites Zeitgabesignal ausgibt, das kennzeichnend für eine Zeitgabe ist, wenn das zweite spezifizierende Signal ausgegeben wird, basierend auf einem Inversionssignal des dritten Steuersignals und des zweiten Steuersignals.

In der Redundanzsteuerschaltung der vorliegenden Erfindung ist das Programmelement ein Anti-Fuse.

Um einen weiteren Aspekt der vorliegenden Erfindung zu erreichen, stellt die vorliegende Erfindung einen Halbleiterspeicher bereit, der eine Redundanzsteuerschaltung, eine aus einer Redundanzwortleitung und einer Redundanzbitleitung und eine Mehrzahl Redundanzspeicherzellen umfaßt. Die Redundanzsteuerschaltung umfaßt eine Mehrzahl Programmelemente und einen Spannungssteuerabschnitt. In der Mehrzahl Programmelemente wird eine schadhafte Adresse, die die Position eines Schadens andeutet, durch einen dielektrischen Durchschlag aufgrund des Anlegens einer Spannung programmiert. Der Spannungssteuerabschnitt legt die Spannung an einen Teil einer Mehrzahl gezielter Programmelemente gleichzeitig an. Die Mehrzahl gezielter Programmelemente ist ein Teil der Mehrzahl Programmelemente, die dielektrisch entsprechend der schadhaften Adresse durchschlagen werden sollen. Eine der Redundanzwortleitung und Redundanzbitleitung wird aus einer schadhaften Wortleitung bzw. einer schadhaften Bitleitung entsprechend der Schadensadresse ersetzt. Die Mehrzahl Redundanzspeicherzellen ist mit einer der Redundanzwortleitung oder der Redundanzbitleitung verbunden.

In dem Halbleiterspeicher der vorliegenden Erfindung beträgt die Zahl des Teils der Mehrzahl gezielter Programmelemente, deren Anzahl kleiner als die Zahl der Mehrzahl Programmelemente ist, eins (1). Der Spannungssteuerabschnitt legt die Spannung an jedes der Mehrzahl gezielter Programmelemente einzeln an.

In dem Halbleiterspeicher der vorliegenden Erfindung legt der Spannungssteuerabschnitt die Spannung an die Mehrzahl gezielter Programmelemente im Takt/in der Zeitgabe eines Triggersignals an.

In dem Halbleiterspeicher der vorliegenden Erfindung legt der Spannungssteuerabschnitt gemeinsam die Spannung an die Mehrzahl gezielter Programmelemente an. Die Spannung ist eine Spannung, die innerhalb einer Einrichtung umfassend die Redundanzsteuerschaltung erzeugt wird.

In dem Haltleiterspeicher der vorliegenden Erfindung umfaßt der Spannungssteuerabschnitt einen Zeitgabeeinstellabschnitt und eine Mehrzahl Element-Durchschlagsabschnitte. Der Zeitgabeeinstellabschnitt gibt ein Zeitgabesignal aus, das einen Takt zum Ausführen eines dielektrischen Durchbruchs jedes der Mehrzahl Programmelemente basierend auf einem Triggersignal andeutet. Jeder der Mehrzahl Elementdurchschlagsabschnitte ist entsprechend in jeden der Mehrzahl Programmelemente installiert und legt die Spannung entsprechend einem der Mehrzahl Programmelemente, basierend auf dem Zeitgabesignal und der Schadendsadresse, an.

In dem Halbleiterspeicher der vorliegenden Erfindung umfaßt jeder der Mehrzahl Elementdurchschlagsabschnitte einen Sicherungsdurchschlagseinstellabschnitt und einen Spannungsanlageabschnitt. Der Sicherungsdurchschlagseinstellabschnitt legt ein spezifizierendes Signal zu einer Zeitgabe des Zeitgabesignals basierend auf der schadhaften Adresse an. Das spezifizierende Signal zeigt an, ob das entsprechende aus der Mehrzahl Programmelemente dielektrisch durchschlagen werden soll oder nicht. Der Spannungsanlageabschnitt legt die Spannung an das entsprechende aus der Mehrzahl Programmelemente in Reaktion auf das spezifizierende Signal an, wenn das spezifizierende Signal anzeigt, daß das entsprechende der Mehrzahl Programmelemente dielektrisch durchschlagen werden soll.

In dem Halbleiterspeicher der vorliegenden Erfindung ist eine erste Zeitgabe verschieden von einer zweiten Zeitgabe. Die erste Zeitgabe ist eine solche, bei der der erste Sicherungsdurchschlagseinstellabschnitt für ein erstes der Mehrzahl Programmelemente ein erstes spezifizierendes Signal ausgibt. Die zweite Zeitgabe ist eine solche, wenn der zweite Sicherungsdurchschlagseinstellabschnitt für ein zweites der Mehrzahl Programmelemente ein zweites spezifiziertes Signal ausgibt.

Der Halbleiterspeicher der vorliegenden Erfindung umfaßt weiterhin einen Vergleichsabschnitt, der die Spannung mit einer Standardspannung vergleicht und ein Vergleichsergebnissignal ausgibt. Der Zeitgabeeinstellabschnitt erzeugt die zweite Eingabe, basierend auf dem Triggersignal, und das Vergleichsergebnissignal, das andeutet, daß die Spannung die Standardspannung übertrifft, nachdem der Spannungsanlageabschnitt die Spannung in Reaktion auf das erste spezifizierende Signal, das bei der ersten Zeitgabe zugeführt wird, zuführt.

In dem Halbleiterspeicher der vorliegenden Erfindung umfaßt der Zeitgabeeinstellabschnitt einen ersten Zähler, einen zweiten Zähler und einen dritten Zähler. Der erste Zähler beginnt das Zählen für eine erste Impulszahl des Triggersignals, wenn die erste Impulszahl M ist, und gibt ein erstes Steuersignal aus, wenn die erste gezählte Impulszahl N beträgt. Der zweite Zähler beginnt das Zählen einer zweiten Impulszahl des Triggersignals, wenn die zweite Impulszahl (M + N) beträgt, und gibt das zweite Steuersignal aus, wenn die gezählte zweite Impulszahl N beträgt. Der dritte Zähler beginnt das Zählen einer dritten Impulszahl des Triggersignals, wenn die dritte Impulszahl (M + 2 × N) beträgt, und gibt ein drittes Steuersignal aus, wenn die dritte Impulszahl N gezählt ist. Der erste Zähler umfaßt einen ersten Logikabschnitt, der ein erstes Zeitgabesignal ausgibt, das typisch für eine Zeitgabe ist, wenn das erste spezifizierende Signal ausgegeben wird, basierend auf einem Inversionssignal des zweiten Steuersignals und des ersten Steuersignals. Der zweite Zähler umfaßt einen zweiten logischen Abschnitt, der ein zweites Zeitgabesignal ausgibt, das typisch für eine Zeitgabe ist, wenn das zweite spezifizierende Signal ausgegeben wird, basierend auf einem Inversionssignal des dritten Steuersignals und des zweiten Steuersignals.

Bei dem Halbleiterspeicher der vorliegenden Erfindung ist das Programmelement ein Anti-Fuse.

Bei dem Halbleiterspeicher der vorliegenden Erfindung ist der Halbleiterspeicher ein DRAM. Das Programmelement weist die gleiche Struktur wie ein Kondensator einer Speicherzelle des DRAM auf.

Alle Anti-Fuses die dielektrisch durchschlagen werden sollen, werden nicht zur gleichen Zeit dielektrisch durchschlagen. In diesem Falle umfassen die Anti-Fuses solche, die zum Anzeigen der Benutzung der Redundanzschaltung, und solche, die zur Anzeige von Bits mit defekter Adresse verwendet werden. Die Anzahl der Anti-Fuses (zum Beispiel eins (1)), die (zur gleichen Zeit) dielektrisch durchschlagen werden, ist geringer als die aller Anti-Fuses, die dielektrisch durchschlagen werden sollen. Wenn die Spannung jeweils einzeln an eine Anti-Fuse angelegt wird, wird die Spannung nicht gleichzeitig an die Mehrzahl der Anti-Fuses angelegt. Damit wird nie eine Stromleckquelle induziert, und die gewünschte hohe Spannung kann mit Sicherheit an die gezielte Anti-Fuse angelegt werden. Die Möglichkeit des Einführens der Stromleckquelle wird niedrig, wenn man dies mit dem Fall vergleicht, daß die Zahl der Anti-Fuses, an die die Hochspannung gleichzeitig angelegt wird, gleich der aller Anti-Fuses, die dielektrisch durchschlagen werden sollen, ist.

Wenn die hohe Spannung zum Durchführen des dielektrischen Durchschlagens an der Anti-Fuse in der Halbleitereinrichtung erzeugt wird, wird die hohe Spannung sequentiell an die Anti-Fuse angelegt, deren Zahl geringer als die der dielektrisch durchzuschlagenden entsprechend der defekten Adresse ist, so daß die hohe Spannung sicher an die Anti-Fuse angelegt werden kann, und zwar selbst unter beschränkter Stromzuführbarkeit.

Zum Steuern der früheren Stufe der Spannungsanlageschaltung in dem Teil, an dem die hohe Spannung angelegt wird, wird eine Verstellvorrichtung (ein Shifter) vorgesehen. Sodann wird die SVT (die Hochspannung zum Ausführen des dielektrischen Durchschlagens der Anti-Fuse) sequentiell an die einzelnen Anti-Fuses angelegt, und zwar entweder eine Anti-Fuse zur Zeit oder mehr als eine Anti-Fuse zur Zeit sowie synchron mit dem externen Triggersignal CLK. Hierbei ist die Zahl der mehr als einen Anti-Fuse zur jeweiligen Zeit geringer als die der Adressenbits. Folglich ist es möglich, fortzufahren, die SVT bis zum dielektrische Durchschlag der gezielten Anti-Fuse anzulegen. Selbst bei beschränkter Stromzufuhrleistung des SVT-Generators ist es möglich, den dielektrischen Durchschlag an der gezielten Anti-Fuse sicher durchzuführen. Da er nicht gleichzeitig an die Anti-Fuses angelegt wird, ist diese Zahl mehrfach oder gleich der Zahl der Adressenbits, ist die Möglichkeit des Eintretens eines anderen Stromlecks gering oder ist die Möglichkeit null. Somit kann das SVT-Niveau mit Sicherheit an die Anti-Fuse angelegt werden.

Kurze Beschreibung der Zeichnungen

1 ist ein Blockschaltbild, das eine erste Ausführungsform des DRAMS gemäß der vorliegenden Erfindung zeigt;

2. ist eine Ansicht, die die Konfiguration eines Teils der Redundanzsteuerschaltung der ersten Ausführungsform zeigt;

3 ist ein Blockschaltbild, das die Konfiguration der Zeitgabeeinstellschaltung der ersten Ausführungsform zeigt;

4 ist ein Blockschaltbild, das die Konfiguration der Sicherungsdurchschlag-Einstellschaltung und der zugehörigen Schaltung der ersten Ausführungsform zeigt;

5 ist ein Blockschaltbild, das die Konfiguration der Spannungsanlageschaltung, der Durchschlagsteuerungsschaltung und der Sicherungsverriegelungsschaltung der ersten Ausführungsform zeigt;

6 ist ein Blockschaltbild, das die Konfiguration der Adressenvergleichsschaltung der ersten Ausführungsform zeigt;

7 ist ein Blockschaltbild, das die Konfiguration der SVT-Erzeugungsschaltung der ersten Ausführungsform zeigt;

8A bis 8K sind Zeitablaufbilder, die den Betrieb der Zeitgabeeinstellschaltung der ersten Ausführungsform zeigen;

9A bis 9K sind Zeitablaufbilder, die den Betrieb der Sicherungsdurchschlagsfolge der ersten Ausführungsform zeigen;

10A bis 10F sind Zeitablaufdiagramme, die den Einleitungsbetrieb der ersten Ausführungsform zeigen;

11A bis 11K sind Zeitablaufdiagramme, die eine erste Variante der ersten Ausführungsform zeigen;

12 ist eine Ansicht, die die Konfiguration einer Niveaudetektionsschaltung und der zugehörigen Schaltungen der zweiten Ausführungsform zeigt;

13 ist ein Blockschaltbild, das die Konfiguration der Zeitgabeeinstellschaltung der zweiten Ausführungsform zeigt;

14A bis 14M sind Zeitablaufdiagramme, die den Betrieb der Einstellschaltung der zweiten Ausführungsform zeigen;

15A bis 15M sind Zeitablaufdiagramme einer ersten Variante der zweiten Ausführungsform;

16A bis 16M sind Zeitablaufdiagramme einer zweiten Variante der zweiten Ausführungsform; und

17 ist ein Blockschaubild, das die Konfiguration der Sicherungsdurchschlageinstellschaltung und der zugehörigen Schaltung der dritten Ausführungsform zeigt.

Beschreibung der bevorzugten Ausführungsformen

Ausführungsform einer Redundanzsteuerschaltung und eines Halbleiterspeichers unter Verwendung derselben gemäß der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Gleiche Bezugszeichen sind gleichen Komponenten/Bauteilen zugeteilt, und so kann eine detaillierte Erörterung davon unterbleiben.

In diesen Ausführungsformen können die Programmelemente mit Sicherheit programmiert werden, selbst wenn die Leistung einer Hochspannung-Erzeugungsschaltung in einem Halbleiterspeicher begrenzt ist, um es unmöglich zu machen, daß eine zu hohe Spannung an die Programmelemente angelegt wird. Dies liegt daran, daß die Mehrzahl Programmelemente einzeln programmiert wird. Die Halbleitereinrichtung in diesen Ausführungsformen ist ein DRAM. Eine Metallsicherung, eine Polysiliziumsicherung, eine Anti-Fuse oder dergleichen können als Programmelemente verwendet werden. In diesen Ausführugnsformen wird beispielhaft die Anti-Fuse dargestellt. Hierbei ist die Konfiguration der Anti-Fuse die gleiche wie die eines Kondensators der DRAM-Speicherzelle.

(Erste Ausführungsform)

Eine erste Ausführungsform wird nachfolgend unter Bezugnahme auf 1 bis 11 beschrieben.

1 ist ein Blockschaubild, das eine erste Ausführungsform des DRAMs (Halbleiterspeicher einschließlich Redundanzsteuerschaltung) gemäß der vorliegenden Erfindung zeigt. Um die Erläuterung zu vereinfachen, werden nur Ausbildungen, die einer Reihenseite zugeordnet sind, in 1 dargestellt, und Ausbildungen, die einer Spaltenseite zugeordnet sind, werden weggelassen. Der DRAM mit einer Redundanzspeicherschaltung umfaßt eine Speicherzellenanordnung 201, einen Reihendecoder 206, eine Reihenadreß-Verriegelungsschaltung 207 und eine gemeinsame Befehlsdecoderschaltung 208. Eine freie oder zusätzliche Speicherzellenanordnung ist ebenfalls in dem DRAM enthalten, um ein defektes Bit in der Speicherzellenanordnung 201 zu entlasten bzw. aufzuheben und die Ausbeute zu verbessern. Die Speicherzellenanordnung 201 umfaßt eine Mehrzahl Wortleitungen WL221, eine Mehrzahl Bitleitungen BL222 und eine Mehrzahl Speicherzellen 223. Die freie Speicherzellenanordnung ist mit einem Redundanzzellenbereich 202 und einer Redundanzsteuerschaltung 204 ausgestattet. Der Redundanzzellenbereich 202 umfaßt eine Mehrzahl Wortleitungen RWL225, eine Mehrzahl Bitleitungen RBL226 (in einigen Fällen sind dies die gleichen wie BL222) und eine Mehrzahl Redundanzspeicherzellen 227. Eine Standardspannung-Erzeugungsschaltung 205 und eine SVT-Erzeugungsschaltung 203 sind ebenfalls in dem DRAM eingeschlossen, um Spannungen und Signale zu erzeugen, die erforderlich sind, um die defekte Adresse für die Redundanzsteuerschaltung 204 einzustellen bzw. zu setzen.

Da die üblichen Operationen einschließlich derer des Lesens und Schreibens einer Speicherzelle hinreichend bekannt sind, kann deren Erläuterung hier weggelassen werden. Deshalb werden hier nur solche Teile im Hinblick auf einen Sicherungsdurchschlag beschrieben, die eine Redundanzschaltung betreffen. Die gemeinsame Befehlsdecoderschaltung 208 interpretiert den Befehl/Auftrag, der von einer Mehrzahl Signale dargestellt wird, die von außerhalb durch eine Mehrzahl Signalleitungen zugeführt werden, und bestimmt die Operationen. Sodann erzeugt sie die Signale, die für die Operationen notwendig sind, einschließlich eines Reihenadreßauswahl-Steuersignals RAS, eines Vorbereitungssignals PRE und eines Redundanzauslösesignals EN. Ein Triggersignal wird zum Setzen/Einstellen der defekten Adresse in der Redundanzsteuerschaltung 204 verwendet. Das Triggersignal wird von einem Anschluß zugeführt, um ein Taktsignal zur Zeit der üblichen Operationen zu empfangen. Das Triggersignal wird den jeweiligen Abschnitten als Zeitgabesignal CLK zugeführt. Dabei wird das Triggersignal (Zeitgabesignal) von einem externen Prüfgerät oder dergleichen zugeführt, um sequentiell den dielektrischen Durchschlag an den Anti-Fuses 100 durchzuführen. Auch ist es verfügbar, um ein Signal zu verwenden, das in dem DRAM als Zeitgabesignal CLK erzeugt wird.

Die Reihenadreßverriegelungsschaltung 207 speichert (hält) ein Adressensignal ADR, das von außen als Reihenadresse zugeführt wird, und zwar auf der Basis des Reihenadreßauswahl-Steuersignals RAS. Das Reihenadreßauswahl-Steuersignal RAS deutet an, daß die Reihenadresse wirksam ist. Die gespeicherte Reihenadresse wird an die Redundanzsteuerschaltung 204 und den Reihendecoder 206 als ein Adreßsignal XAD gesandt. Wenn es nötig ist, die jeweiligen Bits des Adressensignals XAD zu unterscheiden, wird übrigens auf die Bits (n Bits) als Adressensignale X1 bis Xn Bezug genommen.

Die Redundanzsteuerschaltung 204 weist eine Funktion des Programmierens der Adresse XAD als defekte Adresse an die Anti-Fuses auf, die in der Redundanzsteuerschaltung 204 in einer Sicherungsdurchschlagfolge eingeschlossen sind. Auch stellt die Redundanzsteuerschaltung 204 die defekte Adresse für die Verriegelungsschaltung zum Initialisieren in einer Sicherungsinitialisierungsabfolge ein. Hierbei zeigt die defekte Adresse die Position eines programmierten defekten Bits an. Die Redundanzsteuerschaltung 204 erzeugt das Redundanz-Auswahlsignal RE und gibt dies an den Reihendecoder 206 ab, wenn es das Adressensignal XAD und ein Redundanz-Auslösesignal EN empfängt, was in einer Redundanzauswahlsequenz ein üblicher Vorgang ist. Hierbei zeigt das Redundanzauswahlsignal RE an, ob der Redundanzzellenbereich 202 ausgewählt ist oder nicht. Auch deutet das Redundanzauslösesignal EN den Zugang zur Speicherzelle an.

Der Reihendecoder 206 spezifiziert eine Zelle, auf die in der Speicherzellenanordnung 201 oder dem Redundanzzellenbereich 202 in Übereinstimmung mit dem Adreßsignal XAD und dem Redundanzauswahlsignal RE zugegriffen wurde.

Die SVT-Erzeugungsschaltung 203 treibt eine Energiequellenspannung in der Halbleitereinrichtung hoch, um an dem Isolierfilm der Anti-Fuse eine Hochspannung SVT zur Durchführung des dielektrischen Durchschlages entsprechend der defekten Adresse zu erzeugen. Sodann versorgt die SVT-Erzeugungsschaltung 203 damit die Redundanzsteuerschaltung 204. 7 ist ein Blockschaubild, das die SVT-Erzeugungsschaltung 203 zeigt. Die SVT-Erzeugungsschaltung 203 ist als (Zwischen-)Verstärkerschaltung unter Verwendung einer herkömmlichen Ladepumpe konfiguriert. Deshalb kann eine detaillierte Erläuterung weggelassen werden.

Die Standardspannung-Erzeugungsschaltung 205 erzeugt Standardsignale VH, VH- und versorgt damit die Redundanzsteuerschaltung 204. Die Standardsignale VH, VH- zeigen die Standardspannungen als die Standards beim Beurteilen, ob der Isolierfilm der Anti-Fuse dielektrisch durchschlagen ist oder nicht, an.

2 ist eine Ansicht, die die Konfiguration eines Teiles der Redundanzsteuerschaltung 204 zeigt, die für eine Leitung einer Redundanzspeicherzellenanordnung verwendet wird. Das Redundanz-Auslösesignal EN ist ein Signal, das anzeigt, ob die Redundanzsicherungsschaltung (102-0) verwendet wird oder nicht. Die Funktion des Redundanz-Auslösesignals EN ist ähnlich der der anderen Adressensignale X1 bis Xn. Deshalb werden diese Signale nur durch das Adreßsignal XAD einschließlich des Redundanzauslösesignals EN dargestellt, wenn kein Bedürfnis besteht, das Redundanzauslösesignal und die Adreßsignale X1 bis Xn in der nachfolgenden Erläuterung speziell zu unterscheiden. Auch sind die Adreßdaten, die durch das Adreßsignal XAD gezeigt werden, durch eine Adresse XAD dargestellt. Eine Leitung der Redundanzspeicherzellenanordnung umfaßt die Mehrzahl (n + 1) Sicherungen, die den Adreßsignal X1 bis Xn und dem Signal EN, das charakteristisch für die Verwendung der Redundanzsicherungsschaltung ist, entsprechen. Im Falle von m Leitungen der Redundanzspeicherzellenanordnung wird es m-mal der dem oben erwähnten Werte. Es ist jedoch augenscheinlich, daß der Betrieb der m-ten Leitung ähnlich der einer Leitung ist, die die Basis bildet.

Die Redundanzsteuerschaltung 204 umfaßt die Mehrzahl Redundanzsicherungsschaltungen 102-0 bis 102-n und eine Zeitgabe-Einstellschaltung 101. Die Mehrzahl der Redundanzsicherungsschaltungen 102-0 bis 102-n ist jeweils entsprechend den jeweiligen Bits der Adressensignale XAD angeordnet, durchschlägt die eingebauten Anti-Fuses 101 und stellt die Durchschläge/Nichtdurchschläge der Anti-Fuses 100 fest. Die Adreßsignale XAD werden von der Reihenadreß-Verriegelungsschaltung 207 zugeführt. Die Zeitgabeeinstellschaltung 101 erzeugt die Zeitgabesignale für die Anti-Fuse-Durchschläge und führt sie der entsprechenden der Redundanzsicherungsschaltungen 102-0 bis 102-n zu. Die Zeitgabeeinstellschaltung 101 und die Mehrzahl der Redundanzsicherungsschaltungen 102-0 bis 102-n mit Ausnahme der angebauten Anti-Fuses 100 hat die Funktion eines Spannungssteuerabschnitts. Der Spannungssteuerabschnitt legt gleichzeitig die hohe Spannung SVT an einen Teil aller der eingebauten Anti-Fuses 100, die durchschlagen werden sollen, an.

Die Redundanzsicherungsschaltungen 102-i (i = 0 bis n, ganze Zahlen) umfaßt eine Anti-Fuse 100-i, eine Durchschlagsteuerschaltung 107-i, eine Sicherungsverriegelungsschaltung 108-i, eine Adressenvergleichsschaltung 109-i, eine Spannungsanlageschaltung 106-i und Sicherungsdurchschlags-Einstellschaltungen 105-i. Die jeweiligen Redundanzsicherungsschaltungen haben die gleiche Konfiguration, mit Ausnahme der Eingangssignale wie Adressen XAD und den Eingaben A0 bis An von der Zeitgabeeinstellschaltung 101. Wenn eine Benennung generisch erfolgt (wie „105" und nicht „105-i"), sind die Indizes (–i) weggelassen worden.

Die Sicherungsdurchschlag-Einstellschaltung 105 empfängt ein Bit des Adressensignals XAD. Sodann beurteilt sie, wenn sich das Bit auf hohem Niveau befindet, daß der dielektrische Durchschlag an der entsprechenden Anti-Fuse 101 durchgeführt werden soll. Wenn an der Anti-Fuse 100 der dielektrische Durchschlag durchgeführt werden soll, aktiviert sie ein Durchschlag-Einstellsignal VC, das an die Spannungsanlageschaltung 106 mit einer Zeitgabe ausgegeben wird, die von der Zeitgabe-Einstellschaltung 101 abgegeben wird.

Die Spannungsanlageschaltung 106 programmiert die Anti-Fuse 100, indem die Hochspannung SVT der Anti-Fuse 100 (Contact C) in Reaktion auf das Durchschlag-Einstellsignal VC, das von der Sicherungsdurchschlag-Einstellschaltung 105 empfangen ist, hinzugefügt wird.

Die hohe Spannung SVT wird durch die SVT-Erzeugungsschaltung 203 (in 1 gezeigt) erzeugt und an die Spannungsanlageschaltung 106 übertragen. Wie in 2 gezeigt, ist die an die Redundanzsicherungsschaltungen 102-i angelegte Hochspannung SVT gleich der der anderen Redundanzsicherungsschaltungen 102-j (j = 0 bis n, ganze Zahl, j ist nicht gleich i).

Die Durchschlagssteuerschaltung 107 legt die Standardspannung VH an die Anti-Fuse 100 (Contact B) zu dem Zeitpunkt an, wenn das Vorbereitungssignal PRE aktiviert wird, um den Durchschlag/Nicht-Durchschlag der Anti-Fuse 100 zu beurteilen. Wenn das Präparationssignal PRE inaktiv ist, wird angenommen, daß die Anti-Fuse 100 (Contact C) auf Erdpotential ist, und es wird das Programmieren der Anti-Fuse 100 vorbereitet.

Die Sicherungsverriegelungsschaltung 108 tastet ab und hält (speichert) den Zustand des Durchschlags/Nicht-Durchschlags der Anti-Fuse 100 mit der Zeitgabe eines Abtastsignals SE. Die Daten des gehaltenen (gespeicherten) Durchschlag/Nicht-Durchschlag-Zustandes werden als Beurteilungsresultatsignal REDE ausgegeben. Das Beurteilungsresultatsignal REDE wird aktiv, wenn die Anti-Fuse 100 sich im Durchschlagzustand befindet. Das Potential der Anti-Fuse 100 (Contact B), das von der Durchschlagssteuerschaltung 107 beaufschlagt wird, ändert sich. Daher kann der Zustand des Durchschlags/Nicht-Durchschlags der Anti-Fuse 100 durch Vergleichen des Potentials der Anti-Fuse 100 (Contact B) mit der Standardspannung VH- beurteilt werden.

Die Adreßvergleichsschaltung 109 vergleicht eines der Adreßsignale XAD (EN und X1 bis Xn) mit dem Beurteilungsresultatssignal REDE, das von der Sicherungsverriegelungsschaltung 108 zugeführt wird. Die Adreßvergleichsschaltung 109 gibt das Vergleichsergebnis an einen Contact A. Die betreffenden Adreßvergleichsschaltungen 109-0 bis 109-n geben die jeweiligen Vergleichsresultate an den Contact A ab. Dieser bildet einen verdrahteten AND-Schaltkreis und erzeugt ein Redundanzauswahlsignal RE. Das Redundanzauswahlsignal RE ist das Signal, das aktiv wird, wenn alle Bits des Adressensignals XAD mit den Zuständen der entsprechenden Anti-Fuses koinzidieren, und es wird inaktiv, wenn wenigstens eines der Bits nicht koinzidiert.

Die Konfiguration der Zeitgabeeinstellschaltung 101 wird nachfolgend unter Bezugnahme auf 3 beschrieben. 3 ist ein Blockschaubild, das die Konfiguration der Zeitgabeeinstellschaltung 101 zeigt. Die Zeitgabeeinstellschaltung 101 ist die Schaltung zum Erzeugen und Ausgeben von Durchschlag-Zeitgabesignalen A0 bis An in Reaktion auf ein empfangenes Signal SVTE und ein empfangenes Zeitgabesignal CLK. Die Durchschlagszeitgabesignale A0 bis An zeigen die Zeitgaben an, wenn die Anti-Fuses 100 durchschlagen sind. Das Signal SVTE zeigt eine Sicherungsdurchschlagfolge an. Die Zeitgabeeinstellschaltung 101 umfaßt Zeitgabeschaltungen 11-0 bis 11-n und eine Verstelleinrichtung bzw. einen Umschalter 15. Die Zeitgabeschaltung 11-i (i = 0 bis n, ganze Zahl, wie oben erwähnt) umfaßt einen Umschalter 12-i, und AND-Schaltkreis 14-i und einen Inverter 13-i. Ein Satz Verstelleinrichtungen 12, der AND-Schaltkreis 14 und der Inverter 13 führen die Operation der Zeitgabeschaltung 11 aus, was einer Stufe entspricht. In der Zeitgabeeinstellschaltung 101 finden Operationen entsprechend (n + 1) Stufen statt. Auch erzeugt die Verstelleinrichtung 15 ein einer Zeitgabeschaltung 11-n (einer früheren Stufenschaltung) gegebenes Signal und beendet die Zeitgabeeinstellschaltung 101. Die Verstelleinrichtung 15 kann jedoch nicht speziell in der Zeitgabeeinstellschaltung 101 installiert werden für den Fall, daß das Zeitgabesignal CLK gesteuert wird, um nicht überschüssig zu der notwendigen Anzahl seiner Impulse zugeführt zu werden. Der Redundanzzellenbereich 202 hat eine Mehrzahl Reihenleitungen. Wenn die Zeitgabeeinstellschaltungen 101, die den anderen Reihenleitungen des Redundanzzellenbereichs 202 entsprechen, in Serie geschaltet werden, wird ein Signal empfangen, das der früheren Stufenschaltung von der geschalteten nächsten Zeitgabeeinstellschaltung 101 zuerteilt werden soll. Somit reicht es aus, an dieser letzten Stufe eine Verstelleinrichtung 15 zu installieren. Die Umschalter 12-0 bis 12-n und der Umschalter 15 zählen die Zahl der Impulse des Takts (Zeitgabesignal CLK) bei der Verschiebungsoperation zum Ausgeben des zugeführten Signals synchron mit dem Takt.

Die Zeitgabeschaltung 11-0 in der ersten Stufe verwendet das Signal SVTE als Eingang, führt die Verschiebeoperation basierend auf dem Zeitgabesignal CLK aus, gibt ein Ausgabesignal SH0 an eine nächste Stufe (die Zeitgabeschaltung 11-1) und den AND-Schaltkreis 14-0 ab. Dabei zeigt das Signal SVT die Sicherungsdurchschlagsfolge an. Der Inverter 13-0 gibt ein Signal an den AND-Schaltkreis 14-0. Das Signal wird aktiviert, wenn ein Ausgabesignal SH1 der Verstelleinrichtung 12-1 inaktiv ist. Der AND-Schaltkreis 14-0 aktiviert ein Durchschlagzeitgabesignal A0, wenn sämtliche der Ausgabesignale SH0, der von dem Inverter 13-0 ausgegebenen Signale und der Zeitgabesignale CLK aktiv (auf hohem Niveau) sind. Die Zeitgabeschaltungen 11 in oder nach der zweiten Stufe empfangen ein Ausgabesignal SH einer früheren Stufe anstelle des Signals SVTE, und sie aktivieren in ähnlicher Weise die Durchschlag-Zeitgabesignale A.

Die Konfiguration der Sicherung-Durchschlag-Einstellschaltungen 105 und der zugehörigen Schaltungen werden unter Bezugnahme auf 4 beschrieben. 4 ist ein Blockschaubild, das die Konfiguration der Sicherungs-Durchschlag-Einstellschaltung 105 und der zugehörigen Schaltungen zeigt. Die Sicherung-Durchschlag-Einstellschaltung 105 umfaßt den AND-Schaltkreis. Das Adreßsignal XAD zeigt an, ob seine jeweiligen Bits die entsprechenden Anti-Fuses 100 durchschlagen oder nicht. Die Durchschlag-Zeitgabesignale A0 bis An, die von der Zeitgabe-Einstellschaltung 101 ausgegeben werden, zeigen die Zeitgabe der durchzuführenden Durchschläge an. Somit aktiviert, wenn die Anti-Fuses 100 entsprechend den jeweiligen Bits durchschlagen werden sollen, die Sicherung-Einstellschaltung 105 die Durchschlag-Einstellsignale VC zur Zeitgabe entsprechend ihren Bits.

5 ist ein Blockschaubild, das die Konfiguration der Spannungsanlageschaltung 106, der Durchschlagsteuerschaltung 107 und der Sicherungsverriegelungsschaltung 108 zeigt.

Die Konfiguration der Spannungsanlageschaltung 106 wird nachstehend unter Bezugnahme auf 5 beschrieben. Die Spannungsspeise- oder -anlageschaltung 106 umfaßt einen Inverter 41, n-Kanal-Transistoren 31, 32 und 33 und p-Kanal-Transistoren 21, 22. Wenn die Anti-Fuse 100 zusammengebrochen ist, ist das Präparationssignal PRE inaktiv. Damit ist das Potential des Contacts C das Potential der Hochspannung SVT, wenn das Durchschlag-Einstellsignal VC aktiviert wird, und es ist das Erdpotential, wenn das Durchschlag-Einstellsignal VC inaktiviert wird.

Die p-Kanal-Transistoren 21, 22 und die n-Kanal-Transistoren 31, 32 dienen als Schalterschaltung, die durch das Durchschlag-Einstellsignal VC gesteuert wird, um an den Contact C die Hochspannung SVT anzulegen, um die Anti-Fuse 100 zu programmieren oder das Erdpotential anzulegen. Der Inverter 41 führt das Inversionssignal des Durchschlag-Einstellsignals VC einem Gate des n-Kanal-Transistors 32 zu. Das Durchschlag-Einstellsignal VC wird einem Gate des n-Kanal-Transistors 31 zugeführt. Folglich veranlaßt dies die n-Kanal-Transistoren 31, 32, den Betrieb paarweise durchzuführen.

In der Sicherungszusammenbruchabfolge, in der die Anlageschaltung 106 die Anti-Fuse 100 programmiert, ist das Vorbereitungs- oder Präparationssignal PRE inaktiv, und der n-Kanal-Transistor 33 ist im EIN-(ON)-Zustand. Wenn das Durchschlag-Einstellsignal VC sich auf hohem Niveau befindet, kommt der n-Kanal-Transistor 31 in den EIN-Zustand, und der n-Kanal-Transistor 32 stellt AUS (OFF). Somit ist der p-Kanal-Transistor 21 AUS, und der p-Kanal-Transistor 22 ist EIN. Damit wird die hohe Spannung SVT an den Contact C angelegt. Wenn das Durchschlag-Einstellsignal VC sich auf niedrigem Niveau befindet, schaltet der n-Kanal-Transistor 31 AUS und der n-Kanal-Transistor 32 EIN. Damit schaltet der p-Kanal-Transistor 21 EIN und der p-Kanal-Transistor 22 AUS. Damit befindet sich Contact C auf Erdniveau. Auf diese Weise wird die Schaltung zum Anlegen der hohen Spannung SVT an die Anti-Fuse 100 bei der Zeitgabe durch das eingegebene Durchschlag-Einstellsignal VC gesteuert.

Die Konfiguration der Durchschlagsteuerschaltung 107 wird nachfolgend unter Bezugnahme auf 5 beschrieben.

Die Durchschlag-Steuerschaltung 107 umfaßt einen Inverter 42, eine NOR-Schaltung 44, einen n-Kanal-Transistor 34, einen p-Kanal-Transistor 23 und eine Verzögerungsschaltung 47. Das Vorbereitungs- oder Präparationssignal PRE und sein verzögertes Signal, das von der Verzögerungsschaltung 47 ausgegeben wird, werden der NOR-Schaltung 44 zugeführt. Basierend auf diesen Signalen führt die NOR-Schaltung 44 das Inversionssignal PREB2 einem Gate des n-Kanal-Transistors 34 zu, um den n-Kanal-Transistor 34 AUS zu schalten. In dem Inversionssignal 34 wird die Impulsbreite des Präparationssignals PRE entsprechend seinem Verzögerungswert vergrößert. Der n-Kanal-Transistor 34 führt diese Aktion so aus, daß, wenn er sich im EIN-Zustand befindet, das Potential des Contacts B auf Erdniveau ist, und wenn er AUS ist, wird das Potential des Contacts B als das Potential eines Drain des p-Kanal-Transistors 23 gegeben.

Der p-Kanal Transistor 23 empfängt das Signal PREB1 an einem Gate. Das Signal PREB1 ist ein Signal, zu dem das Präparationssignal PRE durch den Inverter 42 invertiert wird. Während das Präparationssignal PRE aktiv ist, wird die Standardspannung VH, die einer Source angelegt wird, an ein Drain ausgegeben, und der Contact B ist auf dem Potential VH gesetzt.

Die Konfiguration der Sicherungsverriegelungsschaltung 108 wird nachfolgend unter Bezugnahme auf 5 beschrieben.

Die Sicherungsverriegelungsschaltung 108 umfaßt eine Verriegelungsschaltung 49, einen Inverter 43, p-Kanal-Transistoren 24 bis 27 und n-Kanal-Transistoren 35 bis 39. Die Verriegelungsschaltung 49 ist aus AND-Schaltkreisen 45, 46 zusammengesetzt. Ein Lese- oder Abtastverstärker 48 ist aus den p-Kanal-Transistoren 26, 27 und den n-Kanal-Transistoren 35 bis 38 zusammengesetzt. Der Lese-/Abtastverstärker 48 hat eine Differentialeingabe und vergleicht das Potential des Contacts B mit der Standardspannung VH-. Die p-Kanal-Transistoren 24, 25 und der n-Kanal-Transistor 39, die von einem Abtastsignal SE gesteuert werden, steuern die Operation der Sicherungsverriegelungsschaltung 108.

Wenn das Abtastsignal SE aktiviert ist, tritt der n-Kanal-Transistor 39 in den EIN-Zustand, und die p-Kanal-Transistoren 24, 25 schalten AUS, wodurch der Betrieb des Leseverstärkers 48 aktiviert wird. Wird das Abtastsignal SE deaktiviert, so schaltet der n-Kanal-Transistor 39 AUS und die p-Kanal-Transistoren 24, 25 EIN, wodurch der Betrieb des Abtastverstärkers 48 angehalten wird. Somit gelangen zwei Eingaben des Verriegelungsschaltkreises 49 beide auf hohes Niveau, und die Verriegelungsschaltung 49 funktioniert in einer Weise, um den Detektionszustand zu halten. Der Inverter 43 invertiert den Ausgang der Verriegelungsschaltung 49 in das Beurteilungsergebnissignal REDE. Auf diese Weise ist die Sicherungsverriegelungsschaltung 108 die Schaltung zum Halten des Zustandes des Durchschlags/Nicht-Durchschlags durch Messen des Potentials des Contacts B der Anti-Fuse 100 zur Zeitgabe des Abtastsignals SE.

Die Konfiguration der Adreßvergleichsschaltung 109 wird nachfolgend unter Bezugnahme auf 6 beschrieben.

6 ist ein Blockschaubild, das die Konfiguration der Adreßvergleichsschaltung 109 zeigt. Die Adreßvergleichsschaltung 109 umfaßt Inverter 51, 52, n-Kanal-Transistoren 56 bis 59 und p-Kanal-Transistoren 53 bis 55. Ein Schalter-Schaltkreis 60 ist aus dem n-Kanal-Transistor 56 und dem p-Kanal-Transistor 55 zusammengesetzt. Der Schaltkreis 60 schaltet EIN, wenn das Beurteilungsergebnissignal REDE aktiviert wird, und er schaltet AUS, wenn das Beurteilungsresultatssignal REDE inaktiviert wird.

Das Adressensignal XAD wird dem Inverter 51 zugeführt. Das von dem Inverter 51 ausgegebene invertierte Signal wird dem Schalter-Schaltkreis 60 und Gates des n-Kanal-Transistors 57 und des p-Kanal-Transistors 54 zugeführt. Der Ausgang des Schaltkreises 60 wird mit Drains des n-Kanal-Transistors 57 und des p-Kanal-Transistors 54 verbunden und mit einem Gate des n-Kanal-Transistors 59. Ein Drain des n-Kanal-Transistors 59 wird mit dem Contact A als Ausgang der Adreßvergleichsschaltung 109 geschaltet, und eine Source wird geerdet: Das Beurteilungsergebnissignal REDE wird dem Inverter 52, einem Gate des p-Kanal-Transistors 53 und einem Gate des n-Kanal-Transistors 56 des Schaltkreises 60 zugeführt. Außerdem wird das invertierte Signal des Beurteilungsergebnissignals REDE, das der Ausgang des Inverters 52 ist, einem Gate des p-Kanal-Transistors 55 des Schaltkreises 60 und einem Gate des n-Kanal-Transistors 58 zugeführt. Eine Source des p-Kanal-Transistors 53 ist mit der Energiequelle geschaltet und ein Drain ist mit einer Source des p-Kanal-Transistors 54 geschaltet. Eine Source des n-Kanal-Transistors 58 ist geerdet, und ein Drain ist mit einer Source des n-Kanal-Transistors 57 geschaltet.

Es gibt zwei Operationen in der Adreßvergleichsschaltung 109, die abhängig vom Aktivierungszustand des Beurteilungsergebnissignals REDE sind. Wenn das Beurteilungsergebnissignal REDE sich auf hohem Niveau befindet, nämlich dann, wenn die Anti-Fuse 100 durchschlagen/zusammengebrochen ist, wird der Schalter-Schaltkreis 60 EIN, und der p-Kanal-Transistor 53 sowie der n-Kanal-Transistor 58 schalten AUS. In diesem Fall sendet der Schalter-Schaltkreis 60 den Zustand des Ausgangs des Inverters 51 an das Gate des n-Kanal-Transistors 59. Wenn das Adressensignal XAD sich auf hohem Niveau befindet, nimmt das Gate des n-Kanal-Transistors 59 ein niedriges Niveau ein. Wenn das Adreßsignal XAD sich auf niedrigem Niveau befindet, gerät das Gate des n-Kanal-Transistors 59 auf hohes Niveau. Da der n-Kanal-Transistor 59 als Inverter agiert, ist der Ausgang der Adreßvergleichsschaltung 109 die Inversion des Spannungsniveaus des Gates des n-Kanal-Transistors 59. Sodann erscheint das Signal, das das gleiche Niveau wie das Adressensignal XAD hat. Kurz gesagt gelangt, wenn das Beurteilungsergebnissignal REDE und Adressensignal XAD gleiche Phase haben und sich auf hohem Niveau befinden, der Ausgang der Adreßvergleichsschaltung 109 auf hohes Niveau, und im Fall der entgegengesetzten Phase gelangt es auf niedriges Niveau.

Wenn das Beurteilungsergebnissignal REDE sich auf niedrigem Niveau befindet, nämlich dann, wenn die Anti-Fuse 100 nicht durchschlagen ist, gerät der Schaltkreis 60 in AUS-Zustand, und sowohl der p-Kanal-Transistor 53 als auch der n-Kanal-Transistor 58 schalten EIN. In diesem Fall wird das Spannungsniveau des Gates des n-Kanal-Transistors 59 auf der Basis der Zustände des p-Kanal-Transistors 54 und des n-Kanal-Transistors 59 bestimmt. Das Adressensignal XAD wird durch den Inverter 51 invertiert und den Gates des p-Kanal-Transistors 54 und des n-Kanal-Transistors 57 zugeführt.

Wenn sich das Adressensignal XAD auf niedrigem Niveau befindet, gelangt der Ausgang des Inverters 51 auf hohes Niveau, und der n-Kanal Transistor 57 schaltet EIN sowie der p-Kanal-Transistor 54 AUS. Somit gelangt das Gate des n-Kanal-Transistors 59 auf niedriges Niveau. Wenn das Adressensignal XAD sich auf hohem Niveau befindet, gelangt der Ausgang des Inverters 51 auf niedriges Niveau, und der p-Kanal-Transistor 54 schaltet EIN sowie der n-Kanal-Transistor 57 AUS. Somit gelangt das Gate des n-Kanal-Transistors 59 auf hohes Niveau. Da der n-Kanal-Transistor 59 als Inverter agiert, wird der Ausgang der Adressenvergleichsschaltung 109 die Inversion des Spannungsniveaus des Gates des n-Kanal-Transistors 59. Sodann erscheint das Signal des Niveaus, in dem das Adressensignal XAD invertiert wird. Kurz gesprochen gelangt, wenn das Beurteilungsergebnissignal REDE und das Adressensignal X gleiche Phase haben und sich beide auf niedrigem Niveau befinden, die Ausgabe der Adressenvergleichsschaltung 109 auf hohes Niveau, und im Fall entgegengesetzter Phase gelangt es auf niedriges Niveau.

Damit wird im Hinblick auf den Ausgang der Adressenvergleichsschaltung 109 das Signal auf hohem Niveau ausgegeben, wenn das Adressensignal XAD und das Beurteilungsergebnissignal REDE die gleiche Phase haben. Wenn das Adressensignal XAD die entgegengesetzte Phase des Beurteilungsergebnissignals REDE hat, wird das Signal niedrigen Niveaus ausgegeben. Nur wenn alle Adressenvergleichsschaltungen 109 der Redundanzsteuerschaltung 204 die Ausgänge des hohen Niveaus ausgeben, gelangt Contact A auf hohes Niveau. Damit zeigt der Umstand, daß der Contact A sich auf hohem Niveau befindet, an, daß die von der Sicherungsverriegelungsschaltung 108 gehaltene Adresse koinzident mit der Adresse ist, die durch das Eingabeadreßsignal XAD angezeigt wird. Dabei wird das Redundanzauswahlsignal RE aktiviert.

Auf diese Weise wird, wenn das Eingangsadreßsignal XAD und die durch die Sicherungsverriegelungsschaltung 108 verriegelten Daten alle jeweils koinzident sind, das Eingabeadreßsignal XAD die defekte Adresse. Falls es als die defekte Adresse beurteilt wird, schaltet der Reihendecoder 206 die defekte Speicherzelle in der auszuwählenden Speicherzellenanordnung 201 ab und wählt die Zelle des Redundanzzellbereichs 202 (Redundanzoperation) aus.

Der Betrieb der Redundanzsteuerschaltung 204 in dieser Ausführungsform wird nachfolgend unter Bezugnahme auf 8 (8A bis 8K) bis 10 (10A bis 10K) beschrieben.

8A bis 8K sind Zeitablauibilder, die den Betrieb der Zeitgabe-Einstellschaltung 101 dieser Ausführungsform gemäß der vorliegenden Erfindung zeigen. Ein Signal SVTE, das für eine Sicherungsdurchschlagsfrequenz charakteristisch ist, wird der Zeitgabeeinstellschaltung 101 zugeführt. Wenn das Zeitgabesignal CLK an die Verstellvorrichtung 12-0 gegeben wird, so wird der Ausgang SH0 der Verstellvorrichtung 12-0 aktiviert (ta). Der Ausgang SH0 wird an die Verstellvorrichtung 12-1 in der nächsten Stufe weitergegeben und auch dem AND Schaltkreis 14-0 zugeführt. Dabei ist, da die Verstellvorrichtung 12-1 in der nächsten Stufe nicht aktiv ist, der Ausgang des Inverters 13-0 aktiv. Da das Zeitgabesignal CLK ebenfalls aktiv ist, wird der Ausgang A0 des AND-Schaltkreises 14-0 aktiviert (tb). Wenn das Zeitgabesignal CLK inaktiv wird (bei niedrigem Niveau), wird der Ausgang A0 des AND Schaltkreises 14-0 inaktiv (tc).

Als nächstes wird, wenn das Zeitgabesignal CLK aktiviert wird, da der Ausgang SH0 der Verstellvorrichtung 12-0 aktiv ist, der Ausgang SH1 der Verstellvorrichtung 12-1 aktiviert (td). Der Ausgang SH1 wird an die Verstellvorrichtung 12-2 in der nächsten Stufe ausgegeben und ebenfalls dem AND Schaltkreis 14-1 zugeführt. Da der Ausgang SH1 der Verstellvorrichtung 12-1 aktiviert ist, wird das durch den Inverter 13-0 invertierte Signal dem AND Schaltkreis 14-0 zugeführt. Während der Ausgang SH1 aktiv ist, wird der Ausgang A0 des AND Schaltkreises 14-0 nicht aktiviert. Dabei ist der Ausgang des Inverters 13-1 aktiv, da die Verstellvorrichtung 12-2 in der nächsten Stufe nicht aktiv ist. Da das Zeitgabesignal CLK ebenfalls aktiv ist, wird der Ausgang A1 des AND Schaltkreises 14-1 aktiviert (te). Wenn das Zeitgabesignal CLK inaktiv wird (bei niedrigem Niveau), wird der Ausgang A1 des AND Schaltkreises 14-1 inaktiv (tf).

Auf diese Weise gibt die Zeitgabe-Einstellschaltung 101 sequentiell die Durchschlag-Zeitgabesignale A0 bis An aus. Wird die Ausgabe SHn der Verstellvorrichtung 12-n in der letzten Stufe aktiviert (tg), so wird der Ausgang An des AND-Schaltkreises 14-n aktiviert (th). Wenn das Zeitgabesignal CLK inaktiv wird, wird der Ausgang An ebenfalls inaktiv (ti). Selbst wenn als nächstes das Zeitgabesignal CLK aktiviert wird, wird der Ausgang SH(n + 1) der Verstellvorrichtung 15 aktiviert. Deshalb wird der Ausgang An nicht aktiviert (tj).

Wie oben erwähnt, reagiert die Zeitgabe-Einstellschaltung 101 auf das Zeitgabesignal CLK und aktiviert sequentiell die Durchschlag-Zeitgabesignale A0 bis An, die charakteristisch für die Zeitpunkte sind, zu denen die Anti-Fuses 100 durchschlagen werden. Sodann gibt die Zeitgabe-Einstellschaltung 101 die Durchschlag-Zeitgabesignale A0 bis An an die jeweils entsprechende der Redundanz-Sicherungsschaltungen 102-0 bis 102-n.

Das Verfahren der Sicherungsdurchschlagssequenz in dieser Ausführungsform, die den dielektrischen Durchschlag an den Anti-Fusses 100 einzeln durchführt, wird unter Bezugnahme auf 9A bis 9K beschrieben.

9A bis 9K sind Zeitablaufdiagramme, die die Operation der Sicherungsdurchschlagssequenz zeigen, die durch die Sicherungsdurchschlag-Einstellschaltung 105 und die Spannungsanlageschaltung 106 dieser Ausführungsform gemäß der vorliegenden Erfindung durchgeführt werden. Das Signal SVTE, das charakteristisch für die Sicherungsdurchschlagssequenz ist, wird aktiviert. Die defekte Adresse wird als Adressensignal XAD zugeführt. Die Zeitgabe der Adresseneingabe wird durch die gemeinsame Befehlsdecoderschaltung 208 bestimmt. Dabei wird angenommen, daß sie nach dem Start der Sicherungsdurchschlagssequenz zugeführt wird.

Die Durchschlag-Zeitgabesignale A0 bis An, die von der Zeitgabeeinstellschaltung 101 ausgegeben werden, werden sequentiell in Reaktion auf das Zeitgabesignal CLK aktiviert. Das Adressensignal XAD aktiviert die Durchschlageinstellsignale VC entsprechend den Bits, die sich auf hohem Niveau befinden (hierbei werden die Durchschlageinstellsignale VC0 und VC2 entsprechend EN und X2 aktiviert), und die übrigen Durchschlageinstellsignale VC werden nicht aktiviert, und zwar auch nicht bei dieser Zeitgabe (gestrichelte Linien). Damit werden die Anti-Fuses 100 entsprechend den Durchschlageinstellsignalen VC, VC2 dielektrisch einzeln durchschlagen.

Der Initialisierungsvorgang in dieser Ausführungsform wird unter Bezugnahme auf 10A bis 10F beschrieben.

10A bis 10F sind Zeitablaufbilder, die den Initialisierungsbetrieb dieser Ausführungsform gemäß der vorliegenden Erfindung zeigen. Die Durchschlagsteuerschaltung 107 und die Sicherungsverriegelungsschaltung 108 tasten den Durchschlags/Nicht-Durchschlagszustand der Anti-Fuse 100 ab und halten ihn. Bei der Abtastoperation wird als erstes ein Potential an den Contact B der Anti-Fuse 100 angelegt. Danach wird das Potential des Contacts B basierend auf dem Durchschlag/Nicht-Durchschlag der Anti-Fuse 100 variiert. Dann wird, wenn das Potential auf das Niveau gelangt, daß die Variation in dem Potential beurteilt werden kann, das Beurteilungsresultat durch die Verriegelungsschaltung 49 gehalten.

Die Zeitgabe der Abtastung ist beispielsweise die Initialisierungssequenz, unmittelbar nachdem die Energiequelle der Halbleitereinrichtung zugeführt ist. Da das Durchschlag-Einstellsignal VC inaktiv ist, befindet sich der n-Kanal-Transistor 32 der Spannungsanlageschaltung 106 im EIN-Zustand. Damit wird das Potential des Contacts C der Anti-Fuse 100 durch den n-Kanal-Transistor 33 gesteuert. Dieser wird durch ein Inversionssignal PREB1 des Präparationssignals PRE gesteuert.

Wenn das Präparationssignal PRE auf hohes Niveau (t1) gelangt, kommen die Signale PREB1, PREB2 auf niedriges Niveau, die n-Kanal-Transistoren 33, 34 schalten in den AUS-Zustand und der p-Kanal-Transistor 23 in EIN-Zustand. Der Contact B wird mit der Standardspannung VH durch den p-Kanal-Transistor 23 (t4) beaufschlagt. Nachdem die Anti-Fuse 100 genügend beaufschlagt ist, tritt das Signal PREBl, wenn das Präparationssignal PRE auf niedrigem Niveau (t2) ist, auf hohes Niveau, was den p-Kanal-Transistor 23 AUS und den n-Kanal-Transistor 33 EIN schaltet und außerdem den Contact C auf Erdniveau bringt. Dabei bleibt der n-Kanal-Transistor 34 weiterhin für den Zeitraum AUS, der durch die Verzögerungsschaltung 47 verzögert wurde, und hat keinen Einfluß auf das Potential des Contacts B.

Wenn die Anti-Fuse 100 nicht dielektrisch durchschlagen wird (ausgezogene Linie), funktioniert die Anti-Fuse 100 als Kondensator, so daß das Potential des Contacts B für eine gewisse Zeit aufrechterhalten wird. Wenn die Anti-Fuse 100 dielektrisch durchschlagen wird (gestrichelte Linie), funktioniert die Anti-Fuse 100 als Leiter, der einen gewissen Widerstand hat. Sodann fällt das Potential des Contacts B ab, da die Anti-Fuse 100 Ladungen durch den Contact C, den n-Kanal-Transistor 32 und den n-Kanal-Transistor 33 entlädt. Wenn die Entladung fortgeschritten ist, gelangt das Abtastsignal SE auf hohes Niveau (t3). Wenn das Abtastsignal SE auf hohem Niveau angelangt ist, schaltet der n-Kanal-Transistor 39 EIN, und die p-Kanal-Transistoren 24, 25 schalten AUS. Sodann beginnt der Lese- bzw. Abtastverstärker 48 zu arbeiten.

Das Potential des Contacts B der Anti-Fuse 100, das dem Standardpotential VH beaufschlagt wird, wird an einen Eingang des Abtastverstärkers 48 gegeben, und das Standardpotential VH-, das geringfigig niedriger als das Standardpotential VH ist, wird an den anderen Eingang angelegt. Das Differentialpotential zwischen dem Potential VH und dem Potential VH- ist dasjenige Potential, das durch den Abtastverstärker 48 ermittelt werden kann, und es kann bei 0,1 bis 0,2 V liegen. Wie in 10A bis 10F gezeigt, ist, wenn die Anti-Fuse 100 dielektrisch durchschlagen ist und das Potential des Contacts B sich auf Erdniveau befindet, das Potential des Contacts B niedriger als das Potential VH-, das hohe Niveau wird einem NAND-Schaltkreis 45 zugeführt, und das niedrige Niveau wird einem NAND-Schaltkreis 46 zugeführt. Ganz im Gegenteil: Ist die Anti-Fuse 100 nicht dielektrisch durchgeschlagen und das Potential des Contacts B VH, so ist das Potential des Contacts B höher als das Potential VH-, wird das Niedrigniveau dem NAND Schaltkreis 45 zugeführt und wird das Hochniveau dem NAND Schaltkreis 46 zugeführt. Das heißt, abhängig vom Zustand der Anti-Fuse 100 wird der Wert des Differentialpotentials, das von dem Abtastverstärker 48 ermittelt wird, entweder von einem positiven oder einem negativen jeweils zu einem anderen invertiert. Folglich kann der Leseverstärker 48 beurteilen, ob die Anti-Fuse 100 durchgeschlagen ist oder nicht.

Die Verriegelungsschaltung 49 hält den Ausgang des Leseverstärkers 48 und gibt das Beurteilungsergebnissignal REDE, das von dem Inverter 43 invertiert wird, aus. Somit gelangt, wenn der Abtastverstärker 48 beurteilt, daß die Anti-Fuse 100 durchgeschlagen ist, das Beurteilungsergebnissignal REDE auf ein hohes Niveau. Im Gegenteil: Wenn der Abtastverstärker 48 urteilt, daß die Anti-Fuse 100 nicht durchgeschlagen ist, gelangt das Beurteilungsergebnissignal REDE auf niedriges Niveau.

Wie oben erwähnt, werden bei dieser Ausführungsform die mehreren Anti-Fuses einzeln durchschlagen, und zwar in der Sicherungsdurchschlagsequenz. Auch wird in der Sicherungsinitialisierungssequenz der Zustand des Durchschlags/Nicht-Durchschlags der Anti-Fuse für die Verriegelungsschaltung eingestellt. Wenn der Zugang zu der defekten Adresse in der Redundanzauswahlsequenz erfolgt, wird die Redundanzauswahl so ausgeführt, daß nicht die schadhafte Speicherzelle ausgewählt wird.

Die Arbeitsweise einer ersten Variante der ersten Ausführungsform wird unter Bezugnahme auf 11A bis 11K beschrieben.

11A bis 11K sind Zeitablaufdiagramme, die eine erste Variante der ersten Ausführungsform gemäß der vorliegenden Erfindung zeigen. Bei dieser Variante ist die Konfiguration der Zeitgabe-Einstellschaltung 101 die gleiche wie die in 3 gezeigte. Die Umschalter bzw. Verstellvorrichtungen 12-0 bis 12n und 15 zählen die Zahl der Impulse der Takte (Zeitgabesignale CLK) in der Umschalt-/Verstelloperation zum Synchronisieren der jeweiligen Eingabesignale (SVTE, SH0 bis SHn) mit dem Takt und Ausgeben der synchronisierten jeweiligen Eingabesignale (SH0 bis SHn + 1). Bei der Verstelloperation der oben erwähnten ersten Ausführungsform wird das synchronisierte Eingabesignal bei einem Takt ausgeben. Bei dieser Variante ist die Verstellvorrichtung so ausgebildet, daß sie das synchronisierte Eingabesignal bei zwei Takten oder mehr ausgibt. Dies ermöglicht es der Zeitgabeschaltung 11, Impulse zu erzeugen, um die Anti-Fuse 100 zu programmieren, deren Anzahl der Zahl der Takte entspricht. Durch Anlegen mehrerer hoher Spannungen an eine Anti-Fuse 100 wird diese mit Sicherheit dielektrisch durchschlagen. 11A bis 11K zeigen den Fall, daß jede Verstellvorrichtung das synchronisierte Eingabesignal (SH0 bis SHn + 1) bei den zwei Takten ausgibt.

Das Signal SVTE wird der Zeitgabeeinstellschaltung 101 zugeführt. Wenn der zweite Impuls des Zeitgabesignals CLK der Verstellvorrichtung 12-0 zugeführt wird, so wird der Ausgang SH0 der Verstellvorrichtung 12-0 aktiviert (ta). Die Verstellvorrichtung 12-0 gibt den Ausgang SH0 an die Verstellvorrichtung 12-1 und den AND-Schaltkreis 14-0 aus. Dabei ist der Ausgang des Inverters 13-0 aktiv, da die Verstellvorrichtung 12-1 nicht aktiv und der Ausgang SH1 inaktiv ist. Während das Zeitgabesignal CLK aktiv ist, ist der Ausgang A0 des AND-Schaltkreises 14-0 aktiv (tb). Wenn der dritte Impuls des Zeitgabesignals CLK zugeführt wird, befindet sich die Verstellvorrichtung 12-1 im gleichen Zustand des ersten Takts, in dem der Ausgang SH 1 inaktiv ist. Somit ist, während das Zeitgabesignal CLK aktiv ist, der Ausgang ähnlich der Zeit des zweiten Impulseingangs aktiv (tc). Wenn der vierte Impuls des Zeitgabesignals CLK zugeführt wird, aktiviert die Verstellvorrichtung 12-1 den Ausgang SH1 (td) und aktiviert den Ausgang A1 (te), während das Zeitgabesignal CLK aktiv ist. Da der Ausgang SH1 der Verstellvorrichtung 12-1 aktiviert ist, wird der Ausgang A0 nicht aktiviert.

In ähnlicher Weise wird der Ausgang A1 aktiviert (tf), wenn der fünfte Impuls des Zeitgabesignals CLK zugeführt wird. Diese Operation wird bis zur Verstellvorrichtung 12-2 sequentiell wiederholt. Sodann wird der Ausgang SHn der Verstellvorrichtung 12-n aktiviert, und der Ausgang An wird in Reaktion auf die Aktivierung des Zeitgabesignals CLK (th, ti) aktiviert. Wenn der (2n + 3)-te Impuls des Zeitgabesignals CLK zugeführt ist, wird der Ausgang SH(n + 1) der Verstellvorrichtung 15 aktiviert, was den AND Schaltkreis 14-n im vorherigen Zustand unterdrückt. Somit wird der Ausgang An danach nicht aktiviert (tj).

Wie vorstehend erwähnt, erzeugt die Zeitgabeeinstellschaltung 101 in der ersten Variante der ersten Ausführungsform sequentiell die Mehrzahl Impulse als jedes der Durchschlagzeitgabesignale A0 bis An in Reaktion auf das Zeitgabesignal CLK und übergibt sie an eine entsprechende der Redundanzsicherungsschaltungen 102-0 bis 102-n. Auf der Basis der an die Redundanzsicherungsschaltung 102-0 bis 102-n gegebenen Signale werden die mehreren hohen Spannungen SVT zum Programmieren an jede der Anti-Fuses 100 angelegt, wodurch das sichere Programmieren der Anti-Fuses 100 ermöglicht wird.

(Zweite Ausführungsform)

Eine zweite Ausführungsform wird nachfolgend unter Bezugnahme auf 12 bis 14 beschrieben. Bei dieser Ausführungsform sind gleichen Komponenten (Elementen) wie in der ersten Ausführungsform gleiche Symbole erteilt, und deren detaillierte Beschreibung ist weggelassen.

Unmittelbar nachdem eine bestimmte Anti-Fuse 100 (hier sei es angenommen eine Anti-Fuse 100-0) dielektrisch durchschlagen ist, kann der Fall eintreten, daß das Potentialniveau der hohen Spannung SVT abfällt. Wenn die hohe Spannung SVT der nächsten Anti-Fuse 100 (hier sei angenommen, daß es Anti-Fuse 100-1 ist) zugeführt wird, um das dielektrische Durchschlagen durchzuführen, selbst obwohl das Potentialniveau noch immer niedrig ist, ist es schwierig, die Anti-Fuse 100-1 dielektrisch zu durchschlagen. Daher ist die zweite Ausführungsform so ausgestaltet, daß, nachdem die bestimmte Anti-Fuse 100 dielektrisch durchschlagen ist, bis zur hohen Spannung SVT, deren Niveau ein Standardniveau übersteigt (wiederherstellt), SVT nicht an die Anti-Fuse 100, die dielektrisch durchschlagen werden soll, angelegt wird.

12 ist eine Ansicht, die eine Ausbildung einer Niveauermittlungsschaltung und die Beziehung zwischen anderen Schaltungen zeigt. Wie in 12 dargestellt, wird die hohe Spannung SVT durch Widerstände R1, R2 der Niveauermittlungsschaltung 121 geteilt. Das geteilte Potential wird mit einem Standardpotential VREF verglichen. Wenn das geteilte Potential (im folgenden als SVT' bezeichnet) das Standardpotential VREF (ein SVT-Standardniveau der 14D) übersteigt, gelangt ein Signal SVTUP auf niedriges Niveau (siehe 14E). Der Zeitraum des niedrigen Niveaus ist der Zeitabschnitt, zu dem die Hochspannung SVT an die Anti-Fuse 100 angelegt werden kann. Auf der Basis eines Zeitgabesignals CLK1 und eines Zeitgabesignals CLK2 wird SVT an die Anti-Fuse 100 angelegt. Hierbei ist das Zeitgabesignal CLK1 ein Signal eines logischen Produkts zwischen dem Inversionssignal des Signals SVTUP und dem Zeitgabesignal CLK. Das Zeitgabesignal CLK2 wird mit dem Zeitgabesignal CLK synchronisiert.

13 ist ein Blockschaubild, das die Konfiguration der Zeitgabeeinstellschaltung 101 dieser Ausführungsform zeigt. Wie in 13 gezeigt, ist die Zeitgabeeinstellschaltung 101 so konfiguriert, daß sie ein Zeitgabesignal CLKA und ein Zeitgabesignal CLKB trennt. Das Zeitgabesignal CLKA ist das Zeitgabesignal, das dem AND Schaltkreis 14 zugeführt wird. Das Zeitgabesignal CLKB ist das Zeitgabesignal, das den Verstellvorrichtungen 12, 15 zugeführt wird.

14A bis 14M sind Zeitschaubilder, die den Betrieb der Zeitgabeeinstellschaltung 101 dieser Ausführungsform zeigen.

Wenn das Zeitgabesignal CLK2 als das Zeitgabesignal CLKA und das Zeitgabesignal CLK1 als das Zeitgabesignal CLKB der Zeitgabeeinstellschaltung 101 zugeführt werden, wird das Zeitgabesignal CLK1 den Umschaltern/Verstellvorrichtungen 12, 15 zugeführt. Damit werden die Ausgänge SH00, SH01, SH02 ... sequentiell in Reaktion auf die Eingangszeitgaben des Zeitgabesignals CLK1 aktiviert. Da das Zeitgabesignal CLK2 dem AND Schaltkreis 14 zugeführt wird, werden die Durchschlagzeitgabesignale A0, A1 ... zu den Eingabezeiten des Zeitgabesignals CLK2 ausgegeben. Folglich wird, bis das Teilungspotential SVT' das Standardpotential VREF übersteigt, die Hochspannung SVT nie an die Anti-Fuse 100 angelegt. Die Anti-Fuse 100 kann sicher durchschlagen werden. Auch wird der Potentialabfall in der Hochspannung SVT niemals induziert, wenn SVT nicht an die Anti-Fuse 100 angelegt wird.

Wenn das Zeitgabesignal CLK in einem Zeitraum gegeben wird, in dem die Hochspannung SVT genügend wiederhergestellt ist, wie dies in 14A bis 14M gezeigt ist, wird SVT der Anti-Fuse 100 einmal bei einem Impuls angelegt.

15A bis 15M sind Zeitschaubilder einer ersten Variante der zweiten Ausführungsform. In der ersten Variante wird ähnlich der zweiten Ausführungsform das Zeitgabesignal CLK2 dem Signal CLKA der Zeitgabeeinstellschaltung 101 zugeführt, und das Zeitgabesignal CLK1 wird dem Signal CLKB zugeführt. Wie in 15A bis 15M gezeigt, ist, wenn der Zeitraum, bis das Potential SVT' das Standardpotential VREF (SVT-Standardniveau) nach dem Durchschlag der Anti-Fuse übersteigt, kurz, und unterhalb der Hälfte des aktiven Zeitraums des Zeitgabesignals CLK, wenn das Potential SVT' das Standardpotential VREF übersteigt, wird das Zeitgabesignal CLK1 aktiviert und die Hochspannung SVT sofort der Anti-Fuse 100 angelegt. Durch Anlegen der hohen Spannung einer Mehrzahl von Malen an die gleiche Anti-Fuse innerhalb des gleichen Taktes wird weiter sichergestellt, daß die Anti-Fuse dielektrisch durchschlagen werden kann.

16A bis 16M sind Zeitablaufdarstellungen einer zweiten Variante in der zweiten Ausführungsform. Die zweite Variante ist so gestaltet, daß das Zeitgabesignal CLK1 den Signalen CLKA und CLKB der Zeitgabeeinstellschaltung 101 zugeführt wird. Wie in 16A bis 16M gezeigt, wird, falls der Zeitraum, bis das Potential SVT' das Standardpotential VREF überschreitet, nachdem das dielektrische Durchschlagen länger als der Zyklus des Zeitgabesignals CLK ist, das Potential SVT der nächsten Anti-Fuse synchron mit dem Zeitgabesignal CLK1 angelegt. Wird die Zeitdauer, bis das Potential SVT' das Standardpotential VREF überschreitet, länger als der Zyklus des Zeitgabesignals CLK, wenn die Verstellvorrichtung 12 auf der Basis des Zeitgabesignals CLK2 vorwärtsbewegt wird, so wird die hohe Spannung SVT, wenn das Potential SVT' geringer als das Standardpotential VREF ist, an die Anti-Fuse 100 angelegt. Deshalb kann der Fall eintreten, daß das dielektrische Durchschlagen nicht durchgeführt wird. Somit wird die Verstellvorrichtung auf der Basis des Zeitgabesignals CLK1 vorwärtsbewegt.

Die oben erwähnten ersten und zweiten Ausführungsformen sind so gestaltet, daß die Hochspannung SVT jeder Anti-Fuse 100 angelegt wird. Jedoch ist die vorliegende Erfindung nicht auf eine beschränkt. Beispielsweise kann die Hochspannung SVT jeder von zwei (oder drei oder mehr) Anti-Fuses 20 zur gleichen Zeit angelegt werden.

(Dritte Ausführungsform)

Die Konfiguration der Sicherungsdurchschlageinstellschaltung 105 und die Beziehung zwischen dieser und anderen Schaltungen wird unter Bezugnahme auf 17 beschrieben. 17 ist ein Blockschaltbild, das die Konfiguration der Sicherungsdurchschlagseinstellschaltung 105 und die Beziehung zwischen letzterer und anderen Schaltungen in einer dritten Ausführungsform zeigt. Durch Zuführen des Ausgangs der Zeitgabeeinstellschaltung 101 an die zwei Sicherungsdurchschlageinstellschaltungen 105 ist es möglich, gleichzeitig zwei Anti-Fuses 100 zu programmieren. In diesem Fall ist es notwendig, daß die SVT Erzeugungsschaltung 203 ausreichend Stromkapazität aufweist, um die zwei Anti-Fuses 100 zu programmieren. Dies führt dazu, daß das gleichzeitige Programmieren die Zeit für das Programmieren stark reduzieren kann. In 17 wird der Ausgang von der Zeitgabeeinstellschaltung 101 den zwei Sicherungsdurchschlageinstellschaltungen 105 zugeführt. Durch Zuführen zu den m Sicherungsdurchschlageinstellschaltungen 105 ist es jedoch möglich, die m Anti-Fuses zu programmieren.

Herkömmlicherweise wird die Hochspannung SVT gleichzeitig an alle einer Mehrzahl Anti-Fuses 100 angelegt, die elektrisch entsprechend der defekten Adresse durchschlagen werden sollen. Aus diesem Grund ergibt sich die Möglichkeit des Auftretens des Phänomens, daß die Anti-Fuse 100, die dielektrisch früher als die anderen Sicherungen dielektrisch durchschlagen wird, die Stromleckquelle wird. Dies führt zum Abfall im Niveau der Spannung, die an die anderen Anti-Fuses 100 angelegt wird (die Möglichkeit, daß nur eine Sicherung zur Stromleckquelle wird, besteht aufgrund des dielektrischen Durchschlages vor den anderen Sicherungen).

Im Gegensatz dazu wird bei der vorliegenden Erfindung die Hochspannung SVT gleichzeitig an die Anti-Fuse 100 angelegt, deren Zahl (einschließlich 1) geringer als die Zahl der Anti-Fuses 100 ist, die entsprechend der defekten Adresse durchschlagen werden müssen. Damit ist die Möglichkeit des Auftretens der Stromleckquelle relativ niedriger als bei der herkömmlichen Technik, und die Anti-Fuse 100 kann noch sicherer durchschlagen werden.

Die vorstehende Beschreibung erfolgte unter Verwendung der Anti-Fuse als Programmelement. Wenn als Programmelement eine Metallsicherung verwendet wird, so wird, wenn die Spannung an die Metallsicherung zum dann zu erfolgenden Programmieren angelegt wird, die Metallsicherung nicht leitend und hat eine der Anti-Fuse entgegengesetzte Polarität. Damit fließt, wenn die Spannung zum Durchschlagen einer Mehrzahl Metallsicherungen angelegt wird, der Strom getrennt in die jeweiligen Metallsicherungen. Daher fehlt die Stromzuführleistung der SVT erzeugenden Schaltung, wodurch die Spannung abfällt. Selbst in diesem Fall ist es augenscheinlich, daß die Erfindung angewendet werden kann.

Gemäß der Redundanzsteuerschaltung bei der vorliegenden Erfindung ist es durch Programmieren des Programmelements über eine Mehrzahl von Malen synchron mit dem externen Signal möglich, das Programmelement noch sicherer zu programmieren.

Gemäß der Redundanzsteuerschaltung der vorliegenden Erfindung ist es möglich, fortzufahren, die hohe Spannung zum Programmieren anzulegen, bis der dielektrische Durchschlag der gezielten Anti-Fuse erfolgt. Somit ist es selbst dann, wenn die Stromkapazität der hohe Spannung erzeugenden Schaltung zum Programmieren begrenzt ist, möglich, den dielektrischen Durchschlag der Anti-Fuse sicher durchzuführen.


Anspruch[de]
  1. Redundanzsteuerschaltung umfassend:

    Eine Mehrzahl Programmelemente (100), in denen eine schadhafte/defekte Adresse (XAD), die die Position eines Defekts anzeigt, durch einen dielektrischen Durchschlag aufgrund des Anlegens einer Spannung (SVT) programmiert wird; und

    einen Spannungssteuerabschnitt (101, 105, 106, 107), der die Spannung (SVT) an ein Teil einer Mehrzahl als Ziel vorgesehener Programmelemente (100) gleichzeitig anlegt,

    wobei die Mehrzahl der gezielten Programmelemente (100) ein Teil der Mehrzahl von Programmelementen (100) ist, die entsprechend der defekten Adresse (XAD) dielektrisch durchschlagen werden sollen.
  2. Redundanzsteuerschaltung nach Anspruch 1, wobei eine Anzahl des Teils der Mehrzahl gezielter Programmelemente (100), deren Zahl geringer als die Zahl der Mehrzahl Programmelemente (100) ist, eins ist, und

    der Spannungssteuerabschnitt (101, 105, 106, 107) die Spannung (SVT) an jede der Mehrzahl gezielter Programmelemente (100) einzeln anlegt.
  3. Redundanzsteuerschaltung nach Anspruch 1 oder 2, wobei der Spannungssteuerabschnitt (101, 105, 106, 107) die Spannung (SVT) an die Mehrzahl gezielter Programmelemente mit einer Zeitgabe eines Triggersignals (CLK) anlegt.
  4. Redundanzsteuerschaltung nach einem der Ansprüche 1 bis 3, wobei der Spannungssteuerabschnitt (101, 105, 106, 107) die Spannung (SVT) gemeinsam an die Mehrzahl gezielter Programmelemente (100) anlegt und

    die Spannung (SVT) eine Spannung ist, die innerhalb einer die Redundanzsteuerschaltung umfassenden Einrichtung erzeugt wird.
  5. Redundanzsteuerschaltung nach einem der Ansprüche 1 bis 4, wobei der Spannungssteuerabschnitt (101, 105, 106, 107) einschließt:

    Einen Zeitgabeeinstellabschnitt (101), der ein Zeitgabesignal (A) ausgibt, das eine Zeitgabe zum Ausführen eines dielektrischen Durchschlages jedes der Mehrzahl Programmelemente (100) basierend auf einem Triggersignal (CLK) anzeigt, und

    eine Mehrzahl Elementdurchschlagabschnitte (105, 106, 107), von denen jeder entsprechend jedem der Mehrzahl Programmelemente (100) eingerichtet ist und die Spannung (SVT) an das entsprechende der Mehrzahl auf dem Zeitgabesignal (A) und der defekten Adresse (XAD) basierenden Programmelemente (100) anlegt.
  6. Redundanzsteuerschaltung nach Anspruch 5, wobei jeder der Mehrzahl Elementdurchschlagabschnitte (105, 106, 107) einschließt:

    Einen Sicherungsdurchschlageinstellabschnitt (105), der ein spezifizierendes Signal (VC) mit einer Zeitgabe des Zeitgabesignals (A) basierend auf der defekten Adresse (XAD) anlegt, wobei das spezifizierende Signal (VC) andeutet, ob das betreffende aus der Mehrzahl Programmelemente (100) wirklich dielektrisch durchschlagen werden soll oder nicht, und

    einen Spannungsanlageabschnitt (106), der die Spannung (SVT) an das betreffende der Mehrzahl Programmelemente (100) in Reaktion auf das Spezifizierungssignal (VC) anlegt, wenn das Spezifizierungssignal (VC) anzeigt, daß das entsprechende aus der Mehrzahl Programmelemente (100) elektrisch durchbrochen werden soll.
  7. Redundanzsteuerschaltung nach Anspruch 6, wobei eine erste Zeitgabe sich von einer zweiten Zeitgabe unterscheidet,

    wobei die erste Zeitgabe eine Zeitgabe ist, wenn der erste Sicherungsdurchschlageinstellabschnitt (105-0) für ein erstes (100-0) der Mehrzahl Programmelemente (100) ein erstes spezifizierendes Signal (VC0) ausgibt, und

    wobei die zweite Zeitgabe eine solche ist, wenn ein zweiter Sicherungsdurchschlageinstellabschnitt (105-1) für ein zweites (100-1) aus der Mehrzahl Programmelemente (100) ein zweites derartiges Spezifizierungssignal (VC1) ausgibt.
  8. Redundanzsteuerschaltung nach Anspruch 7, weiter umfassend:

    Einen Vergleichsabschnitt (121), der die Spannung (SVT) mit einer Standardspannung (VREF) vergleicht und ein Vergleichsergebnissignal (/SVTUP) ausgibt,

    wobei der Zeitgabeeinstellabschnitt (101) die zweite Zeitgabe basierend auf dem Triggersignal (CLK) und dem Vergleichsergebnissignal (/SVTUP), das anzeigt, daß die Spannung (SVT) die Standardspannung (VREF) übersteigt, nach Zuführen der Spannung SVT aus dem Spannungsanlageabschnitt (106) in Reaktion auf das erste Spezifizierungssignal (VC0), das bei der ersten Zeitgabe zugeführt wird, erzeugt.
  9. Redundanzsteuerschaltung nach einem der Ansprüche 5 bis 8, wobei der Zeitgabeeinstellabschnitt (101) einschließt:

    Einen ersten Zähler (11-0), der das Zählen für eine erste Impulszahl des Triggersignals (CLK) beginnt, wenn die erste Impulszahl M beträgt, und ein erstes Steuersignal (SH0) ausgibt, wenn die erste Impulszahl N gezählt wird,

    einen zweiten Zähler (11-1) , der das Zählen einer zweiten Impulszahl des Triggersignals (CLK) beginnt, wenn die zweite Impulszahl (M + N) ist, und ein zweites Steuersignal (SH1) ausgibt, wenn die gezählte zweite Pulszahl N ist, und

    einen dritten Zähler (11-2), der das Zählen einer dritten Impulszahl des Triggersignals (CLK) beginnt, wenn die dritte Impulszahl (M + 2 × N) ist, und ein drittes Steuersignal (SH2) ausgibt, wenn die dritte Impulszahl N gezählt wird,

    wobei der erste Zähler (11-0) einen ersten Logikabschnitt (14-0) einschließt, der ein erstes der Zeitgabesignale (A0) ausgibt, das charakteristisch für eine Zeitgabe ist, wenn das erste spezifizierende Signal (VC0), basierend auf einem Inversionssignal des zweiten Steuersignals (SH 1) und dem ersten Steuersignal (SH0), ausgegeben wird, und

    der zweite Zähler (11-1) einen zweiten Logikabschnitt (14-1) einschließt, der ein zweites Zeitgabesignal (A1) ausgibt, das charakteristisch für eine Zeitgabe ist, wenn das zweite spezifizierte Signal (VC1), basierend auf einem Inversionssignal des dritten Steuersignals (SH2) und des zweiten Steuersignals (SH1), ausgegeben wird.
  10. Redundanzsteuerschaltung nach einem der Ansprüche 1 bis 9, wobei das Programmelement (100) eine Anti-Fuse ist.
  11. Halbleiterspeicher, umfassend:

    Eine Redundanzsteuerschaltung (204) nach einem der Ansprüche 1 bis 10;

    wenigstens eine von einer Redundanzwortleitung (225) und einer Redundanzbitleitung (226), die von entweder einer defekten Wortleitung (221) oder einer defekten Bitleitung (222) entsprechend der defekten Adresse (XAD) ersetzt wird; und

    eine Mehrzahl Redundanzspeicherzellen (227), die mit einer aus Redundanzwortleitung (225) und Redundanzbitleitung (226) geschaltet ist.
  12. Halbleiterspeicher nach Anspruch 11, wobei der Halbleiterspeicher (1) ein DRAM ist und

    das Programmelement (100) die gleiche Struktur wie ein Kondensator einer Speicherzelle (224) des DRAMs hat.
Es folgen 17 Blatt Zeichnungen






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