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Dokumentenidentifikation DE10063732B4 24.02.2005
Titel Halbleiterspeicherbauelement mit hierarchischer Wortleitungsstruktur
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Kim, Jae-Hoon, Suwon, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 12.12.2000
DE-Aktenzeichen 10063732
Offenlegungstag 19.07.2001
Veröffentlichungstag der Patenterteilung 24.02.2005
Veröffentlichungstag im Patentblatt 24.02.2005
IPC-Hauptklasse G11C 8/08
IPC-Nebenklasse G11C 8/14   G11C 11/408   G11C 8/12   G11C 5/14   

Beschreibung[de]

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement, insbesondere auf ein solches mit wahlfreiem Zugriff, mit mehreren Speicherfeldblöcken und aufgeteilten bzw. hierarchischen Wortleitungen.

Üblicherweise werden mehrere, in einem Halbleiterspeicherbauelement angeordnete Wortleitungen unter der Steuerung von Zeilendecodern geführt. Der mit höherer Integration des Speicherbauelements kleiner werdende Platz macht es schwierig, im Entwurf jeweils eine Decodereinheit pro Wortleitung vorzusehen. Aus diesem Grund wird in jüngerer Zeit für die meisten Halbleiterspeicherbauelemente eine hierarchische Wortleitungsstruktur verwendet, bei der mehrere hierarchische Wortleitungs-Treiberschaltkreise einen Ausgang des Zeilendecoders gemeinsam nutzen und mit Unterzeilendecodern (oder PXi-Generatoren) verknüpft sind, um eine jeweilige Wortleitung auszuwählen.

Die Technik der hierarchischen Wortleitungsstruktur ist beispielsweise in den Patentschriften US 5.674.585, US 5.875.149, US 5.862.098, US 5.933.388 und US 5.943.289 beschrieben.

1 zeigt ein herkömmliches Halbleiterspeicherbauelement, das in einem Halbleiterchip 1 ausgebildet ist und vier Speicherblöcke (oder Feldblöcke) MB1, MB2, MB3 und MB4 umfasst. Von diesen beinhaltet jeder eine Mehrzahl von Speicherzellen. In einer 4-Bit-Struktur wird in einem Normalbetrieb in jedem der Blöcke MB1, MB2, MB3 und MB4 eine 1-Bit-Speicherzelle ausgewählt. Dann werden Daten in die ausgewählte Speicherzelle geschrieben bzw. aus dieser gelesen. In einem peripheren Schaltkreisteil, der sich in einem mittigen Bereich des Halbleiterchips 1 befindet, sind Vordecoder, Eingabepuffer und Ausgabepuffer angeordnet. Der periphere Schaltkreisteil befindet sich hierbei in den Bereichen zwischen beabstandeten Blöcken MB1 und MB2 bzw. MB3 und MB4.

Jeder Speicherblock MB1 bis MB4 besteht aus einem oder mehreren Subfeldblöcken, von denen jeder Speicherzellen, die in Zeilen und Spalten angeordnet sind, entlang der Zeilen angeordnete Subwortleitungen und entlang der Spalten angeordnete Bitleitungen beinhaltet. 2 zeigt schematisch einen der Subfeldblöcke. Wie daraus ersichtlich, sind für einen Subfeldblock drei Subwortleitungstreiber (SWD) 10, 12, 14 und zwei Subfelder 16, 18 vorgesehen. Das eine Subfeld 16 ist zwischen den Subwortleitungstreibereinheiten 10 und 12 angeordnet, während das andere Subfeld 18 zwischen den Subwortleitungstreibern 12 und 14 angeordnet ist.

Im Subfeld 16 sind lediglich vier Subwortleitungen SWL0, SWL1, SWL2, SWL3 gezeigt, die zu einer Hauptwortleitung MWL0 gehören. Die Subwortleitungen SWL0 und SWL2 des Subfeldes 16 sind mit der Subwortleitungstreibereinheit 12 gekoppelt, während die Subwortleitungen SWL1 und SWL3 des Subfeldes 16 mit der Subwortleitungstreibereinheit 10 gekoppelt sind. Analog sind die Subwortleitungen SWL0 und SWL2 des Subfeldes 18 mit der Subwortleitungstreibereinheit 12 gekoppelt, und die Subwortleitungen SWL1 und SWL3 des Subfeldes 18 sind mit der Subwortleitungstreibereinheit 14 gekoppelt. Für die Subwortleitungstreibereinheiten 10, 12, 14 ist jeweils ein zu den Subleitungen gehöriger Subwortleitungstreiber 20 vorgesehen. Die Subwortleitungstreiber 20 sind gemeinsam mit einer Hauptwortleitung MWL0 gekoppelt.

Wie aus 2 weiter ersichtlich, wird über einen Treiber 22a ein Subwortleitungsaktivierungssignal PX0, auch als "Subwortleitungsladesignal" bezeichnet, an einen der beiden Subwortleitungstreiber 20 angelegt, die für die Subwortleitungstreibereinheit 10 vorgesehen sind. An den anderen Treiber 20 wird ein Subwortleitungsaktivierungssignal PX2 über einen Treiber 22b angelegt. Über den Treiber 22a wird ein Subwortleitungsaktivierungssignal PX1 an einen der beiden Subwortleitungstreiber 20 angelegt, die für die Subwortleitungstreibereinheit 12 vorgesehen sind. An den anderen Treiber 20 wird ein Subwortleitungsaktivierungssignal PX3 über den Treiber 22b angelegt. Über den Treiber 22a wird ein Subwortleitungsaktivierungssignal PX0 an einen der beiden Treiber 20 angelegt, die für die Subwortleitungstreibereinheit 14 vorgesehen sind. An den anderen Treiber 20 wird über den Treiber 22b ein Subwortleitungsaktivierungssignal PX2 angelegt.

Die Subwortleitungsaktivierungssignale PX0, PX1, PX2 und PX3 werden durch die oben angegebenen, nicht gezeigten Subzeilendecoder PXi generiert und liegen auf dem hohen Pegel einer Boost- oder Anhebespannung Vpp, der höher als eine Versorgungsspannung ist. Während eines Normalbetriebs liegt nur eines der Subwortleitungsaktivierungssignale PXi auf hohem Pegel. Wie aus 2 weiter ersichtlich, sind zwischen Gebieten 24, die als "Verbindungsbereiche" bezeichnet werden und in denen die Treiber 22a und 22b angeordnet sind, Abtastverstärker angeordnet. Des weiteren sind dazwischen Bitleitungen gekoppelt, die in zugehörigen Subfeldern 16 und 18 angeordnet sind. Für den Fachmann versteht sich, dass die Abtastverstärker von nicht gezeigten, benachbarten Subfeldern gemeinsam genutzt werden. Die übrigen Subfeldblöcke, die in jedem der Speicherblöcke MB1, MB2, MB3 und MB4 vorgesehen sind, besitzen ebenfalls den in 2 gezeigten Aufbau.

Um eine in 2 mit gestrichelten Linien umrahmte Speicherzelle MC des Subfeldes 16 auszuwählen, das zwischen den Subwortleitungstreibereinheiten 10 und 12 angeordnet ist, wird eine Hauptwortleitung MWL0 ausgewählt, und das Subwortleitungsaktivierungssignal PX2 besitzt den hohen Pegel einer Anhebespannung. In diesem Fall liegen die übrigen Signale PX0, PX1 und PX3 auf dem niedrigen Pegel einer Massespannung. Andere Speicherzellen, die mit der Hauptwortleitung MWL0 verknüpft sind, können auf dieselbe Weise ausgewählt werden, wie vorstehend angegeben.

Für eine solche Anordnung der Subwortleitungsaktivierungssignale PXi (i = 0 bzw. 1) variiert der Leistungsverbrauch, speziell die Anhebespannung Vpp, beim Auswählen des Subwortleitungsaktivierungssignals, d.h. der Leistungsverbrauch ist für ein jeweiliges Signal nicht ausgeglichen. Dies hat einen Einfluss auf Schaltkreisbetriebsvorgänge, wie bzgl. Rauschen, Betriebsgeschwindigkeit, Signalversatz etc. Spezieller wird das Subwortleitungsaktivierungssignal PX0 oder PX2 zwei Subwortleitungstreibereinheiten 10 und 14 über zugehörige Treiber zugeführt, und die Subwortleitungsaktivierungssignale PX1 bzw. PX3 werden über zugehörige Treiber nur einer Subwortleitungstreibereinheit 12 zugeführt, wie in 2 gezeigt. Dies bedeutet, dass die Last für eine Signalleitung, welche das Signal PX0 oder PX2 überträgt, größer ist als diejenige für eine Signalleitung, welche das Signal PX1 oder PX3 überträgt. Daher ist bzgl. der Speicherblöcke MB1, MB2, MB3 und MB4 die beim Auswählen des Signals PX0 oder PX2 verbrauchte Leistung höher als beim Auswählen des Signals PX1 oder PX3, siehe auch die weiter unten näher erläuterte 6. Als Folge davon verursacht der ungleiche Leistungsverbrauch Signalversatz und eine fehlende Rauschbalance.

Aus der Offenlegungsschrift JP 10284705 A ist ein DRAM-Bauelement mit einem Speicherzellenfeld bekannt, das mehrere Subfeldblöcke mit jeweils mehreren Subfeldern beinhaltet, über die hinweg sich Hauptwortleitungen erstrecken. Mit den Subfeldern und Hauptwortleitungen sind zugehörige Subwortleitungen und Subwortleitungstreiber verbunden.

Für ein in ähnlicher Weise hierarchisch aufgebautes Halbleiterspeicherbauelement ist es aus der Patentschrift US 5.862.098 bekannt, Subwortleitungstreiber blockweise zu aktivieren, wozu dort speziell in einen Hauptdekodiersignalstrang über zugewiesene, dekodierte Blockauswahlsignale eingegriffen wird.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements der eingangs genannten Art zugrunde, das einen relativ gleichmäßigen Leistungsverbrauch beim Auswählen von Subwortleitungsaktivierungssignalen beibehalten kann.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

1 ein Blockschaltbild eines Chipentwurfs eines herkömmlichen Halbleiterspeicherbauelements,

2 ein Blockschaltbild eines von mehreren Subfeldblöcken, die in Speicherblöcken des Bauelements von 1 enthalten sind,

3 ein Blockschaltbild eines ersten erfindungsgemäßen Halbleiterspeicherbauelements mit einer Anordnung von Subwortleitungsaktivierungssignalen,

4 ein Blockschaltbild entsprechend 3, jedoch für ein zweites erfindungsgemäßes Halbleiterspeicherbauelement,

5 ein Blockschaltbild entsprechend 3, jedoch für ein drittes erfindungsgemäßes Halbleiterspeicherbauelement und

6 ein Diagramm zum Vergleichen des Leistungsverbrauchs beim erfindungsgemäßen Halbleiterspeicherbauelement einerseits und beim herkömmlichen Halbleiterspeicherbauelement andererseits.

Bei der für das erfindungsgemäße Halbleiterspeicherbauelement angewandten Anordnung von Subwortleitungsaktivierungssignalen ist die Anzahl an Subwortleitungstreibereinheiten SWD in Speicherblöcken, denen ein Subwortleitungsaktivierungssignal, z.B. PX0 oder PX2, zugeführt wird, gleich der Anzahl an Subwortleitungstreibereinheiten SWD in Speicherblöcken, denen andere Subwortleitungsaktivierungssignale, z.B. PX1 oder PX3, zugeführt werden. Dies bedeutet, dass kein Ungleichgewicht des Leistungsverbrauchs auftritt, wenn jedes Subwortleitungsaktivierungssignal PXi (i = 0, ..., 3) jeweils dem hohen Pegel einer Anhebespannung Vpp liegt. Daher können Schwierigkeiten, die durch ungleichen Leistungsverbrauch verursacht werden, wie Signalversatz, Rauschungleichgewicht und die Schwierigkeit der Optimierung der Signalübertragung, vermieden werden.

3 zeigt als erstes erfindungsgemäßes Ausführungsbeispiel ein Halbleiterspeicherbauelement, das auf einem Halbleiterchip 100 gebildet ist und vier Speicherblöcke MB1, MB2, MB3 und MB4 umfasst. Jeder Speicherblock MB1 bis MB4 ist in eine Mehrzahl von Subfeldblöcken 120 unterteilt. Jeder Subfeldblock 120 beinhaltet drei aufeinanderfolgende Subwortleitungstreibereinheiten 10, 12, 14 zwischen denen jeweils ein Subfeld angeordnet ist. Die Blöcke 120 besitzen denselben Aufbau wie in 2, so dass auf deren obige Beschreibung verwiesen werden kann. Die Blöcke MB1 bis MB4 werden nachfolgend als erster, zweiter, dritter bzw. vierter Speicherblock bezeichnet.

In den Blöcken 120 mit den Speicherblöcken MB1 und MB3 angeordnete Subwortleitungsaktivierungssignale PXi unterscheiden sich von denen, die in den Blöcken 120 mit den Speicherblöcken MB2 und MB4 angeordnet sind, wobei sie im Vergleich zum Ausführungsbeispiel von 2 unregelmäßig angeordnet sind. Speziell werden PX0 und PX2 an die Subwortleitungstreibereinheiten 10 und 14 von MB1 und MB3 angelegt, während PX1 und PX3 an die Subwortleitungstreibereinheit 12 angelegt werden. Andererseits werden PX1 und PX3 an die Einheiten 10 und 14 von MB2 und MB4 angelegt, während PX0 und PX2 an die Einheit 12 angelegt werden.

Bei einer derartigen Anordnung der Subwortleitungsaktivierungssignale PXi werden diese sämtlich an eine gleich große Anzahl von Subwortleitungstreibereinheiten angelegt, d.h. PX0 oder PX2 bzw. PX1 oder PX3 werden mit dem hohen Pegel einer Anhebespannung jeweils an sechs Subwortleitungstreibereinheiten angelegt. Wenn jedes der Subwortleitungsaktivierungssignale auf hohen Pegel geht, wird der Leistungsverbrauch folglich gleichmäßig über alle Blöcke hinweg verteilt, ohne dass für irgendeinen bestimmten Block ein Anstieg des Leistungsverbrauchs auftritt. Dadurch ist es möglich, Schaltkreisprobleme, wie Signalausbreitungsversatz, Rauschungleichgewicht usw., die von ungleichem Leistungsverbrauch herrühren, zu reduzieren.

4 zeigt als zweites erfindungsgemäßes Ausführungsbeispiel ein Halbleiterspeicherbauelement, das auf einem Halbleiterchip 100 gebildet ist und vier Speicherblöcke MB1, MB2, MB3 und MB4 umfasst. Jeder von diesen ist in eine Mehrzahl von Subfeldblöcken 120 unterteilt. Jeder der Subfeldblöcke 120 beinhaltet drei aufeinanderfolgende Subwortleitungstreibereinheiten (SWD) 10, 12, 14 und zwei zwischenliegende Subfelder. Die Subfeldblöcke 120 der Speicherblöcke MB1 bis MB4 besitzen denselben Aufbau wie in 2, so dass zu deren Beschreibung auf diejenige zu 2 verwiesen werden kann. MB1 bis MB4 bezeichnen hierbei einen ersten, zweiten, dritten bzw. vierten Speicherblock.

Subwortleitungsaktivierungssignale PXi, die in den Subfeldblöcken 120 angeordnet sind, welche zu den Speicherblöcken MB1 und MB3 gehören, unterscheiden sich von denen, die in den zu den Speicherblöcken MB2 und MB4 gehörigen Subfeldblöcken 120 angeordnet sind. Mit anderen Worten ist die Anordnung der Signale PXi unregelmäßig, im Vergleich zur regelmäßigen Anordnung gemäß 2. Speziell werden die Subwortleitungsaktivierungssignale PX0 und PX2 an die Subwortleitungstreibereinheiten 10 und 14 der Blöcke MB1 und MB2 angelegt, und die Subwortleitungsaktivierungssignale PX1 und PX3 an die Subwortleitungstreibereinheit 12 dieser Blöcke. Andererseits werden die Signale PX1 und PX3 an die Subwortleitungstreibereinheiten 10 und 14 der Blöcke MB3 und MB4 angelegt, und die Signale PX0 und PX2 an die Subwortleitungstreibereinheit 12 dieser Blöcke.

Mit einer solchen Anordnung der Subwortleitungsaktivierungssignale PXi sind diese jeweils mit derselben Anzahl an Subwortleitungstreibereinheiten gekoppelt. Speziell werden das Signal PX0 oder PX2 bzw, das Signal PX1 oder PX3 auf dem hohen Pegel einer Anhebespannung an jeweils sechs Wortleitungstreibereinheiten angelegt.

5 zeigt ein drittes erfindungsgemäßes Halbleiterspeicherbauelement, das auf einem Halbleiterchip 100 gebildet ist und vier Speicherblöcke MB1, MB2, MB3 und MB4 umfasst. Jeder dieser Blöcke MB1 bis MB4 ist in eine Mehrzahl von Subfeldblöcken 120 unterteilt. Jeder Subfeldblock 120 beinhaltet drei aufeinanderfolgende Subwortleitungstreibereinheiten (SWD) 10, 12, 14 und zwei zwischenliegende Subfelder. Die Subfeldblöcke 120 der Speicherblöcke MB1 bis MB4 sind von demselben Aufbau wie in 2, so dass zu deren Beschreibung auf diejenige zu 2 verwiesen werden kann. Die Speicherblöcke MB1 bis MB4 werden nachstehend als erster, zweiter, dritter bzw. vierter Speicherblock bezeichnet.

Nachfolgend wird speziell auf den Speicherblock MB1 Bezug genommen, wobei in den übrigen Speicherblöcken MB2 bis MB4 analoge Anordnungen vorgesehen sind.

Die Subfeldblöcke 120 des Speicherblocks MB1 sind in eine erste und eine zweite Gruppe von Subfeldblöcken unterteilt. Die Blöcke der ersten Gruppe besitzen untereinander identische Anordnungen der PXi-Signale. Ebenso besitzen die Blöcke der zweiten Gruppe untereinander identische Anordnungen der PXi-Signale. Andererseits unterscheiden sich die Anordnungen der PXi-Signale der ersten bzw. der zweiten Gruppe von Subfeldblöcken voneinander, so dass sich jeweils ein gleicher Leistungsverbrauch ohne Ungleichheiten ergibt, wenn jedes der Subwortleitungsaktivierungssignale PXi auf hohen Pegel geht. Die Subfeldblöcke der ersten Gruppe können aus einer ungeraden Anzahl von Subfeldblöcken oder der Hälfte der Subfeldblöcke des jeweiligen Speicherblocks gebildet sein. Analog können die Subfeldblöcke der zweiten Gruppe aus einer geraden Anzahl an Subfeldblöcken oder der Hälfte der Subfeldblöcke des jeweiligen Speicherblocks bestehen. Im übrigen sind auch alle anderen kombinatorischen Möglichkeiten verwendbar.

In den Subfeldblöcken 120 der ersten Gruppe werden die Signale PX0 und PX2 an die Subwortleitungstreibereinheiten 10 und 14 angelegt, während die Signale PX1 und PX3 an die Subwortleitungseinheit 12 angelegt werden. Andererseits werden in den Subfeldblöcken 120 der zweiten Gruppe die Signale PX1 und PX3 an die Einheiten 10 und 14 angelegt, während die Signale PX0 und PX2 an die Einheit 12 angelegt werden.

Auch bei dieser Anordnung der PXi-Signale werden selbige jeweils an eine gleich große Anzahl von Subwortleitungstreibereinheiten angelegt. So wird speziell PX0 oder PX2 bzw. PX1 oder PX3 mit dem hohen Pegel einer Anhebespannung an zwölf Subwortleitungstreibereinheiten angelegt, nämlich an drei Subwortleitungstreibereinheiten pro Subfeldblock, wie in 5 gezeigt.

In 6 sind mit den Buchstaben A und C bezeichnete Kennlinien wiedergegeben, die den Leistungsverbrauch, speziell anhand der Anhebespannung Vpp, zeitabhängig für eine herkömmliche, reguläre Anordnung der PXi-Signale darstellen. Demgegenüber stellt eine durch den Buchstaben B bezeichnete Kennlinie den Leistungsverbrauch zeitabhängig für eine unregelmäßige Anordnung der PXi-Signale gemäß der Erfindung dar. Bei der herkömmlichen Anordnung ist die Anzahl an Subwortleitungstreibereinheiten, an welche die Subwortleitungsaktivierungssignale PX0 und PX2 angelegt werden, höher als die Anzahl an Subwortleitungstreibereinheiten, an welche die Subwortleitungsaktivierungssignale PX1 und PX3 angelegt werden. Dies resultiert in einem ungleichen Leistungsverbrauch durch die Speicherblöcke. Die Kennlinie C gehört hierbei zu den Signalen PX0 und PX2, die Kennlinie A zu den Signalen PX1 und PX3. Der Unterschied der beiden Kennlinien verdeutlicht den ungleichen Leistungsverbrauch. Dieser verursacht eine Verringerung der Anhebe- oder Wortleitungsspannung Vpp, die im jeweils nächsten Prozesszyklus zur Anwendung kommt, d.h. die Spannung Vpp verringert sich graduell. Wenn die Spannung Vpp zu klein wird, dauert es zu lange, um die Spannung Vpp auf einen erforderlichen Pegel anzuheben. Umgekehrt muss daher die Abmessung eines Anhebe- bzw. Boost-Schaltkreises vergrößert werden, um die Spannung Vpp innerhalb einer vorgegebenen Zeitdauer auf den erforderlichen Pegel anzuheben. Dadurch wird dann die Boost-Spannung entsprechend dem Ungleichgewicht im Leistungsverbrauch graduell angehoben, wie aus 6 deutlich wird.

Bei der Anordnung der PXi-Signale gemäß der Erfindung ist die Last zur Übertragung der Subwortleitungsaktivierungssignale PXi für alle Signalleitungen gleich groß, speziell ist diese Last eine Kapazität eines Teils, an den eine zugehörige Subwortleitungstreibereinheit gekoppelt ist. Daher wird der Leistungsverbrauch gleichmäßig über die Speicherblöcke hinweg verteilt, selbst wenn jede der Subwortleitungsaktivierungssignale PXi ausgewählt wird, wie die zugehörige Kennlinie B zeigt.


Anspruch[de]
  1. Halbleiterspeicherbauelement mit folgenden Merkmalen:

    – einer Mehrzahl von Subfeldblöcken (120), von denen jeder mehrere Subfelder beinhaltet,

    – einer Mehrzahl von sich über die Subfelder hinweg erstreckenden Hauptwortleitungen (MWLi) und einer Mehrzahl von in jedem der Sub- felder angeordneten Subwortleitungen, die zu einer jeweiligen Hauptwortleitung gehören, und

    – Treibermitteln mit einer Mehrzahl von Subwortleitungstreibereinheiten (10, 12, 14),

    – wobei jede Subwortleitungstreibereinheit eine Subwortleitung im jeweiligen Subfeld entsprechend einer ausgewählten Hauptwortleitung in Reaktion auf Subwortleitungsaktivierungssignale (PX0...3) ansteuert und

    – wobei für die verschiedenen Subfeldblöcke vertauschte Zuordnungen der Subwortleitungsaktivierungssignale, zu den Subwortleitungstreibereinheiten vorgesehen sind.
  2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass jedes Subwortleitungsaktivierungssignal bei Freigabe einen Anhebespannungspegel aufweist, der höher als ein Speisespannungspegel ist.
  3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Subwortleitungstreibereinheiten eine erste, zweite und dritte Subwortleitungstreibereinheit (10, 12, 14) umfassen und die Subfelder in jedem Subfeldblock ein erstes Subfeld, das zwischen der ersten und zweiten Subwortleitungstreibereinheit liegt, und ein zweites Subfeld umfassen, das zwischen der zweiten und dritten Subwortleitungstreibereinheit liegt.
  4. Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass die Subwortleitungsaktivierungssignale ein erstes, zweites, drittes und viertes Subwortleitungsaktivierungssignal (PX0, PX1, PX2, PX3) umfassen, wobei in jedem einer ersten Gruppe von Subfeldblöcken das erste und dritte Subwortleitungsaktivierungssignal der ersten und dritten Subwortleitungstreibereinheit und das zweite und vierte Subwortleitungsaktivierungssignal der zweiten Subwortleitungstreibereinheit zugeführt werden und wobei in jedem einer zweiten Gruppe von Subfeldblöcken das zweite und vierte Subwortleitungsaktivierungssignal der ersten und dritten Subwortleitungstreibereinheit und das erste und dritte Subwortleitungsaktivierungssignal der zweiten Subwortleitungstreibereinheit zugeführt werden.
  5. Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass die mehreren Subfeldblöcke auf mindestens einen ersten und zweiten Speicherblock aufgeteilt sind, wobei in jedem der Subfeldblöcke des ersten Speicherblocks das erste und dritte Subwortleitungsaktivierungssignal der ersten und dritten Subwortleitungstreibereinheit und das zweite und vierte Subwortleitungsaktivierungssignal der zweiten Subwortleitungstreibereinheit zugeführt werden und in jedem der Subfeldblöcke des zweiten Speicherblocks das zweite und vierte Subwortleitungsaktivierungssignal der ersten und dritten Subwortleitungstreibereinheit und das erste und dritte Subwortleitungsaktivierungssignal der zweiten Subwortleitungstreibereinheit zugeführt werden.
  6. Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass die Subfeldblöcke auf einen ersten, zweiten, dritten und vierten Speicherblock aufgeteilt sind, wobei der erste und zweite Speicherblock über einen mittigen Bereich des Halbleiterspeicherbauelementes hinweg angeordnet sind und der dritte und vierte Block unterhalb dieses mittigen Bereichs angeordnet sind.
  7. Halbleiterspeicherbauelement nach Anspruch 6, weiter dadurch gekennzeichnet, dass in jedem Subfeldblock des ersten und zweiten Speicherblocks das erste und dritte Subwortleitungsaktivierungssignal der ersten und dritten Subwortleitungstreibereinheit und das zweite und vierte Subwortleitungsaktivierungssignal der zweiten Subwortleitungstreibereinheit zugeführt werden und in jedem Subfeldblock des dritten und vierten Speicherblocks das zweite und vierte Subwortleitungsaktivierungssignal der ersten und dritten Subwortleitungstreibereinheit und das erste und dritte Subwortleitungsaktivierungssignal der zweiten Subwortleitungstreibereinheit zugeführt werden.
  8. Halbleiterspeicherbauelement nach Anspruch 6, weiter dadurch gekennzeichnet, dass in jedem Subfeldblock des ersten und dritten Speicherblocks das erste und dritte Subwortleitungsaktivierungssignal der ersten und dritten Subwortleitungstreibereinheit und das zweite und vierte Subwortleitungsaktivierungssignal der zweiten Subwortleitungstreibereinheit zugeführt werden und in jedem Subfeldblock des zweiten und vierten Speicherblocks das zweite und vierte Subwortleitungsaktivierungssignal der ersten und dritten Subwortleitungstreibereinheit und das erste und dritte Subwortleitungsaktivierungssignal der zweiten Subwortleitungstreibereinheit zugeführt werden.
  9. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass alle Subwortleitungsaktivierungssignale (PXi) an eine jeweils gleich große Anzahl von Subwortleitungstreibereinheiten angelegt werden.
Es folgen 6 Blatt Zeichnungen






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