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Beschreibung[de]

Die vorliegende Erfindung betrifft eine Vorrichtung und ein Verfahren zum analogen Multiplizieren zweier Eingangssignale.

Eine formal korrekte Multiplikation zweier elektrischer Signale war bisher nur im digitalen Bereich möglich, was einer von vielen Gründen für das Vordringen der digitalen Signalverarbeitung ist. Das Fehlen einer analogen Multiplikation hat zu einer Reihe von Hilfsschaltungen geführt, mit welchen eine Multiplikation angenähert, jedoch nicht formal korrekt ausgeführt werden kann. Am häufigsten eingesetzt werden derartige Schaltungen im klassischen Empfängerkonzept, dem sogenannten Superhetprinzip, wobei in der Mischstufe eine analoge Multiplikation unter der Randbedingung einer extremen Signaldynamik gefordert wird. Es befinden sich weltweit circa 8 Milliarden Empfänger im Einsatz, welche sich auf circa 5 Milliarden Radios, 2 Milliarden Fernsehgeräte und 1 Milliarde Mobiltelefone verteilen. Es besteht daher ein großer Bedarf an Schaltungen, welche eine möglichst korrekte Multiplikation zweier elektrischer Eingangssignale durchführen können.

Brad Gilbert hat in den 60er Jahren eine Schaltung zur analogen Multiplikation zweier Signale vorgeschlagen, welche als sogenannte Gilbert-Zelle in die Literatur Eingang gefunden hat. Innerhalb von 30 Jahren hat sich die Gilbert-Zelle als ein Standard für analoge Multipliziererschaltungen durchgesetzt. Eine einfache schematische Darstellung einer derartigen bekannten Gilbert-Zelle ist in 1 gezeigt. Die beiden unteren Transistoren bilden einen Differenzverstärker, welcher das Eingangssignal Vin1 verstärkt. Mit dem Quartett von vier Schaltertransistoren kann in Abhängigkeit der zweiten Eingangsspannung Vin2 der Ausgangsstrom des Differenzverstärkers invertiert werden.

2 zeigt die statische Kennlinie einer Gilbert-Zelle mit der Spannung Vin2 als Parameter. Wie aus 2 ersichtlich, ist der lineare Bereich der Kennlinie auf etwa ±50mV um Vin1 = 0 beschränkt. Durch Einfügen von Emitterwiderständen im Differenzverstärker ist es möglich, den linearen Bereich auszudehnen, allerdings steigt dann in gleichem Maße die Rauschzahl, so dass eine wesentliche Erweiterung des Dynamikbereichs durch Emitterwiderstände nicht möglich ist.

Aufgabe der Erfindung ist es, eine Vorrichtung und ein Verfahren zum analogen Multiplizieren zweier Eingangssignale bereitzustellen, mit welchen eine formal korrekte Multiplikation zweier Eingangssignale möglich ist. Ferner ist es Aufgabe der Erfindung, eine Vorrichtung zum analogen Multiplizieren zweier Eingangssignale bereitzustellen, welche gegenüber den bisherigen Lösungen einen verbesserten Dynamikbereich und einen gesteigerten Linearitätsbereich aufweist.

Diese Aufgaben werden gemäß der vorliegenden Erfindung durch eine Vorrichtung zum analogen Multiplizieren zweier Eingangssignale mit den in Anspruch 1 und Anspruch 13 angegebenen Merkmalen und ein Verfahren zum analogen Multiplizieren zweier Eingangssignale mit den in Anspruch 23 angegebenen Merkmalen gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.

Gemäß der Erfindung wird eine Vorrichtung zum analogen Multiplizieren zweier Eingangssignale bereitgestellt, umfassend:

  • – zumindest einen ersten und zumindest einen zweiten Feldeffekttransistor, wobei die beiden Feldeffekttransistoren den gleichen Leitfähigkeitstyp (n- bzw. p-Kanal FET) und einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung aufweisen und jeweils einen Source-, einen Gate- und einen Drainanschluss aufweisen, wobei der Sourceanschluss des ersten Feldeffekttransistors elektrisch mit dem Sourceanschluss des zweiten Feldeftekttransistors verbunden ist, wobei der Gateanschluss des ersten Feldeffekttransistors einen ersten Eingangsknoten und der Gateanschluss des zweiten Feldeftekttransistors einen zweiten
  • Eingangsknoten bildet und ein erstes Vin1 der Eingangssignale als Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten anlegbar ist und ein zweites Vin2 der Eingangssignale als Drain-Source-Spannung des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors anlegbar ist; und
  • – zumindest eine Stromdifferenzbildungseinrichtung, welche zum Bilden eines dem Produkt der beiden Eingangssignale Vin1, Vin2 proportionalem Ausgangssignal &Dgr;ID = ID1 – ID2 durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke ID1 des ersten Feldeffekttransistors und einer Drain-Source-Stromstärke ID2 des zweiten Feldeffekttransistors ausgelegt ist.

In dieser Anmeldung werden unter Feldeffekttransistoren mit im wesentlichen gleichen Transkonduktanzfaktor und Schwellspannung insbesondere Feldeffekttransistoren verstanden, deren Transkonduktanzfaktoren und Schwellspannungen im Rahmen von typischen fertigungstechnisch bedingten Abweichungen liegen. Die Feldeffekttransistoren können beispielsweise klassische Junction-FETs oder MOSFETs sein, wie sie in integrierten Schaltungen häufig angewendet werden.

Ein Feldeffekttransistor kann vereinfacht dargestellt in drei unterschiedlichen Arbeitsbereichen betrieben werden, nämlich im sogenannten Sperrbereich, Widerstandsbereich und Sättigungsbereich. Im Widerstandsbereich, welcher auch als Triodenbereich bezeichnet wird, folgt der Drain-Strom ID des Feldeffekttransistors der Beziehung:

wobei B0 der Transkonduktanzfaktor, VTH die Schwellspannung, VGS die Gate-Source- Spannung und VDS die Drain-Source-Spannung bezeichnen.

Für die Differenz der Drain-Ströme des ersten ID1 und des zweiten ID2 Feldeffekttransistors des Transistorpaars gilt dann: &Dgr;ID = ID1 – ID2 = B0·(VGS1 – VGS2)·VDS(2) wobei VDS die Drain-Source-Spannung des ersten und des zweiten Feldeffekttransistors, VGS1 die Gate-Source-Spannung des ersten und VGS2 die Gate-Source-Spannung des zweiten Feldeffekttransistors bezeichnen.

Die Differenz der Gate-Source-Spannungen des ersten und des zweiten Feldeffekttransistors VGS1 – VGS2 beziehungsweise die Potenzialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten stellt das erste Eingangssignal Vin1 dar. Das zweite Eingangssignal Vin2 wird durch die Drain-Source-Spannung VDS der beiden Feldeffekttransistoren gegeben. Die Gleichung (2) kann wie folgt umgeschrieben werden: &Dgr;ID = B0·Vin1·Vin2(3)

Wie aus Gleichung (3) ersichtlich, ist das Ausgangssignal &Dgr;ID proportional zu dem Produkt des ersten und des zweiten Eingangssignals. Somit ist eine formal korrekte Multiplikation zweier Eingangssignale Vin1 und Vin2 möglich.

Vorzugsweise umfasst die Stromdifferenzbildungseinrichtung zumindest eine Spannungsfolgereinrichtung mit einem Spannungsfolgerein- und zwei Spannungsfolgerausgängen, wobei das zweite Eingangssignal Vin2 durch Anlegen eines Spannungsfolgereingangssignals an den Spannungsfolgereingang anlegbar ist. Das Spannungsfolgereingangssignal kann dabei Strom- oder Spannungssignal sein, welches proportional zu Vin2 ist.

Ferner umfasst die Spannungsfolgereinrichtung vorzugsweise einen ersten und einen zweiten Bipolartransistor mit jeweils einem Emitter, einer Basis und einem Kollektor, wobei

  • – der Emitter und der Kollektor des ersten und des zweiten Bipolartransistors den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen,
  • – der Emitter des ersten Bipolartransistors mit dem Drainanschluss des ersten Feldeffekttransistors und der Emitter des zweiten Bipolartransistors mit dem Drainanschluss des zweiten Feldeffekttransistors elektrisch verbunden ist,
  • – die Basis des ersten Bipolartransistors mit der Basis des zweiten Bipolartransistors elektrisch verbunden ist und
  • – die Basen der Bipolartransistoren den Spannungsfolgereingang bilden.

Vorzugsweise bildet der Kollektor des ersten Bipolartransistors einen ersten Ausgangsknoten und der Kollektoranschluss des zweiten Bipolartransistors einen zweiten Ausgangsknoten und die Stromdifferenzbildungseinrichtung ist ausgelegt, das Ausgangssignal &Dgr;ID durch Bilden der Differenz zwischen einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors und einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors zu bilden.

Eine alternative Ausführungsform der Spannungsfolgereinrichtung weist statt Bipolartransistoren Feldeffekttransistoren auf. Insbesondere ermöglicht der Einsatz von Feldeffekttransistoren, dass die bevorzugte erfindungsgemäße Vorrichtung als monolithisch integrierte Schaltung realisiert werden kann. In diesem Fall muss allerdings der Body-Effekt berücksichtigt werden, welcher zu einer zusätzlichen unerwünschten Nichtlinearität führen kann.

Vorzugsweise umfasst die Spannungsfolgereinrichtung einen dritten und einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate- und einem Drainanschluss, wobei

  • – der dritte und der vierte Feldeffekttransistor den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen,
  • – der Sourceanschluss des dritten Feldeffekttransistors mit dem Drainanschluss des ersten Feldeffekttransistors und der der Sourceanschluss des vierten Feldeffekttransistors mit dem Drainanschluss des zweiten Feldeffekttransistors elektrisch verbunden ist,
  • – der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors elektrisch verbunden ist und
  • – die Gateanschlüsse des dritten und vierten Feldeftekttransistors den Spannungsfolgereingang bilden.

Vorzugsweise bildet der Drainanschluss des dritten Feldeffektransistrors einen ersten Ausgangsknoten und der Drainanschluss des vierten Feldeffektransistors einen zweiten Ausgangsknoten und die Stromdifferenzbildungseinrichtung ist ausgelegt, das Ausgangssignal &Dgr;ID durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke des dritten Feldeffekttransistors und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors zu bilden.

Weiter bevorzugt, umfasst die Stromdifferenzbildungseinrichtung zumindest eine Stromspiegeleinrichtung. Vorzugsweise ist die Stromspiegeleinrichtung ausgelegt, zu einem in den ersten Ausgangsknoten der Spannungsfolgereinrichtung fließenden Strom einen Spiegelstrom gleicher Stromstärke zu bilden, welcher in den zweiten Ausgangsknoten der Spannungsfolgereinrichtung fließt, wobei das Ausgangssignal &Dgr;ID an dem zweiten Ausgangsknoten abgreifbar ist.

In einer alternative Ausführungsform ist die Stromspiegeleinrichtung ausgelegt, zu einem in den zweiten Ausgangsknoten der Spannungsfolgereinrichtung fließenden Strom einen Spiegelstrom gleicher Stromstärke zu bilden, welcher in den ersten Ausgangsknoten der Spannungsfolgereinrichtung fließt, wobei das negative Ausgangssignal &Dgr;ID an dem ersten Ausgangsknoten abgreifbar ist.

Solche Stromspiegelschaltungen sind in der integrierten Schaltungstechnik bekannt. Eine ausführliche Beschreibung der Stromspiegelschaltungen ist zum Beispiel in dem Buch "Analysis and Design of Analog Integrated Circuits" von Paul R. Gray und Robert G. Meyer, erschienen 1984 bei John Wiley and Sons, Kapitel 4 zu finden, dessen Offenbarung insoweit als integraler Teil der vorliegenden Anmeldung anzusehen ist.

Vorzugsweise weist die Stromspiegelreinrichtung zwei Feldeffekttransistoren mit entgegengesetztem Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors auf.

Gemäß einer anderen bevorzugten Ausführungsform weist die Stromspiegelreinrichtung zwei Bipolartransistoren mit jeweils einer Basis, einem Emitter und einem Kollektor auf, wobei der Emitter und die Basis der Bipolartransistoren der Stromspiegeleinrichtung den entgegengesetzten Leitfähigeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen.

Gemäß einer weiteren bevorzugten Ausführungsform umfasst die Stromdifferenzbildungseinrichtung zumindest einen Übertrager mit zwei symmetrischen Eingangswicklungen.

Bei den oben beschriebenen bevorzugten erfindungsgemäßen Vorrichtungen sind für die Drain-Source-Spannung des ersten und des zweiten Feldeffekttransistors nur positive Spannungswerte zugelassen, d.h. das Eingangssignal Vin2 darf nur positiv sein.

Gemäß einem weiteren Aspekt der Erfindung wird eine Vorrichtung zur Multiplikation zweier Eingangssignale bereitgestellt, umfassend:

  • – zumindest zwei Transistorpaare mit jeweils einem ersten und einem zweiten Feldeffekttransistor, wobei
  • – die Feldeffekttransistoren der beiden Transistorpaare den gleichen Leitfähigkeitstyp und einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung aufweisen und jeweils einen Source-, einen Gate- und einen Drainanschluss aufweisen,
  • – die Sourceanschlüsse der ersten und der zweiten Feleffekttransistoren des
  • ersten und des zweiten Transistorpaars elektrisch miteinander verbunden sind;
  • – der Gateanschluss des ersten Feldeftekttransistors des ersten Transistorpaars mit dem Gateanschluss des ersten Feldeffekttransistors des zweiten Transistorpaars elektrisch verbunden ist und den ersten Eingangsknoten bildet;
  • – der Gateanschluss des zweiten Feldeffekttransistor des ersten Transistorpaars mit dem Gateanschluss des zweiten Feldeffekttransistors des zweiten Transistorpaars elektrisch verbunden ist und den zweiten Eingangsknoten bildet;
  • – ein erstes Vin1 der Eingangssignale als Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten anlegbar ist;
  • – ein zweites Vin2 der Eingangssignale als Spannungsunterschied Vin2 zwischen einer Drain-Source-Spannung VIDS = VIIDS + Vin2 des ersten Feldeffekttransistors und des zweiten Feldeftekttransistors des ersten Transistorpaars gegenüber einer Drain-Source-Spannung VIIDS des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors des zweiten Transistorpaars anlegbar ist; und
  • – zumindest eine Stromdifferenzbildungseinrichtung, welche zum Bilden eines dem Produkt der beiden Eingangssignale Vin1, Vin2 proportionalem Ausgangssignal &Dgr;ID = &Dgr;IID – &Dgr;IIID durch Bilden der Differenz zwischen
  • – einer Differenzstromstärke &Dgr;IID einer Drain-Source-Stromstärke IID1 des ersten Feldeffekttransistors und einer Drain-Source-Stromstärke IID2 des zweiten Feldeffekttransistors des jeweils ersten Transistorpaars und
  • – einer Differenzstromstärke &Dgr;IIID einer Drain-Source-Stromstärke IIID1 des ersten Feldeffekttransistors und einer Drain-Source-Stromstärke IIID2, des zweiten Feldeffekttransistors des jeweils zweiten Transistorpaars ausgelegt ist.

Der Superscript I bzw. II bei der Bezeichnung der Ströme gibt hierbei an, ob es sich bei dem Transistor um einen Feldeffekttransistor des ersten Transistorpaars I oder des zweiten Transistorpaars II handelt. Die Drain-Source-Spannung VIDS des ersten und des zweiten Feldeffekttransistors des ersten Transistorpaars ist vorzugsweise eine derartige Spannungssumme des zweiten Eingangssignals Vin2 mit einem Gleichspannungs- bzw. Offsetsignal, dass die Drain-Source-Spannung VIDS bei Verwendung von n-Kanal-Feldeffekttransistoren stets positiv und bei Verwendung von p-Kanal-Feldeffekttransistoren stets negativ ist. Das gleiche Gleichspannungs- oder Offsetsignal ist als Drain-Source-Spannung VIIDS des ersten und des zweiten Feldeffekttransistors des zweiten Transistorpaar anlegbar. Das Eingangssignal Vin2 ist durch Vin2 = VIDS – VIIDS gegeben.

Für die vier Drain-Ströme des jeweils ersten und des jeweils zweiten Feldeftekttransistors der beiden Transistorpaare im Widerstandsbereich gilt:

Das Ausgangssignal &Dgr;ID wird dann wie folgt berechnet: &Dgr;ID = &Dgr;IID – &Dgr;IIID = (IID1 – IID2) – (IIID1 – IIID2) = B0(VIGS1 – VIGS2)Vin2(9)

Wie aus der Gleichung (9) ersichtlich ist, geht die Offsetspannung VIDS nicht in das Ausgangssignal &Dgr;ID ein. Somit können mit einer derartigen erfindungsgemäßen Vorrichtung auch Wechselspannungssignale korrekt multipliziert werden. Insbesondere können vorteilhafterweise bei einer Vorrichtung gemäß diesem Aspekt der Erfindung auch negative Eingangssignale durch die beschriebene kreuzweise Verschaltung zweier Transistorpaare multipliziert werden.

Vorzugsweise umfasst die Stromdifferenzbildungseinrichtung zumindest zwei Spannungsfolgereinrichtungen mit jeweils einem Spannungsfolgerein- und zwei Spannungsfolgerausgängen, wobei das zweite Eingangssignal Vin2 durch Anlegen eines Spannungsfolgereingangssignals als Potentialdifferenz zwischen dem Spannungsfolgereingang der ersten Spannungsfolgereinrichtung und dem Spannungsfolgereingang der zweiten Spannungsfolgereinrichtung anlegbar ist.

Besonders bevorzugt umfassen die erste und die zweite Spannungsfolgereinrichtung jeweils einen ersten und einen zweiten Bipolartransistor mit jeweils einem Emitter, einer Basis und einem Kollektor, wobei

  • – der Emitter und der Kollektor der ersten und der zweiten Bipolartransistoren den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen,
  • – der Emitter des ersten Bipolartransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des ersten Transistorpaars und der Emitter des zweiten Bipolartransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors des ersten Transistorpaars elektrisch verbunden ist,
  • – der Emitter des ersten Bipolartransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des zweiten Transistorpaars und der Emitter des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors des zweiten Transistorpaars elektrisch verbunden ist,
  • – die Basen des ersten und des zweiten Bipolartransistors der ersten Spannungsfolgereinrichtung elektrisch miteinander verbunden sind;
  • – die Basen des ersten und des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung elektrisch miteinander verbunden sind; und
  • – die Basen der Bipolartransistoren der ersten und der zweiten Spannungsfolgereinrichtung die beiden Spannungsfolgereingänge bilden.

Vorzugsweise ist

  • – der Kollektor des ersten Bipolartransistors der ersten Spannungsfolgereinrichtung elektrisch mit dem Kollektor des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung verbunden;
  • – der Kollektor des zweiten Bipolartransistors der ersten Spannungsfolgereinrichtung elektrisch mit dem Kollektor des ersten Bipolartransistors der zweiten Spannungsfolgereinrichtung verbunden;
  • – die Stromdifferenzbildungseinrichtung ausgelegt, das Ausgangssignal &Dgr;ID durch Bilden der Differenz zwischen
  • – der Summe einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors der ersten Spannungsfolgereinrichtung und einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung und
  • – der Summe einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors der zweiten Spannungsfolgereinrichtung und einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors der ersten Spannungsfolgereinrichtung zu bilden.

Die erste und die zweite Spannungsfolgereinrichtung können statt Bipolartransistoren jeweils einen dritten und jeweils einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate- und einem Drainanschluss umfassen, wobei

  • – die dritten und die vierten Feldeffekttransistoren den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen,
  • – der Sourceanschluss des dritten Feldeftekttransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des ersten Transistorpaars und der Sourceanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors des ersten Transistorpaars elektrisch verbunden ist,
  • – der Sourceanschluss des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des zweiten Transistorpaars und der Sourceanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeffekttransistors der ersten Spannungsfolgereinrichtung elektrisch verbunden ist,
  • – der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeftekttransistors der ersten Spannungsfolgereinrichtung elektrisch verbunden ist;
  • – der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung elektrisch verbunden ist; und
  • – die Gateanschlüsse der ersten und der zweiten Spannungsfolgereinrichtung die beiden Spannungsfolgereingänge bilden.

Der Einsatz von Feldeffekttransistoren ermöglicht insbesondere, dass die bevorzugte erfindungsgemäße Vorrichtung als monolithisch integrierte Schaltung realisiert werden kann. In diesem Fall muss allerdings der Body-Effekt berücksichtigt werden, welcher eine zusätzliche unerwünschte Nichtlinearität erzeugen kann.

Vorzugsweise ist

  • – der Drainanschluss des dritten Feldeftekttransistors der ersten Spannungsfolgereinrichtung elektrisch mit dem Drainanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung verbunden;
  • – der Drainanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung elektrisch mit dem Drainanschluss des dritten Feldeftekttransistors der zweiten Spannungsfolgereinrichtung verbunden;
  • – die Stromdifferenzbildungseinrichtung ausgelegt, das Ausgangssignal &Dgr;ID durch Bilden der Differenz zwischen
  • – der Summe einer Drain-Source-Stromstärke des dritten Feldeftekttransistors der ersten Spannungsfolgereinrichtung und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung und
  • – der Summe einer Drain-Source-Stromstärke des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung zu bilden.

Vorzugsweise umfasst die Stromdifferenzbildungseinrichtung zumindest eine Stromspiegeleinrichtung. Die Stromspiegeleinrichtung kann vorzugsweise Bipolar- oder Feldeffekttransistoren aufweisen. Ferner kann die Stromdifferenzbildungseinrichtung einen Übertrager mit zwei symmetrischen Eingangswicklungen umfassen.

Am meisten bevorzugt ist es, wenn alle Transistoren der Vorrichtung zum analogen Multiplizieren zweier Eingangssignale monolitisch auf einem Kristall realisiert sind.

Weiter bevorzugt sind zumindest der erste und der zweite Feldeffekttransistor Sperrschicht-Feldeffekttransistoren, am meisten bevorzugt Sperrschicht-Feldeffekttransistoren mit elektrisch isoliertem Gate, insbesondere MOS-Transistoren.

Ferner wird gemäß der Erfindung ein Verfahren zur analogen Multiplikation zweier Eingangssignale bereitgestellt, welches folgende Schritte umfasst:

  • – Bereitstellen von zumindest zwei Feldeffekttransistoren des gleichen Leitfähigkeitstyps und mit im wesentlichen gleichem Transkonduktanzfaktor und im wesentlichen gleicher Schwellspannung, wobei die beiden Feldeffekttransistoren jeweils einen Source-, einen Gate- und einen Drainanschluss aufweisen und der Sourceanschluss des ersten Feldeffekttransistors elektrisch mit dem Sourceanschluss des zweiten Feldeffekttransistors verbunden ist, wobei der Gateanschluss des ersten Feldeffekttransistors einen ersten Eingangsknoten und der Gateanschluss des zweiten Feldeffekttransistors einen zweiten Eingangsknoten bilden und wobei ein erstes Vin1 der Eingangssignale die Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten darstellt;
  • – Betreiben der beiden Feldeffekttransistoren im Widerstandsbereich, wobei die Drain-Source-Spannung des ersten Feldeffekttransistors im wesentlichen gleich zu der Drain-Source-Spannung des zweiten Feldeffekttransistors ist und ein zweites Vin2 der Eingangssignale darstellt;
  • – Anlegen des ersten Vin1 und des zweiten Vin2 der Eingangssignale;
  • – Bilden eines dem Produkt Vin1 × Vin2 der beiden Eingangssignale Vin1, Vin2 proportionalem Ausgangssignal &Dgr;ID durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke ID1 des ersten Feldeffekttransistors und einer Drain-Source-Stromstärke ID2 des zweiten Feldeffekttransistors; und
  • – Ausgeben des Ausgangssignals &Dgr;ID.

Erfindungsgemäß wird somit ferner ein Verfahren zum analogen Multiplizieren zweier Eingangssignale angegeben, welches eine analoge, formal korrekte Multiplikation zweier Eingangssignale ermöglicht. Eine derartige korrekte Multiplikation zweier Eingangssignale war bislang nur durch digitale Multiplikationsverfahren möglich, welche für hochfrequente Anwendungen nicht geeignet und für niederfrequente Anwendungen oftmals zu teuer und zu stromintensiv sind. Alternativ wurde herkömmlicherweise mit Schaltungen auf Basis der Gilbert-Zelle eine Annäherung der Multiplikation in einem kleinen Dynamik-Bereich vorgenommen.

Die erfindugsgemäßen Vorrichtungen und Verfahren können insbesondere Anwendung in der Mischstufe von Schaltungen des klassischen Empfängerkonzepts, dem sogenannten Superhetkonzepts, finden. Insbesondere kann mit einer erfindungsgemäßen Vorrichtung eine vereinfachte Empfängerrealisierung erzielt werden, da auf sogenannte Breitbandregelungen vor der Mischstufe verzichtet werden kann oder aber bei gegebenem Aufwand eine erheblich gesteigerte Performance erreicht werden kann. Weitere Anwendungen der erfindungsgemäßen Vorrichtung liegen beispielsweise im Bereich der Pegelsteller, Leistungsmessung, Effektivwertbildung und Vektorvoltmeter, d.h. überall dort, wo eine korrekte Multiplikation zweier Eingangssignale erforderlich ist.

Die Erfindung wird im folgenden anhand begleitender Zeichnungen bevorzugter Ausführungsformen beispielhaft beschrieben. Es zeigt:

1 eine schematische Darstellung einer herkömmlichen Gilbert-Zelle;

2 die statische Kennlinie der Gilbert-Zelle von 1;

3 eine schematische Darstellung eines herkömmlichen Feldeffekttransistors mit Zählpfeilen;

4 eine vereinfachte schematische Darstellung einer Zusammenschaltung zweier Feldeffekttransistoren als Grundelement einer bevorzugten erfindungsgemäßen Vorrichtung;

5 eine schematische Darstellung einer Ausführungsform der erfindungsgemäßen Vorrichtung;

6 die statische Kennlinie der in 5 gezeigte Ausführungsform; und

7 eine schematische Darstellung einer weiteren Ausführungsform der erfindungsgemäßen Vorrichtung.

Eine erste Ausführungsform der Erfindung wird mit Bezug auf 3 bis 5 beschrieben. Die erfindungsgemäße Vorrichtung umfasst zwei Feldeffekttransistoren, welche den gleichen Leitfähigkeitstyp, im wesentlichen den gleichen Transkonduktanzfaktor und im wesentlichen die gleiche Schwellspannung (Threshold Voltage) aufweisen.

3 zeigt einen Feldeffekttransistor mit den zugehörigen Strom- und Spannungszählpfeilen. Der Feldeffekttransistor weist einen Drainanschluss D, einen Sourceanschluss S und einen Gateanschluss G auf. Mit VGS ist die Spannung Gate-Source, mit VDS die Spannung Drain-Source und mit IDS der Drainsrom bezeichnet. Im Widerstandsbereich folgt der Drain-Strom IDS des Feldeffekttransistors der Gleichung (1).

4 zeigt eine schematische Darstellung eines Transistorpaars mit einem ersten T1 (linker Transitor von 4) und einem zweiten T2 (rechter Transistor von 4) Feldeffekttransistor, welche einen im wesentlichen gleichen Transkonduktanzfaktor B0 und eine gleiche Schwellspannung VTH aufweisen. Der Sourceanschluss S1 des ersten Feldeffekttransistors T1 ist elektrisch mit dem Sourceanschluss S2 des zweiten Feldeffekttransistors T2 verbunden. Die Gate-Source-Spannung des ersten Feldeffekttransistors T1 ist als VGS1 und die Gate-Source-Spannung des zweiten Feldeffekttransistors T2 als VGS2 bezeichnet. Beide Feldeffekttransistoren werden mit im wesentlichen identischer Drain-Source-Spannung VDS betrieben. Der Drain-Strom des ersten Feldeffekttransistors T1 wird mit ID1 und der Drain-Strom des zweiten Feldeffekttransistors T2 mit ID2 bezeichnet.

Der Gateanschluss G1 des ersten Feldeffekttransistors T1 bildet einen ersten Eingangsknoten E1 und der Gateanschluss G2 des zweiten T2 Feldeffekttransistors einen zweiten Eingangsknoten E2. Das erste Eingangssignal Vin1 ist als Potentialdifferenz zwischen dem ersten E1 und dem zweiten E2 Eingangsknoten anlegbar. Das zweite Eingangssignal Vin2 ist als Drain-Source-Spannung des ersten Feldeffekttransistors T1 und als Drain-Source-Spannung des zweiten Feldeffekttransistors T2 anlegbar.

Die Differenz &Dgr;ID beider Drain-Ströme ID1 und ID2 stellt das Ausgangssignal dar, welches proportional zu dem Produkt der beiden Eingangssignale Vin1 und Vin2 ist (vgl. Gleichungen (2) und (3)). Somit ist eine formal korrekte, analoge Multiplikation der beiden Eingangssignale Vin1 und Vin2 möglich. Die beiden Feldeffekttransistoren T1 und T2 können insbesondere Sperrschicht-FETs, MOS-FETs oder GaAs-FETs sein.

5 zeigt eine bevorzugte Ausführungsform einer erfindungsgemäßen Vorrichtung, welche im wesentlichen drei Schaltungsblöcke B1–B3 umfasst. In dem untersten Block B1 ist das Transistorpaar mit den zwei wie im Zusammenhang mit 4 beschriebenen miteinander verschalteten Feldeffekttransistoren T1 und T2 im Widerstandsbereich gezeigt.

In dem mittleren Schaltungsblock B2 ist eine Spannungsfolgereinrichtung vorgesehen, welche einen ersten BT1 und einen zweiten BT2 Bipolartransitor umfasst. Die Spannungsfolgereinrichtung ermöglicht das Anlegen von identischen Drain-Source-Spannungen an die beiden Feldeffekttransistoren T1 und T2.

Der Emitter und der Kollektor des ersten Bipolarentransistors BT1 und der Emitter und der Kollektor des zweiten Bipolarenransistors BT2 weisen den gleichen Leitfähigkeitstyp wie der des ersten T1 und des zweiten T2 Feldeffekttransistors auf. Ferner ist der Emitter des ersten Bipolartransistors BT1 mit dem Drainanschluss des ersten Feldeffekttransistors T1 und der Emitter des zweiten Bipolartransistors BT2 mit dem Drainanschluss des zweiten Feldeffekttransistors T2 elektrisch verbunden.

Die Basen des ersten Bipolartransistors BT1 und des zweiten Bipolartransistors BT2 sind elektrisch miteinander verbunden und bilden somit den Spannungsfolgereingang SE. Das zweite Eingangssignal Vin2 ist durch Anlegen eines Spannungsfolgereingangssignals an den Spannungsfolgereingang SE anlegbar, wobei das Spannungsfolgereingangssignal ein Strom- oder Spannungssignal sein kann, welches proportional zu Vin2 ist. Der Kollektor des ersten Bipolartransistors BT1 bildet einen ersten Ausgangsknoten A1 und der Kollektoranschluss des zweiten Bipolartransistors BT2 einen zweiten Ausgangsknoten A2.

Statt Bipolartansistoren können auch Feldeffekttransistoren eingesetzt werden. Eine beispielhafte Ausführungsform, welche eine Spannungsfolgereinrichtung mit Feldeffekttransistoren umfasst, ist ähnlich zu der in 5 gezeigten Spannungsfolgereinrichtung mit Bipolartransistoren aufgebaut. Statt der beiden Bipolartransistoren BT1 und BT2 werden zwei Feldeffekttransitoren des gleichen Leitfähigkeitstyps wie der des ersten und des zweiten Feldeftekttransistors eingesetzt, d.h. die Schaltung weist zusätzlich zu den zwei eingangs beschriebenen Feldeffekttransistoren T1 und T2 auch einen dritten und einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate- und einem Drainanschluss auf.

Der Sourceanschluss des dritten Feldeffekttransistors ist in diesem Fall mit dem Drainanschluss D1 des ersten Feldeffekttransistors T1 und der Sourceanschluss des vierten Feldeffekttransistors mit dem Drainanschluss D2 des zweiten Feldeffekttransistors T2 elektrisch verbunden. Der Gateanschluss des dritten Feldeffekttransistors ist mit dem Gateanschluss des vierten Feldeffekttransistors elektrisch verbunden und bildet den Spannungsfolgereingang SE. Der Drainanschluss des dritten Feldeffekttransistors bildet somit den ersten Ausgangsknoten A1 und der Drainanschluss des vierten Feldeffekttransistors den zweiten Ausgangsknoten A2.

Der oberste Schaltungsblock B3 in 5 zeigt eine Stromspiegeleinrichtung, welche in dieser Ausführungsform zwei Bipolartransistoren BT3 und BT4 mit jeweils einer Basis, einem Emitter und einem Kollektor umfasst, wobei der Emitter und die Basis der Bipolartransistoren BT3 und BT4 der Stromspiegeleinrichtung den entgegengesetzten Leitfähigeitstyp wie derjenige des ersten T1 und des zweiten T2 Feldeffekttransistors aufweisen.

Die Basen der beiden Bipolartransistoren BT3 und BT4 der Stromspiegeleinrichtung sind elektrisch miteinander verbunden und die zwei Bipolartransistoren werden mit gleichen Basis-Emitter-Spannungen betrieben. Der Kollektor des ersten Bipolartransistors BT3 der Stromspiegeleinrichtung ist mit dem ersten Ausgangsknoten A1 und der Kollektor des zweiten Bipolartransistors BT4 mit dem zweiten Ausgangsknoten A2 elektrisch verbunden. Somit bildet die Stromspiegeleinrichtung zu einem in den ersten Ausgangsknoten A1 fließenden Strom einen Spiegelstrom gleicher Stromstärke, welcher in den zweiten Ausgangsknoten A2 fließt, wobei das Ausgangssignal &Dgr;ID an dem zweiten Ausgangsknoten A2 abgreifbar ist.

Insbesondere werden die Drain-Ströme ID1 und ID2 des ersten T1 und des zweiten T2 Feldeffekttransistors von der Spannungsfolgereinrichtung durch jeweils den ersten A1 und den zweiten Ausgangsknoten A2 in die Stromspiegeleinrichtung weitergeleitet, welche den Drain-Strom ID1 des ersten Feldeffekttransistors T1 durch den linken Zweig der Stromspiegeleinrichtung in den rechten Zweig der Stromspiegeleinrichtung nochmals einspeist. Wenn der Knoten mit der Bezeichnung Iout niederohmig belastet wird, berechnet sich Iout zu der gewünschten Stromdifferenz ID1 – ID2 gemäß Gleichungen (2) und (3).

Bei der in 5 gezeigten Ausführungsform ist die Stromspiegeleinrichtung mit Bipolartransistoren ausgebildet. Die Stromspiegeleinrichtung kann alternativ jedoch auch mit Feldeffekttransistoren ausgebildet werden. Die Feldeffekttransistoren, welche den Stromspiegel bilden, sind in diesem Fall Feldeffekttransistoren mit entgegengesetztem Leitfähigkeitstyp zu denjenigen des ersten Schaltungsblocks B1, d.h. wenn der erste T1 und der zweite T2 Feldeffekttransistor n-Kana-Feldeffekttransistoren sind, sind die Feldeffekttransistoren der Stromspiegeleinrichtung als p-Kanal-Feldeffekttransistoren ausgeführt.

Die Gateanschlüsse der zwei Feldeffekttransistoren der Stromspiegeleinrichtung sind elektrisch miteinander verbunden, und die zwei Feldeffekttransistoren weisen gleiche Source-Gate-Spannungen auf. Der Drainanschluss des ersten Feldeffekttransistors der Stromspiegeleinrichtung ist mit dem ersten Ausgangsknoten A1 und der Drainanschluss des zweiten Feldeffekttransistors mit dem zweiten Ausgangsknoten A2 elektrisch verbunden. Somit bildet die Stromspiegeleinrichtung zu einem in den ersten Ausgangsknoten A1 fließenden Strom einen Spiegelstrom gleicher Stromstärke, welcher in den zweiten Ausgangsknoten A2 fließt, wobei das Ausgangssignal &Dgr;ID an dem zweiten Ausgangsknoten A2 abgreifbar ist.

6 zeigt die statische Kennlinie, d.h. den Verlauf einer Ausgangsspannung Vout in Abhängigkeit von dem Eingangssignal Vin1 der in die 5 gezeigten erfindungsgemäßen Ausführungsform. Die gezeigte Kennlinie wurde durch eine numerische Simulation der in 5 gezeigten Schaltung erhalten, wobei auf eine Stromspiegeleinrichtung verzichtet wurde. An den Ausgangsknoten wurde jeweils ein Widerstand eingesetzt und die Differenz der Spannungsabfälle an beiden Widerständen, welche als Vout bezeichnet ist, in 6 normiert aufgetragen. Dabei wurde bei der Normierung der größten vorkommenden Spannungsdifferenz der Wert "1V" und der kleinsten vorkommenden Spannungsdifferenz der Wert "–1V" zugewiesen, was durch die richtige Wahl der Widerständen nach dem ohmschen Gesetz immer möglich ist. Vout ist somit proportional zu der Differenz der beiden Drain-Ströme ID1 – ID2. Auf der Abszisse ist die Eingangsspannung Vin1 in Volt aufgetragen, welche als Differenzspannung VGS1 – VGS2 zwischen den Gateanschlüssen des ersten und des zweiten Feldeffekttransistors anliegt.

In 6 ist eine Serie von Kennlinien L1 bis L5 mit unterschiedlichen Drain-Source Spannungen dargestellt, d.h. Kennlinien für unterschiedliche Vin2. Kennlinie L1 zeigt den Verlauf Vout als Funktion von Vin1 bei Vin2 = 1,6 V, Kennlinie L2 bei Vin2 = 1,4 V, Kennlinie L3 bei Vin2 = 1,2 V, Kennlinie L4 bei Vin2 = 1,0 V und Kennlinie L5 bei Vin2 = 0,8 V. Wie aus 6 ersichtlich verläuft die statische Kennlinie als eine lineare Kennlinie in einem Bereich von ±2 V um Vin1= 0, d.h. einem erheblich größeren Linearitätsbereich gegenüber demjenigen einer herkömmlichen Gilbert-Zelle. Die statische Kennlinie der in 5 gezeigten Schaltung ist durch Simulation der in 5 gezeigten Schaltung mit grundlegenden JFET-Modellen erhalten. Eine weitere Steigerung des linearen Bereichs ist durch Verwendung von MOSFETS statt JFETs möglich.

Wie aus den in 6 gezeigten Kennlinien ersichtlich ist, ist eine Multiplikation Vin1 × Vin2 für positive Werte möglich. Um auch negative Eingangssignale erfassen zu können, kommt vorzugsweise eine bevorzugte Variante einer erfindungsgemäßen Ausführungsform zum Einsatz, welche in 7 dargestellt ist. Die in 7 gezeigte Ausführungsform stellt einen sogenannten Double-Balanced-Mixer dar, welcher im wesentlichen zwei kreuzweise verschaltete Schaltungen gemäß 5 umfasst.

Die in 7 gezeigte Ausführungsform umfasst zwei Transistorpaare I und II, mit jeweils einem ersten T1 und einem zweiten T2 Feldeffekttransistor. Die Feldeffekttransistoren der beiden Transistorpaare I und II weisen den gleichen Leitfähigkeitstyp, einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung auf.

Die Sourceanschlüsse S1 und S2 der ersten T1 und der zweiten T2 Feldeffekttransistoren des ersten I und des zweiten II Transistorpaars sind elektrisch miteinander verbunden und vorzugsweise auf ein vorbestimmtes Bezugspotential gelegt. Die Gateanschlüsse G1 und G2 der ersten Feldeffekttransistoren T1 des ersten I und des zweiten II Transistorpaars sind miteinander elektrisch verbunden und bilden den ersten Eingangsknoten. Die Gateanschlüsse G2 der zweiten Feldeffekttransistoren T2 des ersten I und des zweiten II Transistorpaars sind ebenfalls elektrisch miteinander verbunden und bilden den zweiten Eingangsknoten. Das erste Eingangssignal Vin1 ist als Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten anlegbar.

Der erste T1 und der zweite T2 Feldeffekttransistor des ersten Transistorpaars I werden mit der gleichen Drain-Source Spannung VIDS betrieben. Das gleiche gilt für den ersten T1 und den zweiten T2 Feldeffekttransistor des zweiten Transistorpaars II, welche mit der gleichen Drain-Source-Spannung VIIDS betrieben werden.

Ferner weist die in 7 gezeigte Ausführungsform zwei Spannungsfolgereinrichtungen SF1 und SF2 mit jeweils einem ersten BT1 und einem zweiten BT2 Bipolartransistor auf. Der Emitter und der Kollektor der ersten BT1 und der zweiten BT2 Bipolartransistoren weisen den gleichen Leitfähigkeitstyp wie derjenige des ersten T1 und des zweiten T2 Feldeftekttransistors auf.

Der Emitter des ersten Bipolartransistors BT1 der ersten Spannungsfolgereinrichtung SF1 ist mit dem Drainanschluss D1 des ersten Feldeffekttransistors T1 des ersten Transistorpaars I und der Emitter des zweiten Bipolartransistors BT2 der ersten Spannungsfolgereinrichtung SF1 ist mit dem Drainanschluss D2 des zweiten Feldeffekttransistors T2 des ersten Transistorpaars I elektrisch verbunden. Der Emitter des ersten Bipolartransistors BT1 der zweiten Spannungsfolgereinrichtung SF2 ist mit dem Drainanschluss D1 des ersten Feldeffekttransistors T1 des zweiten Transistorpaars II und der Emitter des zweiten Bipolartransistors BT2 der zweiten Spannungsfolgereinrichtung SF2 ist mit dem Drainanschluss D2 des zweiten Feldeffekttransistors T2 des zweiten Transistorpaars II elektrisch verbunden. Die Basen des ersten BT1 und des zweiten BT2 Bipolartransistors der ersten Spannungsfolgereinrichtung SF1 sind elektrisch miteinander verbunden und bilden somit den Spannungsfolgereingang SE1 der ersten Spannungsfolgereinrichtung SF1. Die Basen des ersten BT1 und des zweiten BT2 Bipolartransistors der zweiten Spannungsfolgereinrichtung SF2 sind elektrisch miteinander verbunden und bilden somit den Spannungsfolgereingang SE2 der zweiten Spannungsfolgereinrichtung SF2.

Das zweite Eingangssignal Vin2 ist durch Anlegen eines Spannungsfolgereingangssignals, welches ein Strom- oder Spannungssignal sein kann, als Potentialdifferenz zwischen dem Spannungsfolgereingang SE1 der ersten Spannungsfolgereinrichtung SF1 und dem Spannungsfolgereingang SE2 der zweiten Spannungsfolgereinrichtung SF2 anlegbar.

Ferner ist der Kollektor des ersten Bipolartransistors BT1 der ersten Spannungsfolgereinrichtung SF1 elektrisch mit dem Kollektor des zweiten Bipolartransistors BT2 der zweiten Spannungsfolgereinrichtung SF2 verbunden und bildet einen ersten Ausgangsknoten A1. Der Kollektor des zweiten Bipolartransistors BT2 der ersten Spannungsfolgereinrichtung SF1 ist elektrisch mit dem Kollektor des ersten Bipolartransistors BT1 der zweiten Spannungsfolgereinrichtung SF2 verbunden und bildet einen zweiten Ausgangsknoten A2. Der erste A1 und der zweite A2 Ausgangsknoten sind an die Stromspiegeleinrichtung angeschlossen.

Die Stromspiegeleinrichtung der in 7 gezeigten Ausführungsform umfasst vorzugsweise zwei Bipolartransistoren BT3 und BT4 mit jeweils einer Basis, einem Emitter und einem Kollektor, wobei der Emitter und die Basis der Bipolartransistoren BT3 und BT4 der Stromspiegeleinrichtung den entgegengesetzten Leitfähigeitstyp wie derjenige des ersten T1 und des zweiten T2 Feldeftekttransistors aufweisen.

Die Basen der zwei Bipolartransistoren BT3 und BT4 der Stromspiegeleinrichtung sind elektrisch miteinander verbunden und die zwei Bipolartransistoren BT3 und BT4 werden mit der gleichen Basis-Emitter-Spannung betrieben. Der Kollektor des ersten Bipolartransistors BT3 der Stromspiegeleinrichtung ist mit dem ersten Ausgangsknoten A1 und der Kollektor des zweiten Bipolartransistors BT4 mit dem zweiten Ausgangsknoten A2 elektrisch verbunden. Somit bildet die Stromspiegeleinrichtung zu einem in den ersten Ausgangsknoten A1 fließenden Strom einen Spiegelstrom gleicher Stromstärke, welcher in den zweiten Ausgangsknoten A2 fließt, wobei das Ausgangssignal &Dgr;ID an dem zweiten Ausgangsknoten A2 abgreifbar ist.

Insbesondere wird der Drain-Strom IID1 des ersten Feldeffekttransistors T1 des ersten Transistorpaars I und der Drain-Strom IIID2 des zweiten Feldeffekttransistors T2 des zweiten Transistorpaars II durch den ersten Ausgangsknoten A1 von der Spannungsfolgereinrichtung in die Stromspiegeleinrichtung weitergeleitet. Ferner wird der Drain-Strom IID2 des zweiten Feldeftekttransistors T2 des ersten Transistorpaars I und der Drain-Strom IIID1, des ersten Feldeffekttransistors T1 des zweiten Transistorpaars II durch den zweiten Ausgangsknoten A2 in die Stromspiegeleinrichtung weitergeleitet.

Die Stromspiegeleinrichtung spiegelt die Summe der Drain-Ströme IID1 + IIID2 in dem linken Zweig der Stromspiegeleinrichtung wie in 7 gezeigt, von oben in den rechten Zweig der Stromspiegeleinrichtung nochmals ein. Wenn der mit Iout bezeichnete Knoten dann niederohmig belastet wird, berechnet sich Iout zu (IID1 + IIID2) – (IID2 + IIID1) was nach Gleichung (9) erforderlich ist.

Die Stromspiegeleinrichtung kann ferner wie oben beschrieben Feldeffekttransistoren statt Bipolartransistoren aufweisen.

 DDrainanschluss GGatenanschluss SSourceanschluss T1erster Feldeffekttransistor D1Drainanschluss des ersten Feldeffekttransistors G1Gatenanschluss des ersten Feldeffekttransistors S1Sourceanschluss des ersten Feldeffekttransistors T2zweiter Feldeffekttransistor D2Drainanschluss des zweiten Feldeffekttransistors G2Gatenanschluss des zweiten Feldeffekttransistors S2Sourceanschluss des zweiten Feldeffekttransistors BT1–BT4Bipolartransistoren E1erster Eingangsknoten E1zweiter Eingangsknoten SF1, SF2erste bzw. zweite Spannungsfolgereinrichtung SESpannungsfolgereingang SE1Spannungsfolgereingang der ersten Spannungsfolgereinrichtung SE2Spannungsfolgereingang der zweiten Spannungsfolgereinrichtung A1erster Ausgangsknoten A2zweiter Ausgangsknoten Ierstes Transistorpaar IIzweites Transistorpaar Vin1erstes Eingangssignal Vin2zweites Eingangssignal ID1Drain-Strom des ersten Feldeftekttransistors ID2Drain-Strom des zweiten Feldeftekttransistors IID1Drain-Strom des ersten Feldeftekttransistors des zweiten Transistorpaars IIID1Drain-Strom des ersten Feldeftekttransistors des zweiten Transistorpaars IID2Drain-Strom des zweiten Feldeftekttransistors des ersten Transistorpaars IIID2Drain-Strom des zweiten Feldeftekttransistors des zweiten Transistorpaars VGS1Gate-Source-Spannung des ersten Feldeftekttransistors VGS2Gate-Source-Spannung des zweiten Feldeftekttransistors VDSDrain-Source-Spannung des ersten und des zweiten Feldeftekttransistors L1–L5statische Kennlinien B1–B3Schaltungsblöcke

Anspruch[de]
  1. Vorrichtung zum analogen Multiplizieren zweier Eingangssignale (Vin1, Vin2), umfassend:

    – zumindest einen ersten (T1) und zumindest einen zweiten (T2) Feldeffekttransistor, wobei die beiden Feldeffekttransistoren (T1, T2) den gleichen Leitfähigkeitstyp und einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung aufweisen und jeweils einen Source- (S1, S2), einen Gate- (G1, G2) und einen Drainanschluss (D1, D2) aufweisen, wobei der Sourceanschluss (S1) des ersten Feldeffekttransistors (T1) elektrisch mit dem Sourceanschluss (S2) des zweiten Feldeffekttransistors (T2) verbunden ist, wobei der Gateanschluss (G1) des ersten Feldeffekttransistors (T1) einen ersten Eingangsknoten (E1) und der Gateanschluss (G2) des zweiten Feldeffekttransistors (T2) einen zweiten Eingangsknoten (E2) bildet und ein erstes Vin1 der Eingangssignale als Potentialdifferenz zwischen dem ersten (E1) und dem zweiten (E2) Eingangsknoten anlegbar ist und ein zweites Vin2 der Eingangssignale als Drain-Source-Spannung (VDS) des ersten Feldeffekttransistors (T1) und des zweiten Feldeffekttransistors (T2) anlegbar ist; und

    – zumindest eine Stromdifferenzbildungseinrichtung, welche zum Bilden eines dem Produkt der beiden Eingangssignale Vin1, Vin2 proportionalem Ausgangssignal &Dgr;ID = ID1 – ID2 durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke ID1 des ersten Feldeffekttransistors (T1) und einer Drain-Source-Stromstärke ID2 des zweiten Feldeffekttransistors (T2) ausgelegt ist.
  2. Vorrichtung nach Anspruch 1, wobei die Stromdifferenzbildungseinrichtung zumindest eine Spannungsfolgereinrichtung mit einem Spannungsfolgerein(SE) und zwei Spannungsfolgerausgängen umfasst, wobei das zweite Eingangssignal Vin2 durch Anlegen eines Spannungsfolgereingangssignals an den Spannungsfolgereingang (SE) anlegbar ist.
  3. Vorrichtung nach Anspruch 2, wobei

    – die Spannungsfolgereinrichtung einen ersten (BT1) und einen zweiten Bipolartransistor (BT2) mit jeweils einem Emitter, einer Basis und einem Kollektor umfasst,

    – der Emitter und der Kollektor des ersten (BT1) und des zweiten Bipolartransistors (BT2) den gleichen Leitfähigkeitstyp wie derjenige des ersten (T1) und des zweiten (T2) Feldeffekttransistors aufweisen,

    – der Emitter des ersten Bipolartransistors (BT1) mit dem Drainanschluss (D1) des ersten Feldeffekttransistors (T1) und der Emitter des zweiten Bipolartransistors (BT2) mit dem Drainanschluss (D2) des zweiten Feldeffekttransistors (T2) elektrisch verbunden ist,

    – die Basis des ersten Bipolartransistors (BT1) mit der Basis des zweiten Bipolartransistors (BT2) elektrisch verbunden ist und

    – die Basen der Bipolartransistoren (BT1, BT2) den Spannungsfolgereingang (SE) bilden.
  4. Vorrichtung nach Anspruch 3, wobei der Kollektor des ersten Bipolartransistors (BT1) einen ersten Ausgangsknoten (A1) und der Kollektoranschluss des zweiten bipolaren Transistors (BT2) einen zweiten Ausgangsknoten (A2) bildet und die Stromdifferenzbildungseinrichtung ausgelegt ist, das Ausgangssignal &Dgr;ID durch Bilden der Differenz zwischen einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors (BT1) und einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors (BT2) zu bilden.
  5. Vorrichtung nach Anspruch 2, wobei

    – die Spannungsfolgereinrichtung einen dritten und einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate- und einem Drainanschluss umfasst,

    – der dritte und der vierte Feldeffekttransistor den gleichen Leitfähigkeitstyp wie derjenige des ersten (T1) und des zweiten (T2) Feldeffekttransistors aufweisen,

    – der Sourceanschluss des dritten Feldeffekttransistors mit dem Drainanschluss (D1) des ersten Feldeffekttransistors (T1) und der Sourceanschluss des vierten Feldeffekttransistors mit dem Drainanschluss (D2) des zweiten Feldeffekttransistors (T2) elektrisch verbunden ist,

    – der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors elektrisch verbunden ist und

    – die Gateanschlüsse des dritten und vierten Feldeffekttransistors den Spannungsfolgereingang (SE) bilden.
  6. Vorrichtung nach Anspruch 5, wobei der Drainanschluss des dritten Feldeffektransistrors einen ersten Ausgangsknoten (A1) und der Drainanschluss des vierten Feldeffektransistrors einen zweiten Ausgangsknoten (A2) bildet und die Stromdifferenzbildungseinrichtung ausgelegt ist, das Ausgangssignal &Dgr;ID durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke des dritten Feldeffekttransistors und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors zu bilden.
  7. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei die Stromdifferenzbildungseinrichtung zumindest eine Stromspiegeleinrichtung umfasst.
  8. Vorrichtung nach Anspruch 7 mit Anspruch 4 oder 6, wobei die Stromspiegeleinrichtung ausgelegt ist, zu einem in den ersten Ausgangsknoten (A1) fließenden Strom einen Spiegelstrom gleicher Stromstärke zu bilden, welcher in den zweiten Ausgangsknoten (A2) fließt, wobei das Ausgangssignal &Dgr;ID an dem zweiten Ausgangsknoten (A2) abgreifbar ist.
  9. Vorrichtung nach Anspruch 7 mit Anspruch 4 oder 6, wobei die Stromspiegeleinrichtung ausgelegt ist, zu einem in den zweiten Ausgangsknoten (A2) fließenden Strom einen Spiegelstrom gleicher Stromstärke zu bilden, welcher in den ersten Ausgangsknoten (A1) fließt, wobei das negative Ausgangssignal –&Dgr;ID an dem ersten Ausgangsknoten (A1) abgreifbar ist.
  10. Vorrichtung nach einem der Ansprüche 7 bis 9, wobei die Stromspiegelreinrichtung zwei Feldeffekttransistoren mit entgegengesetztem Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweist.
  11. Vorrichtung nach einem der Ansprüche 7 bis 9, wobei die Stromspiegelreinrichtung zwei Bipolartransistoren (BT3, BT4) mit jeweils einer Basis, Emitter und Kollektor aufweist, wobei der Emitter und die Basis der Bipolartransistoren (BT3, BT4) der Stromspiegeleinrichtung den entgegengesetzten Leitfähigeitstyp wie derjenige des ersten (T1) und des zweiten (T2) Feldeffekttransistors aufweist.
  12. Vorrichtung nach einem der Ansprüche 1 bis 6, wobei die Stromdifferenzbildungseinrichtung zumindest einen Übertrager mit zwei symmetrischen Eingangswicklungen umfasst.
  13. Vorrichtung zur Multiplikation zweier Eingangssignale (Vin1, Vin2), umfassend:

    – zumindest zwei Transistorpaare (I, II) mit jeweils einem ersten (T1) und einem zweiten (T2) Feldeffekttransistor, wobei

    – die Feldeffekttransistoren (T1, T2) der beiden Transistorpaare (I, II) den gleichen Leitfähigkeitstyp und einen im wesentlichen gleichen Transkonduktanzfaktor und eine im wesentlichen gleiche Schwellspannung aufweisen und jeweils einen Source- (S1, S2), einen Gate- (G1, G2) und einen Drainanschluss (D1, D2) aufweisen,

    – die Sourceanschlüsse (S1, S2) der ersten und der zweiten Feleffekttransistoren des ersten (I) und des zweiten (II) Transistorpaars elektrisch miteinander verbunden sind;

    – der Gateanschluss (G1) des ersten Feldeftekttransistors (T1) des ersten Transistorpaars (I) mit dem Gateanschluss (G1) des ersten Feldeffekttransistors (T1) des zweiten Transistorpaars (II) elektrisch verbunden ist und den ersten Eingangsknoten bildet;

    – der Gateanschluss (G2) des zweiten Feldeffekttransistor (T2) des ersten Transistorpaars (I) mit dem Gateanschluss (G2) des zweiten Feldeffekttransistors (T2) des zweiten Transistorpaars (II) elektrisch verbunden ist und den zweiten Eingangsknoten bildet;

    – ein erstes Vin1 der Eingangssignale als Potentialdifferenz zwischen dem ersten und dem zweiten Eingangsknoten anlegbar ist;

    – ein zweites Vin2 der Eingangssignale als Spannungsunterschied Vin2 zwischen einer Drain-Source-Spannung (VIDS = VIIDS + Vin2) des ersten Feldeffekttransistors (T1) und des zweiten Feldeffekttransistors (T2) des ersten Transistorpaars (I) gegenüber einer Drain-Source-Spannung (VIIDS) des ersten Feldeffekttransistors (T1) und des zweiten Feldeffekttransistors (T2) des zweiten Transistorpaars (II) anlegbar ist; und

    – zumindest eine Stromdifferenzbildungseinrichtung, welche zum Bilden eines dem Produkt der beiden Eingangssignale Vin1, Vin2 proportionalem Ausgangssignal &Dgr;ID = &Dgr;IID – &Dgr;IIID durch Bilden der Differenz zwischen

    – einer Differenzstromstärke &Dgr;IID einer Drain-Source-Stromstärke IID1 des ersten Feldeffekttransistors (T1) und einer Drain-Source-Stromstärke IID2 des zweiten Feldeffekttransistors (T2) des jeweils ersten Transistorpaars (I) und

    – einer Differenzstromstärke &Dgr;IIID einer Drain-Source-Stromstärke IIID1 des ersten Feldeffekttransistors (T1) und einer Drain-Source-Stromstärke IIID2 des zweiten Feldeffekttransistors (T2) des jeweils zweiten Transistorpaars (II) ausgelegt ist.
  14. Vorrichtung nach Anspruch 13, wobei die Stromdifferenzbildungseinrichtung zumindest zwei Spannungsfolgereinrichtungen (SF1, SF2) mit jeweils einem Spannungsfolgerein- (SE1, SE2) und zwei Spannungsfolgerausgängen umfasst, wobei das zweite Eingangssignal Vin2 durch Anlegen eines Spannungsfolgereingangssignals als Potentialdifferenz zwischen dem Spannungsfolgereingang (SE1) der ersten Spannungsfolgereinrichtung und dem Spannungsfolgereingang (SE2) der zweiten Spannungsfolgereinrichtung anlegbar ist.
  15. Vorrichtung nach Anspruch 14, wobei

    – die erste (SF1) und die zweite (SF2) Spannungsfolgereinrichtung jeweils einen ersten (BT1) und einen zweiten (BT2) Bipolartransistor mit jeweils einem Emitter, einer Basis und einem Kollektor umfassen,

    – der Emitter und der Kollektor der ersten (BT1) und der zweiten (BT2) Bipolartransistoren den gleichen Leitfähigkeitstyp wie derjenige des ersten (T1) und des zweiten (T2) Feldeftekttransistors aufweisen,

    – der Emitter des ersten Bipolartransistors (BT1) der ersten Spannungsfolgereinrichtung (SF1) mit dem Drainanschluss (D1) des ersten Feldeffekttransistors (T1) des ersten Transistorpaars (I) und der Emitter des zweiten Bipolartransistors (BT2) der ersten Spannungsfolgereinrichtung (SF1) mit dem Drainanschluss (D2) des zweiten Feldeffekttransistors (T2) des ersten Transistorpaars (I) elektrisch verbunden ist,

    – der Emitter des ersten Bipolartransistors (BT1) der zweiten Spannungsfolgereinrichtung (SF2) mit dem Drainanschluss (D1) des ersten Feldeffekttransistors (T1) des zweiten Transistorpaars (II) und der Emitter des zweiten Bipolartransistors (BT2) der zweiten Spannungsfolgereinrichtung (SF2) mit dem Drainanschluss (D2) des zweiten Feldeffekttransistors (T2) des zweiten Transistorpaars (II) elektrisch verbunden ist,

    – die Basen des ersten (BT1) und des zweiten (BT2) Bipolartransistors der ersten Spannungsfolgereinrichtung (SF1) elektrisch miteinander verbunden sind;

    – die Basen des ersten (BT1) und des zweiten (BT2) Bipolartransistors der zweiten Spannungsfolgereinrichtung (SF2) elektrisch miteinander verbunden sind; und

    – die Basen der Bipolartransistoren der ersten (SF1) und der zweiten (SF2) Spannungsfolgereinrichtung die beiden Spannungsfolgereingänge (SE1, SE2) bilden.
  16. Vorrichtung nach Anspruch 15, wobei

    – der Kollektor des ersten Bipolartransistors (BT1) der ersten Spannungsfolgereinrichtung (SF1) elektrisch mit dem Kollektor des zweiten Bipolartransistors (BT2) der zweiten Spannungsfolgereinrichtung (SF2) verbunden ist;

    – der Kollektor des zweiten Bipolartransistors (BT2) der ersten Spannungsfolgereinrichtung (SF1) elektrisch mit dem Kollektor des ersten Bipolartransistors (BT1) der zweiten Spannungsfolgereinrichtung (SF2) verbunden ist;

    – die Stromdifferenzbildungseinrichtung ausgelegt ist, das Ausgangssignal &Dgr;ID durch Bilden der Differenz zwischen

    – der Summe einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors (BT1) der ersten Spannungsfolgereinrichtung (SF1) und einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors (BT2) der zweiten Spannungsfolgereinrichtung (SF2) und

    – der Summe einer Kollektor-Emitter-Stromstärke des zweiten Bipolartransistors (BT2) der zweiten Spannungsfolgereinrichtung (SF2) und einer Kollektor-Emitter-Stromstärke des ersten Bipolartransistors (BT1) der ersten Spannungsfolgereinrichtung

    zu bilden.
  17. Vorrichtung nach Anspruch 14, wobei

    – die erste und die zweite Spannungsfolgereinrichtung jeweils einen dritten und jeweils einen vierten Feldeffekttransistor mit jeweils einem Source-, einem Gate und einem Drainanschluss umfasst,

    – die dritten und die vierten Feldeffekttransistoren den gleichen Leitfähigkeitstyp wie derjenige des ersten und des zweiten Feldeffekttransistors aufweisen,

    – der Sourceanschluss des dritten Feldeffekttransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des ersten Transistorpaars und der Sourceanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeftekttransistors des ersten Transistorpaars elektrisch verbunden ist,

    – der Sourceanschluss des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des ersten Feldeffekttransistors des zweiten Transistorpaars und der Sourceanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung mit dem Drainanschluss des zweiten Feldeftekttransistors der ersten Spannungsfolgereinrichtung elektrisch verbunden ist,

    – der Gateanschluss des dritten Feldeffekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung elektrisch verbunden ist;

    – der Gateanschluss des dritten Feldeftekttransistors mit dem Gateanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung elektrisch verbunden ist; und

    – die Gateanschlüsse der ersten und der zweiten Spannungsfolgereinrichtung die beiden Spannungsfolgereingänge bilden.
  18. Vorrichtung nach Anspruch 17, wobei

    – der Drainanschluss des dritten Feldeffekttransistors der ersten Spannungsfolgereinrichtung (SF1) elektrisch mit dem Drainanschluss des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung (SF2) verbunden ist;

    – der Drainanschluss des vierten Feldeftekttransistors der ersten Spannungsfolgereinrichtung (SF1) elektrisch mit dem Drainanschluss des dritten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung (SF2) verbunden ist;

    – die Stromdifferenzbildungseinrichtung ausgelegt ist, das Ausgangssignal &Dgr;ID durch Bilden der Differenz zwischen

    – der Summe einer Drain-Source-Stromstärke des dritten Feldeffekttransistors der ersten Spannungsfolgereinrichtung (SF1) und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors der zweiten Spannungsfolgereinrichtung (SF2) und

    – der Summe einer Drain-Source-Stromstärke des dritten Feldeftekttransistors der zweiten Spannungsfolgereinrichtung (SF2) und einer Drain-Source-Stromstärke des vierten Feldeffekttransistors der ersten Spannungsfolgereinrichtung (SF1) zu bilden.
  19. Vorrichtung nach einem der Ansprüche 13 bis 18, wobei die Stromdifferenzbildungseinrichtung zumindest eine Stromspiegeleinrichtung umfasst.
  20. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei alle Transistoren monolitisch auf einem Kristall realisiert sind.
  21. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei zumindest der erste (T1) und der zweite (T2) Feldeffekttransistor Sperrschicht-Feldeffekttransistoren sind.
  22. Vorrichtung nach einem der vorangegangenen Ansprüche, wobei zumindest der erste (T2) und der zweite (T2) Feldeffekttransistor Sperrschicht-Feldeffekttransistoren mit elektrisch isoliertem Gate, insbesondere MOS-Transistoren sind.
  23. Verfahren zur analogen Multiplikation zweier Eingangssignale (Vin1, Vin2), umfassend folgende Schritte:

    – Bereitstellen von zumindest zwei Feldeffekttransistoren (T1, T2) des gleichen Leitfähigkeitstyps und mit im wesentlichen gleichem Transkonduktanzfaktor und im wesentlichen gleicher Schwellspannung, wobei die beiden Feldeffekttransistoren (T1, T2) jeweils einen Source- (S1, S2), einen Gate- (G1, G2) und einen Drainanschluss (D1, D2) aufweisen und der Sourceanschluss (S1) des ersten Feldeftekttransistors (T1) elektrisch mit dem Sourceanschluss (S2) des zweiten Feldeffekttransistors (T2) verbunden ist, wobei der Gateanschluss (G1) des ersten Feldeffekttransistors (T1) einen ersten Eingangsknoten (E1) und der Gateanschluss (G2) des zweiten Feldeffekttransistors (T2) einen zweiten Eingangsknoten (E2) bilden und wobei ein erstes Vin1 der Eingangssignale die Potentialdifferenz zwischen dem ersten (E1) und dem zweiten Eingangsknoten (E2) darstellt;

    – Betreiben der beiden Feldeffekttransistoren (T1, T2) im Widerstandsbereich, wobei die Drain-Source-Spannung (VDS) des ersten Feldeftekttransistors (T1) im wesentlichen gleich zu der Drain-Source-Spannung (VDS) des zweiten Feldeftekttransistors (T2) ist und ein zweites Vin2 der Eingangssignale darstellt;

    – Anlegen des ersten Vin1 und des zweiten Vin2 der Eingangssignale;

    – Bilden eines dem Produkt Vin1 × Vin2 der beiden Eingangssignale Vin1, Vin2 proportionalem Ausgangssignals &Dgr;ID durch Bilden der Differenz zwischen einer Drain-Source-Stromstärke ID1, des ersten Feldeftekttransistors (T1) und einer Drain-Source-Stromstärke ID2 des zweiten Feldeftekttransistors (T2); und

    – Ausgeben des Ausgangssignals &Dgr;ID.
Es folgen 5 Blatt Zeichnungen






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