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Dokumentenidentifikation DE10336397A1 17.03.2005
Titel Speicheranordnung mit Speicherfeldeffekttransistor
Anmelder Forschungszentrum Jülich GmbH, 52428 Jülich, DE
Erfinder Fitsilis, Michael, 52070 Aachen, DE
Vertreter Gille Hrabal Struck Neidlein Prop Roos, 40593 Düsseldorf
DE-Anmeldedatum 06.08.2003
DE-Aktenzeichen 10336397
Offenlegungstag 17.03.2005
Veröffentlichungstag im Patentblatt 17.03.2005
IPC-Hauptklasse G11C 11/22
IPC-Nebenklasse G11C 7/06   H01L 27/115   H01L 41/12   H01L 41/20   G11C 11/419   
Zusammenfassung Die vorliegende Erfindung betrifft eine Speicheranordnung mit einem Speicherfeldeffekttransistor. Im Vergleich zu den bekannten nicht-flüchtigen Speichern weist die auf einem oder mehreren Speicherfeldeffekttransistoren FeFet basierende Speicheranordnung den Vorteil auf, dass der Schreibvorgang im Vergleich in kürzerer Zeit erfolgen kann und dazu geringere Spannung angelegt werden müssen. Insbesondere im Vergleich zu dem so genannten FRAMR werden destruktive Lesevorgänge vermieden. Aufgrund der vertikalen Stapelung ergeben sich darüber hinaus im Vergleich kleinste Zellflächen. In einer weiteren vorteilhaften Ausführungsform der Erfindung sind der Drain-Anschluss und Source-Anschluss des Speicherfeldeffekttransistors FeFET potentialgleich verschaltet. Dadurch kann u. a. ein separater Lösch-Zyklus entfallen und es wird im Speicherauslese- und Programmbetrieb eine höhere Geschwindigkeit erreicht bzw. die Verwendung als wahlfreier Zugriffsspeicher (Random Access Memory, RAM) ermöglicht.

Beschreibung[de]

Die vorliegende Erfindung betrifft eine Speicheranordnung mit einem Speicherfeldeffekttransistor. Der Wunsch nach einer Speichertechnologie, die in besserer Weise alle Anforderungen erfüllt, wird insbesondere bei der Betrachtung der neuen Applikationen des so genannten "Ubiquituos Computing" deutlich.

  • • Die Anwendungen sind in zunehmendem Maße mobil und damit in der Regel batteriegestützt. Folglich spielt eine möglichst geringe Leistungsaufnahme eine große Rolle. Dies gilt sowohl für den aktiven Betrieb als auch für längere ungenutzte Zeiten (standby).
  • • Andererseits soll die Einschaltzeit möglichst gering sein, so dass ein – wie beim PC üblicher – Bootvorgang nicht in Frage kommt. Daraus ergibt sich unmittelbar die Anforderung nach einem nichtflüchtigen Halbleiterspeicher.
  • • Die Anforderungen, die an die Rechen- und Speicherleistung der Geräte gestellt werden, steigen zunehmend. Dies lässt sich zum einen durch den Bedarf einer ansprechenden und komfortablen graphischen Benutzerschnittstelle begründen, die eine wichtige Voraussetzung für den Einsatz durch Jedermann ist. Zum anderen führen aber auch die immer komplexeren Anwendungen zu immer höheren Anforderungen.
  • • Die Vielfalt der Geräte nimmt zu. Der klassische Rechner-Aufbau vermischt sich dabei zusehends mit den Architekturen von so genannten Embedded Systems. Der Wunsch nach monolithischer Integration der Speicher in die Systeme wird deutlich.

Gesucht wird also ein Speicher, der die Geschwindigkeit von SRAMs, die Dichte von DRAMs mit dem nichtflüchtigen Verhalten der Flash-Speicher und problemloser monolithischer Integration in herkömmliche Logikprozesse verbindet. Für die neuen Speichertechnologien werden immer wieder zwei Anwendungsbereiche des Massenmarkts genannt, wenn auch eine Vielzahl von weiteren mobilen, heim- und bürogestützten Applikationen der Post-PC-Ära möglich und realistisch ist:

  • • Smart-Cards (IC-Cards) haben bereits heute eine große Marktverbreitung erreicht. Im Vergleich mit den heute dort eingesetzten Flash-EEPROMs sollen die neuen Speicher höhere Schreibgeschwindigkeiten, eine größere Unempfindlichkeit gegenüber Umwelteinflüssen, höhere Speicherdichten und möglichst günstige Herstellungskosten erreichen.
  • • Mobiltelefone weisen ähnliche Anforderungen auf: hohe Geschwindigkeiten und Speicherdichten bei gleichzeitig nichtflüchtigem Verhalten.

Neben dem so genannten „Flash"-Speicher, welcher zur Zeit den größten Marktanteil einnimmt, findet FRAM® der Firma Ramtron International Corporation in Colorado weitreichende Anwendung insbesondere aufgrund von Entwicklungen im Bereich der Massenspeicheranwendungen.

Aufgabe der vorliegenden Erfindung ist es, eine einfache und preiswerte Speicheranordnung zu schaffen, die im Vergleich kurze Schreibvorgänge bei geringen Spannungen ermöglicht.

Diese Aufgabe wird durch eine gattungsgemäße Vorrichtung mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.

Die anspruchsgemäße Anordnung zum Speichern digitaler Daten mit wenigstens einer Speicherzelle, weist vorteilhaft einen Speicherfeldeffekttransistor auf. Die Verwendung von Speicherfeldeffekttransistoren so genannten Ferrolectric Field Effect Transistors (FeFET's) ermöglicht u.a. den Einsatz als nichtflüchtiger Speicher. Im Vergleich zu den bekannten nichtflüchtigen Speichern weist die auf einem oder mehreren Speicherfeldeffekttransistoren basierenden Speicheranordnung den Vorteil auf, dass der Schreibvorgang im Vergleich in kürzerer Zeit erfolgen kann und dazu geringere Spannungen angelegt werden müssen. Insbesondere im Vergleich zu dem so genannten FRAM® werden destruktive Lesevorgänge vermieden. Aufgrund der vertikalen Stapelung ergeben sich darüber hinaus im Vergleich kleinste Zellflächen.

In einer weiteren vorteilhaften Ausführungsform der Erfindung sind der Drain-Anschluss und Source-Anschluss des Speicherfeldeffekttransistor potentialgleich verschaltet. Damit liegen beide Anschlüsse auf gleichem Potential gegenüber dem Substrat des Kondensators. Die Anreicherung (Akkumulation) bzw. die Polaristation im Speicherfeldeffekttransistor wird mittels der zwischen den Gate- und Source-Anschlüssen anliegenden Spannung beeinflusst. Durch Anlegen einer Spannung an den Gate-Anschluss wird ein Spannungsabfall am ferroelektrischen Material des Gates erreicht, was wiederum den Polarisationszustand des ferroelektrischen Materials beeinflusst, der Transistor wird so in Anreicherung (Akkumulation), Verarmung oder Inversion geschaltet. Beim Anlegen einer festen Gate-Source-Spannung erhält man durch die veränderte Gate-Kapazität einen vom Zustand des Ferroelektrikums abhängigen Strom. Sind Drain und Source auf gleichem Potential, kann die Anreicherung bzw. Polarisation durch positive Spannungen gegenüber dem Substrat-Potential erreicht werden. Das Anlegen negativer Spannungen gegenüber dem Substrat-Potential an den Gate-Anschluss, um einen Wechsel im Polarisationszustand des ferroelektrischen Materials des Gates zu erreichen, wird vermieden. Dadurch kann die Verwendung von Ladungspumpen gegenüber bekannten Flash-Speicheraufbauten unterbleiben. Es ist darüber hinaus keine über die Versorgungsspannung der Anordnung hinausgehende Spannung erforderlich, dies macht die Implementierung der Schaltung leichter: Der damit verbundene, analoge Schaltungsaufwand und die dadurch zunehmende Komplexität im Schaltungsaufbau entfallen vorteilhaft. Ferner kann ein separater Lösch-Zyklus entfallen. Dadurch wird im Speicherauslese- und Programmierbetrieb eine höhere Geschwindigkeit erreicht, bzw. die Verwendung als wahlfreier Zugriffsspeicher (Random Access Memory, RAM) ermöglicht. Im RAM-Modus wird ein Word pro Schreibzyklus in den Speicher geschrieben, wohingegen im Flash-Modus ein Block pro Zyklus geschrieben wird.

In einer weiteren Ausführungsform weist der Speicherfeldeffekttransistor vorteilhaft eine Substratdotierung von weniger als 1·1015 Atomen/cm3 auf. Beispielsweise handelt es sich um eine Substratdotierung des Speicherfeldeffekttransistor in der Größenordnung von 1·1014 Atomen/cm3. Durch diese Dotierung wird erreicht, dass der Speicherfeldeffekttransistor sich bei Anlegen positiver Spannungen in den Anreicherungs- (Akkumulations-) Zustand schalten lässt.

In einer weiteren Ausgestaltung der Erfindung weist die Speicheranordnung vorteilhaft mehrere, als binäre Übertragungsglieder wirkende Bauelemente auf. Diese sind so verschaltet, dass sie in Abhängigkeit von einem oder mehreren Signaleingängen eine logische AND Verknüpfung realisieren. Dadurch wird gegenüber den bekannten Flash-Speicherstrukturen in Form eines oder mehrerer NAND-Gatter ein beschleunigter Lesevorgang erreicht, da der erforderliche serielle Betrieb in der anspruchsgemäßen Anordnung umgangen wird. Ferner kann beispielsweise mit Hilfe eines Transistor leicht erreicht werden, dass die am Source- und Drain-Anschluss des Speicherfeldeffekttransistors anliegenden Spannungen übereinstimmen. Die Speicheranordnung mit den oben genannten Vorteilen kann so besonders einfach realisiert werden.

In einer weiteren Ausgestaltung der Erfindung umfassen die als binäre Übertragungsglieder wirkenden Bauelemente einen oder mehrere Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET).

Beispielsweise handelt es sich um einen n-Kanal- oder p-Kanal-MOSFET. Ein üblicher n-Kanal MOSFET weist beispielsweise n-dotiertes Polysilizium als Gate und eine Substrat-Dotierung von 1·1017 Atomen/cm3. Der Speicherfeldeffekttransistor FeFET weist demgegenüber eine Dotierung von 1·1014 Atomen/cm3 auf. Ferner kann die Anordnung so gewählt werden, dass das Substratmaterial der MOSFET's mit dem der Speicherfeldeffekttransistoren übereinstimmt, da die vorhandenen MOSFETs und FeFETS separat voneinander dotiert werden können. Durch Verwendung eines gemeinsamen Substratmaterials kann der Aufbau der Speicheranordnung und deren Herstellungsprozess vereinfacht werden.

In einer weiteren Ausgestaltung der Erfindung ist ein Spannungsteiler in Negativ-Metall-Oxid-Halbleiter-Technologie vorgesehen. Dadurch kann besonders einfach und ohne großen technischen Aufwand die Lesespannung für die Anordnung erzeugt werden. Der Spannungsteiler erzeugt beispielsweise die für den Lesevorgang erforderliche und gegenüber dem Schreibvorgang halbierte Spannung zum Betrieb der Speicheranordnung.

Eine weitere Ausgestaltung weist Mittel zur Erzeugung einer Bandgapspannungsreferenz auf. Dadurch wird eine stabile, temperaturunabhängige Spannungsreferenz von vergleichsweise hoher Genauigkeit geschaffen

In einer Ausführungsform der Erfindung ist wenigstens ein Transmission-Gate vorgesehen. Das Transmission-Gate besteht beispielsweise aus einer Parallelschaltung von einem NMOS-Transistor mit einem PMOS-Transistor. Dadurch wird erreicht, dass Spannungsabfälle am übertragenden, d.h. durchschaltenden Transistor vermieden werden.

In einer weiteren Ausführungsform sind ein oder mehrere Leseverstärker vorgesehen. Beispielsweise sind pro Bitleitung ein Leseverstärker vorgesehen. Diese bestehen aus wenigstens zwei quergekoppelten Invertern. Diese dienen als Speicherelement und behalten auch nach dem Ausschalten des Einganssignals den Zustand bei.

In einer weiteren Ausführungsform sind Mittel zum synchronen Betrieb der Speicheranordnung vorgesehen. Beispielsweise sind Mittel vorgesehen, die ein oder mehrere Taktsignale für die Steuerungssignale und die Bitleitungssignale erzeugen. Alternativ kann die Anordnung auch asynchron betrieben werden, um beispielsweise den schaltungstechnischen Aufwand für die Speicheranordnung gering zu halten.

1 zeigt das Schaltbild der Speicheranordnung in einer Ausführungsform. Es ist eine Bitleitung BL und zwei Wordleitungen WL vorgesehen. Im unteren Teil sind zwei Speicherfeldeffekttransistoren FeFET1 und FeFET2 verschaltet. Darüber im durch den gestrichelten Rahmen umfassten Bereich ist der Schaltungsaufbau des Leseverstärkers gezeigt. Dieser weist eine Latch auf. Dabei handelt es sich um ein bistabiles Speicherelement: In der einfachsten Form um zwei Cross-coupled (quergekoppelte) Inverter. Es dient als Speicherelement, d.h. es behält sein Zustand auch nach dem Ausschalten des Einganssignal bei. Der Lesevorgang wird im Folgenden beschrieben: Der Transistor T6 wird durchgeschaltet und leitet das Potential der oberen Leitung durch z.B. 3V. Das Transmission-Gate T11 ist nicht aktiv, aber T5 ist aktiv. Durch T5 wird die Bitleitung geladen. T1 ist während der Leseoperation nicht durchgeschaltet (statt einem Pass Transistor wie gezeigt kann auch alternativ ein Transmission-Gate verwendet werden). Noch leiten die FeFETs nicht. Wenn die Lesespannung (z.B. 1.5V) am Gate eines der FeFETs angelegt wird und gleichzeitig der T12 leitet, dann sieht das Schaltverhalten wie folgt aus. Befindet sich der FeFFT im Zustand „1", dann entlädt sich die Bitleitung, weil ein Strom durch den FeFFT und T12 fließt. Befindet er sich im Zustand „0", dann fließt kein Strom und das Potential der Bitleitung (L2) ändert sich nicht. In dem richtigen Moment – zum Zeitpunkt zu dem sich die Bitlire entladen hat (bzw. nicht entladen hat), schaltet sich der T4 durch.

Wenn die Bitleitung sich entladen hat, leitet der T3 nicht mit der Konsequenz, dass der Zustand des Latchs (zuvor befand sich der Ausgang (OUT) des Latchs auf 5V Potential) sich nicht ändert. Wenn L2 größer als die Schwellspannung von T3 ist, dann ist L1 = 0V und der Latch schaltet. Abfolgend schalten beide T7 und T8 durch und auch T9 und das 0 bzw. 5V Potential des Ausgangs des Latchs propagiert nach oben zum Ausgang.

I1 und T7 sind vorhanden zur Stabilität. Der obere Inverter des Latchs ist kleiner dimensioniert: Es handelt sich um einen schwachen Inverter, d.h. er hat eint kleinere Verstärkung; die Transistoren haben eine kleinere Kanalgröße. T2 ist nach dem Lesevorgang durchgeschaltet, damit L2 wieder auf 0V Potential geht. T10 ist vorhanden, um die Bitleitung (während der Schreiboperation) auf das Potential 2.5V zu schalten. T11 leitet nur während der Schreiboperation. I2 sorgt dafür, dass T10 nur dann aktiviert ist, wenn T5 deaktiviert ist.

2 zeigt in vereinfachter Form den prinzipiellen Aufbau des Leseverstärkers, der nach dem so genannten „clamped sensing"-Prinzip arbeitet. „clamped" steht im Allgemeinen für Abschneiden von Signalen, die zu groß bzw. zu klein sind. Ist bspw. das Potential der Bitleitung BL kleiner ab die Transistor Schwellspannung ist, dann ist der Knoten L1 nicht mehr auf 0V Potential sondern größer und das spiegelt die Spannung der Bitleitung wieder: Nachdem sich in dem Latch, oben durch die beiden Inverter dargestellt, ein Zustand stabilisiert hat (z.B. IN = 0V und OUT = 5V), wird die Bitleitung auf 5V geladen. Damit leitet der untere Transistor und das Potential des Knoten L1 ist 0V. Sobald Zum Lesezeitpunkt der obere Transistor durch das SENSE Signal aktiviert wird, ändert sich der Zustand des Latchs (IN = 5V und OUT = 0V). Wenn aber sich inzwischen die Bitleitung entladen hat auf ein Potential unter der Schwellspannung des unteren Transistors, dann leitet dieser das Potential 0V nicht durch und es kommt nicht zur Änderung des Zustandes des Latchs.

Die 3a zeigt den Speicherfeldeffekttransistor FeFET im prinzipiellen, beispielhaften Aufbau mit Gate – (G), Source- (S) und Drainanschluss (D). Das Gatestapel besteht von oben nach unten aus ferroelektrischer Schicht und dielektrischem Puffer. Es ist ein n-dotierter Kanal im p-Siliziumsubstrat vorgesehen. An Source S und Drain D liegt ein Potential von jeweils 5 V an, das Gate G liegt auf 0 V Potential, so dass sich der FeFET im Löschzustand „0" befindet. Daneben ist die zugehörige Stelle in der Hysteresekurve (hier: Polarisation in Abhängigkeit der Gatespannung) durch einen Punkt markiert. 3b zeigt den identischen Aufbau, hier jedoch mit einer Potentialbeaufschlagung für den Schreibvorgang: es liegen Source S und Drain D auf 0 V Potential und am Gate liegt eine Spannung von 5 V an.

4 zeigt den zeitlichen Potentialverlauf in den Bit- und Wortleitungen der Speicheranordnung in einer Ausführungsform, insbesondere beim Programmieren bzw. Beschreiben der Speicheranordnung. Der oberste Verlauf betrifft den Potentialverlauf in der Wortleitung 2, der nach unten folgende den in der Wortleitung 1. Darunter ist der Verlauf in der Bitleitung 1, dann in der Bitleitung 2 gezeigt. Der unterste Verlauf zeigt den Verlauf in einer der weiteren in der Anordnung vorgesehen Bitleitungen. Kapazitäten und Widerstände der Bit- und Wortleitungen sind aus Darstellungsgründen vernachlässigt worden. Beim Schreibprozess kann nur ein Wort also über eine Wortleitung beschrieben werden. Dies geschieht hier beispielsweise durch den Spannungsimpuls im zeitlichen Potenzialverlauf der Wortleitung 1. Die Bitleitung derjenigen, aus einem Speicherfeldeffekttransistor bestehenden Speicherzellen, welche beschrieben werden soll – hier Bitleitung 1 – wird auf Null-Potential gebracht. Die zu löschenden Speicherzellen werden durch Anlegen eines Löschungsimpulses an der entsprecheden Bitleitung – hier Bitleitung 2 – entleert. Zur Sicherstellung eines störungsfreien Schreib- bzw. Programmierbetriebs werden die unselektierten Leitungen – hier die Wortleitung 2 und die weitere Bitleitung – auf ein zwischen 0 und der Betriebsspannung liegendes Potential beispielsweise die halbe Betriebsspannung gebracht. Bei einem ausreichend sicheren und störungsfreien Programmierbetrieb kann zugunsten einer geringeren Stromaufnahme auf diese Maßnahme verzichtet werden.

5 zeigt die Matrix, in der mehrere erfindungsgemäße Speicherzellen angeordnet sind. Dabei handelt es sich um eine Anordnung bzw. Funktion, die einem logischen AND – Gatter entspricht und zwar deshalb, da beim Durchschalten einer der pro Spalte verschalteten FeFETs und gleichzeitigem Durchschalten des Transistors T12 die Bitleitung auf 0V geschaltet wird, wie es in einem AND-Gatter der Fall ist: Liegt einer der Eingänge auf 0 V wird der Ausgang durch das Gatter auch auf 0 V geschaltet. Die Matrix besteht aus gleichmäßig aufgebauten, spaltenweise sich wiederholenden Abschnitten. In jedem Abschnitt entspricht die Anzahl der Wortleitungen der Anzahl von Speicherfeldeffekttransistoren. Die Matrix ist beliebig entsprechend der aufzunehmenden Speichermenge durch hinzufügen weiterer spaltenweise sich wiederholenden Abschnitte zu vergrößern. Horizontal verlaufen die Wortleitungen WL1 und WL2, senkrecht die Bitleitungen BL1 bis BLn.

In Bezug auf die in 4 dargestellten Potentialverläufe soll hier auf die Schaltungszustände der FeFETs 1–6 eingegangen werden. Erase(„0"): Source=Drain-SV, Gate=Substirat-OV. Abbildungen am Ende. Die Transistoren T12, T12', T12'' der ersten Zeile sind „Pass Transistors", sie sorgen dafür, dass die Spannung an Source und Drain gleich ist. Der Ablauf ist im Einzelnen wie folgt:

FeFET 1: Vsource=Vdrain=0V, Vgate=5V. Der FeFET1 befindet sich im Zustand „1", dem Schreibzustand.

FeFET2: Vsource=Vdrain=5V, Vgate=0V (weil der Puls kurzer als der Puls von Bitline2 ist d.h. am Anfang war Vgate=5V aber dann wurde Vgate=0V. Der FeFET2 befindet sich im Zustand „0", dem Löschzustand.

FeFET3: Vsource=Vdrain=2.5V, Vgate=5V (später Vgate=0V). Der FeFET3 befindet sich im Zustand „X": keine Änderung.

FeFET4: Vsource=Vdrain=0V, Vgate=2,5V, Der FeFET4 befindet sich im Zustand „X": keine Änderung.

FeFET5: Vsource=Vdrain=5V, Vgate=2.5V. Der FeFET5 befindet sich im Zustand „X": keine Änderung.

FeFET6: Vsource=Vdrain=2.5V, Vgate=2.5V. Der FeFET6 befindet sich im Zustand „X": keine Änderung.

Im nicht gezeigten Lesebetrieb wird die Bitleitung auf ein Zwischenpotential, also ein zwischen 0 und der Betriebsspannung liegendes Potential, gebracht. Bei Leitung des Speicherfeldeffekttransistors bricht die Spannung in der Bitleitung damit ein, dass sich die Bitleitungskapazität durch den Speicherfeldeffekttransistor und den nachgeschalteten, selbstsperrenden Transistor T12, der im Lesebetrieb durchgeschaltet wird entlädt.

Bei den im Ausführungsbeispiel verwendeten Speicherfeldeffekttransistor weist das verwendete Gate ferroelektrische Eigenschaften auf. Dazu werden "Perovskit-Kristalle" eingesetzt, die einer ABO3-Struktur folgen. Vorliegend wird Blei-Zirkonium-Titanat (PZT – Pb(ZrxTi1-x)O3) verwendet. Denkbar ist auch die Anwendung geschichteter Perovskit-Kristalle (layered perovskites), die auch als Y-1-Familie bezeichnet werden. Hierzu zählen insbesondere Strontium-Wismut-Tantal (SBT – SbBi2Ta2O9,).

Beispielsweise weist der Speicherfeldeffekttransitor (FeFET) die folgenden Daten auf:

W = 1 &mgr;m; L = 1&mgr;m; ƚOx = 10 nm; ƚFe = 360 nm; ∈Ox = 12; ∈Fe = 200; PS = 40 &mgr;C/cm3; Pƚ = 32 &mgr;C/cm3; EC = 70 kV/cm; NCh = 1017 cm–3; NSub = 1014 cm–3; VFB = –0,4 V. Dies stellt nur eine mögliche Ausführungsform des FeFETs dar, mit der vorteilhaft der Löschvorgang d.h. der Anreicherungs- (Akkumulations-) Zustand bei positiven Spannungen erreicht werden kann.

Der FeFET ähnelt im Aufbau einem MOSFET. Durch Wechsel der Polarisation der ferroelektrischen Schicht im Stapel des Gate-Anschluss wird die Schwellspannung des Transistors verschoben. Die Minimal- und Maximalwerte der Schwellspannung sind abhängig vom Verlauf der gesättigten Hystereskurven und bestimmen das so genannte Speicherfenster. Dessen maximale Größe ist abhängig von vielen Parametern. Einige sind direkt von Materialeigenschaften der verwendeten Materialien abhängig: bspw. der Koerzitivfeldstärke der remanenten bzw. gesättigten Polarisation und dem Dielektrizitätswert. Ferner wird durch die Dotierung des Kanals, des Substrates bzw. die Dotierungstiefe im Kanal die Schwellspannung beeinflusst. Da sich in einem Ausführungsbeispiel FeFET und MOSFET das Substrat teilen und damit in der Substrat-Dotierung übereinstimmen, kann die Schwellspannung durch Verändern der Dotierungstiefe des Kanals erhöht werden. Damit wird erreicht, dass die Schwellspannung in einem für die CMOS-Technologie notwendigen Bereich liegt bspw. 1,2 V bei einer Betriebsspannung von 5 V. Alternativ kann auch die Dotierung alleine oder gemeinsam mit der Dotierungstiefe variiert werden, um ein Verschieben der Schwellspannung und letztlich eine Koexistenz von MOSFETs und FeFETs zu erreichen.

Entscheidend ist auch die Core-Spannung mit der die Speicheranordnung betrieben wird. Bei einer Betriebsspannung von 5 V ist die Schwellspannung des FeFETs auf über 2 V zu verschieben, um ein Polarisationswechsel durch die halbe Betriebsspannung zu vermeiden.


Anspruch[de]
  1. Anordnung zum Speichern digitaler Daten mit wenigstens einer Speicherzelle, die jeweils einen Speicherfeldeffekttransistor aufweist.
  2. Anordnung zum Speichern digitaler Daten nach dem vorhergehenden Anspruch, wobei der Speicherfeldeffekttransistor einen Source-, Gate- und Drain-Anschluss aufweist und Source- und Drain-Anschluss potentialgleich verschaltet sind.
  3. Anordnung zum Speichern digitaler Daten nach einem der vorhergehenden Ansprüche, wobei der Speicherfeldeffekttransistor eine Substratdotierung von weniger als 1·1015 Atomen/cm3 aufweist.
  4. Anordnung zum Speichern digitaler Daten nach einem der vorhergehenden Ansprüche, mir mehreren, als binäre Übertragungsglieder wirkenden Bauelementen, wobei diese so verschaltet sind, dass sie in Abhängigkeit von einem oder mehreren Signaleingängen eine logische AND Verknüpfung realisieren.
  5. Anordnung zum Speichern digitaler Daten nach einem der vorhergehenden Ansprüche, wobei die als binäre Übertragungsglieder wirkenden Bauelemente einen oder mehrere Metall-Oxid-Halbleiter-Feldeffekttransistoren umfassen.
  6. Anordnung zum Speichern digitaler Daten nach einem der vorhergehenden Ansprüche, mit wenigstens einem Spannungsteiler in Negativ-Metall-Oxid-Halbleiter-Technologie.
  7. Anordnung zum Speichern digitaler Daten nach einem der vorhergehenden Ansprüche, mit Mitteln zur Erzeugung einer Bandgapspannungsreferenz.
  8. Anordnung zum Speichern digitaler Daten nach einem der vorhergehenden Ansprüche, mit wenigstens einem Transmission-Gate.
  9. Anordnung zum Speichern digitaler Daten nach einem der vorhergehenden Ansprüche, mit wenigstens einem Leseverstärker, welcher wenigstens zwei quer gekoppelte Inverter umfasst.
  10. Anordnung zum Speichern digitaler Daten nach einem der vorhergehenden Ansprüche mit Mitteln zum synchronen Betrieb der Anordnung.
Es folgen 5 Blatt Zeichnungen






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