PatentDe  


Dokumentenidentifikation DE69827099T2 24.03.2005
EP-Veröffentlichungsnummer 0000917151
Titel Ladungsgespeicherten Kondensator abtastende Halbleiterspeicheranordnung und Leseverfahren dafür
Anmelder Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, JP
Erfinder Sumio, Tanaka, Tokyo 105-8001, JP;
Ryu, Ogiwara, Tokyo 105-8001, JP
Vertreter HOFFMANN & EITLE, 81925 München
DE-Aktenzeichen 69827099
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 17.11.1998
EP-Aktenzeichen 983093865
EP-Offenlegungsdatum 19.05.1999
EP date of grant 20.10.2004
Veröffentlichungstag im Patentblatt 24.03.2005
IPC-Hauptklasse G11C 11/22
IPC-Nebenklasse G11C 11/409   

Beschreibung[de]

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung zum Lesen von in einem Kondensator in einer Speicherzelle gespeicherten Ladungen und ein Datenleseverfahren davon und insbesondere einen dynamischen Speicher wahlfreien Zugriffs (DRAM bzw. Dynamic Random Access Memory) oder einen ferroelektrischen Speicher.

1 zeigt eine Schaltungsanordnung eines ferroelektrischen Basisspeichers als ein Beispiel einer Halbleiterspeichereinrichtung zum Lesen von in einem Kondensator in einer Speicherzelle gespeicherten Ladungen. Diese Schaltung umfasst Speicherzellen MC, Dummy-Zellen DMC, einen Lese- und Neuschreibverstärker (Leseverstärker) 18, eine Wortleitung i 19, eine Wortleitung (i + 1) 20, eine Dummy-Wortleitung a 21, eine Dummy-Wortleitung b 22, eine Plattenleitung i 23, eine Plattenleitung (i + 1) 24, eine Dummy-Plattenleitung a 25, eine Dummy-Plattenleitung b 26, ein Paar Bit-Leitungen BL und BL als differenzielles Paar, Transistoren 300 und 301 zum Auswählen einer Spalte, eine Spaltenauswahlleitung 302 und ein Paar von gemeinsamen Lesedatenleitungen DL und DL. Die Speicherzellen MC haben jeweils ferroelektrische Kondensatoren 10 und 11 und Auswahltransistoren 14 und 15. Die Dummy-Zellen DMC haben auch jeweils ferroelektrische Transistoren 12 und 13 und Auswahltransistoren 16 und 17.

In der obigen Anordnung ist als Richtung des elektrischen Feldes in dem ferroelektrischen Speicher und als Polarisationsrichtung (diese beiden Richtungen stimmen überein), die Richtung von der Plattenleitung zu der Bit-Leitung als eine positive Richtung definiert. In dem ferroelektrischen Speicher haben die Bit-Leitungen eine Pegeldifferenz in Übereinstimmung mit der Polarisationsrichtung eines ferroelektrischen datenspeichernden Kondensators. Die Leseoperation wird unter Bezugnahme auf das Zeitdiagramm der 2 detailliert beschrieben. Die Bit-Leitung wird im voraus auf 0 (V) voraufgeladen. Eine mit einer auszuwählenden Zelle verbundene Wortleitung wird ausgewählt, und in diesem Zustand wird eine Plattenleitung ausgewählt. Nachdem die Potentiale des Bit-Leitungspaars BL und BL sich ändern, wird der Lese- und Neuschreibverstärker 18 aktiviert zum Einstellen einer der Bit-Leitungen BL und BL auf einen hohen Pegel und den anderen auf einen niedrigen Pegel. In der in 1 gezeigten Schaltung wird, wenn die i-te Wortleitung 19 ausgewählt wird, die Dummy-Leitung 21 ausgewählt. Wenn die (i + 1)-te Wortleitung 20 ausgewählt wird, wird die Dummy-Wortleitung 22 ausgewählt.

Angenommen, dass die Energieversorgungsspannung 3 (V) ist und die Potentiale der ausgewählten Plattenleitung und Dummy-Plattenleitung maximal 3 (V) werden. Auch angenommen, dass der Maximalwert der Potentiale der ausgewählten Wortleitung und Dummy-Wortleitung auf eine Spannung (beispielsweise 4,5 (V)) angehoben wird zum Kompensieren eines Abfalls in der Schwellwertspannung durch einen Zellenauswahltransistor und Dummy-Zellenauswahltransistor derart, dass das hohe Potential des Bit-Leitungspaars BL und BL zu dem Kondensator übertragen wird.

Wenn die Polarisation des Kondensators in der ausgewählten Speicherzelle aufwärts gerichtet ist (von der Plattenleitungsseite zur Bit-Leitungsseite), tritt keine Polarisationsumkehr auf, weil die Richtung der Polarisation mit der des elektrischen Feldes übereinstimmt. In diesem Fall, da die von der Zelle entfernte Ladungsmenge gering ist, ist der Pegel der Bit-Leitung niedrig. Demgegenüber, wenn die Polarisation abwärts gerichtet ist (von der Bit-Leitungsseite zur Plattenleitungsseite), tritt Polarisationsumkehr auf, weil die Polarisation und das elektrische Feld in entgegengesetzte Richtungen gerichtet sind. In diesem Fall, da die Menge der aus der Zelle entfernten Ladungen groß ist, ist der Pegel der Bit-Leitung hoch. Demnach kann, wenn die Bereiche der ferroelektrischen Kondensatoren 12 und 13 in den Dummy-Zellen eingestellt sind zum Erzeugen des Zwischenpegels zwischen dem Bit-Leitungspegel, wenn die Polarisationsumkehr auftritt, und dem, wenn die Polarisationsumkehr nicht stattfindet, die Pegeldifferenz zwischen den Bit-Leitungen BL und BL von dem Lese- und Neuschreibverstärker 18 gelesen werden.

Das Leseschema des Bit-Leitungspegels während des Festlegens der Plattenleitung auf hohen Pegel, wie in 2 gezeigt, wird aus Gründen der beschreibenden Vereinfachung als "Lesen während des Plattenimpulses" (during plate pulse sensing) bezeichnet. Solch eine Datenleseoperation ist in dem US-Patent Nr. 4 873 664 offenbart. Dieses Patent beschreibt, dass die Bereiche der ferroelektrischen Kondensatoren 12 und 13 in den Dummy-Zellen festgelegt werden, um zweimal die der ferroelektrischen Kapazitäten 10 und 11 in den Speicherzellen zum Erzeugen des Zwischenpotentials zu sein. Der Dummy-Kondensator in der Dummy-Zelle muss derart vorgespannt werden, dass die Dummy-Zelle nicht im Polarisationumkehrbereich arbeitet, d. h. die Polarisation immer aufwärts gerichtet ist (von der Plattenleitung zu der Bit-Leitung).

Zum Erläutern des Problems der konventionellen Schaltung wird der zu lesende Bit-Leitungspegel unter Verwendung einer graphischen Lösung der Hysterese-Kennlinie des ferroelektrischen Kondensators beschrieben. Die positive Richtung ist als eine Richtung von der Plattenleitung zu der Bit-Leitung definiert. Sei Vf die an dem ferroelektrischen Kondensator anliegende Spannung. Es wird Bezug genommen auf 3, während der Potentialzusammenhang sich von (a) nach (b) ändert, wird die Ladungsmenge QB in der Bit-Leitung unverändert gehalten, weil die Bit-Leitung nicht geladen/entladen wird. Diese Situation kann wiedergegeben werden durch: QB = +CB × 0 – P(0)A = +CB(3 – Vf) – P(Vf)A(1), wobei A die Fläche des ferroelektrischen Kondensators ist und CB die parasitäre Kapazität der Bit-Leitung.

Gleichung (1) kann umgeschrieben werden zu: P(Vf) = P(0) + CB(3 – Vf)/A(2)

Basierend auf Gleichung (2) wird die an dem ferroelektrischen Kondensator beim Während-Plattenimpulslesen anliegende Spannung Vf wiedergegeben durch den Koordinatenwert auf der Abszisse an dem Schnittpunkt zwischen der Hysterese-Kennlinie P = P(Vf) des ferroelektrischen Kondensators und P = P(0) + CB(3 – Vf)/A. Demnach werden die Spannung Vf, wenn Polarisationsumkehr von der nach unten gerichteten Polarisationsrichtung auftritt (Hochpegel), die Spannung Vf, wenn Polarisationsumkehr nicht von der nach oben gerichteten Polarisation auftritt (Niedrigpegelseite), und die Spannung Vf an der Dummy-Zelle erhalten, wie in 4 gezeigt. Jedes Bit-Leitungspotenzial wird ebenfalls auf der Basis der Gleichung (3) erhalten, wie in 4 gezeigt. VB = 3 – Vf(3)

Gemäß der Hysterese-Kennlinie der Zelle ist der Gradient von P(Vf)A in Bezug auf die Spannung Vf proportional zu der elektrostatischen Kapazität der Zelle. In den Bit-Leitungen BL und BL gespeicherte Informationsteile, die zu der ausgewählten Spalte 302 gehören, werden jeweils durch die Transistoren 300 und 301 zum Auswählen der Spalten zu den gemeinsamen Lesedatenleitungen DL und DL gesendet.

Allgemein setzt sich der Leseverstärker aus einem Flip-Flop zusammen, das P-Kanal-MOS-Transistoren bzw. PMOS-Transistoren 217 bis 219 einschließt und N-Kanal-MOS-Transistoren bzw. NMOS-Transistoren 220 bis 223, wie in 5 gezeigt. Der PMOS-Transistor 217 und der NMOS-Transistor 223 dienen als Leistungsschalter des Flip-Flops. Wenn ein Gate 203 des Transistors 217 auf dem Pegel "0" liegt und ein Knoten 203 des Transistors 223 auf dem Pegel "1" liegt, wird das Flip-Flop zum Starten des Lesebetriebs aktiviert. Normalerweise werden zum Verringern des von einer Energiezufuhr T zu einem Massepunkt 2 durch die PMOS- und NMOS-Transistoren in dem Flip-Flop fließenden Durchgangsstroms, die EIN-Zeitabstimmungen der Transistoren 217 und 223 als Energieversorgungsschalter verschoben. Wenn gemeinsam gelesene Datenleitungen auf die Energieversorgungsspannung voraufzuladen sind, wird die Schaltgeschwindigkeit der Datenleitungen DL oder DL auf der Basis der Änderungsgeschwindigkeit vom Hochpegel zum Niedrigpegel bestimmt. Demnach treibt der Leseverstärker die Bit-Leitung von der NMOS-Transistorseite an.

Wie aus 4 ersichtlich wird, ist die elektrostatische Kapazität der Dummy-Zelle etwa zweimal die der Zellenkapazität in der Zelle auf der Niedrigpegelseite. Beispielsweise angenommen, dass vor dem Start des Lesevorgangs das Potential der Bit-Leitung BL auf der Niedrigpegelseite 1,0 V ist und das Potential der Bit-Leitung BL auf der Dummy-Zellenseite 1,1 V ist. Da das Potential des Gates (Bit-Leitung BL) des NMOS-Transistors 221 zum Reduzieren des Potentials der Bit-Leitung BL im Leseverstärker geringfügig niedriger ist als das des Gates (Bit-Leitung BL) des NMOS-Transistors 220 zum Reduzieren des Potentials der Bit-Leitung BL, ist die Stromantreibfähigkeit des Transistors 220 zum Reduzieren des Potentials höher als die des Transistors 221. Da die elektrostatische Kapazität der Bit-Leitung BL vom Leseverstärker aus betrachtet aufgrund der großen elektrostatischen Kapazität des Dummy-Kondensators der Bit-Leitung BL größer ist als die der Bit-Leitung BL, nimmt außerdem das Potential der Bit-Leitung BL mit einer höheren Geschwindigkeit ab als das für die Bit-Leitung BL. Das heißt, die Potentialdifferenz zwischen den Bit-Leitungen BL und BL nimmt zu. Unmittelbar danach wird der PMOS-Transistor 217 eingeschaltet. Da das Gate-Potential des PMOS-Transistors 219 zum Erhöhen des Potentials der Bit-Leitung BL niedriger ist als das des PMOS-Transistors 218 zum Erhöhen des Potentials der Bit-Leitung BL, ist die Stromtreibefähigkeit des Transistors 219 zum Erhöhen des Potentials höher als die des Transistors 218. Andererseits, da die elektrostatische Kapazität der Bit-Leitung BL vom Leseverstärker betrachtet größer ist als die der Bit-Leitung BL, nimmt das Potential der Bit-Leitung BL mit einer höheren Geschwindigkeit zu als das für die Bit-Leitung BL. Wenn die Stromtreibefähigkeitsdifferenz zwischen den Transistoren 219 und 218 kleiner ist als die elektrostatische Kapazitätsdifferenz zwischen den Bit-Leitungen BL und BL, kann das Potential der Bit-Leitung BL mit einer höheren Geschwindigkeit zunehmen als das der Bit-Leitung BL, was zu einem fehlerhaften Betrieb führt.

Da der Zellenkondensator der Zelle auf der Hochpegelseite eine von der Polarisation fortgesetzte Ortskurve zeichnet, kann die Differenz der elektrostatischen Kapazität des Dummy-Kondensators nicht einheitlich definiert werden. In 4 ist die elektrostatische Kapazität der Zelle auf der Hochpegelseite viel größer als die des Dummy-Kondensators. Jedoch ändert sich die elektrostatische Kapazität der Zelle stark in Abhängigkeit von der Kennlinie der Zelle oder der Größe des parasitären Kondensators der Bit-Leitung.

Beispielsweise, angenommen, dass vor dem Start der Leseoperation das Potential auf der Bit-Leitung BL auf der Hochpegelseite 1,2 V ist und das Potential auf der Bit-Leitung BL auf der Dummy-Zellenseite 1,1 V ist. Wie in 4 gezeigt, nimmt, wenn der elektrostatische Kondensator der Zelle auf der Hochpegelseite größer ist als der auf der Dummy-Zellenseite und der Leseverstärker von der NMOS-Transistorseite angetrieben wird, die Potentialdifferenz zwischen den Bit-Leitungen BL und BL zu, wie oben beschrieben. Wenn der PMOS-Transistor darauffolgend angetrieben wird, wird eine durch die unterbrochene Linie in 4 angezeigte Ortskurve erhalten. Da die elektrostatische Kapazität der Bit-Leitung Bl betrachtet vom Leseverstärker kleiner ist als die der Bit-Leitung BL, nimmt das Potential der Bit-Leitung BL mit höherer Geschwindigkeit ab als das für die Bit-Leitung BL, so dass Daten in geeigneter Weise gelesen werden können.

Wenn demgegenüber der elektrostatische Kondensator der Zelle auf der Hochpegelseite kleiner ist als der auf der Dummy-Zellenseite und der Leseverstärker von der NMOS-Transistorseite angetrieben wird, nimmt die Potentialdifferenz zwischen den Bit-Leitungen BL und BL wie oben beschrieben ab und der Potentialzusammenhang kann umgekehrt werden.

Wie oben beschrieben, beeinflusst nicht nur die Potentialdifferenz zwischen den Bit-Leitungen BL und BL vor dem Lesen, sondern auch die Unausgeglichenheit der elektrostatischen Kapazität die Leseempfindlichkeit, so dass Daten in einigen Fällen nicht in geeigneter Weise gelesen werden können.

Ein Schema des temporären Erhöhens des Potentials einer ausgewählten Plattenleitung auf 3 (V) und dann des Reduzierens des Plattenleitungspotentials und des Lesens des Potentials wird in der japanischen Patentanmeldung KOKAI, Veröffentlichungsnummer 1-1585691 offenbart oder in Integrated Ferroelectrics, Band 4, Seiten 134–144. 6 ist ein Zeitdiagramm dieses Schemas. In dem Polaritätumkehrbetrieb wird tatsächlich angenommen, dass ein Phänomen, in welchem die Richtung der Polarisation in der Domäne tatsächlich umgekehrt wird, und ein Nichtpolarisationsumkehrphänomen (dieses kann als relativ lineare Polarisation betrachtet werden bedingt durch elektronische oder ionische Polarisation) einander überlappen. In diesem Schema kann, selbst wenn Nichtpolarisationsumkehr variiert, dies ausgeglichen werden durch Zurückführen des Plattenpotentials auf 0 (V), derart eine Variation in der zu lesenden Bit-Leitung verringert werden. Demnach kann, selbst wenn die Nichtpolarisationsumkehrzone in dem Zuverlässigkeitstest variiert, der Einfluss minimiert werden. Dieses Leseschema wird als "Nach-Plattenimpuls-Lesen" bzw. "after plate pulse sensing" nachstehend beschrieben.

Nach-Plattenimpulslesen wird nachstehend analysiert. Das Bit-Leitungspotential bei Nach-Plattenimpulslesen wird durch eine graphische Lösung erhalten. 7 zeigt eine Änderung in der Ladung des ferroelektrischen Kondensators oder des Bit-Leitungskondensators in diesem Schema. Die Änderung vom Zustand (a) zum Zustand (b) in 7 ist dieselbe wie beim Während-Plattenimpulslesen. In der Änderung vom Zustand (b) zum Zustand (c) wird ebenfalls die Bit-Leitung überhaupt nicht geladen/entladen. Aus diesem Grund wird die Ladungsmenge in der Bit-Leitung in Zuständen (a) und (c) unverändert gehalten. Demnach bleibt Gleichung (4) gültig: QB = CB × 0 – P(0)A = –CBVf – P(Vf)A(4)

Gleichung (4) kann umgeschrieben werden als P(Vf) = P(0) – CBVf/A

Basierend auf Gleichung (5) ist die an dem ferroelektrischen Kondensator anliegende Spannung Vf bei Nach-Plattenimpulslesen gegeben durch den Koordinatenwert der Abszisse bei dem Schnittpunkt zwischen der Hysterese-Kennlinie P = P(Vf) des ferroelektrischen Kondensators und P = P(0) + CBVf/A. Demnach werden die Spannung Vf, wenn die Polarisationsumkehr von der nach unten gerichteten Polarisation (hoher Pegel) auftritt und die Spannung Vf, wenn die Polarisationsumkehr nicht auftritt von der nach oben gerichteten Polarisation (niedriger Pegel), beim Nach-Plattenimpulslesen erhalten, wie in 8 gezeigt. Jedes Bit-Leitungspotenzial wird auch basierend auf der Gleichung unten erhalten, wie in 8 gezeigt.

Wie aus 7 ersichtlich ist, ändert sich, selbst beim Nach-Plattenimpulslesen die elektrostatische Kapazität der Zelle stark zwischen Hochpegel und Niedrigpegel. Die Kapazitäten der Bit-Leitungen BL und BL gleichen beim Lesen nicht aus unabhängig von der elektrostatischen Kapazität der Dummy-Zelle. Speziell beim Nach-Plattenimpulslesen sind die Potentiale der Bit-Leitungen BL und BL niedriger als jene beim Während-Plattenimpulslesen. Aus diesem Grund wird, selbst wenn der Leseverstärker von der NMOS-Transistorseite angetrieben wird, der NMOS-Transistor nicht unmittelbar eingeschaltet nach dem Starten des Leseverstärkerbetriebs. Demnach kann die Potentialdifferenz zwischen den Bit-Leitungen BL und BL nicht erhalten werden, solange nicht der PMOS-Transistor angetrieben wird. Beispielsweise angenommen, dass die elektrostatische Kapazität der Dummy-Zelle auf einem Zwischenpegel zwischen der elektrostatischen Kapazität der Bit-Leitungen BL und BL liegt. In diesem Fall wird wie beim Während-Plattenimpulslesen die Potentialdifferenz zwischen den Bit-Leitungen BL und BL klein, unabhängig von Hoch- oder Tiefpegel, bedingt durch die Unausgewogenheit der elektrostatischen Kapazität zwischen den Bit-Leitungen BL und BL, und schließlich kann der Potentialzusammenhang umgekehrt werden.

EP-A-0 917 150, angemeldet vor der vorliegenden Anmeldung aber danach veröffentlicht, beschäftigt sich mit Problemen des Rauschens in einem 1T/1C-ferroelektrischen Speicher. Die Probleme werden behandelt durch Vorschlagen eines Verfahrens zum Betreiben des 1T/1C-ferroelektrischen Speichers in einer Weise, in welcher (22) die Plattenleitung (CPL) auf unausgewählt festgelegt wird während einer Zeit, wenn die Wortleitung ausgewählt wird und der Leseverstärker nicht aktiviert wird (unterbrochene Linie) und danach unausgewählt gehalten wird.

Es ist ein erstes Ziel der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung bereitzustellen, die imstande ist, irgendwelchen durch die Unausgewogenheit in der elektrostatischen Kapazität eines Bit-Leitungspaars bedingten fehlerhaften Betrieb zu vermeiden.

Es ist ein zweites Ziel der vorliegenden Erfindung, ein Datenleseverfahren für eine Halbleiterspeichereinrichtung bereitzustellen, das imstande ist, irgendwelchen durch Unausgewogenheit in der elektrostatischen Kapazität eines Bit-Leitungspaars bedingten fehlerhaften Betrieb zu vermeiden.

Gemäß einem ersten Aspekt stellt die vorliegende Erfindung eine Halbleiterspeichereinrichtung bereit, die umfasst: einen Kondensator zum Speichern von Daten und einem Transistor zum Auswählen des Kondensators; eine Wortleitung zum Antreiben des Transistors in der Speicherzelle; eine erste Bit-Leitung, mit dem Kondensator in der Speicherzelle über den Transistor verbunden; eine zweite Bit-Leitung, die differentiell gepaart ist mit der ersten Bit-Leitung, einen Leseverstärker zum Verstärken einer Potentialdifferenz zwischen den ersten und zweiten Bit-Leitungen und eine Plattenleitung, mit der der Kondensator in der Speicherzelle verbunden ist, dadurch gekennzeichnet, dass

die Wortleitung ausgewählt wird und die Plattenleitung angetrieben wird, die in der Speicherzelle gespeicherten Daten zu der ersten Bit-Leitung gelesen werden und ein Vergleichspotential der zweiten Bit-Leitung zugeführt wird, während der Zeitdauer von einem Feststellen des Chipauswahlsignals zu einem Feststellen des Signals, welches eine Auswahloperation der Wortleitung steuert und vor einem Betrieb des Leseverstärkers;

das Signal festgestellt wird und das Antreiben der Plattenleitung gestoppt wird;

die Wortleitung temporär in einen unausgewählten Zustand versetzt wird, nachdem das Potential der ersten und zweiten Bit-Leitungen sich ändert und das Antreiben der Plattenleitung gestoppt wird,

der Leseverstärker veranlasst wird, ein Lesen durchzuführen, hierbei die parasitären Kapazitäten der ersten und zweiten Bit-Leitungen lesend, während die parasitären Kapazitäten im wesentlichen ausgeglichen sind; und

die Plattenleitung wieder angetrieben wird, nachdem die Potentialdifferenz zwischen der ersten Bit-Leitung und der zweiten Bit-Leitung durch den Leseverstärker verstärkt wird und das Signal negiert wird.

Gemäß dieser Anordnung kann Lesen vorgenommen werden, während die parasitären Kapazitäten der ersten und zweiten Bit-Leitung während des Betriebs des Leseverstärkers im wesentlichen ausgeglichen sind. Wenn eine ausreichend hohe Potentialdifferenz zwischen den ersten und zweiten Bit-Leitungen erzeugt wird, ändern sich die Potentiale des Bit-Leitungspaars nicht in den falschen Richtungen während des Betriebs des Leseverstärkers. Daher kann irgendwelcher, durch Unausgeglichenheit in der elektrostatischen Kapazität zwischen dem Bit-Leitungspaar bedingter fehlerhafter Betrieb vermieden werden.

Ferner wird, bevor das Lesen durch den Leseverstärker ausgeführt wird, die ausgewählte Wortleitung temporär in den unausgewählten Zustand versetzt, und dann wird der Leseverstärker betrieben. Die parasitären Kapazitäten der ersten und zweiten Bit-Leitungen sind im wesentlichen gleich und die elektrostatischen Kapazitäten des Bit-Leitungspaars beeinflussen das Lesen nicht.

Ein zweiter Aspekt der vorliegenden Erfindung wird bereitgestellt durch ein Verfahren zum Lesen von Daten in einer Halbleiterspeichereinrichtung, die eine Speicherzelle mit einem Kondensator zum Speichern von Daten und einen Transistor zum Auswählen des Kondensators umfasst; eine Wortleitung zum Antreiben des Transistors in der Speicherzelle; eine erste Bit-Leitung, mit dem Kondensator in der Speicherzelle über den Transistor verbunden; eine zweite Bit-Leitung, differentiell gepaart mit der ersten Bit-Leitung; einen Leseverstärker zum Lesen einer Potentialdifferenz zwischen den ersten und zweiten Bit-Leitungen; und eine Plattenleitung, zu welcher der Kondensator in der Speicherzelle verbunden ist, gekennzeichnet durch das Umfassen:

eines ersten Schrittes, wobei ein erstes Signal, das den Leseverstärker steuert, und ein zweites Signal, das die Auswahloperation der Wortleitung steuert, basierend auf einem Chipauswahlsignal erzeugt werden;

einen zweiten Schritt, wobei die Wortleitung ausgewählt wird, die Plattenleitung angetrieben wird, die gespeicherten Daten in der Speicherzelle in die erste Bit-Leitung gelesen werden und ein Vergleichspotential an die zweite Bit-Leitung während der Zeitdauer angelegt wird von einem Feststellen des Chipauswahlsignals bis zu einem Feststellen des zweiten Signals, und vor einem Betrieb des Leseverstärkers;

einen dritten Schritt, wobei das zweite Signal festgestellt wird und das Antreiben der Plattenleitung gestoppt wird;

einen vierten Schritt, wobei die Wortleitung temporär in einen nicht-ausgewählten Zustand versetzt wird, nachdem das Potential der ersten und zweiten Bit-Leitungen sich ändert und ein Antreiben der Plattenleitung gestoppt wird;

einen fünften Schritt, wobei die ersten und zweiten Bit-Leitungen ausgewählt werden, während parasitäre Kapazitäten von ihnen im wesentlichen ausgeglichen sind durch Betreiben des Leseverstärkers als Reaktion auf das erste Signal, nachdem eine vorbestimmte Zeit vergangen ist seit dem Feststellen des zweiten Signals;

einen sechsten Schritt, wobei die Potentialdifferenz zwischen der ersten Bit-Leitung und der zweiten Bit-Leitung verstärkt wird durch den Leseverstärker; und

einen siebten Schritt, wobei die Plattenleitung wieder angetrieben wird, nachdem die Potentialdifferenz zwischen der ersten Bit-Leitung und der zweiten Bit-Leitung verstärkt wird durch den Leseverstärker und das zweite Signal negiert wird.

Gemäß diesem Datenleseverfahren werden die Kapazitäten der ersten und zweiten Bit-Leitungen vor dem Lesen durch den Leseverstärker ausgeglichen. Wenn eine ausreichend große Potentialdifferenz zwischen den Bit-Leitungen erzeugt wird, ändern sich die Potentiale des Bit-Leitungspaares nicht während des Lesens in fehlerhafter Richtung. Demnach kann jedweder, durch Unausgeglichenheit der elektrostatischen Kapazität zwischen dem Bit-Leitungspaar bedingter fehlerhafter Betrieb vermieden werden.

Ferner wird vor dem Lesen des Leseverstärkers die ausgewählte Wortleitung temporär in den unausgewählten Zustand versetzt. Die Speicherzelle wird von der ersten Bit-Leitung getrennt, und die elektrostatische Kapazität beeinflusst nicht das Lesen. Demnach kann jedweder, durch Unausgeglichenheit der elektrostatischen Kapazität zwischen dem Bit-Leitungspaar bedingter fehlerhafter Betrieb vermieden werden.

Dieses Resümee der Erfindung beschreibt nicht notwendigerweise alle erforderlichen Merkmale, so dass die Erfindung auch eine Unterkombination dieser beschriebenen Merkmale sein kann.

Die Erfindung kann vollständiger verstanden werden aus der folgenden detaillierten Beschreibung, wenn betrachtet im Zusammenhang mit den beiliegenden Zeichnungen, in welchen zeigt:

1 ein Schaltungsdiagramm einer Schaltungsanordnung als ein ferroelektrischer Basisspeicher zum Erläutern einer konventionellen Halbleiterspeichereinrichtung;

2 ein Zeitdiagramm des Während-Plattenimpulslesens zum Erläutern des Betriebs der in 1 gezeigten Schaltung;

3 ein äquivalentes Schaltungsdiagramm zum Erläutern des Bit-Leitungspotentials, der Streukapazität der Bit-Leitung und einer Ladungsänderung im ferroelektrischen Kondensator beim Während-Plattenimpulslesen;

4 eine Graphik zum Erläutern einer Lösung des Bit-Leitungspotentials beim Während-Plattenimpulslesen;

5 ein Schaltungsdiagramm eines konventionellen Leseverstärkers;

6 ein Zeitdiagramm des Nach-Plattenimpulslesens;

7 ein äquivalentes Schaltungsdiagramm zum Erläutern der Bit-Leitungspotentiale, der Streukapazitäten der Bit-Leitung und einer Ladungsänderung im ferroelektrischen Kondensator beim Während-Plattenimpulslesen und Nach-Plattenimpulslesen;

8 eine Graphik zum Erläutern einer Lösung des Bit-Leitungspotentials beim Nach-Plattenimpulslesen;

9 ein Schaltungsdiagramm eines Abschnitts eines ferroelektrischen Speichers beim Während-Plattenimpulslesen, welcher dem Betrieb vom Chip-Auswählen bis zum Ende des Lesens durch den Leseverstärker zugeordnet ist, um eine Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zu erläutern;

10 ein Schaltungsdiagramm der Anordnung einer Plattenleitungsdecoderschaltung in der in 9 gezeigten Schaltung;

11 ein Zeitdiagramm des Während-Plattenimpulslesens, um den Betrieb der in 9 gezeigten Schaltung zu erläutern;

12 ein Schaltungsdiagramm eines Abschnitts eines ferroelektrischen Speichers beim Nach-Plattenimpulslesen, welcher dem Betrieb von der Chip-Auswahl zum Ende des Lesens durch einen Leseverstärker zugeordnet ist, um eine Halbleiterspeichereinrichtung gemäß der zweiten Ausführungsform gemäß der vorliegenden Erfindung zu erläutern;

13 ein Zeitdiagramm des Nach-Plattenimpulslesens, um den Betrieb der in 12 gezeigten Schaltung zu erläutern;

14 ein Schaltungsdiagramm einer Basisschaltungsanordnung eines DRAM, um eine Halbleiterspeichereinrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zu erläutern;

15A eine Graphik zum Zeigen der Hysterese-Kennlinie, die erhalten wird, wenn ein nach unten polarisierter Kondensator bei hoher Temperatur von 150°C für 1000 Stunden gebacken wird;

15B eine Graphik zum Zeigen der Hysterese-Kennlinie, die erhalten wird, wenn ein nach oben polarisierter Kondensator bei hoher Temperatur von 150°C für 1000 Stunden gebacken wird;

16A eine Graphik zum Zeigen der Hysterese-Kennlinie, die erhalten wird, wenn ein nach oben polarisierter Kondensator bei hoher Temperatur von 150°C für 1000 Stunden gebacken wird; und

16B eine Graphik zum Zeigen der Hysterese-Kennlinie, die erhalten wird, wenn ein nach unten polarisierter Kondensator bei hoher Temperatur von 150°C für 1000 Stunden gebacken wird.

Erste Ausführungsform

9 zeigt eine Basisschaltung eines ferroelektrischen Speichers beim Während-Plattenimpulslesen der vorliegenden Erfindung. In 9 wird ein im Betrieb vom Chip-Auswählen zum Ende des Lesens durch den Leseverstärker zugeordneter Abschnitt speziell gezeigt.

Ein Chip-Auswahlsignal CE wird in den Eingangsanschluss (Knoten 200) eines Invertierers 211 eingegeben. Der Ausgangsanschluss (Knoten 201) des Invertierers 211 ist mit dem Eingangsanschluss einer Verzögerungsschaltung 212 verbunden und dem ersten Eingangsanschluss einer Plattenleitungsdecoderschaltung 210. Der Ausgangsanschluss (Knoten 202) der Verzögerungsschaltung 212 ist mit dem Eingangsanschluss einer Verzögerungsschaltung 213 verbunden und einem Eingangsanschluss eines NAND- bzw. Nicht-UND-Gatters 215. Der Ausgangsanschluss (Knoten 203) der Verzögerungsschaltung 213 ist mit dem Eingangsanschluss einer Verzögerungsschaltung 214 und dem Eingangsanschluss eines Invertierers 216 verbunden. Der Ausgangsanschluss (Knoten 204) der Verzögerungsschaltung 214 ist mit dem anderen Eingangsanschluss des NAND-Gatters 215 verbunden. Der Ausgangsanschluss (Knoten 205) des NAND-Gatters 215 ist mit einem Eingangsanschluss eines NAND-Gatters 224 verbunden. Adresssignale A0 (A0) bis AM (Am) werden in die verbleibenden Eingangsanschlüsse des NAND-Gatters 224 eingegeben. Der Ausgangsanschluss (Knoten 226) des NAND-Gatters 224 ist mit dem Eingangsanschluss eines Invertierers 225 verbunden. Der Ausgangsanschluss des Invertierers 225 ist mit einer Wortleitung 73 verbunden und dem zweiten Eingangsanschluss zur Plattenleitungsdecoderschaltung 210.

Der Ausgangsanschluss der Plattenleitungsdecoderschaltung 210 ist mit einer Plattenleitung 75 verbunden. Das NAND-Gatter 224 und der Invertierer 225 dienen als Wortleitungsdecoderschaltung 76 zum Decodieren der Adresssignale A0 (A0) bis Am (Am) und eines Signals WLCK zum Antreiben der Wortleitung 73.

PMOS-Transistoren 217, 218 und 219 und NMOS-Transistoren 220, 221 und 223 bilden einen Leseverstärker zum Lesen der Potentialdifferenz zwischen den Bit-Leitungen BL und BL. In diesem Leseverstärker bilden die PMOS-Transistoren 218 und 219 und die NMOS-Transistoren 220 und 221 eine Flip-Flop-Schaltung. Der Betrieb dieser Flip-Flop-Schaltung wird von dem PMOS-Transistor 217 gesteuert mit einem Gate, das mit dem Ausgangsanschluss (Knoten 206) des Invertierers 216 verbunden ist, und der NMOS-Transistor 223 hat ein Gate, das mit dem Ausgangsanschluss (Knoten 203) der Verzögerungsschaltung 213 verbunden ist. Wenn der Knoten 206 auf den Pegel "0" gelegt wird und der Knoten 203 auf den Pegel "1", werden der PMOS-Transistor 217 und der NMOS-Transistor 223 leitend gemacht zum Aktivieren der Flip-Flop-Schaltung, so dass die Potentialdifferenz zwischen den Bit-Leitungen BL und BL verstärkt wird.

Der Drain-Anschluss eines Speicherzellen-Auswahltransistors 63 ist mit der Bit-Leitung BL verbunden, und der Gate-Anschluss des Auswahltransistors 63 ist mit der Wortleitung 73 verbunden. Ein ferroelektrischer Kondensator 61 ist zwischen dem Source-Anschluss (Knoten 68) des Auswahltransistors 63 und der Plattenleitung 75 verbunden.

10 zeigt die Anordnung der Plattenleitungsdecoderschaltung 210 in der in 9 gezeigten Schaltung. Diese Decoderschaltung 210 zielt darauf, den Musterunterbringungsbereich der Wortleitungsdecoderschaltung 76 zu reduzieren, d. h. des NAND-Gatters 224 und des Invertierers 225 in der in 9 gezeigten Schaltung. Wie in 10 gezeigt, schließt die Plattenleitungsdecoderschaltung 210 PMOS-Transistoren 64 und 79, NMOS-Transistoren 65 und 66 und Invertierer 77 und 78 ein und wird durch das Ausgangssignal von der Wortleitungs-Decoderschaltung 76 (Potential auf der Wortleitung 73) und dem Plattentakt gesteuert. Der Source-Anschluss des PMOS-Transistors 64 ist mit einer Energieversorgung T verbunden. Ein Plattentakt wird dem Gate-Anschluss des PMOS-Transistors 64 zugeführt. Der Drain-Anschluss des NMOS-Transistors 65 ist mit dem Drain-Anschluss (Knoten 69) des PMOS-Transistors verbunden. Der Plattentakt wird dem Gate-Anschluss des NMOS-Transistors 65 zugeführt. Der Drain-Anschluss des NMOS-Transistors 66 ist mit dem Source-Anschluss (Knoten 70) des NMOS-Transistors 65 verbunden, der Gate-Anschluss ist mit der Wortleitung 73 verbunden, und der Source-Anschluss ist mit einem Massepunkt 2 verbunden. Der Source-Anschluss des PMOS-Transistors 79 ist mit der Energieversorgung T verbunden, der Drain-Anschluss ist mit dem Knoten 69 verbunden, und der Gate-Anschluss ist mit dem Ausgangsanschluss des Invertierers 78 verbunden. Der Eingangsanschluss des Invertierers 77 ist mit dem Knoten 69 verbunden, und der Ausgangsanschluss ist mit einer Plattenleitung 75-1 einer Speicherzelle verbunden, die mit der Bit-Leitung BL verbunden ist. Der Eingangsanschluss des Invertierers 78 ist mit dem Knoten 69 verbunden, und der Ausgangsanschluss ist mit einer Plattenleitung 75-2 einer mit der Bit-Leitung BL verbundenen Zelle verbunden.

Nur wenn sowohl das Ausgangssignal von der Wortleitungsdecoderschaltung 76 (Potential auf der Wortleitung 73) als auch der Plattentakt auf dem Pegel "1" liegen, wird der Knoten 69 auf den Pegel "0" gelegt und die Plattenleitungen 75-1 und 75-2 werden von den Invertierern 77 und 78 ausgewählt, wodurch die Plattenleitungsdecoderschaltung 210 angetrieben wird. Selbst wenn die Ausgangsgröße der Wortleitungsdecoderschaltung 76 temporär auf einen Pegel "0" gelegt wird, während der Plattentakt auf dem Pegel "1" gehalten wird, wird der Knoten 79 auf dem Pegel "0" gehalten, hierdurch die Plattenleitungen 75-1 und 75-2 auf dem Pegel "1" haltend. Wenn die Plattenleitungsdecoderschaltung 210 im unausgewählten Zustand ist, wird der Knoten 69 auf den Pegel "1" voraufgeladen, wenn der Plattentakt auf dem Pegel "0" ist. Danach wird der Knoten 69, da die Wortleitung 73 auf dem Pegel "0" gehalten wird, auf dem Pegel "1" nicht entladen und dieser Zustand wird beibehalten. Wenn jedoch dieser Zustand für eine längere Zeit fortgesetzt wird, kann das Potential des Knotens 69 bedingt durch beispielsweise einen Leckstrom von der Sperrschicht niedriger werden. Um dies zu verhindern, wird durch den Transistor 69 und den Invertierer 78 eine Rast- bzw. Latch-Schaltung aufgebaut, um den Knoten 69 auf dem Pegel "1" zu halten, hierdurch das Abnehmen des Potentials verhindernd.

Der Betrieb der obigen Anordnung wird nachstehend unter Bezugnahme auf das Zeitdiagramm der 11 beschrieben. Wenn das Chip-Auswahlsignal CE sich im unausgewählten Zustand befindet, d. h. beim Pegel "1", liegen die Knoten 201, 202 und 203 auf dem Pegel "0" wegen des Ausgangs vom Invertierer 211.

Die Verzögerungsschaltung 214 gibt ein durch Invertieren des Eingangssignals erhaltenes Verzögerungssignal aus, wodurch der Knoten 204 auf den Pegel "1" festgelegt wird. Das von dem NAND-Gatter 215 ausgegebene Signal WLCK liegt auf dem Pegel "1", wodurch die Wortleitung 73 und die Plattenleitung 75 (75-1 und 75-2) nicht angetrieben werden. Die Ausgangsgröße des NAND-Gatters 224 wird durch die Adresssignale A0 (A0) bis Am (Am) bestimmt. Wenn der Chip nicht ausgewählt ist, liegen alle Adresssignale auf dem Pegel "0", so dass die Wortleitung 73 auch auf dem Pegel "0" ist. Da das Potential am Knoten 201, d. h. dem Plattentakt, auf einem Pegel "0" liegt, wird kein Antreiben der Plattenleitung 75 durch die Plattenleitungsdecoderschaltung 210 vorgenommen. Da der Knoten 206 auf einem Pegel "1" liegt und der Knoten 203 auf einem Pegel "0", befindet sich der Leseverstärker in einem inaktiven Zustand.

Wenn das Chip-Auswahlsignal CE in dem ausgewählten Zustand festgelegt wird, d. h. auf den Pegel "0", wird der Knoten 201 (Plattentakt) festgelegt auf den Pegel "1" wegen der Ausgangsgröße des Invertierers 211. Da die Adresssignale A0 (A0) bis Am (Am) eingegeben werden, wird die ausgewählte Wortleitung 73 weitgehend simultan ausgewählt. Demnach wird die Plattenleitung 75, die von der Wortleitungsdecoderschaltung 210 ausgewählt wird, ebenfalls ausgewählt. Die Verzögerungsschaltung 212 ist eine Verzögerungseinrichtung mit einer Verzögerungszeit T1 entsprechend der RC-Verzögerung der Plattenleitung 75. Aus diesem Grund wird der Knoten 202, wenn ein von der Plattenleitungsdecoderschaltung 210 am weitesten entfernter Abschnitt der Plattenleitung 75 auf einen Pegel "1" festgelegt wird, ebenfalls auf einen Pegel "1" festgelegt. Da der Knoten 204 noch den Pegel "1" wegen der Verzögerungszeit der Verzögerungsschaltung 213 (Verzögerungszeit T2) und der Verzögerungsschaltung 214 (Verzögerungszeit T3) beibehält, wird der Knoten 205 (Signal WLCK) auf den Pegel "0" umgekehrt. Mit dieser Operation wird der Ausgang vom NAND-Gatter 224 auf einen Pegel "1" festgelegt, und die ausgewählte Wortleitung 73 wird in den unausgewählten Zustand versetzt. Die Plattentakteingangsgröße zur Plattenleitungsdecoderschaltung 210 wird zu dieser Zeit auf den Pegel "1" ausgewählt, während die Plattenleitung 75 noch auf dem Pegel "1" ist. Die Verzögerungsschaltung 213 ist eine Verzögerungseinrichtung mit der Verzögerungszeit T2 entsprechend der Verzögerungszeit in der Wortleitung. Wenn ein Abschnitt der Wortleitung 73, der von der Wortleitungsdecoderschaltung 76 am weitesten entfernt ist, auf einen Pegel "0" festgelegt wird, wird der Knoten 203 auf den Pegel "1" festgelegt. Mit dieser Operation wird de r Leseverstärker aktiviert und die Potentialdifferenz zwischen den Bit-Leitungen BL und BL wird verstärkt. Die Verzögerungsschaltung 214 (Verzögerungszeit T3) ist eine Verzögerungseinrichtung zum Sicherstellen einer Zeit, die von dem Leseverstärker benötigt wird, um die Leseoperation auszuführen. Wenn die Leseoperation beendet wird, wird der Knoten 204 auf einen Pegel "0" festgelegt und der Knoten 215 (Signal WLCK) kehrt zu dem Pegel "1" zurück. Demnach wird der unausgewählte Zustand der Wortleitung 73 aufgehoben und die Wortleitung 73 kehrt zu dem Pegel "1" zurück.

In 9 sind die Dummy-Zelle, die Dummy-Wortleitung und die Dummy-Plattenleitung nicht dargestellt. Im Grunde haben diese Elemente dieselbe Anordnung wie die der in 1 gezeigten konventionellen Schaltung, und die Dummy-Wortleitung und die Dummy-Plattenleitung werden wie die Wortleitungen und Plattenleitungen angetrieben. Auf diese Weise wird der in dem Zeitdiagramm der 11 gezeigte Betrieb realisiert.

Wie oben beschrieben, wird in der ersten Ausführungsform der vorliegenden Erfindung, nachdem die Wortleitung (und die Dummy-Wortleitung) und die Plattenleitung (und die Dummy-Plattenleitung) ausgewählt worden sind, die Wortleitung (Dummy-Wortleitung) temporär in den unausgewählten Zustand versetzt, um den ferroelektrischen Bit-Kondensator von der Bit-Leitung zu trennen, und in diesem Zustand wird der Leseverstärker betrieben. Zu dieser Zeit kann, da die elektrostatische Kapazität der Bit-Leitung in Abhängigkeit von der Musteranordnung der Zelle bestimmt wird, die Symmetrie der elektrostatischen Kapazität leicht verbessert werden. Daher kann das Bit-Leitungspotential, bevor der Leseverstärker betrieben wird, durch Vergleichen des Bit-Leitungspotentials mit dem von der Dummy-Zelle erzeugten Zwischenpegel exakt gelesen werden. Wenn eine große Potentialdifferenz zwischen den Bit-Leitungen BL und BL durch exaktes Lesen verursacht wird, wird die Wortleitung (Dummy-Wortleitung) wieder ausgewählt und der gelesene Inhalt wird neu geschrieben. Jedoch, wie durch die unterbrochene Linie in 11 gezeigt, muss die Dummy-Wortleitung nicht immer ausgewählt sein.

Gemäß der obigen Anordnung und dem Zugriffsverfahren ändern sich die Potentiale der Bit-Leitungen BL und BL nicht in fehlerhafter Richtung, sofern eine ausreichend große Potentialdifferenz zwischen den Bit-Leitungen BL und BL erzeugt wird, selbst wenn die elektrostatische Kapazität der Speicherzelle und die der Dummy-Zelle nicht ausgewogen sind. Daher kann jedwede fehlerhafte Operation, die durch Unausgewogenheit in der elektrostatischen Kapazität zwischen den Bit-Leitungen BL und BL verursacht wird, vermieden werden.

Der Zellenkondensator in der Dummy-Zelle braucht nicht immer ein ferroelektrischer Kondensator zu sein und kann auch ein Kondensator unter Verwendung eines normalen Dielektrikums wie z. B. SiO2 sein.

Zweite Ausführungsform

12 zeigt eine Grundschaltung in einem ferroelektrischen Speicher beim Nach-Plattenimpulslesen der vorliegenden Erfindung. In 12 wird speziell ein dem Betrieb vom Chip-Auswählen bis zum Ende des Lesens durch den Leseverstärker zugeordneter Abschnitt gezeigt.

Ein Chip-Auswahlsignal CE wird in den Eingangsanschluss (Knoten 200) eines Invertierers 261 eingegeben. Der Ausgangsanschluss (Knoten 250) des Invertierers 261 ist mit einem der Eingangsanschlüsse jedes der NAND-Gatter 262 und 266 verbunden. Der andere Eingangsanschluss des NAND-Gatters 262 ist mit dem Ausgangsanschluss (Knoten 262) des NAND-Gatters 263 verbunden. Der Ausgangsanschluss (Knoten 251) des NAND-Gatters 262 ist mit einem Eingangsanschluss des NAND-Gatters 263 und dem Eingangsanschluss eines Invertierers 264 verbunden. Der Ausgangsanschluss (Knoten 252) des Invertierers 264 ist mit einem Eingangsanschluss eines NAND-Gatters 265 verbunden und dem Eingangsanschluss eines Invertierers 273. Der Ausgangsanschluss (Knoten 280) des NAND-Gatters 265 ist mit einem Eingangsanschluss eines NAND-Gatters 267 verbunden. Der Ausgangsanschluss (Knoten 265) des NAND-Gatters 267 ist mit dem anderen Eingangsanschluss des NAND-Gatters 266 verbunden. Der Ausgangsanschluss (Knoten 253) des NAND-Gatters 266 ist mit dem anderen Eingangsanschluss des NAND-Gatters 267 und dem Eingangsanschluss eines Invertierers 268 verbunden. Der Ausgangsanschluss des Invertierers 268 ist mit dem Eingangsanschluss einer Verzögerungsschaltung 213 und einem Eingangsanschluss eines NAND-Gatters 269 verbunden. Der Ausgangsanschluss (Knoten 203) der Verzögerungsschaltung 213 ist mit dem Eingangsanschluss einer Verzögerungsschaltung 214 und dem Eingangsanschluss eines Invertierers 216 verbunden. Der Ausgangsanschluss (Knoten 256) der Verzögerungsschaltung 214 ist mit dem anderen Eingangsanschluss des NAND-Gatters 269 verbunden. Der Ausgangsanschluss (Knoten 259) des NAND-Gatters 269 ist mit einem der Eingangsanschlüsse eines NAND-Gatters 224 verbunden. Adresssignale A0 (A0) bis Am (Am) werden in die verbleibenden Eingangsanschlüsse des NAND-Gatters 224 eingegeben. Der Ausgangsanschluss (Knoten 226) des NAND-Gatters 224 ist mit dem Eingangsanschluss eines Invertierers 225 verbunden. Der Ausgangsanschluss des Invertierers 225 ist mit einer Wortleitung 73 und einem Eingangsanschluss eines NAND-Gatters 271 verbunden. Das NAND-Gatter 224 und der Invertierer 225 dienen als eine Wortleitungsdecodierschaltung 76 zum Decodieren der Adresssignale A0 (A0) bis Am (Am) und des Signals (WLCK) zum Antreiben der Wortleitung 73.

Das Chip-Auswahlsignal CE wird dem Eingangsanschluss (Knoten 200) eines Invertierers 276 zugeführt. Der Ausgangsanschluss (Knoten 257) eines Invertierers 270 und der Ausgangsanschluss (Knoten 277) des Invertierers 276 sind mit dem Eingangsanschluss eines NAND-Gatters 272 verbunden. Der Ausgangsanschluss (Knoten 278) des NAND-Gatters 272 ist mit dem Eingangsanschluss eines Invertierers 279 verbunden. Der Ausgangsanschluss (Knoten 259) des Invertierers 279 ist mit dem Eingangsanschluss einer Verzögerungsschaltung 212 und dem anderen Eingangsanschluss des NAND-Gatters 271 verbunden. Der Ausgangsanschluss (Knoten 260) der Verzögerungsschaltung 212 ist mit den Eingangsanschlüssen von Invertierern 273 und 274 verbunden. Der Ausgangsanschluss des Invertierers 273 ist mit dem anderen Eingangsanschluss des NAND-Gatters 265 verbunden. Der Ausgangsanschluss des Invertierers 274 ist mit dem anderen Eingangsanschluss des NAND-Gatters 263 verbunden.

PMOS-Transistoren 217, 218 und 219 und NMOS-Transistoren 220, 221 und 223 bilden einen Leseverstärker zum Lesen der Potentialdifferenz zwischen den Bit-Leitungen BL und BL. Die PMOS-Transistoren 218 und 219 und die NMOS-Transistoren 220 und 221 bilden eine Flip-Flop-Schaltung. Der Betrieb dieser Flip-Flop-Schaltung wird von dem PMOS-Transistor 217 mit einem Gate, verbunden mit dem Ausgangsanschluss (Knoten 206) des Invertierers 216, und dem NMOS-Transistor 223 mit einem Gate, verbunden mit dem Ausgangsanschluss (Knoten 203) der Verzögerungsschaltung 213, gesteuert. Wenn der Knoten 206 auf den Pegel "0" gelegt wird und der Knoten 203 auf den Pegel "1", werden der PMOS-Transistor 217 und der NMOS-Transistor 223 leitend gemacht zum Aktivieren der Flip-Flop-Schaltung, so dass die Potentialdifferenz zwischen den Bit-Leitungen BL und BL verstärkt wird.

Der Ausgangsanschluss (Knoten 260) des NAND-Gatters (271) ist mit dem Eingangsanschluss eines Invertierers 275 verbunden. Der Ausgangsanschluss des Invertierers 275 ist mit einer Plattenleitung 75 verbunden. Der Drain-Anschluss eines Speicherzellenauswahltransistors 63 ist mit der Bit-Leitung BL verbunden, und der Gate-Anschluss des Auswahltransistors 63 ist mit der Wortleitung 73 verbunden. Ein ferroelektrischer Kondensator 61 ist zwischen dem Source-Anschluss (Knoten 68) des Auswahltransistors 63 und der Plattenleitung 75 verbunden.

Der Betrieb der obigen Anordnung wird als nächstes unter Bezugnahme auf das Zeitdiagramm der 13 beschrieben. Wenn das Chip-Auswahlsignal CE im unausgewählten Zustand ist, d. h. auf dem Pegel "1", wird der Knoten 250 durch den Invertierer 261 auf den Pegel "0" gelegt, so dass die Knoten 251 und 253 auf den Pegel "1" gelegt werden. Zusätzlich werden die Knoten 252 und 254 durch die Invertierer 264 und 268 auf den Pegel "0" festgelegt. Zu dieser Zeit ist der Knoten 203 auch auf den Pegel "0" festgelegt. Jedoch wird der Knoten 256 auf den Pegel "1" gelegt, weil die Verzögerungsschaltung 214 (Verzögerungszeit T3) ein invertiertes Signal des Eingangssignals ausgibt. Da der Knoten 206 durch den Invertierer 216 auf den Pegel "1" festgelegt wird, werden der PMOS-Transistor 217 und der NMOS-Transistor 223 nicht leitend gemacht und der Leseverstärker wird nicht aktiviert. Ein Signal des Pegels "1" wird zum Knoten 259 (Signal WLCK) von dem NAND-Gatter 269 ausgegeben.

Wenn das Chip-Auswahlsignal CE auf dem Pegel "1" ist, wird der Knoten 277 von dem Invertierer 276 auf den Pegel "0" gelegt. Aus diesem Grund wird der Knoten 259 (Plattentakt) von dem NAND-Gatter 272 und dem Invertierer 279 auf den Pegel "0" festgelegt. Da alle Adresssignale A0 (A0) bis Am (Am) auf den Pegel "0" festgelegt sind, werden alle Wortleitungen 73 ebenfalls auf den Pegel "0" festgelegt und alle Plattenleitungen 75 werden durch das NAND-Gatter 271 und den Invertierer 275 ebenfalls auf den Pegel "0" festgelegt. Der Knoten 260 wird durch die Verzögerungsschaltung 212 (Verzögerungszeit T1) auf den Pegel "0" festgelegt und die Ausgänge der Invertierer 274 und 273 werden auf den Pegel "1" festgelegt. Demnach wird der Knoten 280 durch das NAND-Gatter 265 auf den Pegel "1" festgelegt.

Andererseits, wenn das Chip-Auswahlsignal CE ausgewählt wird und auf den Pegel "0" festgelegt wird, wird der Knoten 250 auf den Pegel "1" festgelegt. Jedoch speichert der Knoten 251 noch den Zustand des Pegels "1" bedingt durch die durch NAND-Gatter 262 und 263 gebildete Flip-Flop-Schaltung. Demnach behält der Knoten 257 ebenfalls den Pegel "1" bei. Da der Knoten 277 vom Pegel "0" zum Pegel "1" in Übereinstimmung mit dem Chip-Auswahlsignal CE des Pegels "0" invertiert wird, wird der Knoten 259 (Plattentakt) festgelegt auf den Pegel "1". Da die Adresssignale A0 (A0) bis Am (Am) in das NAND-Gatter 224 eingegeben werden, wird die ausgewählte Wortleitung 73 weitgehend simultan auf den Pegel "1" festgelegt. Die der ausgewählten Wortleitung 73 entsprechende Plattenleitung 75 wird ebenfalls durch das NAND-Gatter 271 und den Invertierer 275 ausgewählt. Die Verzögerungsschaltung 212 (Verzögerungszeit T1) ist eine Verzögerungseinrichtung entsprechend der RC-Verzögerung der Plattenleitung 75. Wenn ein Abschnitt der Plattenleitung 75, der am weitesten von der Plattenleitungsdecoderschaltung (NAND-Gatter 271 und Invertierer 275) entfernt ist, auf den Pegel "1" festgelegt wird, wird der Knoten 260 auch auf den Pegel "1" festgelegt. Mit dieser Operation werden Signale vom Pegel "0" von den beiden Invertierern 274 und 273 ausgegeben. Da der Knoten 250 auf dem Pegel "1" ist, ändert sich der Ausgang des NAND-Gatters 263 zu dem Pegel "1", während der Knoten 251 auf den Pegel "0" festgelegt wird. Demnach wird der Knoten 257 durch die Invertierer 264 und 270 auf den Pegel "1" festgelegt. Folglich wird der Knoten 259 (Plattentakt) von dem NAND-Gatter 272 und dem Invertierer 279 auf den Pegel "0" festgelegt. Zusätzlich wird die Plattenleitung von dem NAND-Gatter 271 und dem Invertierer 275 auf den Pegel "0" festgelegt. Die Verzögerungsschaltung 212 ist eine Verzögerungseinrichtung mit der Verzögerungszeit T1 entsprechend der RC-Verzögerung der Plattenleitung 75. Wenn ein Abschnitt der Plattenleitung 75, der von der Plattenleitungsdecoderschaltung am weitesten entfernt ist, auf den Pegel "0" festgelegt wird, wird der Knoten 260 ebenfalls auf den Pegel "0" festgelegt. Da der Ausgang des Invertierers 273 zum Pegel "1" wechselt und der Ausgang des Invertierers 274 auch auf dem Pegel "1" ist, wird der Knoten 280 von dem NAND-Gatter 265 auf den Pegel "0" gesetzt. Da der Knoten 250 auf dem Pegel "1" ist und der Knoten 280 auf dem Pegel "0" ist, wird der Knoten 253 von dem NAND-Gatter 266 auf den Pegel "0" gesetzt und der Knoten 254 wird von dem Invertierer 268 auf den Pegel "1" gesetzt. Da der Knoten 256 durch die Verzögerungsschaltungen 213 (Verzögerungszeit T2) und 214 (Verzögerungszeit T3) noch den Pegel "1" beibehält, wechselt der Knoten 259 (Signal WLCK) zum Pegel "0". In dieser Operation wird die ausgewählte Wortleitung 73 in den unausgewählten Zustand versetzt. Zu diesem Zeitpunkt wird die Plattenleitung 75 durch das NAND-Gatter 271 und den Invertierer 275 auf dem Pegel "0" eingestellt gehalten. Die Verzögerungsschaltung 213 ist eine Verzögerungseinrichtung mit der Verzögerungszeit T2 entsprechend der Verzögerung der Wortleitung 73. Wenn ein Abschnitt der Wortleitung 73, der am weitesten entfernt ist von der Wortleitungsdecoderschaltung, auf den Pegel "0" gelegt wird, wird der Knoten 203 auf den Pegel "1" festgelegt. Mit dieser Operation wird der Leseverstärker zum Lesen der Potentialdifferenz zwischen den Bit-Leitungen BL und BL aktiviert. Die Verzögerungsschaltung 214 (Verzögerungszeit T3) ist eine Verzögerungseinrichtung zum Sicherstellen einer Zeit, die erforderlich ist für den Leseverstärker, um die Leseoperation auszuführen. Wenn die Leseoperation beendet ist, wird der Knoten 256 auf den Pegel "0" gesetzt, und der Knoten 259 (Signal WLCK) kehrt zurück zum Pegel "1". Demnach wird der unausgewählte Zustand der Wortleitung 73 aufgehoben, und die Wortleitung 73 kehrt zu dem Pegel "1" zurück. Zu dieser Zeit braucht die Dummy-Wortleitung nicht immer nochmal ausgewählt zu werden, wie durch die unterbrochene Linie in 13 angezeigt. Die Plattenleitung kann entweder auf den Pegel "1" gelegt werden, wie durch die Volllinie angezeigt, oder auf den Pegel "1", wie durch die unterbrochene Linie angezeigt. Auf diese Weise wird der Betrieb, wie er in dem Zeitdiagramm der 13 gezeigt wird, realisiert.

In der zweiten Ausführungsform werden sowohl die ausgewählte Wortleitung als auch die ausgewählte Dummy-Wortleitung temporär in den unausgewählten Zustand versetzt, und in diesem Zustand wird der Leseverstärker aktiviert zum Lesen des Potentials. Mit dieser Anordnung kann jedwede, durch Unausgewogenheit der elektrostatischen Kapazität des Bit-Leitungspaars bedingte fehlerhafte Operation vermieden werden, wie in der ersten Ausführungsform.

Dritte Ausführungsform

Die oben beschriebene Idee bezüglich des ferroelektrischen Speichers kann auch leicht auf ein DRAM angewendet werden. 14 zeigt die Grundschaltungsanordnung eines DRAM. Diese. Schaltung umfasst Speicherzellen MC, Dummy-Zellen DMC, einen Lese- und Neuschreibverstärker (Leseverstärker) 88, eine Wortleitung i 89, eine Wortleitung (i + 1) 90, eine Dummy-Wortleitung a 91, eine Dummy-Wortleitung b 92, eine Plattenleitung 3, zwei Bit-Leitungen BL und BL als differentielles Paar, Transistoren 300 und 301 zum Auswählen einer Spalte, eine Spaltenauswählleitung 302 und zwei gemeinsame Lesedatenleitungen DL und DL. Die Speicherzellen MC haben jeweils Kondensatoren 80 und 81 und Auswahltransistoren 84 und 85. Die Dummy-Zellen DMC haben jeweils Kondensatoren 82 und 83 und Auswahltransistoren 86 und 87. In der dritten Ausführungsform werden die Widerstandskomponenten der Bit-Leitungen BL und BL betrachtet, so dass die Bit-Leitungen BL und BL als Widerstände angegeben sind.

Im Gegensatz zu einem ferroelektrischen Speicher ist die Plattenleitung 3 gemeinsam für alle Speicherzellen und Dummy-Zellen und wird auf ein vorbestimmtes Potential von 0,5 Vcc festgelegt. Knoten 101 und 102 zwischen den Bit-Leitungen BL und BL und den Dummy-Zellen werden auch voraufgeladen auf 0,5 Vcc. Ein Beispiel, in welchem die Wortleitung 89 und die Dummy-Wortleitung 91 ausgewählt sind, wird beschrieben.

In einem DRAM werden Bit-Leitungen häufig aus einem Material mit höherem Widerstand (beispielsweise Wolfram oder Polysilizium) hergestellt als dem von Aluminium, zum Minimieren des Zellenbereichs. Angenommen, dass die i = 0-te Speicherzelle in der Nähe des Leseverstärkers 88 ausgebildet ist und weg von der Dummy-Zelle. Das heißt, der Kondensator 80 ist in der Nähe des Leseverstärkers 88 angeordnet, und der Dummy-Kondensator 82 ist weg von dem Leseverstärker 88 angeordnet. Der Kondensator 80 wird leicht angetrieben verglichen mit dem Kondensator 82 wegen des Verbindungswiderstandes zwischen dem Leseverstärker 88 und jedem Kondensator. Angenommen, dass Daten eines hohen Pegels auf einem Knoten 99 gespeichert sind. Wenn die Wortleitung 89 ansteigt, wird das Potential auf der Bit-Leitung BL höher als das auf der Seite der Bit-Leitung BL. Normalerweise ist der Leseverstärker 88 des DRAMS aus einer Flip-Flop-Schaltung aufgebaut und wird von der NMOS-Transistorseite angetrieben. Aus diesem Grund kann der Kondensator 80, der leicht angetrieben werden kann, eher zu einem niedrigen Pegel wechseln als der Kondensator 82 und fehlerhaft arbeiten.

Um dies zu vermeiden, werden die RC-Verzögerung der Bit-Leitung BL und die der Bit-Leitung BL in dem DRAM ausgeglichen, wie in dem ferroelektrischen Speicher. Mit anderen Worten, die parasitären Kapazitäten der Bit-Leitungen werden ausgeglichen. Genauer, bevor die Leseoperation gestartet wird, werden die Wortleitungen 89 und die Dummy-Wortleitung 91 temporär in den unausgewählten Zustand versetzt, die Potentialdifferenz wird gelesen und dann wird die Wortleitung 89 wieder ausgewählt. Durch temporäres Versetzen der Wortleitung 89 und der Dummy-Wortleitung 91 in den unausgewählten Zustand können aus der Speicherzelle und der Dummy-Zelle gelesene Ladungen in den Bit-Leitungen BL und BL eingeschränkt werden. Daher kann der Einfluss von Unausgewogenheit in der elektrostatischen Kapazität auf die Leseoperation verhindert werden. Mit dieser Anordnung kann jedwede fehlerhafte Operation, die durch Unausgewogenheit in den elektrostatischen Kapazitäten des Bit-Leitungspaars bedingt ist, vermieden werden.

Vierte Ausführungsform

In einem ferroelektrischen Speicher kann ebenfalls das Schreiben und Lesen ausgeführt werden, während das Plattenpotential auf 0,5 Vcc festgelegt ist, wie in dem DRAM. In diesem Fall kann die Einrichtung ebenfalls fehlerhaft arbeiten, wenn die elektrostatischen Kapazitäten der Bit-Leitungen BL und BL nicht ausgewogen sind während des Betriebs eines Leseverstärkers. Selbst wenn das Plattenpotential festgelegt wird, ist die oben beschriebene Maßnahme wirksam.

Die Wirkung der vorliegenden Erfindung wird detailliert beschrieben unter Verwendung tatsächlich gemessener Werte für einen ferroelektrischen Speicher. Angenommen, dass die Energieversorgungsspannung nicht bei 3 (V) festgelegt ist, sondern bei 5 (V).

Wie wohlbekannt ist, wird, wenn eine ferroelektrische Dünnschicht in polarisiertem Zustand bei hoher Temperatur gebacken wird, die Hysterese-Kennlinie verzerrt zum Verschlechtern des ferroelektrischen Speichers. 15A zeigt die Hysterese-Kennlinie, die erhalten wird, wenn ein Kondensator bei einer hohen Temperatur von 150°C für 1000 Stunden abwärts polarisiert gebacken wird. Zur Vereinfachung der Darstellung sind die Einheiten weggelassen. Die Abszisse repräsentiert die Spannung, und ein Skalenteil entspricht 1 (V). Die Ordinate repräsentiert die Polarisation, und ein Skalenteil entspricht 10 (&mgr;C/cm2). Normalerweise, wenn ein abwärts polarisierter Kondensator für eine lange Zeit gebacken wird, verschiebt sich die Hysterese-Kennlinie vollständig nach rechts, wie in 15A gezeigt. Gemäß 8 können die hohen Pegel der Bit-Leitungen beim Während-Plattenimpulslesen und Nach-Plattenimpulslesen begonnen von demselben abwärts polarisierten Zustand wie in einem Fall, in welchem der Kondensator gebacken wird, graphisch erhalten werden. Angenommen, dass die Bit-Leitung einen Bereich A = 5,26 (&mgr;m2) hat und die Bit-Leitung eine parasitäre Kapazität CB = 1,5 (pF). Nachstehend repräsentiert DPP das Während-Plattenimpulslesen und APP das Nach-Plattenimpulslesen.

15B zeigt die Hysterese-Kennlinie, die erhalten wird, wenn ein Kondensator aufwärts polarisiert bei einer hohen Temperatur von 150°C für 1000 Stunden gebacken wird. Normalerweise, wenn ein Kondensator abwärts polarisiert gebacken wird für eine lange Zeit, verschiebt sich die Hysterese-Kennlinie vollständig nach links, wie in 15B gezeigt. Gemäß 8 können die niedrigen Pegel der Bit-Leitungen beim Während-Plattenimpulslesen (DPP) und Nach-Plattenimpulslesen (APP) begonnen von demselben aufwärts polarisierten Zustand, wie in einem Fall, in welchem der Kondensator gebacken wird, graphisch erhalten werden, wie in 15B gezeigt.

16A zeigt die Hysterese-Kennlinie, die erhalten wird, wenn ein Kondensator aufwärts polarisiert bei einer hohen Temperatur von 150°C für 1000 Stunden gebacken wird.

Normalerweise, wenn ein Kondensator aufwärts polarisiert für eine lange Zeit gebacken wird, verschiebt sich die Hysterese-Kennlinie vollständig nach links, wie in 16A gezeigt. Gemäß 8 können die hohen Pegel der Bit-Leitungen beim Während-Plattenimpulslesen (DPP) und Nach-Plattenimpulslesen (APP) begonnen von dem abwärts polarisierten Zustand entgegengesetzt zu dem Fall, in welchem der Kondensator gebacken wird, graphisch erhalten werden.

16B zeigt die Hysterese-Kennlinie, die erhalten wird, wenn ein abwärts polarisierter Kondensator bei einer hohen Temperatur von 150°C für 1000 Stunden gebacken wird. Normalerweise, wenn ein abwärts polarisierter Kondensator für eine lange Zeit gebacken wird, verschiebt sich die Hysterese-Kennlinie insgesamt nach rechts, wie in 16B gezeigt. Gemäß 8 können die hohen Pegel der Bit-Leitungen beim Während-Impulslesen (DPP) und Nach-Plattenimpulslesen (APP), begonnen von dem aufwärts polarisierten Zustand entgegengesetzt zu dem, in welchem der Kondensator gebacken wird, graphisch erhalten werden.

Da die Betriebspunkte erhalten werden, wird die Unausgewogenheit in elektrostatischer Kapazität zwischen Zellen berücksichtigt. Die Unausgewogenheit elektrostatischer Kapazität ist beim Nach-Plattenimpulslesen spürbarer als beim Während-Plattenimpulslesen, so dass eine Untersuchung durchgeführt wird in Bezug auf nur dieses Schema. Angenommen, dass die elektrostatische Kapazität der Dummy-Zelle auf einen Zwischenpunkt zwischen Bit-Leitungspotentialen festgelegt wird. Beim Nach-Plattenimpulslesen ist das Bit-Leitungspotential niedrig und normalerweise niedriger als die Schwellwertspannung des NMOS-Transistors, wie in der Graphik zu sehen ist. Aus diesem Grund wird das Bit-Leitungspotential gelesen, wenn der PMOS-Transistor eingeschaltet ist, und die Potentiale beider Bit-Leitungen BL und BL zu nehmen. Es wird Bezug genommen auf 15A und 15B, wenn dieselbe Polarisation wie beim Backen zu lesen ist, ist die elektrostatische Kapazität der Zellen offensichtlich größer auf der Hochpegelseite (VBH) als auf der Niedrigpegelseite (VBL). Dies kann das Bit-Leitungspotential auf der Dummy-Zellenseite mit einer kleineren elektrostatischen Kapazität erhöhen, was zu einem fehlerhaften Betrieb führt. Demgegenüber, Bezug nehmend auf 16A und 16B, wenn die zu der beim Backen entgegengesetzte Polarisation zu lesen ist, ist die elektrostatische Kapazität der Zelle offensichtlich kleiner auf der Hochpegelseite (VBH) als auf der Niedrigpegelseite (VBL). Zu diesem Zeitpunkt können Ladungen in vorteilhafter Weise sowohl auf der Hoch- als auch auf der Niedrigpegelseite gelesen werden. Im Extremfall, selbst wenn die Hoch- und Niedrigpegelseite umgekehrt werden, können Ladungen gelesen werden.

Wie oben beschrieben, ist der Stand der Technik sehr unvorteilhaft in Bezug auf das Lesen derselben Polarisation wie beim Backen, und die Zuverlässigkeit ist sehr niedrig. Jedoch gemäß der vorliegenden Erfindung wird das oben beschriebene Problem gelöst und eine höchst zuverlässige ferroelektrische Einrichtung kann realisiert werden.

Wie oben beschrieben worden ist, kann gemäß der vorliegenden Erfindung eine Halbleiterspeichereinrichtung erhalten werden, die imstande ist, jedwede, durch Unausgewogenheit in der elektrostatischen Kapazität zwischen Bit-Leitungen bedingte fehlerhafte Operation zu vermeiden.


Anspruch[de]
  1. Halbleiterspeichereinrichtung, umfassend: einen Kondensator zum Speichern von Daten und einem Transistor zum Auswählen des Kondensators; eine Wortleitung zum Antreiben des Transistors in der Speicherzelle; eine erste Bit-Leitung, mit dem Kondensator in der Speicherzelle über den Transistor verbunden; eine zweite Bit-Leitung, die differentiell gepaart ist mit der ersten Bit-Leitung, einen Leseverstärker zum Verstärken einer Potentialdifferenz zwischen den ersten und zweiten Bit-Leitungen und eine Plattenleitung, mit der der Kondensator in der Speicherzelle verbunden ist, dadurch gekennzeichnet, dass:

    die Wortleitung (73) ausgewählt wird und die Plattenleitung (75) angetrieben wird, die in der Speicherzelle (MC) gespeicherten Daten zu der ersten Bit-Leitung (BL) gelesen werden und ein Vergleichspotential der zweiten Bit-Leitung (BL) zugeführt wird, während der Zeitdauer (T1) von einem Feststellen des Chipauswahlsignals (CE) zu einem Feststellen des Signals (WLCK), welches eine Auswahloperation der Wortleitung (73) steuert und vor einem Betrieb des Leseverstärkers (217 bis 223);

    das Signal (WLCK) festgestellt wird und das Antreiben der Plattenleitung (75) gestoppt wird;

    die Wortleitung (73) temporär in einen unausgewählten Zustand versetzt wird, nachdem das Potential der ersten und zweiten Bit-Leitungen (BL, BL) sich ändert und das Antreiben der Plattenleitung (75) gestoppt wird, der Leseverstärker (217 bis 223) veranlasst wird, ein Lesen durchzuführen, hierbei die parasitären Kapazitäten der ersten und zweiten Bit-Leitungen (BL, BL) lesend, während die parasitären Kapazitäten im wesentlichen ausgeglichen sind; und

    die Plattenleitung (75) wieder angetrieben wird, nachdem die Potentialdifferenz zwischen der ersten Bit-Leitung (BL) und der zweiten Bit-Leitung (BL) durch den Leseverstärker (217 bis 223) verstärkt wird und das Signal (WLCK) negiert wird.
  2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Leseverstärker (217 bis 223) betrieben wird, während die Wortleitung (73) in einen nicht-ausgewählten Zustand versetzt wird, um den Kondensator (61) in der Speicherzelle (MC) von der ersten Bit-Leitung (BL) zu trennen, und durch Negieren des Signals (WLCK) die Wortleitung (73) wieder ausgewählt wird zum Neuschreiben gelesener Inhalte.
  3. Halbleiterspeichereinrichtung nach Anspruch 2, außerdem eine Blind- bzw. Dummy-Kondensator umfassend, der das Vergleichspotential erzeugt, eine Blind- bzw. Dummy-Zelle mit einem zweiten Transistor, der den Dummy-Kondensator auswählt und eine Blind- bzw. Dummy-Wortleitung, die den zweiten Transistor in der Dummy-Zelle antreibt, dadurch gekennzeichnet, dass:

    die zweite Bit-Leitung mit einem Vergleichspotential versorgt wird, wenn die zweite Bit-Leitung über den zweiten Transistor mit dem Dummy-Kondensator in der Dummy-Zelle verbunden ist;

    die Dummy-Wortleitung ausgewählt wird während der Zeitdauer (T1) von einem Feststellen der Chipauswahl (CE) bis zu einem Feststellen des Signals (WLCK), welches eine Auswahloperation der Wortleitung (73) steuert, und vor einer Operation des Leseverstärkers (217 bis 223);

    Das Potential der ersten und zweiten Bit-Leitungen (BL, BL) sich ändert und die Dummy-Wortleitung in einen nicht-ausgewählten Zustand versetzt wird, nachdem das Antreiben der Plattenleitung (75) gestoppt wird; und

    der nicht-ausgewählte Zustand beibehalten wird, wenn die Wortleitung (73) wieder in einen ausgewählten Zustand versetzt wird.
  4. Halbleiterspeichereinrichtung nach Anspruch 3, außerdem eine Blind- bzw. Dummy-Plattenleitung umfassend, an die der Dummy-Kondensator in der Dummy-Zelle verbunden ist, dadurch gekennzeichnet, dass:

    nach dem Auswählen der Wortleitung (73), der Dummy-Wortleitung, der Plattenleitung und der Dummy-Plattenleitung, die ausgewählte Plattenleitung und die ausgewählte Dummy-Plattenleitung in einen nicht-ausgewählten Zustand versetzt werden; und

    der Leseverstärker (217 bis 223) betrieben wird mit dem Kondensator (61) in der Speicherzelle (MC) getrennt von der ersten Bit-Leitung (BL) und dem Dummy-Kondensator in der Dummy-Zelle getrennt von der zweiten Bit-Leitung (BL).
  5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, dass, wenn der Leseverstärker (217 bis 223) betrieben wird, das Signal (WLCK) negiert wird und die Wortleitung (73) wieder in einen ausgewählten Zustand versetzt wird zum Neuschreiben gelesener Inhalte, als Reaktion auf das Negieren des Signals (WLCK).
  6. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Kondensator (61) zum Speichern von Daten ein ferro-elektrischer Kondensator ist.
  7. Verfahren zum Lesen von Daten in einer Halbleiterspeichereinrichtung, die eine Speicherzelle mit einem Kondensator zum Speichern von Daten und einen Transistor zum Auswählen des Kondensators umfasst; eine Wortleitung zum Antreiben des Transistors in der Speicherzelle; eine erste Bit-Leitung, mit dem Kondensator in der Speicherzelle über den Transistor verbunden; eine zweite Bit-Leitung, differentiell gepaart mit der ersten Bit-Leitung; einen Leseverstärker zum Lesen einer Potentialdifferenz zwischen den ersten und zweiten Bit-Leitungen; und eine Plattenleitung, zu welcher der Kondensator in der Speicherzelle verbunden ist, gekennzeichnet durch das Umfassen:

    eines ersten Schrittes, wobei ein erstes Signal, das den Leseverstärker steuert, und ein zweites Signal (WLCK), das die Auswahloperation der Wortleitung (73) steuert, basierend auf einem Chipauswahlsignal (CE) erzeugt werden;

    einen zweiten Schritt, wobei die Wortleitung (73) ausgewählt wird, die Plattenleitung (75) angetrieben wird, die gespeicherten Daten in der Speicherzelle (MC) in die erste Bit-Leitung gelesen werden und ein Vergleichspotential an die zweite Bit-Leitung (BL) während der Zeitdauer (T1) angelegt wird von einem Feststellen des Chipauswahlsignals (CE) bis zu einem Feststellen des zweiten Signals (WLCK), und vor einem Betrieb des Leseverstärkers (217 bis 223);

    einen dritten Schritt, wobei das zweite Signal (WLCK) festgestellt wird und das Antreiben der Plattenleitung (75) gestoppt wird;

    einen vierten Schritt, wobei die Wortleitung (73) temporär in einen nicht-ausgewählten Zustand versetzt wird, nachdem das Potential der ersten und zweiten Bit-Leitungen (BL, BL) sich ändert und ein Antreiben der Plattenleitung (75) gestoppt wird;

    einen fünften Schritt, wobei die ersten und zweiten Bit-Leitungen (BL, BL) ausgewählt werden, während parasitäre Kapazitäten von ihnen im wesentlichen ausgeglichen sind durch Betreiben des Leseverstärkers (217 bis 223) als Reaktion auf das erste Signal, nachdem eine vorbestimmte Zeit vergangen ist seit dem Feststellen des zweiten Signals (WLCK);

    einen sechsten Schritt, wobei die Potentialdifferenz zwischen der ersten Bit-Leitung (BL) und der zweiten Bit-Leitung (BL) verstärkt wird durch den Leseverstärker (217 bis 223); und

    einen siebten Schritt, wobei die Plattenleitung (75) wieder angetrieben wird, nachdem die Potentialdifferenz zwischen der ersten Bit-Leitung (BL) und der zweiten Bit-Leitung (BL) verstärkt wird durch den Leseverstärker (217 bis 223) und das zweite Signal (WLCK) negiert wird.
  8. Verfahren zum Lesen von Daten in einer Halbleiterspeichereinrichtung gemäß Anspruch 7, dadurch gekennzeichnet, dass der siebte Schritt außerdem die Wortleitung (73) wieder in einen ausgewählten Zustand versetzt zum Neuschreiben gelesener Inhalte.
  9. Verfahren des Lesens von Daten in einer Halbleiterspeichereinrichtung nach Anspruch 8, außerdem einen Blind- bzw. Dummy-Kondensator umfassend, der das Vergleichspotential erzeugt, eine Blind- bzw. Dummy-Zelle mit einem zweiten Transistor, der den Dummy-Kondensator auswählt und eine Dummy-Wortleitung, die den zweiten Transistor in der Dummy-Zelle antreibt, dadurch gekennzeichnet, dass:

    die zweite Bit-Leitung mit einem Vergleichspotential versorgt wird, wenn die zweite Bit-Leitung mit dem Dummy-Kondensator in der Dummy-Zelle aber den zweiten Transistor verbunden ist; und

    die zweite Wortleitung angetrieben wird in den ersten und zweiten Schritten in ähnlicher Weise, wie die erste Wortleitung und nicht ausgewählt wird in dem siebten Schritt.
Es folgen 14 Blatt Zeichnungen






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com