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Dokumentenidentifikation DE19854188B4 16.06.2005
Titel Digitales Interpolationsfilter für einen Audio-Codec
Anmelder Hynix Semiconductor Inc., Ichon, Kyonggi, KR
Erfinder Ihm, Jae-Yong, Seoul, KR
Vertreter WUESTHOFF & WUESTHOFF Patent- und Rechtsanwälte, 81541 München
DE-Anmeldedatum 24.11.1998
DE-Aktenzeichen 19854188
Offenlegungstag 09.09.1999
Veröffentlichungstag der Patenterteilung 16.06.2005
Veröffentlichungstag im Patentblatt 16.06.2005
IPC-Hauptklasse H03H 17/02
IPC-Nebenklasse H03M 7/30   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG 1. Bereich der Erfindung

Die vorliegende Erfindung betrifft ein digitales Interpolationsfilter für einen Audio-CODEC (Codierer und Decodierer) und besonders ein verbessertes digitales Interpolationsfilter für einen Audio-CODEC, das durch ein bitserielles Verfahren für ein Audio-CODEC-System mit einem Taktsignal von 256 FS implementiert wird.

2. Beschreibung des Stands der Technik

Wie in 1 gezeigt, beinhaltet das bekannte digitale Interpolationsfilter für einen Audio-CODEC einen Parallel/Seriell-Wandler 101 zum Aufnehmen eines parallelen Datensignals DIN und Ausgeben eines seriellen Datensignals C1; eine erste Aufwärtsabtasteinheit 102 zum Aufnehmen des seriellen Datensignals C1 und Quantisieren von diesem mit der zweifachen Abtastfrequenz und Ausgeben eines ersten Abtastsignals C2; ein erstes digitales Filter 103 zum Filtern des ersten Abtastsignals C2 und Ausgeben des ersten Filtersignals C3; eine zweite Aufwärtsabtasteinheit 104 zum Ausgeben eines zweiten Abtastsignals C4, das durch Quantisieren des ersten Filtersignals C3 mit der zweifachen Abtastfrequenz erhalten wird; ein zweites digitales Filter 105 zum Filtern des zweiten Abtastsignals C4 mit der vierfachen Abtastfrequenz und Ausgeben eines zweiten Filtersignals C5; und eine Filtereinheit 106 zum Aufnehmen des zweiten Filtersignals C5 und Ausgeben eines parallelen Datensignals DOUT. Die oben beschriebenen Elemente sind in Reihe geschaltet.

Wie in 2 gezeigt, beinhaltet die Filtereinheit 106 eine dritte Aufwärtsabtasteinheit 201 zum Aufnehmen des zweiten Filtersignals C5 und Ausgeben eines dritten Abtastsignals C6; ein drittes digitales Filter 202 zum Aufnehmen des dritten Abtastsignals C6 und Ausgeben eines dritten Filtersignals C7; und einen Seriell/Parallel-Wandler 203 zum Aufnehmen des dritten Filtersignals C7 und Ausgeben des parallelen Datensignals DOUT.

Die dritte Aufwärtsabtasteinheit 201 beinhaltet einen Multiplexer 2 zum Aufnehmen des zweiten Filtersignals C5 an einem Eingangsanschluß, der ein drittes Abtastsignal C6 ausgibt; und eine Verzögerungseinheit 4 zum Aufnehmen des dritten Abtastsignals C6 und Ausgeben eines Ausgangssignals C61 an den anderen Eingangsanschluß des Multiplexers 2. Das dritte Abtastsignal C6 ist im Vergleich zum zweiten Filtersignal C5 ein zweifach verzögertes serielles Datensignal. Wie oben beschrieben ähneln die ersten und zweiten Aufwärtsabtasteinheiten 102 und 104 der dritten Aufwärtsabtasteinheit 201.

Das dritte digitale Filter 202 beinhaltet einen ersten Adapter 6 zum Aufnehmen des dritten Abtastsignals C6 und Ausgeben eines ersten Adapterausgangssignals C71; einen zweiten Adapter 12 zum Aufnehmen des dritten Abtastsignals C6 und Ausgeben des zweiten Adapterausgangssignals C73; Verzögerungseinheiten 8 und 10 zum Verzögern des aus Stereosignalen (Signale für links und rechts) bestehenden dritten Abtastsignals C6 durch einen Schalter SW1, der mit dem ersten Adapter 6 verbunden ist; gleichermaßen Verzögerungseinheiten 14 und 16 zum Verzögern des dritten Abtastsignals C6 mit Stereosignalen (bestehend aus Signalen für links und rechts) durch einen Schalter SW2, der mit dem zweiten Adapter 12 verbunden ist; eine Verzögerungseinheit 18 zum Verzögern eines ersten Adapterausgangssignals C71 aus dem ersten Adapter 6 um eine vorbestimmte Zeit, um dadurch ein verzögertes Ausgangssignal C72 zu erzeugen; und einen Addierer 20 zum Addieren des verzögerten Ausgangssignals C72 und des zweiten Adapterausgangssignals C73 und Erzeugen eines dritten Filtersignals C7. Außerdem sind die ersten und zweiten digitalen Filter 103 und 105 identisch wie das oben erwähnte dritte digitale Filter 202 konfiguriert.

Die Arbeitsweise des bekannten digitalen Interpolationsfilters wird nun mit Bezug auf 3 erklärt.

3 ist eine Tabelle, die einen Umwandlungsprozeß eines Abtastdatensignals durch das bekannte digitale Interpolationsfilter und einen Prozeß, bei dem ein paralleles 32-Bit-Datensignal mit der Abtastfrequenz 8 FS durch mehrmaliges Quantisieren und Filtern des seriellen 32-Bit-Datensignals erzeugt wird, darstellt.

Wie darin gezeigt, bezeichnen Zeilen die Abtastzeit t und Spalten ein Eingangs/Ausgangssignal jedes Blocks im digitalen Interpolationsfilter.

Da es sich bei dem Eingangsdatensignal um ein Stereosignal handelt (das linke und rechte Datensignal sind als LiRi angegeben, wobei i = 1, 2, ...), sollte das Taktsignal beim Verarbeiten des parallelen 32-Bit-Datensignals von 1 FS zu einem parallelen 32-Bit-Datensignal von 8 FS, das die Quantisierung mit einer achtfachen Abtastfrequenz beinhaltet, mit einer Frequenz von 512 FS eingespeist werden. Mit anderen Worten, da die Abtastoperation zwischen dem ersten Eingangsdatensignal L1R1 und dem zweiten Eingangsdatensignal L2R2 achtmal durchgeführt werden sollte, ist die Zeit Tp zwischen den Abtastdatensignalen 32×2×8, d.h. 512 FS.

Das serielle Datensignal C1 aus dem Parallel/Seriell-Wandler 101, der ein paralleles Datensignal DIN aufnimmt, ist von der Art einer Datensignalfolge (L1R1, L2R2, ...) und das erste Filtersignal C3 ist von der Art einer Datensignalfolge (L21R21, L22R22, ...), die erhalten wird, wenn die serielle Datensignalfolge (L1R1, L2R2, ...) durch die erste Aufwärtsabtasteinheit 102 und das erste digitale Filter 103 mit der zweifachen Abtastfrequenz quantisiert und gefiltert wird.

Das zweite Filtersignal C5 ist von der Art einer Datensignalfolge (L31R31, L32R32, L33R33, L34R34, L35R35, ...), die entsteht, wenn die Datensignalfolge (L21R21, L22R22, ...) durch die zweite Aufwärtsabtasteinheit 104 und das zweite digitale Filter 105 mit der zweifachen Abtastfrequenz quantisiert und gefiltert wird. Als Ergebnis davon ist die Datensignalfolge (L31R31, L32R32, L33R33, L34R34, L35R35, ...) eine 32-Bit-Datensignalfolge mit 4 FS, was dem Vierfachen des seriellen Abtastsignals C1 entspricht. Das parallele Datensignal DOUT ist gleichermaßen von der Art einer Datensignalfolge (L41R41, L42R42, L43R43, L44R44, L45R45, L46R46, L47R47, L48R48, ...), die durch Aufwärtsabtasten und Filtern der Datensignalfolge (L31R31, L32R32, L33R33, L34R34, L35R35, ...) mit 4 FS entsteht.

Deshalb wird das 32-Bit-Datensignal mit 1 FS zum 32-Bit-Datensignal mit 8 FS verarbeitet. Das oben beschriebene Verfahren wird jedoch unter Verwenden eines Phasenregelkreises (PLL) mit einem Taktsignal von 512 FS implementiert, das bekannte digitale Interpolationsfilter ist teuer und seine Größe wird erhöht.

Aus der US 5,648,778 A ist ein Stereo-Audio-CODEC bekannt, der dem vorstehend beschriebenen ähnlich ist. Der dort gezeigte Stereo-Audio-CODEC beinhaltet einen Playback-FIFO und einen DAC. In dem CODEC sind Parallel-Seriell-Wandler und Seriell-Parallel-Wandler enthalten. Der CODEC setzt sich aus einem Interpolator, einem Noise Shaper und einem FIR-Filter zusammen. Der Interpolator besteht wiederum aus drei Interpolationsstufen, wobei Filterkoeffizienten reelle Zahlenwerte haben, was zur Folge hat, daß die Signale bitparallel als Datenworte verarbeitet werden. Dies ergibt den oben bereits genannten Nachteil, daß das Interpolationsfilter aufwendig und teuer ist.

Dementsprechend liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein digitales Interpolationsfilter für einen Audio-CODEC zu schaffen, das mit geringem Aufwand die Signale in serieller Form verarbeiten kann.

Die erfindungsgemäße Lösung dieser Aufgabe ist im Patentanspruch 1 beschrieben.

Vorteilhafte Ausgestaltung der Erfindung sind in den abhängigen Ansprüchen beschrieben.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird aus der im Folgenden gegebenen ausführlichen Beschreibung und den beigefügten Zeichnungen, die nur der Darstellung dienen und die vorliegende Erfindung somit nicht beschränken, besser verständlich.

1 ist ein Blockschaltbild, das ein bekanntes digitales Interpolationsfilter für einen Audio-CODEC zeigt;

2 ist ein detailliertes Blockschaltbild, das eine Filtereinheit von 1 zeigt;

3 ist eine Tabelle, die einen Datensignalfluß von 2 zeigt;

4 ist ein Blockschaltbild, das ein digitales Interpolationsfilter für einen Audio-CODEC gemäß der vorliegenden Erfindung zeigt;

5 ist ein detailliertes Blockschaltbild, das eine Filtereinheit von 4 zeigt; und

6 ist eine Tabelle, die einen Datensignalfluß von 5 zeigt.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Das digitale Interpolationsfilter für einen Audio-CODEC gemäß der vorliegenden Erfindung wird nun mit Bezug auf die beigefügten Zeichnungen erklärt.

4 zeigt ein digitales Interpolationsfilter für einen Audio-CODEC, das beinhaltet: einen Parallel/Seriell-Wandler 301 zum Umwandeln eines parallelen Eingangsdatensignals DIN in ein serielles Datensignal D1; eine erste Aufwärtsabtasteinheit 302 zum Umwandeln des seriellen Datensignals D1 und Ausgeben eines ersten Abtastsignals D2, das verglichen mit dem seriellen Datensignal D1 eine zweifach quantisierte Datensignalfolge ist; ein erstes digitales Filter 303 zum Filtern des ersten Abtastsignals D2 und Ausgeben eines ersten Filtersignals D3; eine zweite Aufwärtsabtasteinheit 304 zum Aufnehmen des ersten Filtersignals D3 und Ausgeben eines zweiten Abtastsignals D4, das verglichen mit dem ersten Filtersignal D3 eine zweifach quantisierte Datensignalfolge ist; ein zweites digitales Filter 305 zum Filtern des zweiten Abtastsignals D4 und Ausgeben eines zweiten Filtersignals D5; und eine Filtereinheit 306 zum Aufnehmen des zweiten Filtersignals D5 und Ausgeben eines parallelen Ausgangsdatensignals DOUT.

Der Parallel/Seriell-Wandler 301 ist identisch wie der bekannte Parallel/Seriell-Wandler 101 aufgebaut und die ersten und zweiten Aufwärtsabtasteinheiten 302 und 304 sind identisch mit den bekannten Aufwärtsabtasteinheiten 102, 104 und 201 und die ersten und zweiten digitalen Filter 303 und 305 sind dieselben wie die bekannten digitalen Filter 103, 105 und 202.

5 zeigt den genauen Aufbau der Filtereinheit 306 von 4, die statt der Filtereinheit 106 im bekannten digitalen Interpolationsfilter verwendet wird. Es sind vorhanden: ein dritter Adapter 22 zum Aufnehmen des zweiten Filtersignals D5 aus dem zweiten digitalen Filter 305 und Ausgeben eines dritten Adapterausgangssignals D6; ein vierter Adapter 28 zum Aufnehmen des zweiten Filtersignals D5 und Ausgeben eines vierten Adapterausgangssignals D9; mit dem dritten Adapter 22 verbundene Verzögerungseinheiten 24 und 26 zum Verzögern des aus einem Stereosignal (Signale für links und rechts) bestehenden zweiten Filtersignals D5 durch einen Schalter SW3, der mit dem dritten Adapter 22 verbunden ist; mit dem vierten Adapter 28 verbundene Verzögerungseinheiten 30 und 32 zum Verzögern des aus einem Stereosignal (Signale für links und rechts) bestehenden zweiten Filtersignals D5 durch einen Schalter SW4, der mit dem vierten Adapter 28 verbunden ist; eine Verzögerungseinheit 34 zum Verzögern des Ausgangssignals D6 des dritten Adapters und Ausgeben eines Verzögerungssignals D7; einen ersten Seriell/Parallel-Wandler 36 zum Umwandeln des Verzögerungssignals D7 in ein erstes paralleles Datensignal D8; einen zweiten Seriell/Parallel-Wandler 38 zum Umwandeln des vierten Adapterausgangssignals D9 in ein zweites paralleles Datensignal D10; und einen Schalter SW5 zum abwechselnden Anschließen des ersten parallelen Datensignals D8 und des zweiten parallelen Datensignals D10 und Erzeugen eines parallelen Ausgangsdatensignals DOUT.

Die Arbeitsweise des digitalen Interpolationsfilters gemäß der vorliegenden Erfindung wird nun mit Bezug auf 6 beschrieben.

6 zeigt eine Tabelle zur Erläuterung eines Umwandlungsprozesses eines Abtastdatensignals durch das digitale Interpolationsfilter und eines Prozesses, in dem das parallele 32-Bit-Datensignal mit 1 FS in das parallele 32-Bit-Datensignal mit 8 FS, das aus einem quantisierten Datensignal mit einer verglichen mit der Abtastfrequenz des seriellen Datensignals D1 achtfachen Abtastfrequenz besteht, umgewandelt wird.

Wie darin gezeigt, bezeichnen Zeilen eine Abtastzeit t, die das Taktsignal mit 512 FS angibt und eine Abtastzeit t', die das Taktsignal von 256 FS angibt, und Spalten bezeichnen ein Eingangs/Ausgangssignal jedes Blocks im digitalen Interpolationsfilter.

Der Parallel/Seriell-Wandler 301 wandelt ein paralleles Eingangsdatensignal DIN in ein serielles Datensignal D1 um, das von der Art einer Datensignalfolge (L1R1, L2R2, ...) alle 1/32 Sekunden ist. Die Datensignalfolge (L1R1, L2R2, ...) durchläuft die erste Aufwärtsabtasteinheit 302 und das erste digitale Filter 303 und wird zum ersten Filtersignal D3, das von der Art einer Datensignalfolge (L21R21, L22R22, ...) mit 2 FS ist, was mit alle 1/64 Sekunden das Zweifache des seriellen Datensignals D1 ist. Die zweite Aufwärtsabtasteinheit 304 und das zweite digitale Filter 305 nehmen ständig die Datensignalfolge (L21R21, L22R22, ...) mit 2 FS auf und erzeugen die Datensignalfolge (L31R31, L32R32, L33R33, ...) mit 4 FS, was mit alle 1/128 Sekunden das Vierfache des seriellen Datensignals D1 ist.

Im Filter 306 wird die Datensignalfolge (L31R31, L32R32, L33R33, L34R34, ...) mit 4 FS jeweils in ein erstes paralleles Datensignal D8, das von der Art einer Datensignalfolge (X, L42R42, L44R44, L46R46, ...) mit 4 FS aus dem ersten Seriell/Parallel-Wandler 36 ist, und ein zweites paralleles Datensignal D10, das von der Art einer Datensignalfolge (L41R41, L43R43, L45R45, L47R47, L49R49, ...) mit 4 FS aus dem zweiten Seriell/Parallel-Wandler 38 ist, unterteilt. Dann schaltet der mit einem Taktsignal von 256 FS arbeitende Schalter SW5 abwechselnd zwischen dem ersten und zweiten parallelen Datensignal D8 und D10 aus den Seriell/Parallel-Wandlern 36 und 38 um, um dadurch ein Ausgangssignal DOUT in Form einer Datensignalfolge (X, L41R41, L42R42, L43R43, L44R44, L45R45, L46R46, L47R47, L48R48, ...) mit 8 FS zu erzeugen.

Gemäß der vorliegenden Erfindung wandelt deshalb das digitale Interpolationsfilter unter Verwenden eines Schalters SW5, der durch das Taktsignal von 256 FS betätigt wird, statt der beim Taktsignal von 512 FS arbeitenden PLL die 32-Bit-Daten mit 1 FS in die 32-Bit-Daten mit 8 FS um.

Außerdem ist es möglich, die Herstellkosten des Systems zu reduzieren.


Anspruch[de]
  1. Digitales Interpolationsfilter für einen Audio-CODEC (Codierer und Decodierer), das umfaßt:

    einen Parallel/Seriell-Wandler (301) zum Aufnehmen eines parallelen Eingangsdatensignals (DIN) und Ausgeben eines seriellen Datensignals (D1);

    eine erste Aufwärtsabtasteinheit (302) zum Aufwärtsabtasten des seriellen Datensignals (D1) und Ausgeben eines ersten seriellen Abtastsignals (D2);

    ein erstes digitales Filter (303) zum Filtern des ersten seriellen Abtastsignals (D2) und Ausgeben eines ersten seriellen Filtersignals (D3);

    eine zweite Aufwärtsabtasteinheit (304) zum Aufwärtsabtasten des ersten seriellen Filtersignals (D3) und Ausgeben eines zweiten seriellen Abtastsignals (D4);

    ein zweites digitales Filter (305) zum Filtern des zweiten seriellen Abtastsignals (D4) und Ausgeben eines zweiten seriellen Filtersignals (D5); und

    eine Filtereinheit (306) zum Aufnehmen des zweiten seriellen Filtersignals (D5) und Ausgeben eines parallelen Ausgangsdatensignals (DOUT).
  2. Filter nach Anspruch 1, worin das Aufwärtsabtasten umfaßt, daß die Abtastrate der jeweiligen Ausgangssignale (D2, D4) jeder Aufwärtsabtasteinheit (302, 304) das zweifache derjenigen der jeweiligen Eingangssignale (D1, D3) in jede Aufwärtsabtasteinheit (302, 304) beträgt.
  3. Filter nach Anspruch 1, worin die seriellen Filtersignale (D3, D5) jeweils ein Stereodatensignal sind, das Datensignale für den linken und rechten Audiokanal beinhaltet.
  4. Filter nach Anspruch 1, worin die Filtereinheit (306) beinhaltet:

    einen ersten Adapter (22) mit einer ersten Mehrzahl von Verzögerungseinheiten (24, 26);

    einen ersten Schalter (SW3) zum abwechselnden Schalten der ersten Mehrzahl von Verzögerungseinheiten (24, 26) an den ersten Adapter (22) und Übertragen des zweiten Filtersignals (D5);

    eine Verzögerungseinheit (34) zum Verzögern eines ersten Adapterausgangssignals (D6) und Ausgeben eines Verzögerungssignals (D7);

    einen ersten Seriell/Parallel-Wandler (36) zum Aufnehmen des Verzögerungssignals (D7) und Ausgeben eines ersten parallelen Datensignals (D8);

    einen zweiten Adapter (28) mit einer zweiten Mehrzahl von Verzögerungseinheiten (30, 32);

    einen zweiten Schalter (SW4) zum abwechselnden Schalten der zweiten Mehrzahl von Verzögerungseinheiten (30, 32) an den zweiten Adapter (28) und Übertragen des zweiten Filtersignals (D5);

    einen zweiten Seriell/Parallel-Wandler (38) zum Aufnehmen des zweiten Adapterausgangssignals (D9) und Ausgeben eines zweiten parallelen Datensignals (D10); und

    einen dritten Schalter (SW5) zum Umschalten zwischen dem ersten parallelen Datensignal (D8) und dem zweiten parallelen Datensignal (D10) und Bilden des parallelen Ausgangsdatensignals (DOUT) aus den beiden parallelen Datensignalen (D8) und (D10).
  5. Filter nach Anspruch 4, worin die ersten und zweiten Seriell/Parallel-Wandler (36, 38) jeweils mit mehr als einer Verzögerungseinheit verbunden sind.
  6. Filter nach Anspruch 4, worin die mit einer Taktsignalfrequenz arbeitenden ersten, zweiten und dritten Schalter (SW3, SW4, SW5) Datensignale mit derselben Abtastfrequenz schalten.
  7. Filter nach Anspruch 6, worin das zweite Filtersignal (D5) und die ersten und zweiten parallelen Datensignale (D8, D10) dieselbe Abtastfrequenz haben.
  8. Filter nach Anspruch 4, worin der dritte Schalter (SW5) zum Schalten der ersten und zweiten parallelen Datensignale (D8, D10) ein Datensignal mit der im Vergleich zur Abtastrate der ersten und zweiten parallelen Datensignale (D8, D10) zweifachen Abtastrate erzeugt.
  9. Filter nach Anspruch 8, worin das Datensignal mit der zweifachen Abtastrate das parallele Ausgangsdatensignal bildet.
Es folgen 6 Blatt Zeichnungen






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