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Dokumentenidentifikation DE60108636T2 23.06.2005
EP-Veröffentlichungsnummer 0001299885
Titel ADRESSIERUNG EINER SPEICHERMATRIX
Anmelder Thin Film Electronics ASA, Oslo, NO
Erfinder THOMPSON, Michael, Ithaca, US;
NORDAL, Per-Erik, N-1387 Asker, NO;
GUSTAFSSON, Göran, S-582 16 Linköping, SE;
CARLSSON, Johan, S-589 29 Linköping, SE;
GUDESEN, Gude, Hans, B-1000 Brussels, BE
Vertreter Grünecker, Kinkeldey, Stockmair & Schwanhäusser, 80538 München
DE-Aktenzeichen 60108636
Vertragsstaaten AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LI, LU, MC, NL, PT, SE, TR
Sprache des Dokument EN
EP-Anmeldetag 06.07.2001
EP-Aktenzeichen 019750413
WO-Anmeldetag 06.07.2001
PCT-Aktenzeichen PCT/NO01/00289
WO-Veröffentlichungsnummer 0002005287
WO-Veröffentlichungsdatum 17.01.2002
EP-Offenlegungsdatum 09.04.2003
EP date of grant 26.01.2005
Veröffentlichungstag im Patentblatt 23.06.2005
IPC-Hauptklasse G11C 11/22
IPC-Nebenklasse G09G 3/20   G11C 7/00   G11C 8/00   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Ansteuern einer adressierbaren Passivmatrixanzeige oder einer Speicheranordnung, die ein elektrisch polarisierbares Material, das eine Hysterese aufweist, insbesondere ein ferroelektrisches Material, enthalten, wobei der Polarisationsstatus einzelner, separat auswählbarer Zellen durch das Anlegen elektrischer Potentiale oder Spannungen an Wort- oder Bitzeilen, die eine Adressiermatrix bilden, in einen gewünschten Zustand versetzt werden können, und das Verfahren das Einrichten eines Spannungspulsprotokolls mit n Spannungs- oder Potentialpegeln bei n ≥ 3 umfasst, so dass das Spannungspulsprotokoll eine Zeitgabesequenz zum individuellen Steuern der Spannungspegel definiert, die an Wort- und Bitzeilen der Matrix zeitlich koordiniert angelegt werden, wobei die Zeitgabesequenz derart eingerichtet wird, dass sie wenigstens zwei getrennte Teile umschließt, die einen "Lesezyklus", während dessen Ladungen erfasst werden, die zwischen der (den) gewählten Bitzeile(n) und den Zellen fließen, die mit der (den) Bitzeile(n) verbunden sind, und einen "Auffrisch-/Schreibzyklus" umfassen, während dessen der Polarisationszustand (die Polarisationszustände) in den Zellen, die mit der gewählten Wort- und Bitzeile verbunden sind, in Korrespondenz mit einer Gruppe vorbestimmter Logikzustände oder Datenwerte gebracht werden.

Insbesondere bezieht sich die Erfindung auf Pulsprotokolle für das Adressieren einzelner Kreuzungspunkte in Passivmatrizes, die für Datenspeicherungs- und Anzeigezwecke verwendet werden. Ein Hauptaugenmerk liegt auf der Vermeidung der Störung nicht adressierter Kreuzungspunkte in diesen Matrizes. Ein weiteres wichtiges Anliegen ist die Minimierung des kummulativen Signals hinsichtlich nicht adressierter Zellen in derartigen Matrizes während des Lesens gespeicherter Daten. Anwendungen umfassen typischerweise, ohne jedoch darauf beschränkt zu sein, Matrizes, die einen ferroelektrischen Dünnfilm haben, der als Material eines flüchtigen Speichers dient.

Das Adressieren einer Passivmatrix impliziert die Verwendung zweier Gruppen paralleler Elektroden, die sich normalerweise orthogonal kreuzen und eine Matrix von Kreuzungspunkten bilden, auf die elektrisch individuell zugegriffen werden kann, indem die entsprechenden Elektroden vom Rand der Matrix aus selektiv angeregt werden. Vorteile dieser Anordnung beinhalten die einfache Herstellung und die hohe Dichte der Kreuzungspunkte, vorausgesetzt die Funktionalität der Matrixvorrichtung kann durch die Zwei-Anschluss-Verbindungen erreicht werden, die an jedem Kreuzungspunkt verfügbar sind. Von besonderen Interesse sind in diesem Zusammenhang die Anzeige- und Speicheranwendungen, die Matrizes beinhalten, bei denen die Elektroden an jedem Kreuzungspunkt ein Material ähnlich einem Kondensatoraufbau sandwichartig einschließen, der im folgenden "Zelle" genannt wird, und bei denen das Material in den Zellen eine Polarisierbarkeit und eine Hysterese aufweist. Die letztgenannte Eigenschaft verleiht den Vorrichtung eine Nicht-Flüchtigkeit, d. h. sie weisen einen Speichereffekt in Abwesenheit eines angelegten externen Feldes auf. Durch Anlegen eines Potentialunterschiedes zwischen den beiden Elektroden in einer gegebenen Zelle, wird das Material in der Zelle einem elektrischen Feld ausgesetzt, das eine Polarisationsreaktion hervorruft, deren Richtung und Größe somit auf einen gewünschten Zustand eingestellt und in diesem belassen werden kann, wodurch beispielsweise eine logische "0" oder "1" bei einer Speicheranwendung oder eine Helligkeitsstufe bei einer Anzeigeanwendung dargestellt wird. In ähnlicher Weise kann ein Polarisationsstatus in einer gegebenen Zelle durch erneutes Anlegen von Spannungen an die beiden Elektroden, die diese Zelle adressieren, verändert oder abgeleitet werden.

Beispiele für Passivmatrixvorrichtungen, bei denen ferrolelektrische Speichersubstanzen zur Verwendung gelangen, finden sich in der Literatur der letzten 40 bis 50 Jahre. So beschrieben W. J. Merz und J. R. Anderson eine Speichervorrichtung auf der Basis von Bariumtitanat 1955 (W. J. Merz und J. R. Anderson, "Ferroelectric storage devices", Bell. Lab. Record. 1, pp. 335–342 (1955)), wobei über ähnliche Arbeiten von anderen unmittelbar danach berichtet wurde (siehe beispielsweise C. F. Pulvari "Ferroelectrics anf their memory applications", IRE Transactions CP-3, pp. 3–11 (1956) und D. S. Campbell "Barium titanate and ist use as a memory store", J. Brit. IRE 17 (7) pp. 385–395 (1957)). Ein Beispiel einer adressierten Passivmatrixanzeige, die durch ferroelektrisches Material nicht flüchtig ist, findet sich im US-Patent No. 3 725 899 (W. Greubel), eingereicht 1970.

Vor dem Hintergrund dieser langen Geschichte und der offensichtlichen Vorteile ist es bemerkenswert, dass das Prinzip der Passivmatrixadressierung in Verbindung mit der Ferroelektrik keinen größeren technologischen und kommerziellen Einfluss hatte. Während wichtige Gründe dafür auf den Mangel an ferroelektrischen Materialen zurückzuführen sein mag, die den vollen Umfang (technisch wie kommerziell) der Minimalanforderungen für die fraglichen Vorrichtungen erfüllen, war der Hauptfaktor bestimmte negative Begleiterscheinungen bei der Passivmatrixadressierung. Vorherrschend ist dabei das Problem der Störung der nicht adressierten Kreuzungspunkte. Das Problem ist sowohl für Anzeigen als auch Speicheranordnungen hinreichend bekannt und wird in der Literatur ausführlich diskutiert. Daher sollen hier die Grundlagen nicht erläutert werden, wobei der Leser jedoch beispielsweise auf A-Sobel: "Sorne constraints on operation of matrix displays", IEEE Trans. Eldectron Devices (Corresp.) ED-18, p. 797 (1971) und L. E. Tannas Jr., "Flat panel displays und CRT's, pp. 106 & seq., (Van Nostrand 1985) verwiesen sei. In Abhängigkeit des der infragekommenden Vorrichtung können unterschiedliche Kriterien zur Vermeidung oder Verhinderung der Störung nicht adressierter Kreuzungspunkte festgelegt werden. Allgemein wird versucht, die Empfindlichkeit jeder Zelle in der Matrix auf Störungen schwacher Signale abzusenken, was durch Zellen, die ein nichtlineares Spannungs-Strom-Ansprechverhalten aufweisen, einschließlich z. B. Schwellenwertsteuerung, Gleichrichtung und/oder unterschiedlicher Formen von Hysterese erreicht werden kann.

Auch wenn für die vorliegende Erfindung eine generelle Einsetzbarkeit beansprucht wird, gilt das besondere Interesse ferroelektrischen Speichern, bei denen ein Dünnfilm eines ferroelektrischen Materials an den Matrixkreuzungspunkten stimuliert wird, die eine Hystereskurve haben, wie es allgemein in 1 dargestellt ist. Normalerweise wird das Schreiben eines Bits dadurch bewerkstelligt, dass eine Spannungsdifferenz über den Film an einem Kreuzungspunkt angelegt wird, wodurch das Ferroelektrikum polarisiert oder seine Polarisation umgeschaltet wird. Analog dazu erfolgt das Lesen durch Anlegen einer Spannung einer gegebenen Polarisation, wodurch entweder die Polarisation nach dem Entfernen der Spannung unverändert bleibt, oder in die entgegengesetzte Richtung umspringt. Im erstgenannten Fall wird ein geringer Strom in Abhängigkeit der angelegten Spannung fließen, während im letztgenannten Fall der Polarisationswechsel einen Strompuls einer Größe verursacht, die einen vorbestimmten Schwellenwert überschreitet. Ein Kreuzungspunkt kann willkürlich so festgelegt werden, dass er ein "0"-Bit im ersten Fall und ein "1"-Bit im letzten Fall anzeigt.

Ein Material mit einer Hysteresekurve, wie sie in 1 dargestellt ist, ändert seine Netzpolarisierungsrichtung beim Anlegen eines Feldes, das VC überschreitet. Eine Teilumschaltung sollte jedoch beim Anlegen von Spannungen unter diesem Wert in einem Maße erfolgen, das von dem fraglichen Material abhängig ist. Somit kann in einer Matrix mit einer großen Zahl von Kreuzungspunkten, das wiederholte Stimulieren nicht adressierter Kreuzungspunkte die Polarisationszustände in der Matrix ultimativ bis zu dem Punkt beeinträchtigen, bei dem ein fehlerhaftes Lesen erfolgt. Der Umfang und die Art der Stimulation, die von nicht adressierten Kreuzungspunkten in einer Passivgittermatrix während der Lese- und der Schreiboperationen empfangen wird, hängt davon ab, wie die Spannungen auf allen Adressierleitungen in der Matrix während dieser Vorgänge verwaltet werden, was im folgenden als "Pulsprotokoll" bezeichnet wird. Die Wahl des Spannungspulsprotokolls hängt von einer Reihe Faktoren ab, wobei interschiedliche Schemata in der Literatur für Anwendungen vorgeschlagen wurden, die Speichermaterialien beinhalten, die eine Hysterese aufweisen. Im folgenden werden Beispiele für den Stand der Technik angeführt.

Das US-Patent No. 2 942 239 (J. P. Eckert, Jr. & al.) beschreibt Pulsprotokolle für Speicheranordnungen mit Magnetkernen, die jeweils eine magnetische Hysteresekurve analog zu ferroelektrischen Hysteresekurve aus 1 haben. Wenngleich sie eine generelle Anwendbarkeit auf Speicherelemente beanspruchen, die bistabile Zustände einer Restpolarisation aufweisen, wie etwa Ferroelektrika, umfasst ihre Erfindung lediglich spezielle Erläuterungen bezüglich magnetischer Datenspeicher, bei denen separate Anteile zum gesamten magnetischen Fluss in jeder Zelle zu zahlreichen unabhängigen Leitungen, die sich in jeder Zelle kreuzen hinzugefügt oder von diesen abgezogen werden. Dies spiegelt sich in der Art und Weise wider, wie Zellen bei den bevorzugten Ausführungsformen verbunden sind, wobei ein Ausleseprotokoll eine Überlagerung einer langsamen oder "Hintergrund"-Vorspannanregung, die auf sämtliche oder eine Teilgruppe (z. B. eine Spalte oder Zeile) von Zellen in der Matrix einwirkt, mit einem schnellen Auswahlpuls erzeugt, der zwischen den sich kreuzenden Leitungen wirkt, die die adressierte Zelle enthalten. Es gibt keine Beschreibung effizienter Spannungsprotokolle für kondensatorähnliche Zwei-Anschluss-Speicherzellen, die einen schnellen zufallsartigen Zugriff auf Daten mit der Wiederherstellung der fehlerhaft gelesenen Informationen kombinieren.

Das US-Patent No. 3 002 182 (J. R. Anderson) wendet sich dem Problem des Polarisationsverlustes durch Teilumschaltung der ferroelektrischen Speicherzellen in adressierten Passivmatrixanordnungen ferroelektrisch gefüllter Kondensatoren zu. Um den Teilumschalt-Polarisationsverlust während des Schreibens zu verringern, schlägt das Patent das gleichzeitige Anlegen von Adresspulsen an eine adressierte Zeile und Spalte vor, so dass erstgenannte einen elektrischen Potentialwechsel von etwa +2VS/3 bis +3VS/4 ausführt (wobei VS die Nominalumschaltspannung ist), während letztgenannte auf einen negativen Wert wechselt, der für die Potentialdifferenz zwischen den Elektroden am gewählten Kreuzungspunkt ausreichend ist, um den Wert VS zu erreichen. Wenn die übrigen Spalten auf ein Potential im Bereich von +VS/3 bis +VS/4 umgeschaltet sind, wird lediglich die gewählte Zelle in der Matrix einem signifikanten einem Umschaltfeld ausgesetzt und die Teilumschaltung an den anderen Kreuzungspunkten stark reduziert (die Verringerung hängt von den Materialeigenschaften des Ferroelektrikums, insbesondere von der Form der Hysteresekurve und der Größe der dielektrischen Konstante ab). Bei einem alternativen Pulsschema schlägt dasselbe Patent das Zuführen zusätzlicher "Störungs-Kompensationspulse" nach jedem Schreibvorgang vor, wobei die gewählte Zeile auf Null-Potential geklemmt ist, während die gewählte und die nicht gewählten Reihen mit +VS/4 bis +VS/3 bzw. –VS/4 bis –VS/3 gepulst werden. Der letztgenannte Vorgang soll den durch die Teilumschaltung induzierten Verlust der Polarisation noch weiter verringern. Für diese Wahl des Pulsschemas gibt es keine physikalische Erklärung, die sich jedoch zu einem großen Teil scheinbar auf die empirischen Erfahrung des Erfinders mit ferroelektrischen Materialien, insbesondere Bariumtitanat stützt. Während die grundlegende Wahl der Polaritäten dem Fachmann für Ferroelektrika plausibel und tatsächlich intuitiv erscheinen, ist die gegebene Beschreibung unzureichend, um eine geeignete Anleitung zur Auswahl der Pulsgrößen und der Zeitgabe konkret für allgemeine Fälle zu geben. Für das Auslesen der gespeicherten Informationen oder das Löschen der Zellen vor einem Schreibvorgang schlägt der Erfinder das Anlegen der Voll-Umschaltspannung –VS an die gewählte Zeile oder Zeilen vor und bezieht sich dabei auf "eine Art und Weise die nach dem Stand der Technik hinreichend bekannt ist". Es kann sein, dass die gewählte Spaltenelektrode an Erde geklemmt ist, wobei sämtliche nicht gewählte Spaltenelektroden auf –VS/3 oder –VS/4 vorgespannt sind (siehe 4B im US-Patent No. 3 002 182). Dies führt jedoch zu einer Spannungsbelastung von 2VS/3 bis 3VS/4 an den nicht gewählten Zellen in derselben Reihe wie die gewählte Zelle mit der offensichtlichen Gefahr einer Teilumschaltung. Somit wird deutlich, dass die Erfindung in geringem Maße für Situationen geeignet ist, bei denen eine große Zahl von Lesevorgängen zwischen jedem Schreibvorgang enthalten sind, und die allgemeine Anwendbarkeit auf realistische ferroelektrische Vorrichtungen zweifelhaft erscheint.

Das US-Patent No. 3 859 642 (J. Mar) beschreibt ein Speicherkonzept auf der Basis eines Passivmatrixadressierschemas, bei dem eine Anordnung von Kondensatoren mit programmierbaren bistabilen Kapazitätswerten einer Zweiebenenanregung während des Lesezyklus unterzogen werden. Die Speicherfunktion ist in der Bistabilität der Kondensatoren begründet, von denen ausgegangen wird, dass sie vom Typ eines Metallisolatorhalbleiters (MIS) oder eines Äquivalents sind, der eine Hystereseschleife aufweist, die um eine Verschiebespannung zentriert ist und ausreichend von der Nullverschiebung entfernt ist. Das Schreiben von Daten wird durch Vorspannen der Zeilen- und Spaltenleitungen, die sich am gewählten Kondensator kreuzen, auf Polaritäten von +V bzw. –V und alternativ von –V bzw. +V erreicht, abhängig davon, bei welchem der beiden bistabilen Zustände geschrieben werden soll. Die resultierende Netzvorspannung beträgt somit ±2V am gewählten Kondensator und überschreitet eines absolute Größe V an den nicht gewählten Kondensatoren nicht, wobei V so definiert ist, dass sie unter einem Schwellenwert für das Schreiben liegt. Das Teilschreiben wird offensichtlich nicht als Problem erachtet, wobei keine speziellen Vorkehrungen in dieser Hinsicht über das einfache Schema hinaus beschrieben sind, auf das sich hier bezogen wird. Somit ist aus der Beschreibung des US-Patentes No. 3 859 642 nicht ersichtlich, dass es eine Bedeutung für den Stand der Technik im Bezug auf den Gegenstand der vorliegenden Erfindung hat.

Ein 1/3-Spannungs-Auswahlschema zum Adressieren einer ferroelektrischen Matrixanordnung ist im US-Patent No. 4 169 258 beschrieben (L. E. Tannas). In diesem Fall werden die x- und y-Leitungen in einer Passivmatrix-Adressieranordnung einem Pulsprotokoll unterzogen, bei dem (unipolare) Spannungen mit relativen Größen 0, 1/3, 2/3 und 1 koordiniert an alle x- und y-Leitungen angelegt werden. Hier ist der Spannungswert 1 die Nominalspannungsamplitude, die für das Ansteuern einer gegebenen Zelle von einem Logikzustand "AUS" zu "EIN" oder umgekehrt verwendet wird, wobei die typische Koerzitivspannung beispielhaft als Wert zwischen 1/2 und 2/3 angegeben ist. Eine wichtige Einschränkung des Schemas, das in diesem Patent erläutert wird, besteht darin, dass die Pulsprotokolle bei sämtlichen Zellen, die mit derselben Ausgangspolarisationsgröße und Richtung ("AUS") beginnen, vorbestimmt sind, d. h. die gesamte Matrix muss auf einen "AUS"-Zustand leergeschrieben werden, bevor ein neues Zustandsmuster in die Matrixzellen geschrieben werden kann. Weiterhin kann ein beliebiger "EIN"-Zustand auf derselben y-Leitung wie die adressierte Zelle einen Störungspuls einer Größe von 2/3 in Richtung des "AUS"-Zustands erfahren, was zu einer Teilumschaltung bei den meisten Ferroelektrika führt. Wenngleich diese Einschränkungen bei bestimmten Typen von Anzeigeeinrichtungen und Speichern akzeptabel sind, ist dies bei einem Großteil von Anwendungen nicht möglich.

Eine vollständiges Leerschreiben ist unter dem, was Tannas Jr. als das herkömmliche Verfahren eines "1/2-Wählschemas" bezeichnet, das im Detail im zitierten US-Patent No. 4 169 258 beschrieben ist, nicht zusammengefasst. Das letztgenannte Schema setzt jedoch die nicht gewählten Zellen Störpulsen eines relativen Wertes von 1/2 aus. Dies wird im allgemeinen als inakzeptabel für sämtliche praktischen Speicheranwendungen erachtet, die traditionelle ferroelektrische Materialien, wie etwa anorganische Keramik verwenden. Zudem ist das 1/2-Spannungs-Wählschema lediglich im Zusammenhang mit Einzelumschaltereignissen in den adressierten Zellen beschrieben, die die Vorschalt-Polarisationszustände zerstören.

Ein Dreipegelspannungs-Pulsprotokoll ist im US-Patent No. 5 550 770 (Kuroda) beschrieben. Dieses Pulsprotokoll ist eng mit einer aktiven ferroelektrischen Speichervorrichtung verknüpft, die einen höheren Integrationsgrad aufweist, als die üblichen aktiven ferroelektrischen Matrizes mit Speicherzellen des 1T-1C-Typs. Kuroda segmentiert die Speichervorrichtung derart in Speicherblöcke, dass alle Bitleitungen (oder Datenleitungen, wie sie von Kuroda genannt werden) mit einem Schaltelement in Gestalt eines Feldeffekttransistors, insbesondere eines sogenannten IGFET (Feldeffekttransistor mit isoliertem Gate), verbunden sind. Das Ergebnis besteht darin, das Kuroda zu einer Speichermatrix mit weniger Schaltelementen oder Transistoren gelangt, die mit den Speicherzellen verbunden sind, als dies bei aktiven Speichermatrizes des Standes der Technik der Fall ist. Sämtliche Wort- und Bitleitungen bei Kurodas Speichervorrichtung sind vor einem Schreib- oder Lesezyklus auf einem Nullspannungspotential gehalten. Um einen Schreib- oder Lesezyklus zu initialisieren, müssen die Transistoren durch Anlegen eines Spannungspegels eingeschaltet werden, der so groß wie die Summe der Polarisationsumschaltspannung V0 und der effektiven Schwellenwertspannung des IGFET ist. Anschließend wählt Kuroda eine Wortleitung mit Hilfe eines Wortleitungsdecoders aus. Eine einzelne Bitleitung wird gewählt, indem ein erster Umschalttransistor EIN-geschaltet wird, während ein weiterer Umschalttransistor AUS ist, wobei diese Umschalttransistoren zwischen jede einzelne Bitleitung und eine Ausgangsleitung von einem Bitleitungsdecoder geschaltet sind. Abwählen einer Bitleitung erfolgt anschließend durch AUS-Schalten des ersten Transistors und durch EIN-Schalten des zweiten Transistors. Für den Schreib- und Lesezyklus des Spannungspulsprotokolls verwendet Kuroda ein Dreipegelschema, das das sogenannte 1/2-Spannungs-Wählschema enthält, und behauptet, dass das, was als "Spannung" auf den nicht gewählten Wort- und Bitleitungen in seiner Speichervorrichtung bezeichnet wird, mit der "Spannung" vergleichbar ist, die in vollständig aktiven Speichermatrizes auftritt, d. h. mit Speicherzellen des 1T-1C-Typs. Wie es deutlich bei Kuroda in Spalte 17 beschrieben ist, erscheint sein Spannungspulsprotokoll ungeeignet für passive matrixadressierbare ferroelektrische Speicher, die als Stand der Technik 1 in Tabelle 1 in derselben Spalte aufgeführt sind. Der höhere Integrationspegel, der mit der Speichervorrichtung von Kuroda erreicht wird, ist insoweit um einen bestimmten Größe wettgemacht, als dass auf ein Speicherzellenauswahlschema zurückgegriffen werden muss, das zunächst die Auswahl eines Speicherblocks und anschließend die Auswahl von Wortleitungen beinhaltet, wie es nach dem Stand der Technik bekannt ist, wohingegen bei der Auswahl von Bitleitungen auf eine Auswahlvorrichtung zurückgegriffen werden muss, die mit zwei Umschalt-MOSFET für jede Bitleitung in einer Blockspalte ausgerüstet ist. Dadurch kann Kuroda ein Dreipegelprotokoll verwenden, wobei das 1/2-Spannungs-Wählschema eine Spannung von VS/2 (V0/2 bei Kuroda) beinhaltet, die zu einem Störungs-(Spannungs-)Pegel an nicht adressierten Speicherzellen führt, der mit jenem vergleichbar ist, der bei vollständig aktiven matrixadressierbaren Speichern erreicht werden kann. Es wird zudem darauf hingewiesen, dass Kuroda kein paralleles Schreiben und Lesen, sondern lediglich Lesen und Schreiben Bit für Bit gestattet, da lediglich ein einziger Schreib- und ein einziger Abtastverstärker in jeder Blockspalte seines Speichers angeschlossen sein können, wenngleich Kuroda natürlich die Möglichkeit gleichzeitigen Schreibens und Lesens einzelner Speicherzellen in anderen Speicherblocksegmenten seiner Speichermatrix anbietet.

Somit besteht bei passiven matrixadressierbaren Speicher- und Anzeigeanwendungen, bei denen es gewünscht ist, dass der logische Inhalt einzelner Zellen gelöscht werden kann, ohne dass andere Zellen gestört werden oder die gesamte Vorrichtung leergeschrieben oder rückgesetzt werden muss, ein deutlicher Bedarf an der Verbesserung des bestehenden Standes der Technik.

Daher besteht ein Hauptziel der vorliegenden Erfindung darin, Protokolle der Spannung gegenüber der Zeit zum Ansteuern der x- und y-Passivmatrix-Adressierleitungen in nicht flüchtigen Speichern anzugeben, die ferroelektrikähnliche Hysteresekurven aufweisen, so dass die Störung nicht gewählter Speicherzellen während des Schreibens von Daten in die Speicher wie auch während des Lesens von Daten aus den Speichern minimiert wird.

Ein weiteres Ziel der Erfindung besteht darin, Spannungsprotokolle zu beschreiben, die die Ladungs-/Entladungsübergänge verringern, und somit eine hohe Geschwindigkeit zu erreichen.

Schließlich besteht ein weiteres Ziel der Erfindung darin, Spannungsprotokolle zu beschreiben, die eine einfache, zuverlässige und kostengünstige elektronische Schaltung ermöglichen, um die Ansteuer- und Abtastvorgänge an den Speichermatrizes durchzuführen.

Die oben genannten Ziel, wie auch weitere Vorteile und Merkmale werden mit dem Verfahren gemäß der Erfindung erreicht, das gekennzeichnet ist durch: Auswählen eines Spannungspegels mit Null-Wert, eines anderen Spannungspegels, der einer Polarisationsumschalt-Spannung VS gleich ist, und wenigstens eines zusätzlichen Spannungspegels mit einem Wert zwischen 0 und VS, und wenn das Spannungs-Pulsprotokoll mehr als drei Spannungspegel umfasst, wenigstens eines weiteren zusätzlichen Spannungspegels mit einem Wert zwischen 0 und VS oder wenigstens eines weiteren zusätzlichen Spannungspegels mit einem Wert zwischen 0 und VS sowie eines zusätzlichen Spannungswertes mit einem Wert größer als VS, wobei die Intervalle zwischen aufeinanderfolgenden und folgenden Spannungspegeln in dem Spannungs-Pulsprotokoll in jedem Fall die gleichen Werte haben; Auswählen eines oder mehrerer Paare von Spannungspegeln als ein Paar aktiver Spannungspegel, so dass die Potentialdifferenz zwischen den Spannungspegeln in dem einen bzw. den mehreren Paaren aktiver Spannungspegel VS oder mehr beträgt; Auswählen eines oder mehrerer Spannungspegel als Ruhespannungspegel, so dass wenigstens ein Ruhespannungspegel einen Wert zwischen 0 und VS hat; Auswählen einzelner Speicherzellen für einen Adressiervorgang in Form des Schreibens von Daten in diese oder des Lesens von Daten aus diesen als inhärente Bestandteile des Spannungs-Pulsprotokolls durch Anlegen jedes der Spannungspegel eines Paars der aktiven Spannungspegel an eine Wortleitung bzw. eine Bitleitung, die sich an der auszuwählenden Speicherzelle schneiden; vor dem Initialisieren eines Schreib- oder Lesezyklus Eingerastet-Halten aller Wort- und Bitleitungen auf einem des einen bzw. der mehreren Ruhespannungspegel; Durchführen eines Schreibvorgangs in dem Schreibzyklus der definierten Zeitablaufssequenz durch Einrasten einer Wortleitung auf einen Spannungspegel eines Paars der aktiven Spannungspegel, und entweder einer oder mehrere Bitleitungen auf dem anderen Spannungspegel des Paars aktiver Spannungspegel oder auf einem Ruhespannungspegel, der so nah wie möglich an dem Spannungspegel liegt, der an die Wortleitung angelegt wird, um so die Wort- und die Bitleitungen zu aktivieren, so dass sie den Schreibvorgang an einer ausgewählten Speicherzelle durchführen, indem sie entweder einen festen Polarisationszustand in der Zelle einstellen, einen vorhandenen Polarisationszustand der Zelle ändern oder einen vorhandenen Polarisationszustand der Zelle unverändert lassen, wobei der Polarisationszustand als in den Speicherzellen gespeicherte Datenwerte darstellend vordefiniert ist, während inaktive Wortleitungen und inaktive Bitleitungen während des Schreibvorgangs auf den wenigstens einen Ruhespannungspegel eingerastet werden oder, wenn mehr als ein Ruhespannungspegel verwendet wird, von einem Ruhespannungspegel auf einen anderen Ruhespannungspegel geschaltet werden oder auf einen anderen Spannungspegel geschaltet werden, wobei in jedem Fall die Differenz zwischen den Spannungspegeln VS nicht übersteigen soll; Durchführen eines Lesevorgangs in dem Lesezyklus der definierten Zeitablaufsequenz durch Einrasten einer Wortleitung bzw. einer oder mehrere Bitleitungen auf einen der Spannungspegel eines Paars der aktiven Spannungspegel und Erfassen der Ladung, die zwischen einer oder mehreren aktiven Bitleitungen bzw. einer oder mehreren Speicherzellen fließt, die mit der Bitleitung bzw. den Bitleitungen verbunden sind, wobei der Ladungsfluss einen Polarisationszustand der entsprechenden einen oder mehreren Speicherzellen anzeigt, und der Polarisationszustand als in einer Speicherzelle gespeicherte Datenwerte darstellend vordefiniert ist, während inaktive Wortleitungen und inaktive Bitleitungen bei dem Lesevorgang auf einen Ruhespannungspegel eingerastet werden, oder, wenn mehr als ein Ruhespannungspegel und/oder mehr als ein Paar aktiver Spannungspegel verwendet werden, von einem Ruhespannungspegel auf einen anderen Ruhespannungspegel geschaltet werden oder auf einen anderen Spannungspegel geschaltet werden, wobei in jedem Fall die Differenz der Spannungspegel VS nicht übersteigen sollte; und nach Beenden eines Schreib- oder Lesezyklus Zurückführen aller Wortleitungen und Bitleitungen auf einen Ruhespannungspegel, wobei, wenn die Auswahl von Spannungspegeln für aktive Leitungen entsprechend dem Spannungs-Pulsprotokoll stattfindet, in jedem Fall berücksichtigt wird, ob ein Polarisationszustand einer Speicherzelle eingestellt werden soll, unverändert bleiben soll oder bei dem Schreibvorgang zurückgesetzt werden soll, während die Auswahl von Spannungspegeln, auf die die inaktiven Wort- und Bitleitungen eingerastet werden, aus Ruhespannungen oder anderen Spannungspegeln in dem Schreib- und Lesevorgang unter Berücksichtigung der Spannungspegel stattfindet, die an die aktiven Wort- und Bitleitungen in diesen Vorgängen angelegt werden, um kapazitive Kopplungen zwischen aktiven und inaktiven Leitungen und eine mögliche Störung nicht adressierter Speicherzellen auf ein Minimum zu verringern.

Gemäß der Erfindung ist es vorteilhaft, dass eine oder mehrere Bitleitungen in Reaktion auf Ladungen, die während des Lesezyklus zwischen einer Bitleitung und den Zellen, die mit der Bitleitung verbunden sind, fließen, schweben können, und während des Auffrisch-/Schreib-Zyklus alle Spannungen auf den Wort- und Bitleitungen eingerastet werden.

Bei einer ersten Ausführungsform der Erfindung werden die Werte n = 3 und nWORD = 3 sowie nBIT = 3 ausgewählt, wenn Spannungen über nicht adressierte Zellen VS/2 nicht nennenswert übersteigen, wobei VS die Spannung über die adressierte Zelle während der Lese-, Auffrisch- und Schreib-Zyklen ist.

Bei einer zweiten vorteilhaftem Ausführungsform der Erfindung werden die Werte n = 4 und nWORD = 4 sowie nBIT = 4 ausgewählt, wenn Spannungen über nicht adressierte Zellen VS/3 nicht nennenswert übersteigen, wobei VS die Spannung über die adressierte Zelle während der Lese-, Auffrisch- und Schreib-Zyklen ist.

Bei einer dritten vorteilhaften Ausführungsform der Erfindung werden die Werte n = 5 und nWORD = 3 sowie nBIT = 3 ausgewählt, wenn Spannungen über nicht adressierte Zellen VS/3 nicht nennenswert übersteigen, wobei VS die Spannung über die adressierte Zelle während der Lese-, Auffrisch- und Schreibzyklen ist.

Gemäß der Erfindung wird es bevorzugt, dass nicht adressierte Zellen entlang einer aktiven Wortleitung und entlang einer/mehrerer aktiver Bitleitung/en einer maximalen Spannung während eines Lese- und Schreibzyklus ausgesetzt werden, die um einen gesteuerten Wert von den exakten Werten VS/2 oder VS/3 abweicht, wobei es dann vorzuziehen ist, dass nicht adressierte Zellen entlang einer aktiven Wortleitung einer Spannung einer Größe ausgesetzt werden, die um einen gesteuerten Spannungsanstieg über den exakten Werten VS/2 oder VS/3 liegt, und gleichzeitig nicht adressierte Zellen entlang ausgewählter aktiver Bitleitungen einer Spannung einer Größe ausgesetzt werden, die um einen gesteuerten Spannungsabfall unter den exakten Werten VS/2 oder VS/3 liegt, wobei der gesteuerte Spannungsanstieg und der Spannungsabfall einander gleich sind.

Gemäß der Erfindung ist es vorteilhaft, dass ein gesteuerter Spannungsanstieg &dgr;1 zu Potentialen &PHgr;inactiveWL inaktiver Wortleitungen addiert wird, und ein gesteuerter Spannungsanstieg &dgr;2 zu Potentialen &PHgr;inactiveWL inaktiver Bitleitungen addiert wird, wobei &dgr;1 = &dgr;2 = 0 Spannungs-Pulsprotokollen mit maximaler VS/2- oder VS/3-Spannungseinwirkung auf nicht ausgewählte Zellen entspricht. In diesem Zusammenhang ist &dgr;1 = &dgr;2 ≠ 0.

Gemäß der vorliegenden Erfindung wird es als vorteilhaft erachtet, dass ein Ruhepotential (das Potential, das auf die Wort- und Bitleitungen während der Zeit zwischen jeder Anwendung des Spannungs-Pulsprotokolls ausgeübt wird) so gesteuert wird, dass es auf allen. Wort- und Bitleitungen den gleichen Wert hat, d. h. eine Null-Spannung auf alle Zellen ausgeübt wird. Weiterhin wird es gemäß der Erfindung als vorteilhaft erachtet, dass Ruhepotentiale an einer oder mehrerer der Wort- und Bitleitungen aus den folgenden ausgewählt werden: a) System-Erde, b) adressierte Wortleitung bei Auslösung von Pulsprotokoll, c) adressierte Bitleitung bei Auslösung von Pulsprotokoll, d) Stromversorgungsspannung (VCC). Zudem wird es gemäß der vorliegenden Erfindung als vorteilhaft erachtet, dass das Potential auf einer ausgewählten Bitleitung oder Bitleitungen in einem Ruhezustand so ausgewählt wird, dass es sich von dem am Beginn einer Schwebeperiode (Lesezyklus) unterscheidet, und dass das Potential von einem Ruhewert auf den zum Beginn der Schwebeperiode gebracht wird, auf dem es über einen Zeitraum eingerastet wird, der mit einer Zeitkonstante zum Laden der Bitleitung oder Bitleitungen ("Vorladepuls") vergleichbar ist oder sie übersteigt. Gemäß der vorliegenden Erfindung wird es als vorteilhaft erachtet, dass dem Lesezyklus eine Spannungsverschiebung auf inaktiven Wortleitungen vorangeht, wobei die nichtadressierten Zellen auf einer aktiven Bitleitung einer Vorspannung ausgesetzt werden, die der gleicht, die aufgrund der Spannungsverschiebung der aktiven Bitleitung während des Lesezyklus auftritt, wobei die Spannungsverschiebung auf den inaktiven Wortleitungen zu einer vorgegebenen Zeit vor der Spannungsverschiebung auf der aktiven Bitleitung beginnt und zu der Zeit endet, zu der letztere Spannungsverschiebung ausgelöst wird, und zwar so, dass eine beobachtete Vorspannung an den nicht adressierten Zellen auf der aktiven Bitleitung kontinuierlich von der Zeit der Auslösung der Spannungsverschiebung auf den inaktiven Wortleitungen bis zu der Zeit der Beendigung der Spannungsverschiebung auf der aktiven Bitleitung ("Vorladepuls") angelegt wird.

Schließlich wird es gemäß der Erfindung als Vorteil angesehen, dass ein Vor-Lese-Bezugszyklus angewendet wird, der dem Lesezyklus vorangeht und von ihm um eine ausgewählte Zeit getrennt ist, und der genau das Spannungs-Pulsprotokoll sowie die Stromerfassung des Lesezyklus mit der Ausnahme simuliert, dass keine Spannungsverschiebung auf einer aktiven Wortleitung während des Vor-Lese-Bezugszyklus ausgeübt wird, und dass ein Signal, das während des Vor-Lese-Bezugszyklus aufgezeichnet wird, als Eingangsdaten in eine Schaltung verwendet wird, die den Logikzustand oder einen Datenwert einer adressierten Zelle bestimmt, wobei in diesem Fall das während des Vor-Lese-Bezugszyklus aufgezeichnete Signal von einem während des Lesezyklus aufgezeichneten Signal subtrahiert wird.

Die grundlegenden Prinzipien der Erfindung sowie beispielhafte Ausführungsformen sollen nun im folgenden und unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben werden.

1 zeigt ein prinzipielle Zeichnung einer Hysteresekurve für ein ferroelektrisches Speichermaterial.

2 ist eine prinzipielle Zeichnung einer Passivmatrix-Adressieranordnung mit sich kreuzenden Elektrodenleitungen und Zellen, die ein ferroelektrisches Material enthalten, das sich zwischen diesen Elektroden an der Stelle befindet, wo diese überlappen.

3 ist die Summe von Spannungsschritten um eine Endlosschleife in der Matrix,

4 ein Lese- und Schreibprotokoll, das erfordert, dass drei separate Spannungspegel auf den Wort- und Bitleitungen gesteuert werden,

5 eine alternative Variante des Dreipegel-Spannungsprotokolls aus 4,

6 ein Lese- und Schreibprotokoll, das erfordert, dass vier separate Spannungspegel auf den Wort- und Bitleitungen gesteuert werden,

7 eine alternative Variante des Vierpegel-Spannungsprotokolls aus 6,

8 ein Lese- und Schreibprotokoll, das erfordert, dass fünf separate Spannungspegel auf den Wort- und Bitleitungen gesteuert werden,

9 eine alternative Variante des Fünfpegel-Spannungsprotokolls aus 8,

10 bis 13 sind alternative Spannungsprotokolle zu jenen aus 6 bis 9, wobei der Unterschied darin besteht, dass die Vorladepulse auf den aktiven Leitungen nunmehr enthalten sind,

14 ist ein Beispiel eines Lese- und Schreibprotokolls, das einen Vor-Lese-Referenzzyklus beinhaltet, und

15 ein Ausleseschema auf der Basis der vollständigen Zeilenparallelerfassung.

Der generelle Hintergrund und die grundlegenden Prinzipien der Erfindung werden im folgenden detailliert beschrieben. Ein wesentlicher Aspekt der vorliegenden Erfindung besteht darin, die zeitabhängigen Spannungen auf allen x- und x-Leitungen in der Matrix koordiniert gemäß einem der Protokolle zu steuern, die im folgenden beschrieben sind. Diese Protokolle stellen sicher, dass keine nicht adressierte Zelle (Kreuzungspunkt) in der Matrix eine Zwischenleitungsspannung erfährt, die einen vorbestimmten Wert überschreitet, der deutlich unter einem Pegel liegt, bei dem eine Störung oder eine Teilumschaltung erfolgt.

Es versteht sich, dass die Materialien, die die Speicherfunktion in Anzeige- und Speichervorrichtungen in der vorliegenden Erfindung bilden, eine generische Hysterese aufweisen, wie sie beispielhaft in 1 dargestellt ist. Relevante Materialien sind Elektrete, Ferroelektrika oder eine Kombination der beiden. Aus Gründen der Einfachheit wird im folgenden davon ausgegangen, dass das infragekommende Material ein Ferroelektrikum ist, wobei dies die Allgemeingültigkeit der vorliegenden Erfindung nicht einschränken soll.

Da das Material zuvor elektrischen Feldern ausgesetzt war, wird davon ausgegangen, dass es sich in einem externen Null-Feld in einem von zwei Polarisierungszuständen befindet, was durch die Punkte +PR und –PR in 1 dargestellt ist. Das Anlegen einer Spannung über die Zelle, die das Ferroelektrikum enthält, bewirkt, dass letztgenanntes seinen Polarisierungszustand ändert, wodurch die Hysteresekurve eine Gestalt annimmt, wie sie dem Fachmann für Ferroelektrika hinreichend bekannt ist. Zum besseren Verständnis ist die Hysteresekurve in 1 mit der Spannung anstelle des Feldes entlang der Abszisse dargestellt.

Im folgenden wird erläutert, wie in einem Passivmatrixaufbau Spannungen an die sich kreuzenden Wort- und Bitleitungen derart angelegt werden können, dass eine einzeine, frei gewählte Zelle in der Matrix eine Potentialdifferenz VS zwischen zwei Elektroden, die sich an diesem Punkt kreuzen, erfährt, die eine ausreichende Größe für, um zu bewirken, dass das Ferroelektrikum seine Polarisationsrichtung entweder in positiver oder negativer Richtung (in Abhängigkeit der Polarität des angelegten Feldes zwischen den Elektroden) umschaltet und an einem der Punkte +PR oder –PR auf der Hysteresekurve nach dem Entfernen des extern einwirkenden Feldes endet. Gleichzeitig soll keine weitere Matrix einer Potentialdifferenz ausgesetzt sein, die eine inakzeptable (gemäß der zuvor festgelegten Kriterien) Änderung des Polarisierungszustandes hervorruft. Dies wird durch die Potentialdifferenz über die nicht ausgewählten Zellen (die "Störungsspannung") sichergestellt, die niemals +VS/n überschreitet, wobei n eine ganze oder nicht ganze Zahl eines typischen Wertes von 2 oder mehr ist.

In Abhängigkeit der erforderlichen Umschaltgeschwindigkeit und dergleichen wird die nominale Umschaltspannung VS, die zum Ansteuern des Polarisierungszustandes des Ferroelektrikums verwendet wird, normalerweise deutlich höher gewählt, als die Koerzitivspannung VC (siehe 1). Sie kann jedoch nicht willkürlich groß gewählt werden, da die hier beschriebenen Pulsprotokolle die Störspannung lediglich auf einen bestimmten Bruchteil (normalerweise 1/3) von VS reduzieren sollen, dessen Pegel geringer als VC sein sollte.

Bevor mit der Beschreibung bestimmter Pulsprotokolle fortgefahren wird, mag es hilfreich sein, das Problem in allgemeiner Form unter Bezugnahme auf die Matrix aus 2 zu betrachten. Wegen einfacher Bezugnahme und um dem Verwendungsstandard gerecht zu werden, wird sich hier auf horizontale (Zeile) und vertikale (Spalte) Leitungen mit "Wortleitungen" (abgekürzt WL) bzw. "Bitleitungen" (abgekürzt BL) bezogen, wie es in der Zeichnung dargestellt ist. Es ist gewünscht, eine Spannung anzulegen, die ausreichend hoch ist, um eine gegebene Zelle umzuschalten, um entweder eine gegebene Polarisationsrichtung in dieser Zelle zu definieren (Schreiben), oder um die Entladungsreaktion zu überwachen (Lesen). Demzufolge wird die Zelle durch Einstellen der Potentiale der zugehörigen Wort- und Bitleitungen (der "aktiven" Leitungen) derart gewählt, dass: &PHgr;activeBL – &PHgr;activeWL = VS(1)

Gleichzeitig muss das Potential der zahlreichen Wort- und Bitleitungen, die sich an den nicht adressierten Zellen kreuzen, derart gesteuert werden, dass die Störspannungen an diesen Zellen unter einem Schwellenwert der Teilumschaltung gehalten werden. Jede dieser "inaktiven" Wort- und Bitleitungen kreuzt die aktive Bit- und Wortleitung an einer nicht adressierten Zelle. Unter Bezugnahme auf 2 ist zu erkennen, dass vier unterschiedliche Klassen von Zellen in der Matrix gemäß der Spannungen definiert werden können, die über den Zellen anliegen:

  • i) Vi = &PHgr;activeBL – &PHgr;activeWL: Aktive Wortleitung kreuzt aktive Bitleitung (die gewählte Zelle)
  • ii) Vii = &PHgr;inactiveBL – &PHgr;activeWL: Aktive Wortleitung kreuzt inaktive Bitleitung
  • iii) Viii = &PHgr;activeBL – &PHgr;inactiveWL: Inaktive Wortleitung kreuzt aktive Bitleitung
  • iv) Viv = &PHgr;inactiveBL – &PHgr;inactiveWL: Inaktive Wortleitung kreuzt inaktive Bitleitung

Bei Vorrichtungen in der Praxis, bei denen es gewünscht ist, die Kosten und die Komplexität zu minimieren, ist es von besonderem Interesse, sich auf den besondere Fall zu konzentrieren, bei dem sich sämtliche inaktive Wortleitungen auf einem gemeinsamen Potential &PHgr;inactiveWL befinden und demzufolge alle inaktiven Bitleitungen ein gemeinsames Potential &PHgr;inactiveBL aufweisen. Durch Summieren sämtlicher Spannungen um einen geschlossenen Kreis im Matrixgitter, wie es in 3 gezeigt ist, trifft folgender Zustand zu: Vi = Vii + Viii – Viv(2)

Mit dem Wert von Vi = VS ist der minimale Spannungswert, der über die nicht adressierten Zellen erreicht werden kann, somit: |Vii| = |Viii| = |Viv| = VS/3(3)

Um dies zu erreichen, müssen wenigstens vier separate Potentiale (d. h. &PHgr;0, &PHgr;0 + VS/3, &PHgr;0 + 2VS/3, &PHgr;0 + VS, wobei &PHgr;0 ein Referenzpotential ist) an den Elektroden in der Matrix angelegt werden, wobei jede Potentialänderung an einer der Elektroden mit Einstellungen an den anderen Potentialen derart koordiniert werden muss, dass keine Zelle eine Spannung erfährt, die VS/3 überschreitet. In der Praxis muss zudem auf eine Reihe weiterer Faktoren geachtet werden, die sich beispielsweise auf das Minimieren von Umschaltübergängen (Ladungs-/Entladungsströme) und das Verringern der Komplexität der Treiberschaltung beziehen, was zu Pulsprotokollen der Art führt, die im folgenden beschrieben ist. Ein Beispiel ist eine Gesamtverschiebung der Potentiale durch Addieren oder Subtrahieren derselben Spannung bei allen vier Pegeln.

Beispiel 1: Dreipegel-(VS/2)-Umschaltprotokoll

In bestimmten speziellen Fällen kann eine vereinfachtes Impulsprotokoll verwendet werden, bei dem sämtlichen inaktiven Wort- und Bitleitungen dasselbe Potential verliehen wird, d. h. Viv = 0. In diesem Fall wird der minimale Spannungspegel, der über die nicht adressierbaren Zellen erreicht werden kann, zu: Vii = Viii = VS/2(4) wobei wenigstens drei separate Potentiale erforderlich sind, um die Schreib- und Lesevorgänge zu verwalten (d. h. &PHgr;0, &PHgr;0 + VS/2, &PHgr;0 + VS, wobei &PHgr;0 ein Referenzpotential ist).

Wie es oben erwähnt wurde, kann die Teilumschaltung ein ernsthaftes Problem bei Spannungspegeln von VS/2 darstellen, wodurch Dreipegelprotokolle inakzeptabel werden. Der Grad einer Teilumschaltung bei einer angelegten Spannung hängt jedoch explizit von dem infragekommenden ferroelektrischen Material ab. Unter Bezugnahme auf 1 können Materialien mit einer quadratischen Hysteresekurve bei vielen Anwendungen zu einer akzeptablen Leistung führen.

In letzter Zeit wurde bestimmten Klassen von Ferroelektrika, wie etwa organischen Polymeren, viel Aufmerksamkeit als Speichersubstanzen bei fortgeschrittenen Datenspeicherkonzepten geschenkt. Zusätzlich zu anderen attraktiven Merkmalen, weisen diese Materialien Hysteresekurven auf, die weitaus quadratischer sind, als jene keramischer Ferroelektrika, die traditionell die Entwicklungen auf dem Gebiet der nicht flüchtigen Speichervorrichtungen auf ferroelektrischer Basis beherrscht haben. Somit wurde es relevant, Pulsprotokolle zu definieren, die die Anforderungen der Konstruktionen realistischer und optimierter elektronischer Vorrichtungen erfüllen können. Im Gefolge der Teilumschaltprobleme, die die Entwicklung und Nutzung anfänglicher Bemühungen auf der Basis von Dreipegel-Umschaltprotokollen in Frage stellten, wurde diesen Aspekten wenige Aufmerksamkeit geschenkt, wogegen mit dieser Erfindung Abhilfe geschaffen werden soll.

Nun folgen Beispiele von bevorzugten Ausführungsformen.

4 und 5 zeigen einige Dreipegel-Pulsprotokolle gemäß der vorliegenden Erfindung, die einen vollständigen Lesezyklus und einen Auffrisch-/Schreibzyklus enthalten. Es sind lediglich die Pulsdiagramme für die aktiven Wort- und Bitleitungen dargestellt. Die inaktiven Wortleitungen wie auch die inaktiven Bitleitungen können während der Lese-/Schreibvorgänge stabil bei VS/2 gehalten werden. Alternativ können letztgenannte während des Lesezyklus jeweils mit einem separaten Abtastverstärker verbunden werden, der in die Nähe der Bitleitungsspannung vorgespannt wird, wenn die Bitleitungsklemme gelöst wird (vollständiges Auslesen der Zeilen). In den Diagrammen, die in 4 und 5 dargestellt sind, haben die Zeitmarkierungen folgende Bedeutung:

t0: Wortleitung verriegelt, aktiver Abfall auf 0 (4) oder Anstieg auf VS (5)

t1: Bitleitungsklemme gelöst – Abtastverstärker EIN

t2: Bitleitungsentscheidung – Daten verriegelt

t3: Wortleitung zu Ruhe-VS/2 zurückgekehrt

t4: Schreiben von Daten, die auf Bitleitungen verriegelt sind

t5: Wortleitung abgefallen auf VS (4) oder Null (5) – Einstellen/Rücksetzen der Kondensatoren

t6: Wortleitung auf Ruhe-VS/2 zurückgekehrt

t7: Bitleitungen aktiv zur VS- (4) oder Null- (5) Klemmung zurückgekehrt

t8: Lese-/Schreibzyklus komplett

Der Lesezyklus untersucht den Zustand der Polarisation der adressierten Zelle. In Abhängigkeit der Polarisationsrichtung kann der Lesevorgang die Polarisation unverändert lassen oder die Polarisationsrichtung umkehren (destruktives Lesen). Im letztgenannten Fall müssen die Informationen aufgefrischt werden, wenn es gewünscht ist, einen Verlust gespeicherter Daten zu vermeiden. Dies impliziert, dass die Polarisation in der entgegengesetzten Richtung des Lesevorgangs in einer geeigneten Zelle (nicht notwendigerweise jene, die gelesen wurde) irgendwo in der Matrix angesteuert werden muss. Dies wird durch den Teil des Protokolls erreicht, der dem Auffrischen/Schreiben zugewiesen ist, wie es dargestellt ist. Die beiden Zweige im Bitleitungs-Spannungsprotokoll entsprechen den Fällen, bei denen die Polarisation unverändert bleibt bzw. umgekehrt wird. Ein isolierter Schreibvorgang wird normalerweise dadurch erreicht, dass der vorausgehende Schreibvorgang ausgelassen wird.

Wie in 4 und 5 gezeigt, ist es klar, dass nicht adressierte Zellen keine Spannungen erfahren sollten, die 1/2 der nominalen Umschaltspannung überschreiten, weder während Lese- noch während Auffrisch-/Schreibvorgängen. Darüber hinaus wird man feststellen, dass es Ereignisverzögerungen in der Pulssequenz gibt, um einen vorübergehenden Ring-Down und das Verriegeln von Daten zu ermöglichen. In Abhängigkeit davon, wie die Speichervorrichtung betätigt werden soll, kann das Bitleitungspotential im Ruhezustand (d. h. zwischen Lese-/Auffrisch-/Schreibzyklen) derart gewählt werden, dass es mit jenem der Bitleitung zu Beginn des Lesezyklus (siehe 4 und 5) übereinstimmt oder mit dem Ruhepotential der Wortleitung (hier nicht gezeigt) übereinstimmt. Im erstgenannten Fall, der geeignet ist, wenn der Durchlauf intensiv ist und mit hoher Geschwindigkeit erfolgt, werden Ladungsströme zu Beginn des Lesezyklus minimiert. Im letztgenannten Fall werden Langzeiteffekte eines herrschenden Feldes in den Zellen (z. B. Einbrennen) vermieden.

Es sollte verständlich sein, dass die Beispiele, die in 4 und 5 gezeigt sind, abgeändert werden können (z. B. durch gleichzeitiges Verschieben sämtlicher Potentiale, oder durch geringfügige Abweichungen von den exakten Spannungspegeln beim dargestellten Dreipegelschema), ohne von den wesentlichen Prinzipien abzuweichen, die hier erläutert wurden.

Beispiel 2: Vierpegel-(VS/3)-Umschaltprotokoll

Wie es oben erläutert wurde, kann durch Verwendung wenigstens vier unterschiedlicher Potentiale auf den Wort- und Bitleitungen sichergestellt werden, dass keine nicht adressierte Zelle eine Spannung erfährt, die 1/3 der nominalen Umschaltspannung überschreitet. 6 und 7 zeigen zwei Varianten eines bevorzugten Schemas zum Lesen wie auch zum Auffrischen/Schreiben von Daten gemäß der vorliegenden Erfindung. Hier haben die Zeitmarkierungen folgende Bedeutung:

t0: Ruhezustand; sämtliche Wort- und Bitleitungen bei 2VS/3 (6) oder VS/3 (7)

t1: Inaktive Bitleitungen vom Ruhewert auf VS/3 (6) oder 2VS/3 (7) eingestellt

t2: Adressierte Bitleitung(en) auf VS (6) oder 0 (7) eingestellt. Zeitverzögerung von t1 zu t2 ist willkürlich; Null- oder Negativzeitgaben sind ebenfalls zulässig

t3: Nach einer programmierbaren Lese-Einstellverzögerung wird die adressierte Wortleitung vom Ruhepotential auf 0 V (6) oder VS (7), einer Spannung einer Größe VS zwischen adressierten Wort- und Bitleitungen, eingestellt. Nicht adressierte Wortleitungen bleiben bei 2VS/3 (6) oder VS/3 (7)

t4: Adressierte Wortleitung nach Leseverzögerung auf Ruhepotential zurückgekehrt

t5: Sämtliche Bitleitungen auf Ruhepotential zurückgekehrt

t6: Lesezyklus nun vollständig. Sämtliche Wort- und Bitleitungen im Ruhezustand (2VS/3 in 6; VS/3 in 7)

t7: Sämtliche inaktiven Wortleitungen von Ruhe auf VS/3 (6) oder 2VS/3 (7) eingestellt

t8: Adressierte Bitleitung(en), die in den Logikzustand "1" geschrieben werden soll(en) wird/werden auf 0 V eingestellt oder im Ruhepotential belassen, um logisch "0" beizubehalten (6). Adressierte Bitleitung(en), die in den Logikzustand "0" geschrieben werden soll(en), werden auf VS eingestellt oder im Ruhepotential belassen, um logisch "1" beizubehalten (7)

t9: Adressierte Wortleitung wird auf VS (6) oder 0 (7) eingestellt, wobei eine Spannung einer Größe VS über die adressierte(n) Zelle(n) angelegt wird

t10: Adressierte Bitleitung(en) auf Ruhe-2VS/3 (6) oder -VS/3 (7) nach Schreibverzögerung zurückgekehrt

t11: Sämtliche Wortleitungen auf Ruhepotential zurückgekehrt

t12: Schreibzyklus vollständig. Sämtliche Wort- und Bitleitungen im Ruhezustand

Abgesehen von der erhöhten Spannungspegelkomplexität, sind die grundlegenden Merkmale ähnlich jenen, die oben in Verbindung mit den Dreipegelschemata beschrieben wurden. Nun wird jedoch eine nicht adressierte Zelle einer Spannung, die VS/3 überschreitet, im Verlauf eines vollständigen Lese-/Schreibzyklus eingestellt, was lediglich ein geringes Teilumschalten bei den meisten ferroelektrischen Materialien verursacht, die hier relevant sind. Wiederum sind zahlreiche Varianten eines gemeinsamen Schemas möglich. Somit zeigen 6 und 7 eine Rückkehr zu einer angelegten Nullspannung, die über sämtliche Zellen im Ruhezustand angelegt ist (siehe die obige Beschreibung unter Dreipegel-Umschaltprotokoll), was Wort- und Bitleitungspotentialen von 2VS/3 oder VS/3 entspricht, wohingegen andere Potentialpegel auf den Wort- und Bitleitungen im Ruhezustand möglich sind, die entweder zu Nullspannungen über die Zellen oder zu Spannungen eines Absolutwertes von ≤ |VS|/3 führen. Es wird davon ausgegangen, dass derartige Varianten dem Fachmann verständlich sind, weshalb diese hier im Detail nicht weiter verfolgt werden.

Die Zeitgabediagramme aus 6 und 7 sind vom Prinzip her äquivalent, wobei das eine eine "umgekehrte" Version des anderen ist. In der Praxis kann jedoch das eine dem anderen vorgezogen werden. Somit impliziert das Schema, das in 6 dargestellt ist, eine Spannung am Abtastverstärkereingang während des Lesezyklus in der Nähe von VS. Im Schema von 7 befindet sich jedoch die Spannung in der Nähe von Null. Dadurch kann die Verwendung von Niedrigspannungskomponenten mit einem einzigen Hochspannungs-Passtransistor pro Bitleitung ermöglicht werden.

Beispiel 3: Fünfpegel-(VS/3)-Umschaltprotokoll

Eine Klasse offensichtlich komplexerer, in bestimmter Hinsicht jedoch einfacher zu verwendender Pulsprotokolle beinhaltet die Verwendung von fünf unterschiedlichen Potentialpegeln bei den Wort- und Bitleitungen während eines vollständigen Lese-/Schreibzyklus. Explizite Beispiele zweier bevorzugter Ausführungsformen sind in 8 und 9 gezeigt. Die Zeitmarkierungen haben folgende Bedeutung:

t0: Ruhezustand: sämtliche Wort- und Bitleitungen bei 2VS/3 (8) oder VS/3 (9)

t1: Inaktive Bitleitungen vom Ruhewert auf VS/3 (8) oder 2VS/3 (9) eingestellt

t2: Adressierte Bitleitung(en) auf VS (8) oder 0 (9) eingestellt. Zeitverzögerung von t1 zu t2 ist willkürlich; Null- oder Negativzeitgaben sind ebenfalls zulässig

t3: Nach einer programmierbaren Lese-Einstellverzögerung wird die adressierte Wortleitung vom Ruhepotential auf 0 V (8) oder 4VS/3 (9) eingestellt, wobei eine Spannung einer Größe VS zwischen adressierten Wort- und Bitleitungen induziert wird. Nicht adressierte Wortleitungen bleiben bei 2VS/3 (8) oder VS/3 (8)

t4: Adressierte Wortleitung nach Leseverzögerung auf Ruhepotential zurückgekehrt

t5: Sämtliche Bitleitungen auf Ruhepotential zurückgekehrt

t6: Lesezyklus nun vollständig. Sämtliche Wort- und Bitleitungen im Ruhezustand (2VS/3 in 8; VS/3 in 9)

t7: Inaktive Bitleitungen von Ruhezustand auf VS (8) oder VS/3 (9) eingestellt

t8: Adressierte Bitleitung(en), die in den Zustand "1" geschrieben werden soll(en), wird/werden auf VS/3 eingestellt, während jene, die im Zustand "0" bleiben sollen auf VS (8) eingestellt werden; adressierte Bitleitung(en), die in den Zustand "0" geschrieben werden soll(en), werden auf VS/3 eingestellt, während jene, die im Zustand "1" bleiben sollen, auf VS (9) eingestellt werden.

t9: Adressierte Wortleitung wird auf 4VS/3 (8) oder 0 (9) eingestellt, wobei eine Spannung einer Größe VS über die adressierte(n) Zelle(n) angelegt wird. Nicht adressierte Wortleitungen bleiben bei 2VS/3

t10: Adressierte Wortleitung(en) auf Ruhepotential nach Schreibverzögerung zurückgekehrt

t11: Sämtliche Bitleitungen auf Ruhepotential zurückgekehrt

t12: Schreibzyklus vollständig. Sämtliche Wort- und Bitleitungen im Ruhezustand

Hier ist ein fünfter Spannungspegel VCC enthalten. Er hat normalerweise eine Größe von 4VS/3 und wird an die aktive Wortleitung während des Lese- (9) oder Auffrisch-/Schreibzyklus (8) angelegt. Man wird erkennen, dass, während die Vierpegelschemata in 6 und 7 erfordern, dass alle Wort- und Bitleitungen mit vier Pegeln im Verlauf des vollständigen Lese-Schreibzyklus betrieben werden müssen, die Fünfpegelschemata in 8 und 9 verlangen, dass lediglich drei separate Spannungspegel an den Wortleitungen anliegen und drei separate jedoch nicht identische Spannungspegel an den Bitleitungen anliegen. Dadurch bestehen Möglichkeiten zur Optimierung und Vereinfachung der Treiber- und Abtastelektroniken, die die Vorrichtung unterstützen. Eine weitere Vereinfachung kann durch Wählen von 4VS/3 = VCC in der Nähe der Stromversorgungsspannung realisiert werden.

Beispiel 4: Umschaltprotokolle, die eine Vor-Ladung nicht adressierter Zellen auf aktiven Bitleitungen verlangen

Bislang lag das Hauptaugenmerk auf der Vermeidung der Teilumschaltung nicht adressierter Zellen. Es ist jedoch ebenfalls wünschenswert, Umschaltprotokolle zu entwerfen, die gleichzeitig die Wirkung parasitärer Stromflüsse innerhalb der Speichermatrix während des Lesezyklus minimieren.

Bei Speichermatrizes, die auf der Passivmatrixadressierung basieren, wird die Flächendatenspeicherdichte durch Verwendung von Matrizes maximiert, die so groß wie möglich sind. Dies impliziert, dass jede Matrix die größtmögliche Zahl von Kreuzungspunkten zwischen Wort- und Bitleitungen enthalten sollte und demzufolge eine gegebene Bitleitung eine große Zahl von Wortleitungen kreuzen muss: Wenn eine bestimmte Wort- und Bitleitungskreuzung gewählt ist, bildet die große Zahl von nicht gewählten Kreuzungspunkten zwischen den Bitleitungen und sämtlichen der nicht gewählten kreuzenden Wortleitungen eine entsprechend große Zahl parasitärer Stromkriechwege (kapazitiv, induktiv, nach Ohm), was zu einer Verlangsamung der Vorrichtung führen kann und das Kontrastverhältnis von gelesenen logischen "1" und "0" verringert.

Ein Verfahren zur Verringerung der Wirkung parasitärer Ströme auf die Bestimmung der Logikzustände besteht darin, die nicht adressierten Zellen auf der aktiven Bitleitung auf einen Pegel vor-zuladen, der jenem entspricht, der während des Lesens der aktiven Zelle erreicht würde. Dieser Vorgang ist in den Spannungsprotokollen enthalten, die in 6 bis 9 beschrieben sind. Zum Zeitpunkt 2, d. h. vor dem Anlegen der Lesespannung an die aktive Wortleitung (bei Zeitpunkt 3 in den Zeichnungen), wird die Spannung auf ihren Lesezykluswert verschoben, wodurch eine Vorspannung zwischen der aktiven Bitleitung und sämtlichen Wortleitungen erzeugt wird. Dies erzeugt den Fehlstromfluss in allen nicht aktiven Zellen auf der aktiven Bitleitung. Diese Ströme sind normalerweise übergehend, spiegeln die Polarisationsphänomene in den Zellen wider und nehmen ab oder werden nach kurzer Zeit stark abgeschwächt. Durch eine ausreichend große Zeitlücke zwischen den Zeitpunkten 2 und 3, können die Fehlstromanteile zu den Umschaltströmen, die während des Lesezyklus erfasst werden, umfangreich verringert werden. Das Schema weist jedoch bestimmte Einschränkungen auf: Wenn der Zeitraum zwischen den Zeitpunkten 2 und 3 sehr lang wird, hat dies offensichtliche Auswirkungen auf die Datenzugriffsgeschwindigkeit und die gesamte Lesezykluszeit. Darüber hinaus kann der kumulative Effekt eines wiederholten Zyklusdurchlaufs mit langen Vor-Ladungszeiten, eine Teilumschaltung und Einbrennen verursachen, was durch eine Nullspannung über sämtliche Zellen im Ruhezustand vermieden werden sollte.

Die Spannungsprotokolldiagramme in 6 bis 13 zeigen nicht die Abtastverstärkerzeitgabe, die von Zeit zu Zeit in Abhängigkeit der Dynamik der Polarisationsumschaltung und der Fehlstromreaktion in den adressierten und nicht adressierten Zellen variieren kann. Die Abtastverstärker müssen nach Zeitpunkt 2 aktiviert werden, um den Fehlstrom-Übergang von den nicht adressierten Zellen zu vermeiden, und nicht viel später als Zeitpunkt 3, um Polarisationsumkehrströme in den aktiven Zellen zu erfassen, die durch den Lesezyklus umgeschaltet werden.

Man wird feststellen, dass durch starkes Vorverlegen des Zeitpunktes 2 vor Zeitpunkt 3, nicht nur die inaktiven Zellen auf der aktiven Bitleitung einer frühen Vorspannung einer Größe |VS/3| ausgesetzt werden, sondern auch die aktive Zelle. Somit wird ein Teil der Umschaltladung in der aktiven Zelle abgeführt, bevor der Abtastverstärker angeschlossen ist. Die Größe dieser Wirkung, die unerwünscht ist, da sich das Lesesignal verringert, hängt von den Polarisationseigenschaften des Speichermaterials in den Zellen ab, und kann von vernachlässigbar bis signifikant reichen. Im letztgenannten Fall verwendet man möglicherweise eine leichte Abänderung des Spannungsprotokolls durch Anwenden einer Spannungsverschiebung auf die inaktiven Wortleitungen, wie es in 10 bis 13 gezeigt ist. Die Anstiegsflanke der Verschiebung tritt zum Zeitpunkt 0 auf, und die abfallende Flanke stimmt mit der Anstiegsflanke der Spannungsverschiebung der aktiven Bitleitung zum Zeitpunkt 2 überein. Durch präzises Steuern der Verschiebungen der Anstiegsflanke und der abfallenden Flanke zum Zeitpunkt 2 steigen die Spannungen über die nicht adressierten Zellen auf der aktiven Bitleitung von Null auf eine Größe |VS/3| zum Zeitpunkt 0 an und bleiben unverändert auf diesem Wert bis zum Zeitpunkt 5, d. h. nach Vollendung des Lesezyklus. Der Zeitpunkt 2 kann nun für den Auslesevorgang in der aktiven Zelle ohne Einschränkungen optimiert werden, die sich auf die Ansteuerung des Vor-Ladungs-Übergangs in den nicht adressierten Zellen beziehen. Wie aus 10 bis 13 zu erkennen ist, wird die Spannung über die nicht adressierten Zellen immer auf einer geringeren Größe als |VS/3| in diesen abgeänderten Schemata gehalten, wobei jedoch nun im Vergleich zu den vorherigen drei Pegeln vier Spannungspegel auf den Wortleitungen bei den Fünfpegelprotokollen enthalten sind.

Beispiel 5: Umschaltprotokolle, die einen Referenz-Vor-Lesezyklus beinhalten

Im folgenden wird ein Schema zum Umgehen oder Verringern der Probleme beschrieben, die sich auf parasitäre Ströme in nicht adressierten Zellen auf den aktiven Bitleitungen beziehen.

Konkret wird sich beispielsweise auf das Vierpegel-Zeitgabediagramm aus 6 bezogen. Das Vor-Ladungsschema, das in den vorherigen Absätzen beschrieben wurde, impliziert, dass die aktive Bitleitung auf ihren Lesezykluswert zum Zeitpunkt 2 verschoben wird und sichergestellt ist, dass parasitäre Ströme zu der Zeit signifikant verringert worden sind, zu dem die aktive Wortleitung bei Zeitpunkt 3 umgeschaltet wird. Der Logikzustand in der adressierten Zelle wird durch den Abtastverstärker ermittelt, der die Ladung aufzeichnet, die zur Bitleitung während eines definierten Zeitintervalls fließt, das in der Nähe des Zeitpunktes 3 beginnt und vor dem Zeitpunkt 4 endet.

Im Idealfall sollten derartige Vor-Ladungsschemata die Erfassung der Ladung ermöglichen, die als Reaktion auf die Umschaltung der aktiven Wortleitung zum Zeitpunkt 3 fließt, ohne dass eine Störung durch parasitäre Ströme durch Zellen in den in aktiven Wortleitungen erfolgt. In der Praxis können die parasitären Ströme langsam abnehmen und/oder eine ohmsche (d. h. nicht transistorartige) Komponente haben, so dass eine gewisse parasitäre Ladung durch den Abtastverstärker erfasst wird. Wenngleich die Größe der parasitären Stromkomponente, die durch jede nicht adressierte Zelle auf der aktiven Bitleitung fließt, klein sein kann, können sich die Ströme von Hunderten oder Tausenden nicht adressierter Zellen auf der aktiven Bitleitung derart addieren, dass sie beträchtlich werden, wodurch die Ausleseergebnisse zerstört werden.

Stabile und vorhersagbare Bedingungen vorausgesetzt, kann ein derartiger parasitärer Anteil im Prinzip entfernt werden, indem eine feste Größe einer Ladung von jener subtrahiert wird, die vom Abtastempfänger während des Lesezyklus aufgezeichnet wird. In vielen Fällen ist dies aufgrund der Größe und Veränderbarkeit des parasitären Anteils ungeeignet. Zusätzlich zu den Herstellungstoleranzen der Vorrichtung können die Ermüdung und die Einbrennhistorie innerhalb weiter Grenzen zwischen unterschiedlichen Zellen in derselben. Speichervorrichtung und sogar auf derselben Bitleitung variieren, wobei der parasitäre Strom stark von der Temperatur der Vorrichtung zum Zeitpunkt der Auslesung variieren kann. Darüber hinaus kann der parasitäre Strom, der einer gegebenen nicht adressierten Zelle auf der aktiven Bitleitung zugeordnet ist, davon abhängen, in welchem Logikzustand sich diese befindet. In diesem Fall sollte der kumulative parasitäre Strom von sämtlichen nicht adressierten Zellen auf der aktiven Bitleitung von dem Datensatz abhängen, der in jenen Zellen gespeichert ist, wodurch die Voraussage definiert ist.

Um eine richtige Messung der kumulativen parasitären Ströme in Verbindung mit einem bestimmten Ausleseereignis zu erhalten, kann man einen Vor-Lese-Referenzzyklus verwenden, wie es beispielhaft in 14 dargestellt ist.

Der Vor-Lesezyklus geht dem Auslesezyklus unmittelbar voraus und unterscheidet sich von letztgenanntem lediglich in einer Hinsicht, nämlich der, dass die aktive Wortleitung nicht verschoben ist. Der Abtastverstärker wird präzise im selben Zeitschlitz relativ zu den Bitleitungs-Spannungsverschiebungen aktiviert, wie im Fall des nachfolgenden Lesezyklus. Somit sollte die kumulative Ladung, die während des Vor-Lesezyklus erfasst wird, sehr eng den parasitären Stromanteilen, die während des Lesezyklus erfasst werden, einschließlich der Anteile von der aktiven Zelle entsprechen. Die erfaßte Ladung aus dem Vor-Lesezyklus wird gespeichert und von jenem subtrahiert, der während des Lesezyklus aufgezeichnet wird, was zur gewünschten Netzladung vom umschaltenden oder nicht-umschaltenden Übergang in der aktiven Zelle führt.

Die Auswirkungen der Ermüdung, des Einbrennens und der Temperatur sowie die Logikzustände werden von diesem Referenzschema berücksichtigt. Eine wichtige Voraussetzung ist, dass der Vor-Lesezyklus die parasitären Strompegel im Lesezyklus nicht wesentliche verändern darf. Somit muss die Verzögerung zwischen den Zeitpunkten P6 und 0 (siehe 14) ausreichen, damit sich Vor-Lesezyklus-Übergänge abbauen können. In bestimmten Fällen können zwei oder mehr aufeinanderfolgende Vor-Lesezyklen verwendet werden, um eine reproduzierbare Reaktion des parasitären Stroms vor dem Lesezyklus zu erhalten. Dies erhöht jedoch die Komplexität der gesamten Auslesezeit.

Die Betrachtung von 14 in Verbindung mit dem Vierpegelprotokoll, das in 6 dargestellt ist, zeigt, wie das Vor-Lesereferenzzyklus-Prinzip auf andere Pulsprotokolle, die durch die vorliegende Erfindung abgedeckt sind, angewandt werden kann, indem unwesentliche Erweiterungen des gegebenen Beispiels der vorliegenden Erfindung vorgenommen werden.

Beispiel 6: Umschaltprotokolle mit Verschiebespannungen

Nun wird ein weiteres Schema zum Umgehen oder Abschwächen der Probleme beschrieben, die sich auf parasitäre Ströme in nicht adressierten Zellen auf aktiven Bitleitungen beziehen.

Gemäß der oben genannten Gleichung (2) ist die minimale Störspannung an nicht adressierten Zellen VS/3 (siehe Gleichung (3)), wobei die bevorzugten Ausführungsformen, die in Verbindung mit den Vier- und Fünfpegel-Umschaltprotokollen beschrieben wurden, dies erreichen. Wie es im folgenden erläutert wird, kann es in einigen Fällen vorzuziehen sein, in gewisser Weise von diesem Kriterium abzuweichen.

Vorausgesetzt, dass die Speicherzellen bestimmte Eigenschaften hinsichtlich ihrer elektrischen Impedanz und der Umschalteigenschaften aufweisen, ist es möglich, eine niedrige Belastung der Bitleitung durch einen parasitären Strom während der Lesevorgänge zu erreichen, während gleichzeitig die Störungen der nicht adressierten Zellen auf einem niedrigen Pegel gehalten werden.

Es wird davon ausgegangen, dass die gewählte Zelle einer Spannung Vi = VS während der Periode ausgesetzt ist, während der das Speichermaterial in der Zelle einen Polarisationswechsel vollzieht. Somit gilt VS = Vii = Viii – Viv(5)

Es ist erwünscht, den kumulativen Kriechstrom auf der aktiven Bitleitung zu verringern, der durch die nicht adressierten Zellen auf dieser Leitung fließt. Dies kann durch Absenken der Spannung über die nicht adressierten Zellen um eine Größe &dgr; erreicht werden. Somit gilt Viii → Viii – &dgr;(6)

Gemäß (5) muss dieser Zuwachs durch eine entsprechende Einstellung der Spannungen über die verbleibenden nicht adressierten Zellen kompensiert werden: Vii – Viv → Vii – Viv + &dgr;(7)

In einer großen Matrix übersteigt die Zahl der Zellen mit inaktiven Wort- und inaktiven Bitleitungen (Viv) in großem Maße die Zellen mit einer aktiven Wortleitung, die eine inaktive Bitleitung (Vii) kreuzt. Um die gesamte Störung nicht adressierter Zellen in der Matrix zu minimieren, kann man die Bedingung anwenden, dass Viv nicht geändert werden soll, um die Verringerung bei Viii zu kompensieren, wobei sich in diesem Fall ergibt: Vii → Vii + &dgr;(8)

Natürlich ist dies nicht die einzige Wahl, wobei jedoch im folgenden davon ausgegangen wird, dass dies das Verständnis der grundlegenden enthaltenen Prinzipien vereinfacht.

Somit würde das VS/3-Protokoll derart abgeändert werden, dass Vi = VS, Vii = VS/3 + &dgr;, Viii = VS/3 – &dgr;, Viv = –VS/3. Dies kann erreicht werden, indem beispielsweise die Potentiale auf den aktiven Wort- und Bitleitungen unverändert bleiben, während &dgr; zu sämtlichen Wort- und Bitleitungen addiert wird.

  • i) Vi = VS = &PHgr;activeBL – &PHgr;activeWL: Aktive Wortleitung kreuzt aktive Bitleitung (die gewählte Zelle)
  • ii) Vii = VS/3 + &dgr; = (&PHgr;inactiveBL + &dgr;) – &PHgr;activeWL: Aktive Wortleitung kreuzt inaktive Bitleitung
  • iii) Viii = VS/3 – &dgr; = &PHgr;activeBL – (&PHgr;inactiveWL + &dgr;): Inaktive Wortleitung kreuzt aktive Bitleitung
  • iv) Viv = –VS/3 = (&PHgr;inactiveBL + &dgr;) – (&PHgr;inactiveWL + &dgr;): Inaktive Wortleitung kreuzt inaktive Bitleitung

Die Größe von &dgr; muss unter Berücksichtigung zweier im Konflikt stehender Anforderungen gewählt werden: Einerseits sollte sie so groß wie möglich sein, um die Anteile des parasitären Stroms zur aktiven Bitleitung zu minimieren. Andererseits sollte sie so klein wie möglich sein, um die Störung nicht adressierter Zellen zu verringern. In der Praxis muss die Entscheidung auf der Basis spezifischer Bedingungen erfolgen, die in jedem Fall herrschen.

Weiterhin ist den Fachleuten hinreichend bekannt, dass die elektrisch polarisierbaren Materialien, die als Speichermedium in Anzeigeeinrichtungen und Speichern verwendet werden, ein nichtlineares Spannungs-Stromansprechverhalten haben können, dass vorteilhaft genutzt werden kann, wenn Umschaltprotokolle verwendet werden, die Verschiebespannungen beinhalten. Ein derartiges nichtlineares Ansprechverhalten kann jedoch ebenfalls vom speziellen Material und dessen Behandlung sowie Faktoren, die im vorliegenden Kontext von tatsächlich verwendeten Pulsprotokollparametern abhängig sind, wie auch vom Aufbau und Größenfaktoren abhängig sein. Dies impliziert, dass es unmöglich ist, die vorteilhafte Nutzung eines nicht linearen Spannungs-Stromansprechverhalten in nicht adressierten Zellen zu generalisieren, dass jedoch jede spezielle Ausführungsform, die diese Art der Reaktion beinhaltet, Gegenstand der Heuristik sein muss, wie sie in jedem Fall anwendbar ist. Jede Heuristik dieser Art sollte jedoch als außerhalb des Geltungsbereiches der vorliegenden Anmeldung liegend erachtet werden.

Beispiel 7: Vollständiges Auslesen der Zeilen

Ein alternativer Weg zum Verringern oder Beseitigen der Fehlstromanteile von nicht adressierten Zellen entlang aktiver Bitleitungen während des Auslesens ist in 15 dargestellt. Sämtliche Wortleitungen, mit Ausnahme der aktiven, sind auf ein Potential geklemmt, das sich dicht an jenem des Abtastverstärkers befindet (in 15 als Null definiert). Zum Auslesen von Daten wird die aktive Wortleitung auf das Potential VREAD gebracht, wodurch Ströme durch die Zellen auf den kreuzenden Bitleitungen fließen. Die Stromstärken hängen vom Polarisationszustand in jeder Zelle ab und werden durch die Abtastverstärker jeweils einzeln für jede Bitleitung ermittelt, wie es dargestellt ist.

Dieses Schema bietet zahlreiche Vorteile.

  • – Spannungen über sämtliche nicht adressierte Zellen liegen dich bei Null, wodurch Kriechströme beseitigt werden, die andernfalls das Auslöseergebnis aus den adressierten Zellen zerstören.
  • – Die Auslesespannung VREAD kann sehr viel höher als die Koerzitivspannung gewählt werden, ohne dass eine Teilumschaltung in den nicht adressierten Zellen hervorgerufen wird. Dies ermöglicht, dass die Filmumschaltgeschwindigkeiten die spezifische Umschaltgeschwindigkeit des polarisierbaren Materials in den Zellen erreicht.
  • – Das Schema ist mit großen Matrixanordnungen kompatibel.
  • – Der hohe Grad der Parallelität macht eine hohe Datenausleserate möglich.

Da das Auslesen zerstörend wirkt, mag es in vielen Fällen notwendig sein, Daten wieder in die Speichervorrichtung zu schreiben. Dies kann durch eines der Pulsschemata bewerkstelligt werden, die in den vorangehenden Absätzen beschrieben sind. Eine andere Anordnung von Zellen in der Speichervorrichtung als jene die gelesen wurde, kann für die Auffrischung zum Beispiel in Verbindung mit dem Puffern gewählt werden.

Mögliche Nachteile dieses Schemas beziehen sich zum Großteil auf die erhöhten Anforderungen an die Schaltung, die die Ansteuer- und Abtastfunktionen ausführt. Somit kann die gleichzeitige Umschaltung sämtlicher Zellen auf einer langen Wortleitung einen großen Spannungsanstieg auf dieser Leitung verursachen (dies impliziert einen Bedarf an einer geringen Source-Impedanz in der Treiberstufe und Stromwege geringer Impedanz. Zudem ein Potential für Übersprechen innerhalb der Vorrichtung). Um einen Verlust von Daten zu vermeiden, wird weiterhin ein separater Abtastverstärker auf jeder Bitleitung benötigt. Bei der höchstmöglichen Dichte von Zellen in der Passivmatrix, ergibt sich daraus ein Platzproblem am Rand der Matrix, wo die Abtastverstärker angeschlossen sind.

Die oben beschriebenen Umschaltprotokolle ermöglichen das gesteuerte Umschalten der Polarisationsrichtung einer beliebigen Zelle in der Passivmatrixanordnung, ohne dass nicht adressierte Zellen Störspannungen ausgesetzt werden, die ≈ VS/3 überschreiten.

Wie es oben beschrieben wurde, sind die Pulsprotokolle direkt auf das Lesen der Logikzustände in Speicherzellen anwendbar, die entweder keine Polarisationsumschaltung während des Lesezyklus erfahren, der beispielsweise als logisch "0" definiert ist, oder die Richtung der Polarisation umschalten und demzufolge als logisch "1" definiert sind. Die Initialisierung des Speichers kann das Schreiben von 0 in sämtliche Zellen beinhalten, was im oben genannten Fall das Durchführen eines Lesepulszyklus (destruktives Lesen) implizieren würde. Das Schreiben wird anschließend bewerkstelligt, indem die Pulssequenz zum Ändern der Polarisation in jenen Zellen angewandt wird, die eine logische "1" speichern sollen, während der Rest der Zellen unverändert bleibt. Anschließendes Lesen von Daten aus dem Speicher erfordert dann einen Auffrischzyklus, der in jenen Zellen angewandt werden muss, in denen es gewünscht ist, Daten im Speicher nach dem destruktiven Lesen zu halten. Das Auffrischprotokoll verlangt eine vollständige Lese-/Auffrisch-Pulssequenz in Fällen, in denen andere Zellen für eine erneute Speicherung verwendet werden, als jene, die destruktiv gelesen wurden, um die Daten bereitzustellen. Wenn andererseits dieselben Zellen verwendet werden, können jene Zellen, die als logische "0" gelesen wurden, unverändert belassen werden, wobei nur jene einer Polarisationsumschaltung ausgesetzt werden müssen, die eine "1" enthielten.


Anspruch[de]
  1. Verfahren zum Ansteuern einer adressierbaren Passivmatrix-Anzeige- oder Speicheranordnung von Zellen, die ein elektrisch polarisierbares Material, das Hysterese aufweist, insbesondere ein ferroelektrisches Material, umfassen, wobei der Polarisationsstatus einzelner, separat auswählbarer Zellen durch das Anlegen elektrischer Potenziale oder Spannungen an Wort- und Bitleitungen, die eine Adressier-Matrix bilden, in einen gewünschten Zustand versetzt werden können, und wobei das Verfahren das Einrichten eines Spannungs-Pulsprotokolls mit n Spannungs- oder Potenzialpegeln, wobei n ≥ 3, so dass das Spannungs-Pulsprotokoll eine Zeitablaufsequenz zum individuellen zeitlich koordinierten Steuern der an Wort- und Bitleitungen der Matrix angelegten Spannungspegel definiert, das Einrichten der Zeitablaufsequenz umfasst, so dass sie wenigstens zwei getrennte Teile umschließt, die einen "Lesezyklus", in dem Ladungen, die zwischen der ausgewählten Bitleitung oder den Bitleitungen und den Zellen fließen, die mit der/den Bitleitung/en verbunden sind, erfasst werden, und einen "Auffrisch-/Schreibzyklus" einschließen, in dem Polarisationszustände in Zellen, die mit ausgewählten Wort- und Bitleitungen verbunden sind, in Übereinstimmung mit einer Gruppe vorgegebener logischer Zustände oder Datenwerte gebracht werden, und wobei das Verfahren gekennzeichnet ist durch:

    Auswählen eines Spannungspegels mit Null-Wert, eines anderen Spannungspegels, der einer Polarisationsumschalt-Spannung VS gleich ist, und wenigstens eines zusätzlichen Spannungspegels mit einem Wert zwischen 0 und VS, und wenn das Spannungs-Pulsprotokoll mehr als drei Spannungspegel umfasst, wenigstens eines weiteren zusätzlichen Spannungspegels mit einem Wert zwischen 0 und VS oder wenigstens eines weiteren zusätzlichen Spannungspegels mit einem Wert zwischen 0 und VS sowie eines zusätzlichen Spannungswertes mit einem Wert größer als VS, wobei die Intervalle zwischen darauf folgenden und folgenden Spannungspegeln in dem Spannungs-Pulsprotokoll in jedem Fall die gleichen Werte haben;

    Auswählen eines oder mehrerer Paare von Spannungspegeln als ein Paar aktiver Spannungspegel, so dass die Potenzialdifferenz zwischen den Spannungspegeln in dem einen bzw. den mehreren Paaren aktiver Spannungspegel VS oder mehr beträgt;

    Auswählen eines oder mehrerer Spannungspegel als Ruhespannungspegel, so dass wenigstens ein Ruhespannungspegel einen Wert zwischen 0 und VS hat;

    Auswählen einzelner Speicherzellen für einen Adressiervorgang in Form des Schreibens von Daten in diese oder des Lesens von Daten aus diesen als inhärente Bestandteile des Spannungs-Pulsprotokolls durch Anlegen jedes der Spannungspegel eines Paars der aktiven Spannungspegel an eine Wortleitung bzw. eine Bitleitung, die sich an der auszuwählenden Speicherzelle schneiden;

    vor dem Initialisieren eines Schreib- oder Lesezyklus Eingerastet-Halten aller Wort- und Bitleitungen auf einem des einen bzw. der mehreren Ruhespannungspegel;

    Durchführen eines Schreibvorgangs in dem Schreibzyklus der definierten Zeitablaufsequenz durch Einrasten einer Wortleitung auf einen Spannungspegel eines Paars der aktiven Spannungspegel, und entweder einer oder mehrere Bitleitungen auf dem anderen Spannungspegel des Paars aktiver Spannungspegel oder auf einem Ruhespannungspegel, der so nah wie möglich an dem Spannungspegel liegt, der an die Wortleitung angelegt wird, um so die Wort- und die Bitleitungen zu aktivieren, so dass sie den Schreibvorgang an einer ausgewählten Speicherzelle durchführen, indem sie entweder einen festen Polarisationszustand in der Zelle einstellen, einen vorhandenen Polarisationszustand der Zelle ändern oder einen vorhandenen Polarisationszustand der Zelle unverändert lassen, wobei der Polarisationszustand als in den Speicherzellen gespeicherte Datenwerte darstellend vordefiniert ist, während inaktive Wortleitungen und inaktive Bitleitungen während des Schreibvorgangs auf den wenigstens einen Ruhespannungspegel eingerastet werden oder, wenn mehr als ein Ruhespannungspegel verwendet wird, von einem Ruhespannungspegel auf einen anderen Ruhespannungspegel geschaltet werden oder auf einen anderen Spannungspegel geschaltet werden, wobei in jedem Fall die Differenz zwischen den Spannungspegeln VS nicht übersteigen soll;

    Durchführen eines Lesevorgangs in dem Lesezyklus der definierten Zeitablaufsequenz durch Einrasten einer Wortleitung bzw. einer oder mehrere Bitleitungen auf einen der Spannungspegel eines Paars der aktiven Spannungspegel und Erfassen der Ladung, die zwischen einer oder mehreren aktiven Bitleitungen und einer bzw. mehreren Speicherzellen fließt, die mit der Bitleitung bzw. den Bitleitungen verbunden sind, wobei der Ladungsfluss einen Polarisationszustand der entsprechenden einen oder mehreren Speicherzellen anzeigt, und der Polarisationszustand als in einer Speicherzelle gespeicherte Datenwerte darstellend vordefiniert ist, während inaktive Wortleitungen und inaktive Bitleitungen bei dem Lesevorgang auf einen Ruhespannungspegel eingerastet werden, oder, wenn mehr als ein Ruhespannungspegel und/oder mehr als ein Paar aktiver Spannungspegel verwendet werden, von einem Ruhespannungspegel auf einen anderen Ruhespannungspegel geschaltet werden oder auf einen anderen Spannungspegel geschaltet werden, wobei in jedem Fall die Differenz der Spannungspegel VS nicht übersteigen soll;

    und nach Beenden eines Schreib- oder Lesezyklus Zurückführen aller Wortleitungen und Bitleitungen auf einen Ruhespannungspegel, wobei, wenn die Auswahl von Spannungspegeln für aktive Leitungen entsprechend dem Spannungs-Pulsprotokoll stattfindet, in jedem Fall berücksichtigt wird, ob ein Polarisationszustand einer Speicherzelle eingestellt werden soll, unverändert bleiben soll oder bei dem Schreibvorgang zurückgesetzt werden soll, während die Auswahl von Spannungspegeln, auf die die inaktiven Wort- und Bitleitungen eingerastet werden, aus Ruhespannungen oder anderen Spannungspegeln in dem Schreib- und Lesevorgang unter Berücksichtigung der Spannungspegel stattfindet, die an die aktiven Wort- und Bitleitungen in diesen Vorgängen angelegt werden, um kapazitive Kopplungen zwischen aktiven und inaktiven Leitungen und eine mögliche Störung nicht adressierter Speicherzellen auf ein Minimum zu verringern.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine oder mehrere Bitleitungen in Reaktion auf Ladungen, die während des Lesezyklus zwischen einer Bitleitung und den Zellen, die mit der Bitleitung verbunden sind, fließen, schweben können, und während des Auffrisch-/Schreib-Zyklus alle Spannungen auf den Wort- und Bitleitungen eingerastet werden.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Werte n = 3 und nWORD = 3 sowie nBIT = 3 ausgewählt werden, wenn Spannungen über nicht adressierte Zellen VS/2 nicht nennenswert übersteigen, wobei VS die Spannung über die adressierte Zelle während der Lese-, Auffrisch- und Schreib-Zyklen ist.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Werte n = 4 und nWORD = 4 sowie nBIT = 4 ausgewählt werden, wenn Spannungen über nicht adressierte Zellen VS/3 nicht nennenswert übersteigen, wobei VS die Spannung über die adressierte Zelle während der Lese-, Auffrisch- und Schreib-Zyklen ist.
  5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Werte n = 5 und nWORD = 3 sowie nBIT = 3 ausgewählt werden, wenn Spannungen über nicht adressierte Zellen VS/3 nicht nennenswert übersteigen, wobei VS die Spannung über die adressierte Zelle während der Lese-, Auffrisch- und Schreibzyklen ist.
  6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nicht adressierte Zellen entlang einer aktiven Wortleitung und entlang einer/mehrerer aktiver Bitleitung/en einer maximalen Spannung während eines Lese- und Schreibzyklus ausgesetzt werden, die um einen gesteuerten Wert von den exakten Werten VS/2 oder VS/3 abweicht.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass nicht adressierte Zellen entlang einer aktiven Wortleitung einer Spannung einer Größe ausgesetzt werden, die um einen gesteuerten Spannungsanstieg über den exakten Werten VS/2 oder VS/3 liegt, und gleichzeitig nicht adressierte Zellen entlang ausgewählter aktiver Bitleitungen einer Spannung einer Größe ausgesetzt werden, die um einen gesteuerten Spannungsabfall unter den exakten Werten VS/2 oder VS/3 liegt.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass der gesteuerte Spannungsanstieg und der Spannungsabfall einander gleich sind.
  9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein gesteuerter Spannungsanstieg &dgr;1 zu Potenzialen &PHgr;inactiveWL inaktiver Wortleitungen addiert wird, und ein gesteuerter Spannungsanstieg &dgr;2 zu Potenzialen &PHgr;inactiveBL inaktiver Bitleitungen addiert wird, wobei &dgr;1 = &dgr;2 = 0 Spannungs-Pulsprotokollen mit maximaler VS/2- oder VS/3-Spannungseinwirkung auf nicht ausgewählte Zellen entspricht.
  10. Verfahren nach Anspruch 9, gekennzeichnet durch &dgr;1 = &dgr;2 ≠ 0.
  11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein Ruhepotenzial (das Potenzial, das auf die Wort- und Bitleitungen während der Zeit zwischen jeder Anwendung des Spannungs-Pulsprotokolls ausgeübt wird) so gesteuert wird, dass es auf allen Wort- und Bitleitungen den gleichen Wert hat, d. h. eine Null-Spannung auf alle Zellen ausgeübt wird.
  12. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass Ruhepotenziale an einer oder mehrerer der Wort- und Bitleitungen aus den Folgenden ausgewählt werden:

    a) System-Erde,

    b) adressierte Wortleitung bei Auslösung des Pulsprotokolls,

    c) adressierte Bitleitung bei Auslösung des Pulsprotokolls,

    d) Stromversorgungsspannung (VCC).
  13. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Potenzial auf einer ausgewählten Bitleitung oder Bitleitungen in einem Ruhezustand so ausgewählt wird, dass es sich von dem am Beginn einer Schwebeperiode (Lesezyklus) unterscheidet, und dass das Potenzial von einem Ruhewert auf den zum Beginn der Schwebeperiode gebracht wird, auf dem es über einen Zeitraum eingerastet wird, der mit einer Zeitkonstante zum Laden der Bitleitung oder Bitleitungen ("Vorladepuls") vergleichbar ist oder sie übersteigt.
  14. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass dem Lesezyklus eine Spannungsverschiebung auf inaktiven Wortleitungen vorangeht, wobei die nichtadressierten Zellen auf einer aktiven Bitleitung einer Vorspannung ausgesetzt werden, die der gleicht, die aufgrund der Spannungsverschiebung der aktiven Bitleitung während des Lesezyklus auftritt, wobei die Spannungsverschiebung auf den inaktiven Wortleitungen zu einer vorgegebenen Zeit vor der Spannungsverschiebung auf der aktiven Bitleitung beginnt und zu der Zeit endet, zu der letztere Spannungsverschiebung ausgelöst wird, und zwar so, dass eine beobachtete Vorspannung an den nicht adressierten Zellen auf der aktiven Bitleitung kontinuierlich von der Zeit der Auslösung der Spannungsverschiebung auf den inaktiven Wortleitungen bis zu der Zeit der Beendigung der Spannungsverschiebung auf der aktiven Bitleitung ("Vorladepuls") angelegt wird.
  15. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein Vor-Lese-Bezugszyklus angewendet wird, der dem Lesezyklus vorangeht und von ihm um eine ausgewählte Zeit getrennt ist, und der genau das Spannungs-Pulsprotokoll sowie die Stromerfassung des Lesezyklus mit der Ausnahme simuliert, dass keine Spannungsverschiebung auf einer aktiven Wortleitung während des Vor-Lese-Bezugszyklus ausgeübt wird, und dass ein Signal, das während des Vor-Lese-Bezugszyklus aufgezeichnet wird, als Eingangsdaten in eine Schaltung verwendet wird, die den Logikzustand oder einen Datenwert einer adressierten Zelle bestimmt.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass das während des Vor-Lese-Bezugszyklus aufgezeichnete Signal von einem während des Lesezyklus aufgezeichneten Signal subtrahiert wird.
Es folgen 15 Blatt Zeichnungen






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