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Dokumentenidentifikation DE102004010783A1 29.09.2005
Titel Verfahren und Schaltungsanordnung zum Testen elektrischer Bausteine
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Pöchmüller, Peter, Dr., 82008 Unterhaching, DE
Vertreter Wilhelm & Beck, 80636 München
DE-Anmeldedatum 05.03.2004
DE-Aktenzeichen 102004010783
Offenlegungstag 29.09.2005
Veröffentlichungstag im Patentblatt 29.09.2005
IPC-Hauptklasse G11C 29/00
IPC-Nebenklasse G01R 31/28   G01R 31/3193   
Zusammenfassung Gegenstand der Erfindung ist ein Verfahren zum Testen elektrischer Bausteine, wobei jeder zu testende Baustein (10) als Prüfling mit einem Testmuster von Eingangssignalen beaufschlagt wird und die Istantworten des Prüflings auf das Testmuster mit den Sollantworten verglichen werden und das Vergleichsergebnis zur Anzeige von Testurteilen ausgewertet wird. Erfindungsgemäß wird zur Lieferung der Sollantworten ein in gleicher Bauform und Technologie wie der Prüfling hergestellter und als einwandfrei geprüfter Referenz-Baustein (20) verwendet, der mit demselben Testmuster wie der Prüfling beaufschlagt wird. Gegenstand der Erfindung sind ferner Schaltungsanordnungen zur Durchführung dieses Verfahrens, insbesondere zum Testen von Datenspeichern.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Testen elektrischer Bausteine gemäß dem Oberbegriff des Patentanspruchs 1 bzw. dem Oberbegriff des Patentanpruchs 6. Mit dem allgemeinen Begriff "Baustein" sind hier, so fern nicht näher definiert, elektrische Schaltungen oder Baugruppen beliebiger Art gemeint. Bevorzugtes, jedoch nicht ausschließliches Anwendungsgebiet der Erfindung sind elektronische Bausteine, die als integrierte Schaltungen auf einem Halbleiterchip gebildet sind, insbesondere Datenspeicher. So bezieht sich die Erfindung in besonderer Ausführungsform auf eine Datenspeicherschaltung, die speziell für eine Anwendung des erfindungsgemäßen Testverfahrens ausgebildet ist.

Das Testen elektrischer Bausteine erfolgt allgemein dadurch, dass die Bausteine als "Prüflinge" mit einem Testmuster von Eingangssignalen beaufschlagt werden und dass Ausgangssignale, die als Antwort auf diese Eingangssignale erzeugt werden, mit vorgeschriebenen "Soll"-Antworten verglichen werden. Die Vergleichsergebnisse werden dann zur Anzeige des Testurteils ausgewertet. Wenn die Abweichungen der erscheinenden "Ist"-Antworten von den zugeordneten Sollantworten sämtlich innerhalb eines gewählten Toleranzbereiches liegen, gilt der Test als "bestanden" (Testurteil "gut"); andernfalls gilt der Test als "nicht bestanden" (Testurteil "schlecht" oder "fehlerhaft"). Die Vergleichsergebnisse können gewünschtenfalls auch einzeln ausgewertet und protokolliert werden, sogar jeweils quantitativ, um anhand des Protokolls eine genauere Analyse des Verhaltens des Prüflings vorzunehmen.

Tests der beschriebenen Art sind unverzichtbar für einen Bausteine-Hersteller, insbesondere als Abschlussprüfung der fertiggestellten Bausteine vor deren Auslieferung. Hierbei werden üblicherweise kommerzielle Testgeräte eingesetzt (kurz als "Tester" bezeichnet), welche programmierbar sind, um die jeweiligen Sollantworten für ausgewählte Testmuster bereitzustellen, den Vergleich der Istantworten mit den Sollantworten durchzuführen und die Kriterien für die Testurteile vorzugeben. Solche Tester sind relativ aufwändige Geräte und umso teurer, je schneller sie arbeiten. Bei zu prüfenden Bausteinen wie z.B. Speicherbausteinen, die in ihrem Nutzbetrieb mit sehr hohen Geschwindigkeiten (also mit sehr schnellen Signalfolgen) arbeiten sollen, müssen natürlich auch die Tester entsprechend schnell sein, um den Test realitätsnah durchzuführen. Die Taktfrequenzen für den Nutzbetrieb heutiger Speicherbausteine betragen einige hundert MHz. Tester, die in der Lage sind, Bausteine mit derart hohen Frequenzen präzise zu testen, kosten derzeit mehrere Millionen Euro oder US-Dollar.

Da ein Tester aufgrund limitierter Ressourcen nur eine geringe Anzahl Bausteine parallel testen kann, lässt sich der Ausstoß einer Massenfabrikation elektrischer Bausteine derzeit nur bewältigen, wenn gleichzeitig mehrere Tester zur Verfügung stehen. Dies gilt sowohl für den Fall eines großen Ausstoßes einer Serie gleichartiger Bausteine, wobei die Vielzahl der Tester mit gleicher Programmierung arbeitet, als auch für den Fall, dass unterschiedliche Serien von Bausteinen parallel ausgestoßen werden, wobei jede Serie nach ihrem eigenen Testprogramm verlangt. Folglich ergeben sich relativ hohe Investitionskosten, die ein Bausteine-Hersteller für Testgeräte, bezogen auf die Anzahl zu testender Bausteine, aufbringen muss.

Die Aufgabe der Erfindung besteht darin, den Geräteaufwand für das Testen von Serien elektrischer Bausteine zu vermindern, ohne die Genauigkeit und Zuverlässigkeit der Tests zu reduzieren. Diese Aufgabe wird erfindungsgemäß durch das im Patentanspruch 1 angegebene Verfahren und durch die im Patentspruch 6 angegebene Schaltungsanordnung gelöst.

Demnach wird die Erfindung realisiert in einem Verfahren zum Testen elektrischer Bausteine, bei welchem jeder zu testende Baustein als Prüfling mit einem Testmuster von Eingangssignalen beaufschlagt wird und die Istantworten des Prüflings auf das Testmuster mit den Sollantworten verglichen werden und das Vergleichsergebnis zur Anzeige von Testurteilen ausgewertet wird. Erfindungsgemäß wird zur Lieferung der Sollantworten ein in gleicher Bauform und Technologie wie der Prüfling hergestellter und als einwandfrei geprüfter Referenz-Baustein verwendet, der mit dem selben Testmuster wie der Prüfling beaufschlagt wird.

Eine Schaltungsanordnung zum Testen elektrischer Bausteine, die eine Einrichtung zur Erzeugung eines vorgewählten Testmusters von Eingangssignalen für jeden Prüfling, eine Vergleichseinrichtung zum Vergleichen der von den Prüflingen gelieferten Istantworten auf das Testmuster mit zugeordneten Sollantworten und eine mit der Vergleichseinrichtung verbundene Auswerteeinrichtung zur Lieferung von Testurteilen abhängig von den Vergleichsergebnissen enthält, ist erfindungsgemäß gekennzeichnet durch einen in gleicher Bauform und Technologie wie die Prüflinge hergestellten und als einwandfrei geprüften Referenz-Baustein, der angeordnet ist zum Empfang des vorgewählten Testmusters, um die Sollantworten zu liefern.

Die Erfindung hat den Vorteil, dass ein präzise arbeitender und teurer Tester nur eingesetzt zu werden braucht, um für jede Baustein-Serie lediglich einen einzigen ideal arbeitenden Baustein (oder nur wenige solche Bausteine) herauszufinden, der dann als Referenz-Baustein dienen kann, also als Vorbild für die Tests aller anderen Bausteine (oder jeweils einer Vielzahl der anderen Bausteine) der Serie. Der teure Tester wird also während der Serien-Tests nicht benötigt und kann gewünschtenfalls anderweitig eingesetzt werden. Dies vermindert den Testgerät-Aufwand und somit die Testkosten pro Prüfling.

Besondere Ausführungsformen der Erfindung sind in Unteransprüchen gekennzeichnet.

Die Erfindung ist für das Testen elektrischer Bausteine beliebiger Art anwendbar, die Prüflinge können Analogschaltungen oder Digitalschaltungen sein. Zum Testen von Digitalschaltungen wie z.B. digitalen Speicherbausteinen, Controllern oder anderen datenverarbeitenden Schaltungen kann es genügen, die von den Prüflingen gelieferten Signale auf "logische Korrektheit" zu prüfen. Diese Korrektheit besteht, wenn das Signal den jeweils gewünschten Logikwert (z.B. den Binärwert "0" oder "1") repräsentiert. Zur Prüfung der logischen Korrektheit bedarf es also nur eines einfachen Logikwert-Vergleichs zwischen jeder vom Prüfling gelieferten Istantwort und der zugeordneten, vom Referenz-Baustein gelieferten Sollantwort.

Es kann aber auch erwünscht sein, die so genannte "Integrität" (physikalische Korrektheit) der von den Prüflingen gelieferten Signale zu prüfen, d.h. die Formtreue des zeitlichen Verlaufs der Signale. Die Prüfung der Formtreue der Signale ist nicht nur beim Test von Analogschaltungen zweckmäßig, sondern gewinnt zunehmende Bedeutung auch für das Testen von Digitalbausteinen. Bereits die heutigen Digitalbausteine arbeiten mit Frequenzen, die nahe an der Grenze dessen liegen, was Übertragungsleitungen bewältigen können. So können kleine Abweichungen in der Signalform des Ausgangssignals eines Digitalbausteins (z.B. in der Flankensteilheit oder in der Spitzenspannung eines Datenimpulses) dazu führen, dass das Signal am Ende einer Übertragungsstrecke nicht mehr zuverlässig erkannt wird, obwohl es am Ausgang des Bausteins "logisch korrekt" erscheint. Dies kann zu Fehlfunktionen eines Gesamtsystems führen, in welchem der betreffende Baustein eingefügt ist. Da die heute verfügbaren kommerziellen Tester für Digitalschaltungen nur die logische Korrektheit prüfen können, lassen sich solche Fehlfunktionen nur finden, indem man Tests innerhalb des Gesamtsystems vornimmt, also an der Systemplatine oder Mutterplatte nach Einfügen des Bausteins in das System (so genannte "Motherboard"-Tests). Dies ist nachteilig, weil man einen als fehlerhaft erkannten Baustein wieder aus dem System heraustrennen und durch einen neuen ersetzen muss.

In besonderer Ausführungsform der Erfindung sind Maßnahmen getroffen, um die physikalische Integrität der Ausgangssignale der Prüflinge zu testen. Hierzu erfolgt, gemäß der Erfindung, die Auswertung des Testvergleichs anhand des Zeitintegrals des Betrages der Amplitudendifferenz zwischen Istantwort und Sollantwort. Dieses Zeitintegral ist ein Maß dafür, wie weit ein vom Prüfling geliefertes Signal von der gewünschten Verlaufsform abweicht. Vorzugsweise wird ein Testurteil "Test nicht bestanden" angezeigt, wenn der Wert des ermittelten bestimmten Zeitintegrals höher ist als ein vorgewählter Schwellenwert. Dieser Schwellenwert kann ein Erfahrungswert sein, er lässt sich z.B. herausfinden durch einige Vorversuche mittels der herkömmlichen Motherboard-Tests. Wenn nur diejenigen Bausteine, die den erfindungsgemäßen Test mit dem herausgefundenen Schwellenwert bestanden haben, in das Gesamtsystem eingesetzt werden, ist die Wahrscheinlichkeit von Fehlfunktionen des Gesamtsystems wesentlich geringer.

Das erfindungsgemäße Prinzip der Verwendung eines vorbildlichen Referenz-Bausteins als Sollantwort-Geber kann in besonders vorteilhafter Weise für das Testen digitaler Speicherschaltungen angewendet werden. Bei Speichertests besteht das Testmuster aus einem Muster von Datenbits, die über Datenanschlüsse der Speicherschaltung in adressierte Speicherzellen eingeschrieben werden. Die "Antworten" des Testmusters sind die Datensignale, die beim Auslesen der Speicherzellen an den Datenanschlüssen ausgegeben werden. Wie weiter unten noch ausführlich erläutert wird, erlaubt das erfindungsgemäße Prinzip eine wirtschaftliche und kostensparende Durchführung insbesondere solcher Speichertests und eröffnet auch die Möglichkeit, Speicherschaltungen in wirtschaftlicherer Weise als bisher testbar zu machen.

Das Prinzip der Erfindung und einige besondere Ausführungsformen werden nachstehend an Beispielen anhand von Zeichnungen näher erläutert.

1 veranschaulicht in Form eines Blockdiagramms das Prinzip der Erfindung;

2 zeigt eine Ausführungsform einer Schaltung zur Auswertung des Vergleichs zwischen Istantwort und Sollantwort eines Tests;

3 zeigt Zeitdiagramme von Signalen in der Schaltung nach 2;

4 zeigt das Schema einer ersten Ausführungsform einer Schaltungsanordnung zur Durchführung von Speichertests gemäß der Erfindung;

5 zeigt das Schema einer zweiten Ausführungsform einer Schaltungsanordnung zur Durchführung von Speichertests gemäß der Erfindung;

6 zeigt das Schema einer dritten Ausführungsform einer Schaltungsanordnung zur Durchführung von Speichertests gemäß der Erfindung.

In der 1 symbolisiert der Block 10 einen "Prüfling", also einen zu testenden elektrischen Baustein, der von beliebiger Art sein kann und dessen Nutzfunktion ganz allgemein darin besteht, jeweils vorgeschriebene Ausgangssignale als Antwort auf definierte Eingangssignale zu liefern. Um zu testen, ob oder inwieweit der Prüfling 10 diese Funktion korrekt erfüllt, wird ihm ein Testmuster TM von Eingangssignalen angelegt, das von einem Testmustergenerator 30 erzeugt wird und welches typisch ist für die Eingangs-Signalmuster, wie sie im späteren Nutzbetrieb des Prüflings 10 vorkommen.

Der Block 20 symbolisiert einen "Referenz-Baustein", der dem Prüfling 10 insofern gleicht, als er in gleicher Bauform und in gleicher Technologie hergestellt ist, vorzugsweise aus der gleichen Serie stammend wie der Prüfling. Im Unterschied zum Prüfling 10 ist der Referenz-Baustein 20 ein Exemplar, bei dem man sicher sein darf, dass es zuverlässig und korrekt arbeitet, also die vorgeschriebenen "Soll"-Antworten R auf das Testmuster TM liefert. Ein solches Exemplar lässt sich mittels eines Präzisionstesters herausfinden.

Das vom Testmustergenerator 30 erzeugte Testmuster TM wird gleichzeitig an den Prüfling 10 und an den Referenz-Baustein 20 gelegt, und die Signale X, welche am Ausgang des Prüflings als Istantwort erscheinen, werden in einem Vergleicher 40 mit den Signalen R verglichen, die am Ausgang des Referenz-Bausteins erscheinen und welche die Sollantworten auf das Testmuster TM repräsentieren. Das Vergleichsergebnis vom Ausgang des Vergleichers 40 wird in einer Auswerteschaltung 50 verarbeitet, um ein Anzeigesignal abzuleiten. Wenn der Prüfling 10 (und somit auch der Referenz-Baustein 20) ein Analogbaustein ist, dann wird als Vergleicher ein Analogvergleicher verwendet, und die Auswerteschaltung kann im einfachsten Fall ein Schwellendetektor sein, der als Anzeigesignal ein Fehlersignal F liefert, wenn der Betrag des Vergleichsergebnisses einen vorgewählten Schwellenwert überschreitet. Wenn der Prüfling 10 ein Digitalbaustein ist, dessen Ausgangssignale Logikwerte repräsentieren, dann können der Vergleicher und die Auswerteschaltung im einfachsten Fall durch einen logischen Vergleicher gebildet sein, z.B. durch einen Modulo-2-Addierer, der ein Fehlersignal F liefert, wenn die verglichenen Logikwerte nicht übereinstimmen.

In einer in 2 veranschaulichten Ausführungsform sind der Vergleicher 40 und die Auswerteschaltung 50 so ausgebildet, dass ein Anzeigesignal geliefert wird, welches Aufschluss über die physikalische Integrität der Istantworten X des Prüflings 10 gibt. Im gezeigten Fall ist der Vergleicher 40 ein analoger Amplitudenvergleicher, der die Amplitudendifferenz &Dgr;(t) zwischen dem zeitlichen Verlauf X(t) der Istantworten des Prüflings 10 und dem zeitlichen Verlauf R(t) der Sollantworten liefert. In einem Block 51 innerhalb der Auswerteschaltung 50 wird der Betrag |&Dgr;(t)| dieser Amplitudendifferenz gebildet. Alternativ kann der Amplitudenvergleicher in an sich bekannter Weise so beschaffen sein, dass er das Signal |&Dgr;(t)| selbst bildet.

In der Auswerteschaltung 50 befindet sich ein als N-FET 52 gezeigter Aktivierungsschalter, der durch hohen Pegel eines Aktivierungssignals A leitend gemacht werden kann, um das Signal |&Dgr;(t)| für die Dauer dieser Aktivierung an einen Integrator 53 zu legen, der in 2 als einfaches RC-Glied dargestellt ist. Parallel zum Integrator 53 ist ein als N-FET 54 gezeigter Lösch-Schalter angeordnet, der vom Signal A über einen Inverter 56 gesteuert wird, so dass er immer dann und nur dann nichtleitend ist, wenn der Aktivierungsschalter leitet.

Die Betriebsweise der Auswerteschaltung 50 nach 2 ist in den Zeitdiagrammen nach 3 veranschaulicht, und zwar für den Beispielsfall, dass der Prüfling 10 und der Referenz-Baustein 20 Datenimpulse als Antworten auf ein Testmuster erzeugen. Die vom Referenz-Baustein gelieferte Sollantwort R ist ein Spannungsimpuls mit steiler Vorder- und Rückflanke und flachem Impulsdach, während der vom Prüfling als Istantwort X gelieferte Spannungsimpuls etwas verspätet beginnt, langsamer ansteigt, und ein gerundetes Dach reduzierter Amplitude hat. Die Zeitpunkte t1 und t3 markieren ein Zeitfenster, innerhalb dessen eine Antwort erscheinen kann, z.B. die Grenzen einer Datentaktperiode. Zum Zeitpunkt t1 wird das Aktivierungssignal A wirksam gemacht (auf hohen Pegel geschaltet), so dass der Schalter 52 leitend und der Schalter 54 gesperrt wird. Zu einem Zeitpunkt t2 kurz vor t3 wird das Aktivierungssignal A unwirksam gemacht, so dass der Schalter 52 gesperrt und der Schalter 54 leitend wird. Somit baut sich am Integrator 53 ab dem Zeitpunkt t1 eine Spannung Vi(t) auf, die proportional dem laufenden Zeitintegral des Betrages der Amplitudendifferenz zwischen der Istantwort X(t) des Prüflings 10 und der vom Referenz-Baustein 20 gelieferten Sollantwort R(t) ab dem Zeitpunkt t1 ist:

wobei K eine schaltungsspezifische Proportionalitäts-Konstante ist, die von der Dimensionierung des Verstärkungsfaktors des Vergleichers 40 und der Schaltungskomponenten der Auswerteschaltung abhängt und gut reproduzierbar ist. Dieses laufende Zeitintegral steigt monoton an, entsprechend dem Zuwachs der zwischen den Kurven X(t) und R(t) eingeschlossenen Fläche. Das Zeitintegral wird einem Schwellendetektor 55 angelegt, der ein Fehlersignal F mit hohem Pegel liefert, sobald das laufende Integral einen eingestellten Schwellenwert S überschreitet. Zum Zeitpunkt t2 wird der Integrator 53 über den leitenden Schalter 54 wieder "gelöscht", d.h. auf Null zurückgestellt. Wenn das Zeitintegral bis dahin den Schwellenwert S nicht erreicht hat, wird kein wirksames Fehlersignal F erzeugt. Zum Zeitpunkt t3, mit Beginn der Taktperiode für die nächste Testmuster-Antwort, beginnt das Spiel von neuem.

Statt eines einzigen Prüflings 10 können auch mehrere Prüflinge der gleichen Serie an den Testmustergenerator 30 angeschlossen sein, um mehrere Prüflinge gleichzeitig synchron zu testen. Hierbei sind entsprechend viele Vergleicher 40 vorzusehen, deren jeder an den Referenz-Baustein 20 und an jeweils einen der Prüflinge angeschlossen ist und jeweils eine eigene Auswerteschaltung 50 beaufschlagt.

Statt eines einzigen gemeinsamen Testmustergenerators 30 kann für den Referenz-Baustein 20 und den (oder jeden) Prüfling 10 jeweils ein eigener Testmustergenerator vorgesehen werden, wobei alle diese Generatoren synchron die gleichen Testmuster liefern. Die Testmustergeneratoren können in den zu testenden Bausteinen und im Referenz-Baustein integriert sein. Viele Typen von datenverarbeitenden Bausteinen wie z.B. Speicherbausteine werden heute mit integrierten Testmustergeneratoren hergestellt, die sich auch für das erfindungsgemäße Testprinzip nutzen lassen. Als Beispiel zeigt die 4 eine Anordnung, um mehrerer Prüflinge mit integrierten Testmustergeneratoren parallel nach dem erfindungsgemäßen Prinzip zu testen.

In der Anordnung nach 4 sind drei gleichartige Prüflinge 10[a], 10[b], 10[c] eingefügt, bei denen es sich um Speicherbausteine handelt, z.B. DRAM-Bausteine, die jeweils auf einem Chip integriert sind und ein bevorzugtes Anwendungsgebiet der Erfindung sind. Jeder der Prüflinge 10[a:c] enthält ein Feld 60 mit einer Vielzahl von Speicherzellen und eine Mehrzahl bidirektionaler Datenports 70, die mit jeweils zugeordneten externen Datenanschlüssen 71 verbunden sind, um im Schreibbetrieb extern empfangene Datenbits von den Anschlüssen 71 an adressierte Speicherzellen des Zellenfeldes 60 zu übertragen und im Lesebetrieb die Datensignale, die beim Auslesen an adressierten Speicherzellen gewonnen werden, an die Datenanschlüsse 71 zu übertragen. Der Schreib- und Lesebetrieb und die Adressierung der Speicherzellen werden durch eine interne Steuereinrichtung 80 gesteuert, abhängig von externer Befehls- und Adressinformation, die insgesamt eine Vielzahl paralleler Bits (Befehlsbits und Adressbits) umfasst und einem Steuereingang 81 angelegt wird. In der 4 sind als Beispiel an jedem Prüfling 10 jeweils n = 4 Datenanschlüsse gezeichnet, um bei jedem Speichertakt jeweils n Datenbits an einer adressierten Gruppe von n Speicherzellen parallel einzuschreiben oder auszulesen. In der Praxis ist n meist höher und üblicherweise eine ganzzahlige Potenz von 2.

Die in 4 gezeigten Prüflinge 10 enthalten ferner jeweils einen eigenen internen Testmustergenerator 30, der von der Steuereinrichtung 80 als Antwort auf einen Testschreibbefehl aktivierbar ist, um eine programmierte Folge von Test-Datenbits in das Zellenfeld 60 einzuschreiben.

Die Testanordnung nach 4 enthält als Referenz-Baustein 20 einen Speicherbaustein, der genau so aufgebaut und hergestellt ist wie die Prüflinge 10, so dass sich eine nähere Beschreibung seiner Einzelheiten und seiner Arbeitsweise erübrigt. Die im Referenz-Baustein 20 enthaltenen Elemente sind mit den selben Bezugszahlen bezeichnet wie die entsprechenden Elemente in den Prüflingen 10. Der Referenz-Baustein 20, der vorzugsweise aus der gleichen Fertigungsreihe wie Prüflinge 10 stammt, ist durch vorheriges Prüfen mittels eines Präzisionstesters als fehlerfreies und vorbildlich funktionierendes Exemplar ("Golden Device") herausgefunden worden. Die übrigen Bestandteile der Testanordnung nach 4 werden nachstehend in Verbindung mit dem Testbetrieb beschrieben:

Es ist eine Teststeuereinheit 90 vorgesehen, welche über einen sich verzweigenden Befehls- und Adressenbus 91 mit den Befehls- und Adresseneingängen 81 aller Bausteine 10, 20 verbunden ist. Das System der Bus-Verzweigung ist so ausgelegt, dass sich zwischen der Einheit 90 und allen Eingängen 81 die gleiche Buslänge ergibt, so dass die von der Einheit 90 gelieferten Signale synchron und mit gleicher Charakteristik an den Eingängen 81 ankommen.

Zu Beginn des Testvorgangs erfolgt zunächst ein Testschreibbetrieb, ausgelöst durch einen von der Teststeuereinheit 90 gelieferten Testschreibbefehl (z.B. einen Testmodus-Befehl, gefolgt von einem Schreibbefehl). Hierdurch wird im Referenz-Baustein 20 und in jedem Prüfling 10 jeweils das selbe Testmuster von Datenbits aus dem jeweils zugeordneten Testmustergenerator 30 in das jeweilige Zellenfeld 50 geschrieben. Die Zellenadressierung ist dabei an allen Bausteinen 10, 20 gleich, sie wird vorgegeben durch die von der Teststeuereinheit 90 gelieferten Adressbits.

Nach dem Testschreibbetrieb wird von der Teststeuereinheit 90 ein Testlesebetrieb gesteuert, durch Senden eines Testlesebefehls unter erneutem Senden von Adressbits, um die in den Bausteinen 10, 20 eingeschriebenen Daten auszulesen, so dass die Lesedatensignale simultan an den Datenanschlüssen 71 aller Bausteine erscheinen. Die Testanordnung enthält für jeden Datenanschluss 71 jedes Prüflings jeweils einen eigenen Vergleicher 40 mit einer nachgeschalteten Auswerteschaltung 50. Aus Gründen der Übersichtlichkeit der Zeichnung sind in 4 nur die drei Vergleicher 40[a], 40[b], 40[c] und Auswerteschaltungen 50[a], 50[b], 50[c] für den ersten der n Datenschlüsse 71 der drei Prüflinge 10[a], 10[b], 10[c] dargestellt. Der erste Eingang jedes Vergleichers 40 ist mit dem ersten Datenanschluss 71 des jeweils zugeordneten Prüflings verbunden, und sein zweiter Eingang ist mit dem ersten Datenanschluss 71 des Referenz-Bausteins 20 verbunden. Das Leitungssystem zwischen den Vergleichern und den Bausteinen 10, 20 ist so beschaffen, dass alle Verbindungen gleich lang sind bzw. gleiche Laufzeit haben und auch ansonsten gleiche Übertragungs-Eigenschaften haben. Somit erscheinen an den Eingängen aller Vergleicher die zu vergleichenden Signale zur selben Zeit.

Das in 4 gezeichnete Netzwerk von Vergleichern 40 und Auswerteschaltungen 50 ist insgesamt n-fach vorgesehen, also in der gleichen Weise auch für die zweiten, dritten, usw. Datenanschlüsse der Prüflinge 10 und des Referenz-Bausteins 20. Somit werden während des Testlesebetriebs alle von den Prüflingen 10 gelieferten Datensignale, als Istantworten auf das Testmuster, mit den zugeordneten Sollantworten verglichen, die vom Referenz-Baustein 20 geliefert werden. Sobald eine der Istantworten um mehr als ein vorgegebenes Maß von der betreffenden Sollantwort abweicht, erzeugt die dem betreffenden Prüflings-Datenanschluss 71 zugeordnete Auswerteschaltung 50 ein wirksames Fehlersignal F.

Die Auswerteschaltungen 50 können in einer Weise ausgebildet sein und funktionieren, wie es anhand der 2 beschrieben wurde. Das hierbei benötigte Aktivierungssignal A kann in zeitlicher Referenz zu einem Taktsignal erzeugt werden, welches auch den Betrieb der Prüflinge 10 und des Referenz-Bausteins 20 synchronisiert. Die hierzu dienenden Taktleitungen sind aus Gründen der Übersicht in der 4 nicht eingezeichnet.

Die 5 zeigt ein Beispiel für eine Testanordnung, bei welcher die den Prüflingen zugeordneten Vergleichseinrichtungen und Auswerteschaltungen jeweils integrierter Bestandteil der Prüflinge selbst sind. Dargestellt sind zwei Prüflinge 110[a] und 110[b], bei denen es sich um Speicherbausteine handelt, deren jeder ein Zellenfeld 60 und eine Steuereinrichtung 80 mit einem Befehls- und Adresseneingang 81 enthält und n Datenanschlüsse 71 aufweist, die über jeweils einen zugeordneten bidirektionalen Datenport 70 mit dem Zellenfeld 60 verbunden sind. Zeichnerisch dargestellt in jedem Prüfling 110 ist jeweils nur einer der n Datenports und dessen Verbindung mit dem zugeordneten Datenanschluss 71 und dem Zellenfeld 60. Die anderen Datenports sind genau so ausgebildet. Im normalen Schreib- und Lesebetrieb arbeiten die in 5 dargestellten Bausteine 110 in der gleichen an sich bekannten Weise, wie sie anhand der 4 beschreiben wurde.

In der 5 sind einige Einzelheiten der bidirektionalen Datenports 70 dargestellt. Jeder Datenport 70 enthält in an sich bekannter Weise zwei antiparallel geschaltete Transferkanäle zwischen dem zugeordneten Datenanschluss 71 und einer zugeordneten Datenleitung 72, die mit dem Zellenfeld 60 verbunden ist. Der eine Transferkanal, der zur Übertragung empfangener Schreibdaten vom Datenanschluss 71 zur Datenleitung 72 dient, enthält einen Empfangs-Datentreiber 73, der durch ein von der Steuereinrichtung 80 geliefertes Steuersignal C73 schaltbar ist, um diesen "Empfangs"-Transferkanal einzuschalten oder zu unterbrechen. Der andere Transferkanal, der Übertragung zu sendender Lesedaten von der Datenleitung 72 zum Datenanschluss 71 dient, enthält einen Sende-Datentreiber 74, der durch ein von der Steuereinrichtung 80 geliefertes Steuersignal C74 schaltbar ist, um diesen "Sende"-Transferkanal einzuschalten oder zu unterbrechen.

Um die in 5 gezeigten Prüflinge 110 in erfindungsgemäßer Weise zu testen, enthält jeder Prüfling 110 für jeden seiner Datenports 70 einen Testvergleicher 40 mit nachgeschalteter Auswerteschaltung 50. Der erste Eingang des Vergleichers 40 ist über einen Testdatentreiber 75, der durch ein von der Steuereinrichtung 80 geliefertes Steuersignal C75 schaltbar ist, mit der zugeordneten Datenleitung 72 verbindbar. Der zweite Eingang des Vergleichers 40 ist mit dem zugeordneten Datenanschluss 71 verbunden.

Die in 5 gezeigte Testanordnung enthält als Referenz-Baustein 120 einen Speicherbaustein, der genau so aufgebaut und hergestellt ist wie die Prüflinge 110 (mit einem kleinen Unterschied in der Verdrahtung der Steuersignale, der weiter unten beschrieben wird), so dass sich eine nähere Beschreibung der Einzelheiten und Arbeitsweise erübrigt. Die im Referenz-Baustein 120 enthaltenen Elemente sind mit den selben Bezugszahlen bezeichnet wie die entsprechenden Elemente in den Prüflingen 110. Der Referenz-Baustein 120, der vorzugsweise aus der gleichen Fertigungsreihe wie die Prüflinge 110 stammt, ist durch vorheriges Prüfen mittels eines Präzisionstesters als fehlerfreies und vorbildlich funktionierendes Exemplar ("Golden Device") herausgefunden worden. Die übrigen Bestandteile der Testanordnung nach 5 werden nachstehend in Verbindung mit dem Testbetrieb beschrieben:

Es ist eine Teststeuereinheit 90 vorgesehen, welche über einen sich verzweigenden Befehls- und Adressenbus 91 mit den Befehls- und Adresseneingängen 81 aller Bausteine 110, 120 verbunden ist. Ferner ist ein Testmustergenerator 30 vorgesehen mit n Datenausgängen vorgesehen, die über einen sich verzweigenden n-adrigen "externen" Datenbus 92 mit den n Datenanschlüssen 71 sowohl der Prüflinge 110 aus auch des Referenz-Bausteins 120 verbunden sind. In der 5 ist nur diejenige Ader des externen Datenbusses 92 dargestellt, die zu einem ersten Datenanschluss 71 an jedem Baustein 110, 120 führt .

Zu Beginn des Testvorgangs erfolgt zunächst ein Testschreibbetrieb, ausgelöst durch einen von der Teststeuereinheit 90 gelieferten Testschreibbefehl. Hierdurch wird im Referenz-Baustein 120 und in jedem Prüfling 110 jeweils das selbe Testmuster von Datenbits aus dem jeweils zugeordneten Testmustergenerator 30 in das jeweilige Zellenfeld 60 geschrieben. Die Zellenadressierung ist dabei an allen Bausteinen 110, 120 gleich, sie wird vorgegeben durch die von der Teststeuereinheit 90 gelieferten Adressbits. Während des Testschreibbetriebs werden in jedem Baustein 110, 120 die Empfangs-Datentreiber 73 durch das Steuersignal C73 eingeschaltet; die Sende-Datentreiber 74 und die Testdatentreiber 75 bleiben ausgeschaltet.

Nach dem Testschreibbetrieb wird von der Teststeuereinheit 90 ein Testlesebetrieb gesteuert, durch Senden eines Testlesebefehls unter erneuter Lieferung von Adressbits, um die in den Bausteinen 110, 120 eingeschriebenen Daten auszulesen. Während des Testlesebetriebs bleiben in den Prüflingen 110 die Empfangs-Datentreiber 73 und die Sende-Datentreiber 74 ausgeschaltet, und die Testdatentreiber 75 werden durch das Steuersignal C75 eingeschaltet. Im Referenz-Baustein 120 jedoch werden die Sende-Datentreiber 74 eingeschaltet, und die Empfangs-Datentreiber 73 und die Testdatentreiber 75 bleiben ausgeschaltet. Dieser Steuerungsunterschied zwischen Referenz-Baustein und Prüflingen im Testlesebetrieb lässt sich z.B. dadurch realisieren, dass das Steuersignal C75, welches in den Prüflingen 110 an die Testdatentreiber 75 gelegt wird, im Referenz-Baustein 120 an den Sende-Datentreiber 74 gelegt wird. Die entsprechende andersartige Signalführung kann durch einfache Manipulation am fertigen Referenz-Baustein 120 vor ihrer Verkapselung erfolgen, z.B. durch Metallisierung oder Fuse-Technik.

Beim Testlesebetrieb gelangen also die aus dem Referenz-Baustein 120 ausgelesenen Daten, welche die Sollantworten auf das Testmuster darstellen, über die Sende-Datentreiber 74 des Referenz-Bausteins und das Datenbus-System 92 zu den Datenanschlüssen 71 jedes Prüflings 110 und von dort zu den zweiten Eingängen der jeweils zugeordneten Vergleicher 40. Die in den Prüflingen 110 ausgelesenen Datensignale, welche die Istantworten der Prüflinge auf das Testmuster darstellen, gelangen über die Testdatentreiber 75 zu den ersten Eingängen der Vergleicher 40. Sobald eine Istantwort um mehr als ein vorgegebenes Maß von der betreffenden Sollantwort abweicht, erzeugt die dem betreffenden Prüflings-Datenanschluss 71 zugeordnete Auswerteschaltung 50 ein wirksames Fehlersignal F.

Bei der in 5 gezeigten Ausbildung der Prüflinge 110 machen sich eventuelle Fehlfunktionen der Sende-Datentreiber 74 in den Prüflingen 110 beim erfindungsgemäßen Test nicht bemerkbar, da diese Elemente weder beim Testschreibbetrieb noch beim Testlesebetrieb aktiv sind. Eine alternative Ausbildung, bei welcher dieses Problem nicht auftritt, ist in der 6 dargestellt.

Die Anordnung nach 6 unterscheidet sich von der Anordnung nach 5 durch eine kleine Modifikation an den Prüflingen, die in 6 mit der Bezugszahl 210 bezeichnet sind. Diese Modifikation besteht darin, dass in jedem Datenport 70 der Prüflinge 210 am Ausgang des Sende-Datentreibers 74 einen Umschalter 76 vorgesehen ist, der durch ein von der Steuereinrichtung 80 geliefertes Steuersignal C76 steuerbar ist, um den Treiberausgang entweder mit dem zugeordneten Datenanschluss 71 oder mit dem ersten Eingang des zugeordneten Vergleichers 30 zu verbinden. Die in den Prüflingen 110 nach

5 vorhandenen Test-Datentreiber 75 fehlen in den Prüflingen 210 nach 6. Der in 6 gezeigte Referenz-Baustein 220 ist ein erfolgreich getesteter Baustein aus der gleichen Herstellungsserie wie die Prüflinge 210.

In allen anderen schaltungstechnischen Merkmalen gleicht die Anordnung nach 6 derjenigen nach 5. Der Testbetrieb erfolgt in ähnlicher Weise, wie es oben anhand der 5 beschrieben wurde, mit dem einzigen Unterschied, dass das Steuersignal C76 an die Stelle des Steuersignals C75 tritt, um im Testlesebetrieb die Umschalter 76 in den Prüflingen 210 in den fett gezeichneten Schaltzustand zu bringen und dadurch den Ausgang jedes Sende-Datentreibers 74 vom zugeordneten externen Datenanschluss 71 abzukoppeln und ihn stattdessen mit den ersten Eingang des zugeordneten Vergleichers 30 zu verbinden. Somit laufen während des Testlesbetriebs die aus dem Zellenfeld 60 jedes Prüflings 210 gelesenen Datensignale als Istantworten durch die selben Sende-Datentreiber wie die im Nutzbetrieb ausgelesenen Datensignale. Eine Fehlfunktion dieser Datentreiber wird also beim Test erkannt. Die Umschalter 76, in 6 symbolisch wie mechanische Schalter gezeichnet, sind in der Praxis natürlich elektronische Umschalteinrichtungen mit kurzer Ansprechzeit (z.B. 1-auf-2-Multiplexer). Ihre Transferzeit kann, falls notwendig, durch Einfügung einer entsprechenden Ausgleichsverzögerung (nicht gezeigt) am zweiten Eingang jedes Vergleichers 40 kompensiert werden.

Die Umschalter 76 in den Datenports 70 der Prüflinge 210 können auch während des Testschreibbetriebs in dem fett gezeichneten Zustand gehalten werden, weil die Sende-Datentreiber 74 in dieser Zeit ohnehin ausgeschaltet bleiben. Der andere, gestrichelt gezeichnete Zustand der Umschalter 76 ist eigentlich nur während des späteren Nutzbetriebs der erfolgreich getesteten Prüflinge notwendig, um ausgelesene Datensignale an die externen Datenanschlüsse 71 zu übertragen. In den Datenports 70 des Referenz-Bausteins 220 müssen die Ausgänge der Sende-Datentreiber 74 zumindest während des Testlesebetriebs mit den zugeordneten externen Datenanschlüssen 71 verbunden sein. Da diese Verbindung auch beim Testschreibbetrieb bestehen darf, ist sie vorzugsweise als permanente Verbindung ausgebildet, z.B. durch feste Verriegelung des Umschalters 76 im entsprechenden Zustand oder durch Überbrückung des Umschalters. Dies kann durch eine einfache Manipulation am fertigen Referenz-Baustein 220 vor ihrer Verkapselung erfolgen, z.B. durch Fuse-Technik oder Metallisierung.

Die Auswerteschaltungen 50 in den Prüflingen 110 nach 5 und 210 in 6 können in einer Weise ausgebildet sein und funktionieren, wie es anhand der 2 beschrieben wurde. Das hierbei benötigte Aktivierungssignal A kann von der jeweils zugeordneten Steuereinrichtung 80 in zeitlicher Referenz zu einem Taktsignal erzeugt werden, welches auch den Betrieb der Prüflinge und des Referenz-Bausteins synchronisiert. Die hierzu dienenden Taktleitungen sind aus Gründen der Übersicht in den 5 und 6 nicht eingezeichnet.

In den Anordnungen nach 5 und 6 ist das Verzweigungssystem des Befehls- und Adressenbusses 91 und des externen Datenbusses 92 ist so beschaffen, dass folgende Zeitbedingungen erfüllt werden:

  • a) die im Testschreibbetrieb vom Testmustergenerator 30 gelieferten Datensignale sollten an jedem Baustein (Prüflinge und Referenz-Baustein) in gleicher zeitlicher Beziehung zu den dort empfangenen Befehls- und Adressensignalen stehen;
  • b) die im Testlesebetrieb vom Referenz-Baustein 120 bzw. 220 gelieferten Datensignale sollten an jedem Vergleicher 40 in jedem Prüfling 110 bzw. 210 in gleicher zeitlicher Beziehung zu den Befehls- und Adressensignalen stehen wie die im betreffenden Prüfling selbst ausgelesenen Datensignale.

Im Bedarfsfall können zusätzliche Ausgleichsverzögerungen an geeigneten Stellen eingefügt werden, um diese Zeitbedingungen exakt zu erfüllen.

Bei erfindungsgemäßen Testverfahren und Anordnungen zur Durchführung von Speichertests kann die Reihenfolge der Adressen zur Adressierung der Speicherzellen im Testlesebetrieb gleich oder anders sein als im Testschreibbetrieb. Es ist auch möglich, nach einem Testschreibbetrieb mehrere vollständige Testlesezyklen mit jeweils unterschiedlicher Adressen-Reihenfolge durchzuführen, um das Verhalten der Speicherbausteine intensiver zu testen.

10Prüfling-Baustein 20Referenz-Baustein 30Testmustergenerator 40Vergleicher 50Auswerteschaltung 51Betrag-Schaltung 52Transistorschalter 53Integrator 54Transistorschalter 55Schwellendetektor 56Inverter 60Speicherzellenfeld 70Datenport 71externer Datenanschluß 72interne Datenleitung 73Empfangs-Datentreiber 74Sende-Datentreiber 75Testdatentreiber 76Umschalter 80Steuereinrichtung 81Befehls- und Adresseingang 90Teststeuereinheit 91externer Befehls- und Adressenbus 62externer Datenbus 110Prüfling-Baustein 120Referenz-Baustein 210Prüfling-Baustein 220Referenz-Baustein

Anspruch[de]
  1. Verfahren zum Testen elektrischer Bausteine, wobei jeder zu testende Baustein (10; 110; 210) als Prüfling mit einem Testmuster von Eingangssignalen beaufschlagt wird und die Istantworten des Prüflings auf das Testmuster mit den Sollantworten verglichen werden und das Vergleichsergebnis zur Anzeige von Testurteilen (F) ausgewertet wird, dadurch gekennzeichnet, dass zur Lieferung der Sollantworten ein in gleicher Bauform und Technologie wie der Prüfling hergestellter und als einwandfrei geprüfter Referenz-Baustein (20; 120; 220) verwendet wird, der mit dem selben Testmuster wie der Prüfling beaufschlagt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als Vergleichsergebnis das Zeitintegral des Betrages der Amplitudendifferenz zwischen Istantwort und Sollantwort über eine gewählte Integrationsdauer ermittelt wird.
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Testurteil "Test nicht bestanden" angezeigt wird, wenn der Wert des ermittelten Zeitintegrals höher ist als ein vorgewählter Schwellenwert.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Prüfung des Referenz-Bausteins (20; 120; 220) durch Verwendung eines Präzisions-Testgerätes erfolgt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei jeder Prüfling (10; 110; 210) und der Referenz-Baustein (20; 120; 220) digitale Datenspeicher sind, dadurch gekennzeichnet,

    dass das Testmuster aus Datenbits besteht, die zusammen mit einem Schreibbefehl und mit Adressierungssignalen an den Prüfling und an den Referenz-Baustein gelegt werden, um die Datenbits an adressierten Speicherzellen sowohl des Referenz-Bausteins als auch des Prüflings einzuschreiben,

    und dass die Datensignale, die durch Auslesen der adressierten Speicherzellen des Prüflings erhalten werden, als Istantworten des Testmusters verwendet werden

    und dass die Datensignale, die durch Auslesen der adressierten Speicherzellen des Referenz-Bausteins erhalten werden, als Sollantworten des Testmusters verwendet werden.
  6. Schaltungsanordnung zum Testen elektrischer Bausteine, enthaltend:

    eine Einrichtung (30) zur Erzeugung eines vorgewählten Testmusters von Eingangssignalen für jeden Prüfling (10; 110; 210);

    eine Vergleichseinrichtung (40) zum Vergleichen der von den Prüflingen gelieferten Istantworten auf das Testmuster mit zugeordneten Sollantworten (R),

    und eine mit der Vergleichseinrichtung (40) verbundene Auswerteeinrichtung (50) zur Lieferung von Testurteilen (F) abhängig von den Vergleichsergebnissen,

    dadurch gekennzeichnet,

    dass ein in gleicher Bauform und Technologie wie die Prüflinge (10; 110; 210) hergestellter und als einwandfrei geprüfter Referenz-Baustein (20; 120; 220) angeordnet ist zum Empfang des vorgewählten Testmusters, um die Sollantworten zu liefern.
  7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Auswerteeinrichtung (50) ausgebildet ist, um das Zeitintegral des Betrages der Amplitudendifferenz zwischen jeweils einer Istantwort (X) und der zugeordneten Sollantwort (Y) über eine gewählte Integrationsdauer zu ermitteln.
  8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Auswerteeinrichtung (50) ein Fehlersignal (F) erzeugt, wenn der Wert des ermittelten Zeitintegrals höher ist als ein vorgewählter Schwellenwert (S).
  9. Schaltungsanordnung nach einem der Ansprüche 6 bis 8, wobei jeder Prüfling (10; 110; 210) und der Referenz-Baustein (20; 120; 220) digitale Datenspeicherschaltungen sind, die jeweils eine Vielzahl adressierbarer Speicherzellen (60) enthalten und Datenports (70) aufweisen, um zu speichernde Datenbits in einem Schreibbetrieb einzugeben und gespeicherte Datenbits in einem Lesebetrieb auszugeben, dadurch gekennzeichnet,

    dass die Testmuster-Erzeugungseinrichtung (30) ausgebildet ist, um das Testmuster als ein Muster von Datenbits zum Einschreiben in die Speicherzellen (60) zu erzeugen,

    und dass eine gemeinsame Teststeuereinheit (90) vorgesehen ist, die für das Einschreiben der Datenbits des Testmusters an jedem Prüfling (10; 110; 210) und am Referenz-Baustein (20; 120; 220) das gleiche Muster von Schreib-Adressierungssignalen für die Selektion der Speicherzellen (60) anlegt und die für das Auslesen der mit den Datenbits des Testmusters gefüllten Speicherzellen an jedem Prüfling (10; 110; 210) und am Referenz-Baustein (20; 120; 220) das gleiche Muster von Lese-Adressierungssignalen anlegt,

    und dass die Vergleichseinrichtung (40) für jeden Datenport (70) der Prüflinge (10; 110; 210) jeweils einen Vergleicher (40) enthält, der beim Auslesen der Prüflinge das am betreffenden Datenport erscheinende Signal als Istantwort mit dem Signal vergleicht, welches beim Auslesen des Referenz-Bausteins (20; 120; 220) als Sollantwort am entsprechenden Datenport des Referenz-Bausteins erscheint.
  10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Testmuster-Erzeugungseinrichtung für jeden Prüfling (10) und für den Referenz-Baustein (20) jeweils einen gesonderten Testmustergenerator (30) enthält.
  11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass die Testmustergeneratoren (30) in den Prüflingen (10) und im Referenz-Baustein (20) integriert sind.
  12. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Testmuster-Erzeugungseinrichtung einen einzigen gemeinsamen Testmustergenerator (30) für die Prüflinge (110; 210) und den Referenz-Baustein (120; 220) enthält.
  13. Schaltungsanordnung nach einem der Ansprüche 9 bis 12, wobei jeder Datenport (70) in den Prüflingen (110; 210) und im Referenz-Baustein (120; 220) ein bidirektionaler Port ist, der zwischen einem zugeordneten externen Datenanschluss (71) und einer zugeordneten internen Datenleitung (72) angeordnet ist und einen selektiv einschaltbaren Empfangs-Transferkanal für einzuschreibende Datenbits und einen selektiv einschaltbaren Sende-Transferkanal für ausgelesene Datenbits enthält, und wobei in jedem Prüfling für jeden Datenport eine Schalteinrichtung (73, 74, 75, 80; 73, 74, 76, 80) vorgesehen ist, die in einem ersten Schaltzustand den Empfangs-Transferkanal einschaltet und den Sende-Transferkanal sperrt und in einem zweiten Schaltzustand den Sende-Transferkanal einschaltet und den Empfangs-Transferkanal sperrt, dadurch gekennzeichnet, dass die Schalteinrichtung (73, 74, 75, 80; 73, 74, 76, 80) in einen dritten Zustand überführbar ist, in welchem sie den Empfangs-Transferkanal und den Sende-Transferkanal unterbrochen hält, die interne Datenleitung (72) mit dem Istantwort-Eingang des zugeordneten Vergleichers (40) verbunden hält und den externen Datenanschluss (71) mit dem Sollantwort-Eingang des zugeordneten Vergleichers (40) verbunden hält.
  14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, dass jeder externe Datenanschluss (71) fest mit dem Sollantwort-Eingang des zugeordneten Vergleichers (40) verbunden ist.
  15. Schaltungsanordnung nach Anspruch 14, wobei jeder Empfangs-Transferkanal einen ein- und ausschaltbaren Empfangs-Datentreiber (73) enthält und jeder Sende-Transferkanal einen ein- und ausschaltbaren Sende-Datentreiber (74) enthält, dadurch gekennzeichnet,

    dass zwischen jeder internen Datenleitung (72) und dem Istantwort-Eingang des zugeordneten Vergleichers (40) ein ein- und ausschaltbarer Testdatentreiber (75) angeordnet ist

    und dass die Schalteinrichtung eine Schaltsteuereinrichtung (80) enthält, welche in Ansprache auf einen Schreibbefehl Schaltsignale (C73) zum Einschalten der Empfangs-Datentreiber (73) erzeugt und in Ansprache auf einen Lesebefehl Schaltsignale (C74) zum Einschalten der Sende-Datentreiber (74) erzeugt und in Ansprache auf einen Testlesebefehl Schaltsignale (C75) zum Einschalten der Testdatentreiber (75) erzeugt.
  16. Schaltungsanordnung nach Anspruch 14, wobei jeder Empfangs-Transferkanal einen ein- und ausschaltbaren Empfangs-Datentreiber (73) enthält und jeder Sende-Transferkanal einen ein- und ausschaltbaren Sende-Datentreiber (74) enthält, dadurch gekennzeichnet,

    dass die Schalteinrichtung in jedem Datenport (70) einen Umschalter (76) enthält, der in einem ersten Zustand den Ausgang des Sende-Datentreibers (74) mit dem externen Datenanschluss (71) verbindet und in einem zweiten Zustand den Ausgang des Sende-Datentreibers (74) mit dem Istantwort-Eingang des zugeordneten Vergleichers (40) verbindet,

    und dass die Schalteinrichtung eine Schaltsteuereinrichtung (80) enthält, welche in Ansprache auf einen Schreibbefehl Schaltsignale (C73) zum Einschalten der Empfangs-Datentreiber (73) erzeugt und in Ansprache auf einen Lesebefehl Schaltsignale (C74, C76) zum Einschalten der Sende-Datentreiber (74) und zum Setzen der Umschalters (76) in den ersten Zustand erzeugt und in Ansprache auf einen Testlesebefehl Schaltsignale (C74, C76) zum Einschalten der Sende-Datentreiber (74) und zum Setzen der Umschalters (76) in den zweiten Zustand erzeugt.
  17. Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, dass die Schaltsteuereinrichtung (80) für jeden Prüfling (110; 210) innerhalb des betreffenden Prüflings integriert ist.
  18. Schaltungsanordnung nach einem der Ansprüche 9 bis 17, dadurch gekennzeichnet, dass die Vergleicher (40) in den Prüflingen (110; 210) integriert sind.
  19. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet, dass die Auswerteeinrichtung für jeden Vergleicher (40) eine gesonderte Auswerteschaltung (50) enthält, die im betreffenden Prüfling (110; 210) integriert ist.
  20. Datenspeicherschaltung (110; 210), die eine Vielzahl adressierbarer Speicherzellen (60) enthält und Datenports (70) aufweist, um zu speichernde Datenbits in einem Schreibbetrieb einzugeben und gespeicherte Datenbits in einem Lesebetrieb auszugeben,

    wobei jeder Datenport (70) ein bidirektionaler Port ist, der zwischen einem zugeordneten externen Datenanschluss (71) und einer zugeordneten internen Datenleitung (72) angeordnet ist und einen selektiv einschaltbaren Empfangs-Transferkanal für einzuschreibende Datenbits und einen selektiv einschaltbaren Sende-Transferkanal für ausgelesene Datenbits enthält,

    und wobei eine Schalteinrichtung vorgesehen ist, die in einem ersten Schaltzustand die Empfangs-Transferkanäle einschaltet und die Sende-Transferkanäle sperrt und in einem zweiten Schaltzustand die Sende-Transferkanäle einschaltet und die Empfangs-Transferkanäle sperrt,

    dadurch gekennzeichnet,

    dass für jeden Datenport (70) jeweils ein Vergleicher (40) vorgesehen ist,

    und dass die Schalteinrichtung (73, 74, 75, 80; 73, 74, 76, 80) in einen dritten Zustand überführbar ist, in welchem sie jeden Empfangs-Transferkanal und jeden Sende-Transferkanal unterbrochen hält, jede interne Datenleitung (72) mit einem ersten Eingang des zugeordneten Vergleichers (40) verbunden hält und jeden externen Datenanschluss (71) mit einem zweiten Eingang des zugeordneten Vergleichers (40) verbunden hält.
  21. Datenspeicherschaltung (110; 210) nach Anspruch 20, dadurch gekennzeichnet, dass jeder externe Datenanschluss (71) fest mit dem zweiten Eingang des zugeordneten Vergleichers (40) verbunden ist.
  22. Datenspeicherschaltung (110) nach Anspruch 21, wobei jeder Empfangs-Transferkanal einen ein- und ausschaltbaren Empfangs-Datentreiber (73) enthält und jeder Sende-Transferkanal einen ein- und ausschaltbaren Sende-Datentreiber (74) enthält, dadurch gekennzeichnet,

    dass zwischen jeder internen Datenleitung (72) und dem ersten Eingang des zugeordneten Vergleichers (40) ein ein- und ausschaltbarer Testdatentreiber (75) angeordnet ist

    und dass die Schalteinrichtung eine Schaltsteuereinrichtung (80) enthält, welche in Ansprache auf einen Schreibbefehl Schaltsignale (C73) zum Einschalten der Empfangs-Datentreiber (73) erzeugt und in Ansprache auf einen Lesebefehl Schaltsignale (C74) zum Einschalten der Sende-Datentreiber (74) erzeugt und in Ansprache auf einen Testlesebefehl Schaltsignale (C75) zum Einschalten der Testdatentreiber (75) erzeugt.
  23. Datenspeicherschaltung (210) nach Anspruch 21, wobei jeder Empfangs-Transferkanal einen ein- und ausschaltbaren Empfangs-Datentreiber (73) enthält und jeder Sende-Transferkanal einen ein- und ausschaltbaren Sende-Datentreiber (74) enthält, dadurch gekennzeichnet,

    dass die Schalteinrichtung in jedem Datenport (70) einen Umschalter (76) enthält, der in einem ersten Zustand den Ausgang des Sende-Datentreibers (74) mit dem externen Datenanschluss (71) verbindet und in einem zweiten Zustand den Ausgang des Sende-Datentreibers (74) mit dem ersten Eingang des zugeordneten Vergleichers (40) verbindet,

    und dass die Schalteinrichtung eine Schaltsteuereinrichtung (80) enthält, welche in Ansprache auf einen Schreibbefehl Schaltsignale (C73) zum Einschalten der Empfangs-Datentreiber (73) erzeugt und in Ansprache auf einen Lesebefehl Schaltsignale (C74, C76) zum Einschalten der Sende-Datentreiber (74) und zum Setzen der Umschalter (76) in den ersten Zustand erzeugt und in Ansprache auf einen Testlesebefehl Schaltsignale (C74, C76) zum Einschalten der Sende-Datentreiber (74) und zum Setzen der Umschalter (76) in den zweiten Zustand erzeugt.
  24. Datenspeicherschaltung (110; 210) nach einem der Ansprüche 20 bis 23, dadurch gekennzeichnet, dass sie für jeden Datenport (70) jeweils eine gesonderte Auswerteschaltung (50) enthält, die mit dem zugeordneten Vergleicher (40) verbunden ist, um ein Testurteil (F) abhängig vom Vergleichsergebnis zu liefern.
  25. Datenspeicherschaltung (110; 210) nach Anspruch 24, dadurch gekennzeichnet, dass jede Auswerteschaltung (50) ausgebildet ist, um das Zeitintegral des Betrages der Amplitudendifferenz zwischen den beiden Eingängen des Vergleichers über eine gewählte Integrationsdauer zu ermitteln.
  26. Datenspeicherschaltung (110; 210) nach Anspruch 25, dadurch gekennzeichnet, dass die Auswerteschaltung (50) ein Fehlersignal (F) erzeugt, wenn der Wert des ermittelten Zeitintegrals höher ist als ein vorgewählter Schwellenwert (S).
Es folgen 4 Blatt Zeichnungen






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