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Dokumentenidentifikation DE69730628T2 29.09.2005
EP-Veröffentlichungsnummer 0001191530
Titel Optisches Plattengerät
Anmelder Mitsumi Electric Co., Ltd., Chofu, Tokio/Tokyo, JP
Erfinder Okada, Isao, Kanagawa, 257-0001, JP;
Hirabuki, Tsuyoshi, Kanagawa, 221-0801, JP
Vertreter Lippert, H., Dipl.-Ing., Pat.-Anw., 60322 Frankfurt
DE-Aktenzeichen 69730628
Vertragsstaaten DE, FR, NL
Sprache des Dokument EN
EP-Anmeldetag 29.04.1997
EP-Aktenzeichen 011249430
EP-Offenlegungsdatum 27.03.2002
EP date of grant 08.09.2004
Veröffentlichungstag im Patentblatt 29.09.2005
IPC-Hauptklasse G11B 19/247
IPC-Nebenklasse G01L 3/10   

Beschreibung[de]

Die vorliegende Erfindung betrifft eine Servoschaltung und speziell eine Servoschaltung, die ein Geschwindigkeits-Steuersystem und ein Zweiphasen-Steuersystem aufweist.

Die vorliegende Erfindung betrifft auch eine digitale PLL-Schaltung, speziell eine digitale PLL-Schaltung, die ein Taktsignal erzeugt, das synchron mit Impulsen vorbestimmter Impulsbreiten ist, die in einem Eingangssignal enthalten sind.

Die vorliegende Erfindung betrifft auch ein optisches Plattengerät, speziell ein optisches Plattengerät, das eine Aufzeichnung von Daten auf einer beschreibbaren optischen Platte und eine Wiedergabe von Daten von dieser ausführt.

1 zeigt ein Blockschaltbild eines Beispiels einer Servoschaltung relevanten Standes der Technik. In der Figur werden jeweils ein Geschwindigkeits-Detektionswert und ein Phasen-Detektionswert auf Anschlüsse 10 bzw. 11 gegeben. Ein Addierer 12 subtrahiert einen Geschwindigkeits-Bezugswert vom Geschwindigkeits-Detektionswert, und auf diese Weise wird ein Geschwindigkeits-Fehlerwert gewonnen. Ein Multiplizierer 13 multipliziert den Geschwindigkeits-Fehlerwert mit einem Koeffizienten K1, und dann wird das Produkt der Multiplikation einem Addierer 14 zugeführt. Ein Addierer 15 subtrahiert einen Phasen-Differenzwert vom Phasen-Detektionswert, und so wird ein Phasenfehler gewonnen. Ein Multiplizierer 16 multipliziert den Phasenfehlerwert mit einem Koeffizienten K2, und dann wird das Produkt der Multiplikation dem Addierer 14 zugeführt. Der Addierer 14 addiert den ihm vom Multiplizierer 13 zugeführten Wert zum vom Multiplizierer 16 zugeführten Wert. So erzeugt der Addierer 14 einen Servo-Fehlerwert und gibt ihn über einen Anschluss 17 aus.

2 zeigt ein Blockschaltbild eines Beispiels einer analogen PLL- (Phasenverriegelungsschleifen) Schaltung im relevanten Stand der Technik. In der Figur wird ein Eingangssignal, welches eine vorbestimmte Frequenzkomponente enthält, an einem Anschluss 2010 eingegeben und wird einem Phasenkomparator 2011 zugeführt. Der Phasenkomparator 2011 vergleicht die Phase des Eingangssignals mit der Phase eines Signals einer vorbestimmten Frequenz, das von einem Frequenzteiler 2014 zugeführt wird, und erzeugt so ein Phasenfehlersignal. Das Phasenfehlersignal wird einem VCO (spannungsgesteuerten Oszillator) 2013 über ein LPF (Tiefpassfilter) 2012 zugeführt. Der Frequenzteiler 2014 unterzieht ein vom VCO 2013 ausgegebenes Schwingungssignal einer Frequenzteilung, und auf diese Weise wird der Frequenz des Schwingungssignals eine vorbestimmte Frequenz auferlegt. Das Signal der vorbestimmten Frequenz wird über einen Anschluss 2015 ausgegeben und wird ferner dem Phasenkomparator 2011 zugeführt. Auf diese Weise erzeugt der VCO 2013 das Schwingungssignal, welches synchron mit der vorbestimmten Frequenzkomponente des Eingangssignals ist. Der Frequenzteiler 2014 unterzieht das Schwingungssignal einer Frequenzteilung und das resultierende Signal wird über den Anschluss 2015 ausgegeben.

Auf einer beschreibbaren optischen Platte werden nur ein Synchronisationssignal für die Plattenrotationssteuerung und ein Steuersignal wie ein Adresssignal vorab aufgezeichnet. Als Verfahren hierfür gibt es ein Verfahren, welches im Orange Book erwähnt ist, wobei dieses Verfahren ein Standard eines Systems für eine beschreibbare CD (CD-R) ist, in welcher eine Nut meandierend ausgebildet wird und so ein Synchronisationssignal auf einer Platte aufgezeichnet wird. Ein auf einer Platte in einer solchen Weise aufgezeichnetes Signal, bei der die Nut meandierend vorgesehen wird, wird als als Wobbel-Signal bezeichnet.

Das Wobbel-Signal ist ein Signal, welches mit Durchführung einer FSK Modulation unter Verwendung eines Zwei-Phasen-Modulationssignals BIDATA gewonnen wird, welches einer Information wie einer Plattenadresse usw. entspricht. Wenn die Plattendrehung mit regulärer Lineargeschwindigkeit gefolgt, beträgt die Frequenz des Wobbel-Signals 22,05 ± 1 kHz. Ein ATIP Signal, welches der oben erwähnten Information wie einer Adresse oder dergleichen entspricht, umfasst ein Synchronisationssignal (ATIPsyc), eine Adresse und einen Fehlerdetektions-Code CRC. Die Wiederholfrequenz des Synchronisationssignals beträgt 75 Hz.

3A zeigt ein BIDATA Signal, welches aus der Durchführung einer FSK Modulation am Wobbel-Signal, welches von einer Platte wiedergegeben wird, gewonnen wurde. Mit Zuführen des BIDATA Signals zur PLL-Schaltung aus 2 wird ein Taktsignal wie das in 3B gezeigte Signal erzeugt. Im in 3A gezeigten BIDATA Signal sind die Wiederholung einer Impulsbreite 1T und einer Impulsbreite 2T eine Adresse und ein CRC Muster. Ein Synchronisationssignal-Muster ist, um es von der Adresse und dem CRC Muster zu unterscheiden, ein Muster aus Impulsbreiten 3T, 1T, 1T und 3T. In der Beschreibung der vorliegenden Anmeldung bedeutet eine „Impulsbreite" eine Dauer jeder Periode, einer Hochpegelperiode und einer Niederpegelperiode, eines Impulses.

Werden auf der oben erwähnten CD-R Daten aufgezeichnet, so erfolgen die Geschwindigkeitssteuerung und Phasensteuerung derart, dass das aus dem BIDATA Signal erzeugte Taktsignal synchron mit einem Bezugstaktsignal ist. Ferner ist es auch erforderlich, das die Phase eines Synchronisationssignals (Wiederholfrequenz: 75 Hz), welches in Aufzeichnungsdaten enthalten ist, synchron zur Phase des Synchronisationssignals (ATIPsyc) des ATIP Signals gemacht wird, welches von der Platte wiedergegeben wird.

Es kann vorausgesetzt werden, dass: ein Phasenfehlerwert zwischen dem Synchronisationssignal (ATIPsyc) des ATIP Signals und des Synchronisationssignals (SBSY: sub-code Sync) der Aufzeichnungsdaten gewonnen wird; der detektierte Geschwindigkeitswert und der detektierte Phasenwert des Taktsignals, welches aus dem BIDATA Signal erzeugt wird, den Anschlüssen 10 bzw. 11 gemäß Darstellung in 1 zugeführt wird; und der oben erwähnte Phasenfehlerwert der Synchronisationssignale mit einem vorbestimmten Koeffizienten multipliziert wird und dann das Produkt auch dem Addierer 14, der in 1 gezeigt ist, zugeführt wird. In einem solchen Fall kann ein Fall auftreten, bei dem der Phasenfehlerwert des Taktsignals ein positiver Wert ist und der Phasenfehlerwert der Synchronisationssignale ein negativer Wert ist. Daher kann ein richtiger Servobetrieb nicht durchgeführt werden. Ein solches Problem wird als erstes Problem bezeichnet.

Der in 2 gezeigte Phasenkomparator 2011 vergleicht Impulsflanken des in 3A gezeigten BIDATA Signals mit Impulsflanken des Taktsignals, das in 3B gezeigt ist. Daher wird die 75 Hz-Komponente des Synchronisationssignal-Musters in das Phasenfehlersignal gemischt und kann durch das LPF 2012 nicht entfernt werden. Folglich ist die Stabilität des Taktsignals beeinträchtigt. Ein solches Problem wird als ein zweites Problem bezeichnet.

Wie oben dargelegt, gibt es ein System für eine beschreibbare CD (CD-R) als System für eine beschreibbare Platte. Im CD-R werden Synchronisationsinformationen für eine Rotationssteuerung und Adresseninformation als ein Wobbel-Signal als ein Ergebnis der Ausbildung der Nut in Form eines Meanders aufgezeichnet.

Wie oben erwähnt, ist das Wobbel-Signal ein Signal, welches aus der Durchführung einer FSK Modulation unter Verwendung eines zwei-Phasen-Modulationssignales BIDATA gewonnen wird, welches einer Information wie einer Plattenadresse und dergleichen entspricht. Ist die Plattendrehung von regulärer Lineargeschwindigkeit (Line-Geschwindigkeit), so beträgt die Frequenz des Wobbel-Signals 22,05 ± 1 kHz. Ein ATIP Signal, welches der oben erwähnte Information wie einer Adresse usw. entspricht, umfasst ein Synchronisationssignal (ATIPsyc), eine Adresse und einen Fehlerdetektionscode (CRC). Die Wiederholfrequenz des Synchronisationssignals beträgt 75 Hz.

Beispielsweise offenbart die japanische offen gelegte Patentanmeldung Nr. 5-225580 ein optisches Plattengerät, welches eine Aufzeichnung von Daten auf einer solchen optischen Platte und eine Wiedergabe von Daten von dieser Platte durchführt.

In einem solchen optischen Plattengerät unterliegt ein über einen optischen Kopf von einer optischen Platte wiedergegebenes Signal einer Signalverarbeitung unter Verwendung einer analogen Schaltung. Auf diese Weise kann eine Steuerung der Drehung der optischen Platte durchgeführt werden.

Eine in 4 gezeigte Schaltung ist ein Beispiel einer Demodulationsschaltung, die eine FSK Demodulation an einem Wobbel-Signal durchführt und so ein BIDATA Signal gewinnt, welches ein Modulationssignal ist.

In der in 4 gezeigten Schaltung wird ein auf einen Anschluss 3010 gegebenes Wobbel-Signal einem Phasenkomparator 3012 zugeführt. Der Phasenkomparator 3012 vergleicht die Phase des eingegebenen Wobbel-Signals mit der Phase eines Ausgangssignals von einem VCO (spannungsgesteuerten Oszillator) 3014. Auf diese Weise wird ein Phasenfehlersignal gewonnen. Das Phasenfehlersignal wird einem Tiefpass-Filter 3016 zugeführt und es werden nicht notwendige Hochfrequenzkomponenten entfernt. Auf diese Weise wird ein FSK Demodulationssignal gewonnen und über einen Anschluss 3020 ausgegeben. Das FSK Demodulationssignal wird auch einem Multiplikator 3022 zugeführt. Der Multiplikator 3022 multipliziert das FSK Demodulationssignal mit einer Schleifenverstärkung K. Das resultierende Signal wird dem VCO 3014 zugeführt.

Setzt man voraus, dass die Übertragungsfunktion des Tiefpass-Filters 3016 F(S) = 1 + &ohgr;P/S ist (wobei &ohgr;P die Grenzfrequenz ist), so hängt die FSK Demodulationscharakteristik von &ohgr;P ab. Ändert sich die Betriebsgeschwindigkeit von einer Einfachgeschwindigkeit auf eine Doppelgeschwindigkeit und dann auf eine vierfache Geschwindigkeit, variiert die Frequenz des Wobbel-Signals von 22,05 ± 1 kHz auf 44,1 ± 2 kHz und dann auf 88,2 ± 4 kHz. Daher sollte in der in 4 gezeigten Schaltung die Grenzfrequenz des Tiefpass-Filters 3016 geändert werden, wenn die Betriebsgeschwindigkeit bzw. die Betriebsdrehzahl geändert wird. Abgesehen hiervon, ist es erforderlich, die Schaltungsparameter zu optimieren, um die Schleife zu stabilisieren. Ein solches Problem wird als drittes Problem bezeichnet.

Wird ferner die Gesamtheit einer analogen Schaltung als integrierte Halbleiterschaltung ausgebildet, ist es schwierig, die Schaltungsparameter mit hoher Genauigkeit einzustellen. Folglich ist es erforderlich, extern Schaltungselemente anzuschließen, wobei die Schaltungsparameter dieser Elemente mit hoher Genauigkeit eingestellt werden sollten. Es ist daher schwierig, die Gesamtheit einer solchen Schaltung als integrierte Schaltung vorzusehen. Ein solches Problem wird als viertes Problem bezeichnet.

Das US-Patent 5,170,386 offenbart eine analoge Spindel-Servoschaltung zum Steuern der Drehzahl einer Platte. Die Schleifenverstärkung der Servoschleife bzw. des Servokreises wird abhängig von der Änderung in der Lineargeschwindigkeit geändert, wenn die Lineargeschwindigkeit durch Ändern der Frequenz eines Mastertaktes variiert wird.

Es wäre wünschenswert, eine Servoschaltung vorzusehen, die simultan eine Phasensteuerung der beiden gesteuerten Systeme vornehmen kann, wenn diese beiden gesteuerten Systeme die Phase eines Signals betreffen, welches von einem Aufzeichnungsmediums wiedergegeben wird.

In dieser Hinsicht wird die Phase des Bezugtaktsignals, welches zur Detektion des Phasenfehlers des wiedergegebenen Taktsignals verwendet wird, auf der Grundlage des Phasenfehlers des wiedergegebenen Synchronisationssignals, welches vom Aufzeichnungsmedium wiedergegeben wird, geändert. Folglich gibt es nur ein-Phasen-System-Servoschaltung und das Servosignal wird durch Addieren des Phasenfehlers vom wiedergegebenen Taktsignal und des Phasenfehlers vom wiedergegebenen Synchronisationssignal erzeugt. Folglich ist es möglich, die Phasenfehler der beiden Systeme gleichzeitig zu korrigieren.

Durch Ändern der Frequenz des Bezugtaktsignals auf der Grundlage des Phasenfehlers vom wiedergegebenen Synchronisationssignal kann die für die Korrektur des Phasenfehlers vom wiedergegebenen Synchronisationssignal erforderliche Zeit vermindert werden. Folglich können das wiedergegebene Taktsignal und wiedergegebene Synchronisationssignal stabilisiert früher wiedergegeben werden.

Es wäre auch wünschenswert, eine digitale PLL-Schaltung vorzusehen, die ein Mischen einer in einem Eingangssignal enthaltenen niederfrequenten Komponente in ein Ausgangstaktsignal verhindert und die Stabilität des Taktsignals verbessert.

In dieser Hinsicht tragen Impulse, die aus Flankenspannweitewerten aus einem vorbestimmten Bereich herrühren, der auf der vorbestimmten Impulsbreite basiert, nicht zur Erzeugung des Taktsignals bei. Ist daher die Wiederholfrequenz der Impulse aus dem vorbestimmten Bereich eine niedrige Frequenz, kann die Einmischung der niedrigen Frequenz in das Taktsignal verhindert werden.

Hierdurch wird nicht nur die Frequenz des Taktsignals gleich der auf den Flankenspannweiten der Impulse der vorbestimmten Impulsbreite, die im Eingangssignal enthalten ist, basierenden Frequenz, sondern wird auch die Phase des Taktsignals synchron zur Phase dieser Impulse. Daher wird die Stabilität des Taktsignals verbessert.

Die vorliegende Erfindung ist unter in Betrachtziehung des obigen dritten und vierten Problems ausgelegt. Es ist folglich ein Gegenstand der vorliegenden Erfindung, ein optisches Plattengerät vorzusehen, das als digitale Schaltung ausgebildet werden kann und das als integrierte Halbleiterschaltung ausgebildet werden kann und für unterschiedliche Betriebsgeschwindigkeiten leicht anpassbar ist.

Dieser Gegenstand wird durch das optische Plattengerät gemäß Definition im Anspruch 1 gelöst.

Danach werden die Demodulationsschaltung, die PLL-Schaltung und die Servoschaltung sämtlich als eine digitale Schaltung ausgebildet. Folglich ist es leicht, die Schaltungen als integrierte Halbleiterschaltung auszubilden.

Nach einem weiteren Aspekt der vorliegenden Erfindung gemäß der oben beschriebenen optischen Platte werden die digitale Demodulationsschaltung, die PLL-Schaltung und die digitale Servoschaltung als integrierte Schaltung auf einem einzigen Halbleiterchip ausgebildet.

Durch die Ausbildung sämtlicher der Schaltungen als integrierte Schaltung auf einem einzelnen Halbleiterchip kann die Vorrichtung miniaturisiert werden.

Nach einem weiteren Aspekt der vorliegenden Erfindung entsprechend der oben beschriebenen optischen Platte misst die digitale Demodulationsschaltung Flankenspannweiten des empfangenen Zweipegel-Signals unter Verwendung von Systemtaktimpulsen, deren Frequenz entsprechend einer Betriebsgeschwindigkeit variiert wird, und gibt ein demoduliertes Signal auf der Grundlage gemessener Werte aus.

Als Folge der Messung von Flankenspannweiten des Zweipegel-Signals und unter Verwendung der Systemtaktimpulse ist es leicht möglich, die Vorrichtung auf unterschiedliche Betriebsgeschwindigkeiten anzupassen, indem die Frequenz der Systemtaktimpulse entsprechend der Betriebsgeschwindigkeiten geändert wird.

Weitere Gegenstände und weitere Merkmale der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung beim Lesen in Verbindung mit den beiliegenden Zeichnungen offenbar.

1 zeigt ein Blockschaltbild eines Beispiels einer Servoschaltung im relevanten Stand der Technik;

2 zeigt ein Blockschaltbild eines Beispiels einer analogen PLL (Phasenverriegelungsschleifen) -Schaltung im relevanten Stand der Technik;

3A und 3B zeigen Signalwellenformen zur Veranschaulichung der vorliegenden Erfindung;

4 zeigt ein Blockschaltbild eines Beispiels einer FSK Demodulationsschaltung aus dem relevanten Stand der Technik;

5A und 5B zeigen Prinzipdiagramme einer Spindelservoschaltung in einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

6 zeigt ein Blockschaltbild eines Beispiels eines optischen Plattengeräts (CD-R Aufzeichnungsservosystems), auf welches sowohl die Spindelservoschaltung im ersten Ausführungsbeispiel der vorliegenden Erfindung als auch eine Spindelservoschaltung in einem zweiten Ausführungsbeispiel der vorliegenden Erfindung angewandt sind;

7A, 7B und 7C zeigen Signalwellenformen zur Veranschaulichung der vorliegenden Erfindung;

8 zeigt ein Blockschaltbild der Spindelservoschaltung im ersten Ausführungsbeispiel der vorliegenden Erfindung;

9A und 9B zeigen Signalwellenformen zur Veranschaulichung der vorliegenden Erfindung;

10 zeigt ein Blockschaltbild der Spindelservoschaltung im zweiten Ausführungsbeispiel der vorliegenden Erfindung;

11A, 11B und 11C zeigen Signalwellenformen zum Veranschaulichen der vorliegenden Erfindung;

12A, 12B und 12C zeigen Signalwellenformen zum Veranschaulichen der vorliegenden Erfindung;

13 zeigt ein Blockschaltbild eines Beispiels eines optischen Plattengeräts (CD-R Aufzeichnungsservosystems), auf das eine digitale PLL-Schaltung eines dritten Ausführungsbeispiels der vorliegenden Erfindung anwendbar ist;

14 zeigt ein Blockschaltbild der digitalen PLL-Schaltung im dritten Ausführungsbeispiel der vorliegenden Erfindung;

15 zeigt ein Blockschaltbild eines optischen Plattengeräts in einem vierten Ausführungsbeispiel der vorliegenden Erfindung; und

16 zeigt ein Blockschaltbild eines Beispiels einer digitalen FSK Demodulationsschaltung der optischen Plattenvorrichtung gemäß Darstellung in 15.

6 zeigt ein Blockschaltbild des Beispiels eines CD-R Aufzeichnungsservosystems, auf das sowohl eine Servoschaltung in einem ersten Ausführungsbeispiel der vorliegenden Erfindung als eine Servoschaltung in einem zweiten Ausführungsbeispiel der vorliegenden Erfindung, die weiter unten erläutert werden, angewandt werden können. In der Figur wird eine optische Platte 20 (Aufzeichnungsmedium) von einem Spindelmotor 22 gedreht. Ein optischer Aufnehmer 24 gibt ein Wobbel-Signal, das in 7B gezeigt ist, von der Platte 20 wieder und gibt ein WBL Signal aus, das in 7C gezeigt ist. Das in 7C gezeigte WBL Signal wird aus einer Umsetzung des in 7B gezeigten Wobbel-Signals in ein Zweipegel-Signal gewonnen. Das WBL Signal wird einer FSK Demodulationsschaltung zugeführt und es wird ein in 7A gezeigtes BIDATA Signal aus der Demodulation gewonnen. Ferner wird ein Synchronisationssignal (ATIPsyc) detektiert. Das BIDATA Signal wird einer digitalen PLL-Schaltung 30 zugeführt. Die digitale PLL-Schaltung 30 erzeugt ein Taktsignal, das synchron mit dem BIDATA Signal ist, und führt das Taktsignal einem Schalter 32 zu. Der Schalter 32 selektiert das wiedergegebene WBL Signal, wenn eine Drehung der Platte 20 gestartet wird. Ist die Drehung der Platte 20 stabilisiert, selektiert der Schalter 32 das Taktsignal, welches von der digitalen PLL-Schaltung 30 ausgegeben worden ist, und führt das selektierte Signal einer Spindelservoschaltung 34 zu. Die Spindelservoschaltung 34 steuert auf der Grundlage des Signals, welches durch Ausführen einer 1/3,5 Frequenzteilung am WBL Signal gewonnen wird, oder des Taktsignals, welches vom Schalter 32 zugeführt wird, und des Synchronisationssignals von der FSK Demodulationsschaltung 36 die Rotationsgeschwindigkeit oder die Drehzahl des Spindelmotors 22 derart, dass die Lineargeschwindigkeit der Platte 20 konstant wird.

8 zeigt ein Blockschaltbild der Spindelservoschaltung im ersten Ausführungsbeispiel der vorliegenden Erfindung. Das von der digitalen PLL-Schaltung 30 ausgegebene Taktsignal PLLCLK wird auf einen Anschluss 40 gegeben und einem Flankendetektor (EDG) 42 zugeführt. Dieses Taktsignal weist die Frequenz 6,3 kHz auf, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, weist die Frequenz 12,6 kHz auf, wenn die Betriebsgeschwindigkeit die doppelte Geschwindigkeit ist, und weist die Frequenz 25,2 kHz auf, wenn die Betriebsgeschwindigkeit die vierfache Geschwindigkeit ist. Der Flankendetektor 42 erzeugt Impulse, welche aus der Detektion der Anstiegsflanken des Taktsignals resultieren.

In einem Zähler 44 wird bei Zufuhr eines Flankendetektionsimpulses der von einem Addierer 46 zugeführte Wert geladen. Dann zählt der Zähler 44 Systemtaktimpulse CLK, die über einen Anschluss 48 zugeführt werden. Der Ausgangswert des Addierers 46 ist ursprünglich ein Bezugswert –1371. Die Systemtaktimpulse CLK weisen eine Frequenz von 8,64 MHz auf, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, weisen eine Frequenz von 17,29 MHz auf, wenn die Betriebsgeschwindigkeit die doppelte Geschwindigkeit ist, und weisen eine Frequenz von 34,57 MHz auf, wenn die Betriebsgeschwindigkeit die vierfache Geschwindigkeit ist. Daher gibt der Zähler 44 jedes Mal, wenn ein Flankendetektionsimpuls eingegeben wird, einen Zählwert 0 aus, falls das Taktsignal PLLCLK keinen Geschwindigkeitsfehler umfasst, gibt einen negativen Zählwert aus, falls das Taktsignal PLLCLK schneller ist, und gibt einen positiven Zählwert aus, falls das Taktsignal PLLCLK langsamer ist. Infolgedessen gibt der Zähler 44 den Zählwert in Abhängigkeit vom Geschwindigkeitsfehler des PLLCLK aus.

Der Zählwert wird einem Register (REG) 50 zugeführt und darin jedes Mal, wenn ein Flankendetektionsimpuls eingegeben wird, gespeichert. Eine Mittelungsschaltung 52 mittelt den im Register 50 gespeicherten Zählwert und eine vorbestimmte Anzahl vorausgehender Zählwerte. Dann wird der resultierende Wert einer Oversampling-Schaltung (OVS von Over-sampling) 54 zugeführt.

Eine Frequenzmultiplikationsschaltung 56 führt eine Frequenzmultiplikation von Flankendetektionsimpulsen mit 4 aus und führt das resultierende Taktsignal der Oversampling-Schaltung 54 zu. Unter Verwendung des Taktsignals führt die Oversampling Schaltung 54 ein Oversampling am Ausgangssignal der Mittelungsschaltung 52 aus. Daher wird etwa ¼ des Ausgangssignals der Mittelungsschaltung 52 gewonnen und einem Addierer 58 zugeführt. (Da die Abtastung unter Verwendung von Taktimpulsen der vierfachen Frequenz durchgeführt wird, ist es erforderlich, jeden abzutastenden Wert auf ¼ des Ursprungswertes zu setzen.) Der Addierer 58 addiert einen Offset-Wert 172 zum Oversampling-Ausgangswert und führt den resultierenden Wert einer PWM (Pulsbreiten Modulations-) Schaltung 60 zu. Der Offset-Wert 172 entspricht 50 Prozent des Tastverhältnisses jeder Periode der Taktimpulse, die durch Ausführen der Frequenzmultiplikation mit 4 gewonnen werden.

Die PWM Schaltung 60 wird durch jeden Taktimpuls zurückgestellt, der von der Frequenzmultiplikationsschaltung 56 ausgegeben wird, und zählt die Systemtaktimpulse CLK, die über einen Anschluss 62 zugeführt werden. Die PWM Schaltung 60 erzeugt ein rechteckiges Schwingungssignal als ein Geschwindigkeitsfehlersignal derart, dass das Signal einen hohen Pegel (+5 V) erhält, bis der Zählwert gleich dem Ausgangswert des Addierers 58 von 0 wird, und nimmt dann einen niedrigen Pegel (0 V) an, und führt das Rechteck-Schwingungssignal einer Addierschaltung 64 zu. Der Zähler 44 und das Register 50 wirken als Geschwindigkeitsfehler-Detektionseinrichtung M1 gemäß Darstellung in den 5A und 5B.

Ein Bezugswert 676 und der Ausgang eines Registers (REG) 72 werden einem Addierer 70 zugeführt. Der Addierer 70 addiert diese Werte und führt den resultierenden Wert einem Zähler 74 zu. Der Ausgangswert des Registers 72 wird anfangs auf 0 zurückgesetzt. Der Zähler 74 ist ein 11-Bit-Zähler und führt eine Rückführung jedes Übertrags, ausgegeben von ihm selbst, zum Ladeanschluss von sich aus. Daher wird im Zähler 74 der ausgegebene Wert des Addierers 70 im Übertragsausgangstiming geladen, und es werden die Systemtaktimpulse CLK, die über einen Anschluss 76 zugeführt werden, gezählt. Gewöhnlich gibt der Zähler 74 jedes Mal, wenn 1372 Systemtaktimpulse eingegeben sind, nachdem 676 geladen wird, einen Übertrag aus, und so läuft der Zähler 74 von selbst. Die Überträge weisen eine Frequenz 6,3 kHz auf, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, und werden als ein Bezugssignal Tref einem Flankendetektor (EDG) 78 und einer Frequenzmultiplikationsschaltung 80 zugeführt.

Der Flankendetektor 78 detektiert die Anstiegsflanken des Bezugssignals Tref und führt das Detektionsergebniss zu einem Register 92. Das Taktsignal PLLCLK wird einem Flankendetektor 82 über einen Anschluss 81 zugeführt. Der Flankendetektor 82 detektiert die Anstiegsflanken des Taktsignals PLLCLK und führt das Detektionsergebnis einem Zähler 88 und einem Register 90 zu. Nach Zurücksetzen durch jede Anstiegsflanke des Bezugssignals Tref zählt der Zähler 86 die Systemtaktimpulse CLK, die über einen Anschluss 84 zugeführt werden, und führt den Zählwert dem Register 90 zu. Das Register 90 speichert den Zählwert an jeder Anstiegsflanke des Taktsignals PLLCLK. Nach Zurücksetzen durch jede Anstiegsflanke des Taktsignals PLLCLK zählt der Zähler 88 die Systemtaktimpulse CLK, die über den Anschluss 84 zugeführt werden, und führt den Zählwert dem Register 92 zu. Das Register 92 speichert den Zählwert an jeder Anstiegsflanke des Bezugssignals Tref. Wenn somit das Bezugssignal Tref und das Taktsignal PLLCLK so vorausgesetzt werden, dass sie den in 9A und 9B gezeigten Signalen entsprechen, speichert das Register 90 den Systemtaktimpuls-Zählwert für die Periode A und das Register 92 speichert den Systemtaktimpuls-Zählwert für die Periode B.

Ein Subtrahierer 94 subtrahiert den Ausgangswert des Registers 92 vom Ausgangswert des Registers 90, und gewinnt so einen Phasenfehlerbetrag A-B und führt diesen Betrag einer Mittelungsschaltung 96 zu. Die Mittelungsschaltung 96 bildet den Durchschnittswert des zugeführten Betrages und einer vorbestimmten Anzahl von vorausgehenden Phasenfehlerbeträgen. Die Mittelungsschaltung 96 führt den Absolutwert des Durchschnittswertes einer PWM Schaltung 98 zu und führt das Vorzeichen des Durchschnittswertes dem Eingangsanschluss eines Tristate-Puffers 100 zu.

Die PWM Schaltung 98 wird durch Taktimpulse zurückgesetzt, die durch Ausführen von einer Frequenzmultiplikation 4 am Bezugssignal Tref durch die Frequenzmultiplikationsschaltung 80 gewonnen werden, und zählt die über einen Anschluss 102 zugeführte Systemtaktimpulse CLK. Die PWM Schaltung 98 erzeugt eine rechteckiges Schwingungssignal derart, dass der Pegel des Signals niedrig ist, bis der Zählwert den Ausgangswert der Mittelungsschaltung 96 von 0 annimmt, und dann wird der Pegel des Signals hoch, und führt das Rechteck-Schwingungssignal dem Steueranschluss des Tristate-Puffers 100 zu.

Der Tristate-Puffer 100 befindet sich in einem Ausgabezustand, wenn das von der PWM Schaltung 98 ausgegebene Rechteck-Schwingungssignal den niedrigen Pegel aufweist, gibt ein +5-V Signal aus, falls das von der Mittelungsschaltung 96 zugeführte Vorzeichen positiv ist, und gibt ein 0-V Signal aus, falls das Vorzeichen negativ ist. Der Tristate-Puffer 100 befindet sich in einem Zustand hoher Impedanz, wenn das oben erwähnte Rechteck-Schwingungssignal auf dem hohen Pegel liegt. Ist die Dauer A gleich der Dauer B, befindet sich daher der Tristate-Puffer im Zustand hoher Impedanz; ist die Dauer A länger als die Dauer B, gibt der Tristate-Puffer 100 +5 V aus; und wenn die Dauer B länger als die Dauer A ist, gibt der Tristate-Puffer 100 0 V aus. Daher erzeugt der Tristate-Puffer 100 ein Phasenfehlersignal und führt das Signal der Additionsschaltung 64 zu.

Die Additionsschaltung 64 umfasst ein eingebautes Tiefpass-Filter und führt eine Addition von analogen Spannungen aus. Das Geschwindigkeitsfehlersignal von 0 V und 5 V wird durch das Tiefpass-Filter integriert und es wird ein DC-Wert gewonnen. Das Phasenfehlersignal von 0 V und 5 V und einer hohen Impedanz wird durch das Tiefpass-Filter integriert, in welchem beispielsweise 2,5 V für den Zustand hoher Impedanz angenommen wird. Auf diese Weise wird ein DC-Wert gewonnen. Die Addierschaltung 64 addiert die DC-Werte des Geschwindigkeitsfehlersignals und des Phasenfehlersignals und gibt ein Signal des resultierenden Werts als ein Servosignal über einen Anschluss 104 zum in 6 gezeigten Spindelmotor 22.

Die oben erwähnten Zähler 74, 86, 88 und der Subtrahierer 94 wirken als Phasenfehler-Detektionseinrichtung M2, und die Mittelungsschaltung 52, die OVS 54, der Addierer 58, die PWM Schaltung 60, die Mittelungsschaltung 96, die PWM Schaltung 98, der Tristate-Puffer 100 und der Addierer 64 arbeiten als die Servosignal-Erzeugungseinrichtung M3, welche in den 5A und 5B gezeigt ist.

Wir haben den Abschnitt der Servoschaltung zur Durchführung einer Servooperation beschrieben, derart, dass die Frequenz (Geschwindigkeit) und die Phase des Taktsignals PLLCLK, welche aus dem BIDATA gewonnen wurde, welches wiederum von der optischen Platte wiedergegeben wurde, gleich der Frequenz (Geschwindigkeit) und der Phase des Bezugsignals Tref sein können bzw. synchron hierzu sein können, wobei das Bezugssignal jeweils von den Systemtaktimpulsen CLK erzeugt wird.

Ein Teil der Servoschaltung, der nun erläutert werden wird, führt eine Servooperation so durch, dass die Phase des Synchronisationssignals (ATIPsyc) einer Frequenz von angenähert 75 Hz, welches von der optischen Platte 20 wiedergegeben wird, synchron zur Phase des Synchronisationssignals (SBSY: Sub-code sync) einer Frequenz von 75 Hz sein kann, welches in den Aufzeichungsdaten enthalten ist.

Das Synchronisationssignal SBSY der Aufzeichnungsdaten wird einem Anschluss 110 zugeführt und ein Flankendetektor 112 detektiert die Anstiegsflanken des Signals SBSY und führt das Detektionsergebnis einem Phasendifferenzdetektor 114 zu. Das Synchronisationssignal ATIPsyc, welches von der optischen Platte wiedergegeben wird, wird einem Anschluss 116 zugeführt und ein Flankendetektor 118 detektiert die Anstiegsflanken des Signals ATIPsyc und führt das Detektionsergebnis dem Phasendifferenzdetektor 114, einem Register 120 und einer Verzögerungsschaltung 122 zu. Ein Frequenzteiler 126 unterzieht die über einen Anschluss 124 zugeführten Systemtaktimpulse CLK einer ¼ Frequenzteilung und führt die resultierenden Taktimpulse dem Phasendifferenzdetektor 114 und dem Register 120 zu.

Zum Zeitpunkt jeder Anstiegsflanke des Synchronisationssignals SBSY oder (ATIPsyc) wird 0 in den Phasendifferenzdetektor 114 geladen, und dann zählt der Phasendifferenzdetektor 114 die der ¼ Frequenzteilung unterzogenen Systemtaktimpulse, bis zum Zeitpunkt der darauf folgenden Anstiegsflanke des Synchronisationssignals ATIPsyc (oder von SBSY). So wird die Phasendifferenz als der Zählwert detektiert. Der Zählwert wird dem Register 120 zugeführt. Der Zählwert ist positiv, wenn das ATIPsyc später ist, und der Zählwert ist negativ, wenn das SBSY später ist. Das Register 120 speichert den Zählwert, der zum Zeitpunkt der Anstiegsflanke des Synchronisationssignals ATIPsyc oder (SBSY) zugeführten Phasendifferenz und führt den Zählwert einem Komparator 128 und dem Register 72 zu. Der Wert ±343 entsprechend einer Periode des Taktsignals PLLCLK wird dem Komparator 128 zugeführt. Ist der oben erwähnte Zählwert geringer als –343 oder größer als +343, d. h., ist die Phasendifferenz größer als eine Periode des Taktsignals PLLCLK, so führt der Komparator 128 einem Datengenerator 131 ein Triggersignal und das Vorzeichen des Phasendifferenzwerts zu. Wenn der Zählwert gleich oder größer als –343 ist und geringer oder gleich als +343, d. h. die Phasendifferenz gleich oder geringer einer Periode des Taktsignals PLLCLK ist, führt der Komparator 128 dem Register 72 ein Triggersignal und das Vorzeichen des Phasendifferenzwerts zu.

Dem Register 72 wird der vom Register 120 ausgegebene Zählwert zugeführt und auch ein Signal, das aus einer Verzögerung des Ausgangssignals vom Flankendetektor 118 durch die Verzögerungsschaltung 122 gewonnen wird. Ferner führt ein (in der Figur nicht dargestellter) Mikroprozessor, welcher die gesamte Vorrichtung steuert, einem Anschluss 132 ein Enable-Signal EN zu. Das Register 72 gibt eine 0 aus, wenn das Trigger-Signal zugeführt wird, falls das Enable-Signal EN nicht zugeführt wird. Wird das Enable-Signal EN zugeführt, speichert das Register 72, wenn das Trigger-Signal vom Komparator 128 zugeführt wird, die Ausgabe vom Register 120 und gibt diese aus.

Daher wird, wenn die Phasendifferenz gleich oder geringer als eine Periode des Taktsignals PLLCLK ist, der vom Phasendifferenzdetektor 114 gezählte Phasendifferenz-Zählwert dem Addierer 70 zugeführt und zum Bezugswert hinzu addiert. Daher variiert das Erzeugungs-Timing des Bezugssignals Tref für die Durchführung einer Servooperation derart, dass das Synchronisationssignal ATIPsyc synchron mit dem Synchronisationssignal SBSY ist.

Dem Datengenerator 130 wird das Enable-Signal EN über einen Anschluss 134 zugeführt. Falls das Enable-Signal EN nicht zugeführt wird, erzeugt der Datengenerator 130 eine 0, wenn das Trigger-Signal vom Komparator 128 zugeführt wird. Wird das Enable-Signal EN zugeführt, erzeugt der Datengenerator einen vorbestimmten Wert ±N aus dem Triggersignal und dem vom Komparator 128 zugeführten Vorzeichen, und führt das ±N dem Addierer 46 zu. Das Vorzeichen des ±N ist das Vorzeichen, welches vom Komparator 128 zugeführt wird, und N ist ein Wert, der zuvor vom Mikroprozessor eingeschrieben wurde. Bspw. ist N irgendein Wert von 2, 3, 4.

Ist folglich die Phasendifferenz größer als eine Periode des PLLCLK, erzeugt der Datengenerator 130 den vorbestimmten Wert ±N und dann wird ±N zum Bezugswert, –1371, im Addierer 46 hinzuaddiert. Daher variiert der in den Zähler 44 geladene Wert für die Durchführung einer Servooperation derart, dass das Synchronisationssignal ATIPsyc synchron mit dem Synchronisationssignal SBSY ist.

Der oben erwähnte Phasendifferenzdetektor 114 und das Register 120 wirken als die zweite Phasenfehler-Detektionseinrichtung M4, die in den 5A und 5B gezeigt ist, und das Register 72 und der Addierer 70 wirken als die Bezugsphasen-Änderungeinrichtung M5. Der Datengenerator 130 und der Addierer 46 wirken als die Bezugsfrequenz-Änderungeinrichtung M6.

Wie oben beschrieben, wird, wenn die Phasendifferenz des ATIPsyc gleich oder geringer als eine Periode des PLLCLK ist, ein großer Wert zwischen –343 und +343 zum Addierer 70 des Phasenfehlersystems hinzugefügt. Ist jedoch die Phasendifferenz des ATIPsyc größer als eine Periode des PLLCLK, wird zum Addierer 46 des Geschwindigkeitsfehlersystems ein geringer Wert ±2, ±3 oder ±4 hinzugefügt. Dies deshalb, weil allgemein gesprochen, die Schleifenverstärkung eines solchen Geschwindigkeitsfehlersystems einige Male bis hunderte von Malen der Schleifenverstärkung oder Kreisverstärkung eines solchen Phasenfehlersystems beträgt. Folglich kann ein Rückkopplungsbetrag auf das Geschwindigkeitsfehlersystem geringer als ein Rückkopplungsbetrag auf das Phasenfehlersystem sein.

Der oben erwähnte Mikroprozessor veranlasst beim Starten der Vorrichtung den Schalter 32, der in 6 gezeigt ist, das WBL Signal zu selektieren, und wenn die Drehung der Platte 20 stabilisiert ist, veranlasst er den Schalter 32, dass das Taktsignal PLLCLK zu selektieren. Zu diesem Zeitpunkt führt der Mikroprozessor das Enable-Signal EN den Anschlüssen 132 und 134, die in 8 gezeigt sind, nicht zu. Im Aufzeichnungsmodus, nachdem das Taktsignal PLLCLK in Synchronisation zum Bezugssignal Tref geworden ist, führt der Mikroprozessor das Enable-Signal den Anschlüssen 132 und 134 zu und veranlasst, dass das Synchronisationssignal ATIPsyc synchron zum Synchronisationssignal SBSY ist.

In der oben beschriebenen Servoschaltung im ersten Ausführungsbeispiel detektiert die Geschwindigkeits-Detektionseinrichtung den Geschwindigkeitsfehler, welcher der Frequenzdifferenz zwischen dem vom Aufzeichnungsmedium wiedergegeben Taktsignal und dem Bezugstaktsignal entspricht. Die erste Phasendetektionseinrichtung detektiert den Phasenfehler, der der Phasendifferenz zwischen dem wiedergegebenen Taktsignal und dem Bezugtaktsignal entspricht. Die Servosignal-Erzeugungseinrichtung erzeugt das Servosignal, welches zur Eliminierung des oben dargelegten Geschwindigkeitsfehlers und Phasenfehlers verwendet wird. Ferner detektiert die zweite Phasenfehlerdetektionseinrichtung den Phasenfehler, der einer Phasendifferenz zwischen dem Synchronisationssignal, welches vom Aufzeichnungsmedium separat vom oben erwähnten wiedergegebenen Taktsignal wiedergegeben wird, und dem Bezugssynchronisationssignal ist. Die Bezugsphasen-Änderungseinrichtung ändert die Phase des Bezugstaktsignal auf der Grundlage des von der zweiten Phasenfehler-Detektionseinrichtung detektierten Phasenfehlers.

So wird im Ausführungsbeispiel die Phase des Bezugtaktsignals, die zur Detektion des Phasenfehlers des wiedergegebenen Taktsignals herangezogen wird, auf der Grundlage des Phasenfehlers des vom Aufzeichnungsmedium wiedergegebenen Synchronisationssignals geändert. Folglich gibt es nur eine Phasensystemservoschleife und das Servosignal wird durch Addieren des Phasenfehlers vom wiedergegeben Taktsignal und des Phasenfehlers vom wiedergegeben Synchronisationssignal erzeugt. Daher ist es möglich, die Phasenfehler der beiden Systeme gleichzeitig zu korrigieren.

Ferner ist durch die Änderung der Frequenz des Bezugstaktsignals auf Grundlage des Phasenfehlers vom wiedergegebenen Synchronisationssignal die zum Korrigieren des Phasenfehlers des wiedergegebenen Synchronisationssignals erforderliche Zeit reduzierbar. Daher können das stabilisierte wiedergegebene Taktsignal und das wiedergegebene Synchronisationssignal früher wiedergegeben werden.

Jedoch kann eine Änderung der Frequenz des Bezugstaktsignals auf der Grundlage des Phasenfehlers vom Synchronisationssignal nicht erfolgen. Ein Ausführungsbeispiel der vorliegenden Erfindung ist nicht auf das oben beschriebene erste Ausführungsbeispiel beschränkt.

Im ersten Ausführungsbeispiel werden das Geschwindigkeitsfehlersignal, welches die Rechteckschwingung der Impulsbreite entsprechend dem Geschwindigkeitsfehler ist, und das Phasenfehlersignal, welches die Rechteckschwingung der Impulsbreite entsprechend dem Phasenfehler ist, erzeugt. Jedes dieser Fehlersignale wird mit dem Tiefpass-Filter integriert und dann werden die beiden Signale in analoger Rechnung zueinander addiert. Auf diese Weise wird das Servosignal gewonnen und dem Spindelmotor zugeführt.

Wird die Geschwindigkeitsfehler-Schleifenverstärkung von einem Einfach-Betrag auf einen vierfachen Betrag und auf einen sechzehnfachen Betrag geändert, um die Operationsgeschwindigkeit von der Einfach-Geschwindigkeit auf die doppelte Geschwindigkeit und die vierfache Geschwindigkeit zu ändern, so sollte auch die Phasenfehler-Schleifenverstärkung vom einfachen Betrag auf einen vierfachen Betrag und auf einen sechzehnfachen Betrag geändert werden. Daher sollte die Multiplikationsrate der Geschwindigkeitsfehler-Schleifenverstärkung dieselbe sein wie die Multiplikationsrate der Phasenfehler-Schleifenverstärkung.

Für diesen Zweck sollten im ersten Ausführungsbeispiel die beiden Register zum Halten der Zählwerte der beiden Zähler, d. h. jeweils der Subtrahierer und die Pulsbreiten-Modulationsschaltung zum Ändern des Tastverhältnisses vom Phasenfehlersignal unter Verwendung des Ausgangssignals vom Subtrahierer vorgesehen werden. Daher ist der Schaltungsumfang groß.

Infolgedessen ist gefordert worden, eine Servoschaltung vorzusehen, in der die Phasenfehlerverstärkung entsprechend einer Änderung der Geschwindigkeitsfehlerverstärkung geändert werden kann, wobei die Schaltungsanordnung einfach ist und der Schaltungsumfang gering ist.

Für diesen Zweck umfasst nach einem weiteren Aspekt der vorliegenden Erfindung eine Servoschaltung eine Geschwindigkeitsfehler-Detektionseinrichtung, eine Phasenfehler-Detektionseinrichtung und eine Servosignal-Erzeugungseinrichtung. Die Phasenfehler-Detektionseinrichtung detektiert den Geschwindigkeitsfehler, der die Frequenzdifferenz zwischen dem vom Aufzeichnungsmedium wiedergegebenen Taktsignal und dem Bezugstaktsignal ist. Die Phasenfehler-Detektions-einrichtung detektiert den Phasenfehler, welcher der Phasendifferenz zwischen dem wiedergegebenen Taktsignal und dem Bezugstaktsignal entspricht. Die Servosignal-Erzeugungseinrichtung erzeugt das Servosignal, welches zur Eliminierung des oben dargelegten Geschwindigkeitsfehlers und Phasenfehlers herangezogen wird. Ferner umfasst die Phasenfehler-Detektionseinrichtung eine erste und zweite Frequenzteilereinrichtung und Phasenvergleichseinrichtung. Die erste und zweite Frequenzteilereinrichtung führen eine Frequenzteilung am wiedergegebenen Taktsignal bzw. dem Bezugstaktsignal aus. Das Frequenzteilerverhältnis wird entsprechend einer Änderung der Geschwindigkeitsfehlerverstärkung der Geschwindigkeitsfehler-Detektionseinrichtung geändert. Die Phasenvergleichseinrichtung detektiert den Phasenfehler zwischen dem frequenzgeteilten, wiedergegebenen Taktsignal und dem frequenzgeteilten Bezugstaktsignal.

Auf diese Weise wird das Frequenzteilerverhältnis des wiedergegebenen Taktsignals und Bezugtaktsignals entsprechend einer Änderung der Geschwindigkeitsfehlerverstärkung geändert. Dadurch wird die Phasenfehler-Detektionsperiode geändert. Infolgedessen wird die Phasenfehlerverstärkung entsprechend der Geschwindigkeitsfehlerverstärkung geändert und die Pulsbreiten-Modulationsschaltung usw. sind nicht erforderlich. Daher kann die Schaltungsanordnung einfacher sein und der Schaltungsumfang kann reduziert werden.

10 zeigt ein Blockschaltbild der Spindelservoschaltung im oben dargelegten zweiten Ausführungsbeispiel, auf die der oben erwähnte weitere Aspekt der vorliegenden Erfindung angewandt ist. Das wiedergegebene Taktsignal PLLCLK, welches vom Aufzeichnungsmedium wiedergegeben und von der digitalen PLL-Schaltung 30 aus 6 wiedergegeben wird, wird einem Anschluss 1040 zugeführt und wird einem Flankendetektor (EDG) 1042 zugeführt. Dieses Taktsignal weist die Frequenz 6,3 kHz auf, wenn die Betriebsgeschwindigkeit die einfache Geschwindigkeit ist, weist die Frequenz 12,6 kHz auf, wenn die Betriebsgeschwindigkeit der doppelten Geschwindigkeit entspricht, und weist die Frequenz 25,2 kHz auf, wenn die Betriebsgeschwindigkeit der vierfachen Geschwindigkeit entspricht. Der Flankendetektor 1042 erzeugt Impulse, resultierend aus der Detektion der Anstiegsflanken vom Taktsignal.

In einen Zähler 1044 wird bei Zufuhr eines Flankendetektionsimpulses ein Bezugswert –1371 geladen. Dann zählt der Zähler 1044 Systemtaktimpulse CLK, die über einen Anschluss 1048 zugeführt werden. Die Systemtaktimpulse CLK weisen eine Frequenz von 8,64 MHz auf, wenn die Betriebsgeschwindigkeit die Einfach-Geschwindigkeit ist, weisen eine Frequenz von 17,29 MHz auf, wenn die Betriebsgeschwindigkeit die doppelte Geschwindigkeit ist, und weisen eine Frequenz von 34,57 MHz auf, wenn die Betriebsgeschwindigkeit der vierfachen Geschwindigkeit entspricht. Daher gibt der Zähler 1044 jedes Mal, wenn ein Flankendetektionsimpuls eingegeben wird, einen Zählwert 0 aus, falls das Taktsignal PLLCLK keinen Geschwindigkeitsfehler aufweist, gibt einen negativen Zählwert aus, falls das Taktsignal PLLCLK schneller ist, und gibt einen positiven Zählwert aus, falls das Taktsignal PLLCLK langsamer ist. Daher gibt der Zähler 1044 den Zählwert abhängig vom Geschwindigkeitsfehler des PLLCLK aus.

Der Zählwert wird einem Register (REG) 1050 zugeführt und darin jedes Mal gespeichert, wenn ein Flankendetektionsimpuls eingegeben wird. Eine Mittelungsschaltung 1052 mittelt den im Register 1050 gespeicherten Zählwert und eine vorbestimmte Anzahl von vorausgehenden Zählwerten. Dann wird der resultierende Wert einer Oversampling-Schaltung (OVS) 1054 zugeführt.

Es wird dafür gesorgt, dass die Flankendetektionsimpulse synchron mit den Systemtaktimpulsen sind, und die Flankendetektionsimpulse werden einer Frequenzmultiplikationsschaltung 1056 zugeführt. Die Frequenzmultiplikationschaltung 1056 unterzieht die Flankendetektionsimpulse einer Frequenzmultiplikation mit 4. Die durch Frequenzmultiplikation mit der Multiplikationsschaltung 1056 an den Flankendetektionsimpulsen um den Faktor 4 gewonnenen Taktimpulse werden der Oversampling-Schaltung 1054 zugeführt. Unter Verwendung der Taktimpulse führt die Oversampling-Schaltung 1054 ein Oversampling am Ausgang der Mittelungsschaltung 1052 durch. Auf diese Weise wird etwa ¼ des Ausgangs an der Mittelungsschaltung 1052 gewonnen und einer Geschwindigkeitsverstärkungschaltung 1057 zugeführt. (Da die Abtastung unter Verwendung von Taktimpulsen mit vierfacher Frequenz ausgeführt wird, ist es erforderlich, jeden abzutastenden Wert auf ¼ des ursprünglichen Werts zu bringen.)

Verstärkungsdaten werden der Geschwindigkeitsverstärkungsschaltung 1057 über einen Anschluss 1055 von einem (in den Figuren nicht dargestellten) Mikroprozessor zugeführt. Die Verstärkungsdaten zeigen bspw. ein Frequenzteilerverhältnis 1/16 an, wenn die Betriebsgeschwindigkeit die Einfach-Geschwindigkeit ist, ein Frequenzteilerverhältnis 1/4 an, wenn die Betriebsgeschwindigkeit die doppelte Geschwindigkeit ist, und ein Frequenzteilerverhältnis 1 an, wenn die Betriebsgeschwindigkeit die vierfache Geschwindigkeit ist. Die Geschwindigkeitsverstärkungsschaltung 1057 multipliziert den von der Oversampling-Schaltung 1054 zugeführten Wert mit den oben erwähnten Verstärkungsdaten und führt den resultierenden Wert einem Addierer 1058 zu. Falls die Geschwindigkeitsschleifenverstärkung, wenn die Betriebsgeschwindigkeit die Einfach-Geschwindigkeit ist, als ein Bezug verwendet wird, ist die Verstärkung das Vierfache des Bezugswertes, wenn die Betriebsgeschwindigkeit der doppelten Geschwindigkeit entspricht, und ist die Verstärkung das Sechzehnfache des Bezugswertes, wenn die Betriebsgeschwindigkeit der vierfachen Geschwindigkeit entspricht. Der Addierer 1058 addiert zum Oversampling-Ausgangswert einen Offset-Wert 172 und führt den resultierenden Wert einer PWM (Pulsbreiten-Modulations-)Schaltung 1060 zu. Der Offset-Wert 172 entspricht dem 50 Prozent Tastverhältnis jeder Periode der Taktimpulse, die durch Ausführen der Frequenzmultiplikation um 4 gewonnen werden.

Die PWM Schaltung 1060 wird durch jeden Taktimpuls zurückgesetzt, der durch die Frequenzmultiplikationsschaltung 1056 ausgegeben wird, und zählt die Systemtaktimpulse CLK, die über einen Anschluss 1062 zugeführt werden. Die PWM Schaltung 1060 erzeugt ein Rechteck-Schwingungssignal als ein Geschwindigkeitsfehlersignal derart, dass das Signal auf einem hohen Pegel (+5 V) ist, bis der Wert gleich dem Ausgangswert des Addierers 1058 von 0 ist, und nimmt dann einen niedrigen Pegel (0 V) an und führt das Rechteck-Schwingungssignal einer Addierschaltung 1064 zu. Der Zähler 1054 und das Register 1050 wirken als die Geschwindigkeitsfehler-Detektionseinrichtung.

Ein Bezugswert 676 und der Ausgangswert einer Additionswert-Steuerschaltung 1072 werden einem Addierer 1070 zugeführt. Der Addierer 1070 addiert diese Werte und führt den resultierenden Wert einem Zähler 1074 zu. Der Ausgangswert der Additionswert-Steuerschaltung 1072 wird anfänglich auf 0 zurückgesetzt. Der Zähler 1074 ist ein 11-Bit-Zähler und führt eine Rückkoppelung von jedem Übertrag, ausgegeben durch ihn selbst, zu seinem Ladeanschluss von sich durch. Daher wird im Zähler 1074 der Ausgangswert des Addierers 1070 in der Übertragsausgabe-Zeitsteuerung (Timing) geladen, und es erfolgt die Zählung der Systemtaktimpulse CLK, die über einen Anschluss 1076 zugeführt werden. Üblicherweise gibt der Zähler 1074 einen Übertrag jedes Mal aus, wenn 1372 Systemtaktimpulse eingegeben sind, nachdem 676 geladen wurden, und daher läuft der Zähler 1074 von selbst. Die Überträge haben eine Frequenz von 6,3 kHz, wenn die Betriebsgeschwindigkeit die Einfach-Geschwindigkeit ist, und werden einem Zähler 1078 als ein Bezugssignal (Bezugstaktsignal) Tref zugeführt.

Der als die erste Frequenzteilereinrichtung wirkende Zähler 1078 ist synchron zu den über einen Anschluss 1080 zugeführten Systemtaktimpulsen CLK. Der Zähler 1078 führt eine Frequenzteilung am Bezugstaktsignal Tref entsprechend den Anweisungen von Frequenzteilerdaten aus, die über einen Anschluss 1082 zugeführt werden, und gibt ein Signal REF aus. Entspricht die Betriebsgeschwindigkeit der Einfach-Geschwindigkeit, so unterzieht dabei der Zähler 1078 das Bezugssignal Tref einer Frequenzteilung mit 1/16 und gibt das Signal REF derart aus, dass das Signal den Wert 0 während acht Perioden des Tref hat, und dass das Signal den Wert 1 während der darauf folgenden acht Perioden von Tref hat. Ist die Betriebsgeschwindigkeit die doppelte Geschwindigkeit, so unterzieht dabei der Zähler 1078 das Bezugssignal Tref einer Frequenzteilung mit 1/4 und gibt das Signal REF derart aus, dass das Signal den Wert 0 während zwei Perioden von Tref aufweist, und dass das Signal den Wert 1 während der darauf folgenden zwei Perioden von Tref hat. Wenn die Betriebsgeschwindigkeit der vierfachen Geschwindigkeit entspricht, so unterzieht dabei der Zähler 1078 das Bezugssignal Tref einer Frequenzteilung mit 1/1. In diesem Fall führt der Zähler 1078 keine Frequenzteilung durch und das Signal REF entspricht dem Bezugssignal Tref. Gleichermaßen ist ein Zähler 1078, der als die zweite Frequenzteilereinrichtung wirkt, synchron zu den Systemtaktimpulsen CLK. Der Zähler 1084 unterzieht entsprechend den Frequenzteilerdaten das Taktsignal (das wiedergegebene Taktsignal) PLLCLK einer Frequenzteilung und gibt ein Signal DBCK aus.

Das vom Zähler 1078 ausgegebene REF Ausgangssignal wird einem Anschluss S eines Phasenkomparators 1092 zugeführt und das Signal DBCK, das vom Zähler 1084 ausgegeben wird, wird einem Anschluss R eines Phasenkomparators 1092 zugeführt. Der Phasenkomparator 1092, der als die Phasenvergleichseinrichtung wirkt, umfasst einen SR-Flip-Flop und ein Exklusiv-OR-Glied. Das Q Ausgangssignal des Flip-Flops, der zum Zeitpunkt jeder Anstiegsflanke des Signals REF gesetzt und zum Zeitpunkt jeder Anstiegsflanke des Signals DBCK zurückgesetzt wird, wird einem Tristate-Puffer 1054 als Phasendaten zugeführt. Ferner wird das Ausgangssignal des Exklusiv-OR-Gliedes, wenn jedes Signal, das Signal REF und das Signal DBCK, ansteigt (ausgenommen das Exklusiv-OR, wenn jedes der Signale abfällt) dem Steueranschluss des Tristate-Puffers 1054 als Enable-Signal zugeführt. Das Enable-Signal zeigt einen niedrigen Pegel, wenn der Ausgang des Exklusiv-ORs auf 1 liegt, und das Enable-Signal zeigt einen hohen Pegel, wenn der Ausgang des Exklusiv-ORs auf 0 liegt.

Hierdurch werden, wenn die Signale REF und DBCK denjenigen entsprechen, die in den 11A und 11B gezeigt sind, bspw. die in 11C Phasendaten gewonnen. Wenn die Signale REF und DBCK den in den 12A bzw. 12B gezeigten Signalen entsprechen, werden bspw. die in 12C gezeigten Phasendaten gewonnen. Der Tristate-Puffer 1094 befindet sich im Ausgabezustand, wenn das Enable-Signal auf dem niedrigen Pegel liegt, und befindet sich im Zustand hoher Impedanz, wenn das Enable-Signal auf dem hohen Pegel liegt. Wenn folglich die Phasendaten den in 11C gezeigten Daten entsprechen, werden nur die niederpegeligen Phasendaten der Additionsschaltung 1064 vom Tristate-Puffer 1094 als ein Phasenfehlersignal zugeführt. Wenn die Phasendaten den in 12C gezeigten entsprechen, werden nur die hochpegeligen Phasendaten vom Tristate-Puffer 1094 als das Phasenfehlersignal zur Additionsschaltung 1064 geführt. Die ausgegebene Spannung des Tristate-Puffers 1064 beträgt 5 V für den hohen Pegel und 0 V für den niedrigen Pegel.

Daher wird das Frequenzteilerverhältnis des wiedergegebenen Taktsignals und des Bezugstaktsignals entsprechend den Frequenzteilungsdaten geändert, und simultan mit einer Änderung der Geschwindigkeitsfehlerverstärkung gemäß den Verstärkungsdaten entsprechend den Frequenzteilerdaten. Dadurch wird die Phasenfehler-Detektionsperiode geändert. Infolgedessen wird die Phasenfehlerverstärkung entsprechend der Änderung der Geschwindigkeitsfehlerverstärkung geändert, und die Pulsbreiten-Modulationsschaltungen usw., welche im ersten Ausführungsbeispiel vorgesehen ist, werden nicht benötigt. Daher kann die Schaltungsanordnung einfacher sein und das Schaltungsausmaß kann reduziert werden.

Die Additionsschaltung 1064 umfasst ein eingebautes Tiefpass-Filter und führt eine Addition von analogen Spannungen aus. Das Geschwindigkeitsfehlersignal von 0 V und 5 V, welches der PWM Schaltung 1060 zugeführt wird, wird durch das Tiefpassfilter integriert und es wird ein DC-Wert gewonnen. Das Phasenfehlersignal von 0 V und 5 V und die vom Tristate-Puffer 1094 zugeführte hohe Impedanz wird vom Tiefpass-Filter integriert, in welchem bspw. 2,5 V für den Zustand hoher Impedanz herangezogen wird. So wird ein DC-Wert gewonnen. Die Additionsschaltung 1064 addiert die DC-Werte des Geschwindigkeitsfehlersignals und des Phasenfehlersignals und gibt ein Signal des resultierenden Werts als ein Servosignal über eine Anschluss 1096 zum Spindelmotor 22, der in 6 gezeigt ist.

Die oben erwähnten Zähler 1078, 1084 und der Phasenkomparator 1092 wirken als die Phasenfehler-Detektionseinrichtung und die Mittelungsschaltung 1052, die OVS 1054, die Geschwindigkeitsverstärkungsschaltung 1057, der Addierer 1058, die PWM Schaltung 1060, der Tristate-Puffer 1094 und der Addierer 1064 wirken als die Servosignal-Erzeugungseinrichtung.

Es wurde der Teil der Servoschaltung zum Ausführen einer Servooperation beschrieben, derart, dass die Frequenz (Geschwindigkeit) und die Phase des Taktsignals PLLCLK, welche aus dem von der optischen Platte gewonnenen BIDATA Signal gewonnen wird, der Frequenz (Geschwindigkeit) und der Phase des Bezugssignals Tref entsprechen können bzw. synchron hierzu sein können, welches Tref aus den Systemtaktimpulsen CLK erzeugt wird.

Der Abschnitt der Servoschaltung, der nun beschrieben wird, führt eine Servooperation derart durch, dass die Phase des Synchronisationssignals (ATIPsyc) einer Frequenz von angenähert 75 Hz, welches von der optischen Platte 20 wiedergegeben wird, synchron mit der Phase des Synchronisationssignals (SBSY: subcode Sync) einer Frequenz von 75 Hz sein kann, welches in den Aufzeichnungsdaten enthalten ist.

Das Synchronisationssignal SBSY der Aufzeichnungsdaten wird einem Anschluss 1110 zugeführt und ein Flankendetektor 1112 detektiert die Anstiegsflanken des Signals SBSY und führt das Detektionsergebnis einem Phasendifferenzdetektor 1114 zu. Das Synchronisationssignal ATIPsyc, das von der optischen Platte wiedergegeben wird, wird an einem Anschluss 1116 zugeführt, und ein Flankendetektor 1118 detektiert die Anstiegsflanken des Signals ATIPsyc und führt das Detektionsergebnis dem Phasendifferenzdetektor 1114 und einem Register 1120 zu. Ein Frequenzteiler 1126 führt eine Frequenzteilung um ¼ an den über einen Anschluss 1124 zugeführten Systemtaktimpulsen CLK aus und führt die resultierenden Taktimpulse einem Phasendifferenzdetektor 1114 und dem Register 1120 zu.

Zum Zeitpunkt jeder Anstiegsflanke des Synchronisationssignals SBSY (oder ATIPsyc) wird eine 0 in den Phasendifferenzdetektor 1114 geladen, und dann zählt der Phasendifferenzdetektor 1114 die um ¼ frequenzgeteilten Systemtaktimpulse bis zum Zeitpunkt der darauf folgenden Anstiegsflanke des Synchronisationssignals ATIPsyc (oder SBSY). Somit wird die Phasendifferenz als Zählwert detektiert. Der Zählwert wird dem Register 1120 zugeführt. Der Zählwert ist positiv, wenn das ATIPsyc später ist, und der Zählwert ist negativ, wenn das SBSY später ist. Das Register 1120 speichert den Zählwert der zum Zeitpunkt jeder Anstiegsflanke des Synchronisationssignals ATIPsyc (oder SBSY) zugeführten Phasendifferenz und führt den Zählwert einem Komparator 1128 und einer ATIP-Phasenverstärkungsschaltung 1132 zu.

Der Vergleichswert ±343 entsprechend einer Periode des Taktsignals PLLCLK wird dem Komparator 1128 zugeführt. Der Komparator 1128 führt einer Selektionsschaltung 1134 und der Additionswert-Steuerschaltung 1127 ein Flag-Signal zu. Das Flag-Signal zeigt EIN an, wenn der oben erwähnte Zählwert geringer als –343 oder größer als +343 ist, d. h. wenn die Phasendifferenz größer als eine Periode des Taktsignals PLLCLK ist. Das Flag-Signal zeigt AUS an, wenn der oben erwähnte Zählwert gleich oder größer als –343 und geringer als oder gleich +343. Ist der oben erwähnte Zählwert gleich oder größer als –343 oder geringer als oder gleich +343, d. h. ist die Phasendifferenz gleich oder geringer als eine Periode des Taktsignals PLLCLK, so führt der Komparator 1128 der ATIP-Phasenverstärkungsschaltung 1132 ein Trigger-Signal zu.

Die Selektionsschaltung 1134 selektiert Phasenverschiebungsdaten, die in einem Register 1130 gesetzt werden, wenn die Phasendifferenz größer als eine Periode des Taktsignals PLLCLK ist oder das EIN-Flag-Signal zugeführt wird. Die Selektionsschaltung 1134 selektiert die von der ATIP-Phasenverstärkungsschaltung 1132 ausgegebenen Phasenfehlerdaten, wenn das AUS-Flag-Signal zugeführt wird. Die Selektionsschaltung 1134 führt die selektierten Daten der Additionswert-Steuerschaltung 1072 zu. Im Register 1130 werden vom Mikroprozessor die Phasenverschiebungsdaten zum Verschieben der Phase auf eine hohe Geschwindigkeit gesetzt. Die Phasenverschiebungsdaten betragen bspw. 80, wenn die Betriebsgeschwindigkeit die Einfachgeschwindigkeit ist, und angenähert 40, wenn die Betriebsgeschwindigkeit die doppelte Geschwindigkeit ist.

Wird vom Komparator 1128 das Trigger-Signal zugeführt, erzeugt die ATIP-Phasenverstärkungsschaltung 1132 die Phasenfehlerdaten als Ergebnis einer Multiplikation des vom Register 1120 zugeführten Phasendifferenz-Zählwerts mit einer vorbestimmten Verstärkung (positiver Wert kleiner als 1 oder 0). Die Selektion von einem positiven Wert kleiner 1 und 0 erfolgt entsprechend Anweisungen durch den Mikroprozessor. Die erzeugten Phasenfehlerdaten werden der Selektionsschaltung 1134 zugeführt. Üblicherweise ist der maximale Wert der Phasenfehlerdaten geringer als die Phasenverschiebungsdaten.

Die Frequenzteilerdaten werden der Additionswert-Steuerschaltung 1072 über einen Anschluss 1136 zugeführt. Der Additionswert-Steuerschaltung 1072 wird vom Komparator 1128 das Flag-Signal zugeführt. Die Additionswert-Steuerschaltung 1072 führt, wenn die Frequenzteilerdaten eine 1/N-Frequenzteilung spezifizieren, die Phasenverschiebungsdaten oder die Phasenfehlerdaten, welche von der Selektionsschaltung 1134 zugeführt werden, dem Addierer 1070 einmal pro N Perioden des Bezugssignals Tref zu. Folglich steuert die Additionswert-Steuerschaltung 1072 den dem Addierer 1070 zuzuführenden Additionswert entsprechend den Frequenzteilerdaten. Wird ferner die Verstärkung der ATIP-Phasenverstärkungsschaltung 1132 vom Mikroprozessor auf 0 selektiert, nachdem das Flag-Signal AUS anzeigt, und zwar während 64 Perioden des Bezugssignals Tref, so wird die Verstärkung der ATIP-Phasenverstärkungsschaltung 1132 automatisch vom Mikroprozessor so ausgewählt, dass sie der positive Wert geringer als 1 ist. Nach Verstreichen der 64 Perioden erfolgt die Selektion der Verstärkung der ATIP-Phasenverstärkungsschaltung 1132 auf 0. Dies ist deshalb der Fall, dass, falls die Phasenfehlerdaten unmittelbar nach der Anzeige von AUS durch das Flag-Signal 0 betragen, die Phasensteuerung angehalten wird, und ein Zustand, bei dem Anstiegsflanken des ATIPsyc nicht synchron mit dem Anstiegsflanken des SBSY sind, kann auftreten, was zu verhindern ist.

Im Ausführungsbeispiel wird die Erzeugung des Timing vom Bezugssignal Tref auf der Grundlage der Phasenfehlerdaten, wenn die Phasendifferenz gleich oder kleiner als eine Periode des Taktsignals PLLCLK ist, oder auf der Grundlage der Phasenverschiebungsdaten, wenn die Phasendifferenz größer als eine Periode des Taktsignals PLLCLK ist, und auch als ein Ergebnis des gewonnenen Additionswerts, um dafür zu sorgen, dass die Phasenfehlerschleifenverstärkung der Geschwindigkeitsfehlerschleifenverstärkung entspricht, und des gewonnenen Additionswerts, der dem Addierer 1070 zugeführt wird, geändert. Daher erfolgt eine Servooperation derart, dass das Synchronisationssignal ATIPsyc synchron zum Synchronisationssignal SBSY sein kann.

Der Mikroprozessor veranlasst den Schalter 32, der in 6 gezeigt ist, das WBL-Signal zu selektieren, wenn die Vorrichtung startet, und veranlasst den Schalter 32, dann das Taktsignal PLLCLK zu selektieren, wenn die Drehung der optischen Platte 20 stabilisiert ist. Zu diesem Zeitpunkt erfolgen, falls der Mikroprozessor Anweisungen gibt, dass die Phasensteuerung des Synchronisationssignals ATIPsyc und des Synchronisationssignals SBSY auszuführen ist, die Phasensteuerung des Synchronisationssignals ATIPsyc und des Synchronisationssignals SBSY und die Phasensteuerung des Signals REF und des Signals DBCK gleichzeitig. Daher ist das Synchronisationssignal ATIPsyc synchron zum Synchronisationssignal SBSY. Gibt jedoch der Mikroprozessor Anweisungen, dass die Phasensteuerung des Synchronisationssignals ATIPsyc und des Synchronisationssignals SBSY nicht auszuführen ist, wird die Phasensteuerung des Synchronisationssignal ATIPsyc und des Synchronisationssignals SBSY nicht durchgeführt. Gibt dann der Mikroprozessor Anweisungen, dass die Phasensteuerung des Synchronisationssignals ATIPsyc und des Synchronisationssignals SBSY auszuführen ist, erfolgt die Phasensteuerung des Synchronisationssignals ATIPsyc und des Synchronisationssignals SBSY und hierdurch ist das Synchronisationssignals ATIPsyc synchron zum Synchronisationssignal SBSY.

13 zeigt ein Blockschaltbild eines Beispiels eines CD-R Aufzeichnungsservosystems, auf das die eine digitale PLL-Schaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung, was weiter unten erläutert werden wird, anwendbar ist. In der Figur wird eine optische Platte 20 mit einem Spindelmotor 2022 gedreht. Ein optischer Aufnehmer 2024 gibt ein Wobbel-Signal, das in 7B gezeigt ist, von der Platte 20 wieder und gibt einen in 7C gezeigtes WBL-Signal aus. Das in 7C gezeigte WBL-Signal wird aus der Umsetzung des Wobbel-Signals gemäß 7B in ein zweipegeliges Signal gewonnen.

Das WBL-Signal wird einer FSK Demodulationsschaltung 2026 zugeführt und ein in 7A gezeigtes Signal BIDATA wird aus der Demodulation gewonnen. Das BIDATA Signal wird der digitalen PLL-Schaltung 2030 zugeführt. Die digitale PLL-Schaltung 2030 erzeugt ein Taktsignal, das synchron mit dem BIDATA Signal ist, und führt das Taktsignal einem Schalter 2032 zu. Der Schalter 2032 erzeugt das wiedergegebene WBL-Signal, wenn die Drehung der Platte 20 gestartet wird. Wenn die Drehung der Platte 20 stabilisiert ist, selektiert der Schalter 2032 das Taktsignal, welches von der digitalen PLL-Schaltung 2030 ausgegeben wird, und führt das selektierte Signal einer Spindelservoschaltung 2034 zu. Die Spindelservoschaltung 2034 steuert auf der Grundlage des Signals, welches durch Ausführen einer 1/3,5 Frequenzteilung am WBL-Signal gewonnen wird, oder des Taktsignals, das vom Schalter 2032 zugeführt wird, die Rotationsgeschwindigkeit bzw. Drehzahl des Spindelmotors 2022 derart, dass die Lineargeschwindigkeit der Platte 20 konstant wird.

14 zeigt ein Blockschaltbild der digitalen PLL-Schaltung 2030 im dritten Ausführungsbeispiel der vorliegenden Erfindung. In der Figur wird ein BIDATA Signal, wie dasjenige, das in 3A gezeigt ist, auf einen Anschluss 2040 geben und einem Flankenzähler 2042 zugeführt. Der als die Messeinrichtung wirkende Flankenzähler 2042 wird an den Anstiegsflanken und den Abfallflanken zurückgesetzt und zählt Systemtaktimpulse, die über einen Anschluss 2044 zugeführt werden. Auf diese Weise misst der Flankenzähler die Flankendauern des BIDATA Signals und gibt sie aus. Die Frequenz der Systemtaktimpulse wird, wenn die Betriebsgeschwindigkeit der Platte 20 von der Einfach-Geschwindigkeit auf die doppelte Geschwindigkeit und die vierfache Geschwindigkeit geändert wird, von der Frequenz von Einfach-Geschwindigkeit auf die doppelte Einfach-Geschwindigkeitsfrequenz und das Vierfache der Einfach-Geschwindigkeitsfrequenz geändert. Bei jeder Betriebsgeschwindigkeit beträgt die Anzahl von Systemimpulsen während der Impulsbreite 1T des BIDATA Signals als Standard 686. Daher beträgt als Standard der Zählwert des Flankenzählers 2042 für die Impulsbreite 1T 686, der Zählwert für die Impulsbreite 2T beträgt 1372 und der Zählwert für die Impulsbreite 3T beträgt 2058.

Eine 1T Erzeugungsschaltung 2046 bestimmt, ob der von dem Flankenzähler 2042 zugeführte Zählwert unmittelbar, bevor der Zählwert 0 wird, d. h. der maximale Zählwert, im Bereich von 686 ± &agr; liegt oder nicht (wobei &agr; ein Wert in der Größenordnung von 10 ist) oder innerhalb des Bereichs 1372 ± 2&agr; liegt. Liegt der maximale Zählwert im Bereich von 686 ± &agr;, so wird der maximale Zählwert als der Wert 1T gehalten. Liegt der maximale Zählwert im Bereich 1372 ± 2&agr;, so wird ½ vom maximalen Zählwert als der Wert von 1T gehalten. Somit detektiert die 1T Erzeugungsschaltung 2046 die Impulsbreiten 1T, 2T des BIDATA Signals, erzeugt den Wert 1T und ignoriert die Impulsbreite 3T des BIDATA Signals. Der Wert 1T nahe dem Wert 686, welcher von der 1T Erzeugungsschaltung ausgegeben wird, wird einem Addierer 2048 und einem Multiplizierer 2050 zugeführt.

Der Addierer 2048 addiert den festgelegten Wert –343, der von einem Generator 2052 für einen festgelegten Wert zugeführt wird, zum Wert 1T, um die Anzahl von Bits zu reduzieren. Das Additionsergebnis wird einem digitalen Tiefpass-Filter 2054 zugeführt.

Das digitale Tiefpass-Filter 2054 beseitigt stark fluktuierende Komponenten des zugeführten Werts und führt den resultierenden Wert einem Addierer 2056 zu. Der Addierer 2056 addiert den festgelegten Wert 343, der vom Generator 2058 für den festgelegten Wert zugeführt wird, zum zugeführten Wert. Auf diese Weise wird der Wert 1T gewonnen. Der Wert 1T wird einem Addierer 2060 zugeführt. Der Addierer 2060 addiert den Phasenfehlerkorrekturwert zum zugeführten Wert. Der korrigierte Wert 1T wird einem NCO (numerisch gesteuerter Oszillator) 2062 zugeführt.

Die Systemtaktimpulse werden dem NCO 2062 über einen Anschluss 1064 zugeführt. Der NCO zählt die Systemtaktimpulse und erzeugt das Taktsignal, welches in 3B gezeigt ist und welches ansteigt, wenn der Zählwert der Systemtaktimpulse den Wert 1T vom Addierer 2060 annimmt, und setzt den Zählwert zurück. Das Taktsignal wird über eine Anschluss 2066 ausgegeben und ferner einer Latch-Schaltung 2068 zugeführt. Die oben erwähnte 1T Erzeugungsschaltung 2046 und der Addierer 2048 bis zum NCO 2062 wirken als die Takterzeugungseinrichtung.

Der vom Flankenzähler 2042 ausgegebene Zählwert wird der Latch-Schaltung 2068 zugeführt. Die Latsch-Schaltung 2068 hält den zugeführten Zählwert bei jedem Anstieg des vom NCO 2062 zugeführten Taktsignals und führt den gehaltenen Zählwert einem Subtrahierer 2070 zu. Jedoch hält die Latch-Schaltung 2068, der auch das BIDATA-Signal zugeführt wird, den Zählwert nur bei dem ersten Anstieg des Taktsignals von der Startflanke jeder der Impulsbreiten 1T, 2T und 3T des BIDATA Signals und hält den Zählwert weder beim zweiten (im Fall von 2T und 3T) noch dritten (im Fall von 3T) Anstieg in der selben Impulsbreite des Taktsignals.

Dem Subtrahierer 2070 wird der aus der Multiplikation vom Wert 1T, der von der 1T Erzeugungsschaltung 2046 ausgegeben wird, mit ½ durch den Multiplizierer 2050 gewonnene Wert als ein Bezugswert zugeführt. Der Subtrahierer 2070 subtrahiert den Bezugswert vom von der Latch-Schaltung 2068 ausgegebenen Wert, und so wird ein Phasenfehlerwert gewonnen. Der Phasenfehlerwert wird einem Integrator 2072 zugeführt. Der Grund, warum ½ vom Wert 1T als der Bezugswert benutzt wird, besteht darin, dass gemäß Darstellung in den 3A und 3B der Anstieg des Taktsignals beim Zentrum jeder Impulsbreite 1T liegt.

Der Integrator 2072 nimmt am Phasenfehlerwert eine proportionale Integration vor. Der integrierte Wert wird vom Multiplizierer 2074 mit 1/K multipliziert (wobei K eine reelle Zahl gleich oder größer 1 ist). So wird der Phasenfehlerkorrekturwert gewonnen und dem Addierer 2060 zugeführt. Der Multiplizierer 2050, die Latch-Schaltung 2068 bis zum Multiplizierer 2074 und der Addierer 2060 wirken als die Phasenkorrektureinrichtung.

Daher erzeugt die 1T Erzeugungsschaltung 2046 den Wert 1T nur aus Impulsbreiten 1T und 2T des BIDATA Signals und verwendet nicht die Impulsbreite 3T des BIDATA Signals. Die Wiederholfrequenz 75 Hz (im Einfach-Geschwindigkeits-) Synchronisationssignal (ATIPsyc) im BIDATA Signal weist das Muster 3T, 1T, 1T und 3T auf, wie in 3A gezeigt ist. Da die 1T Erzeugungsschaltung 2046 das 3T Muster nicht nutzt, besteht nicht die Möglichkeit, dass eine 75-Hz-Komponente des Synchronisationssignals in den Ausgangswert des 1T Erzeugungsschaltung 2046 hineingemischt wird. Daher ist die Stabilisierung des Taktsignals verbessert.

Ferner sind nicht nur ein Frequenzsystem der 1T Erzeugungsschaltung 2046 zum Addierer 2048, ein digitales Tiefpass-Filter 2054 und ein Addierer 2056, sondern auch ein Phasensystem des Multiplizierers 2050, der Latch-Schaltung 2068 bis zum Addierer 2070, ein Integrator 2072 und ein Addierer 2074 vorgesehen. Da das Taktsignal durch das Frequenzsystem und das Phasensystem über den Addierer 2060 erzeugt wird, kann das stabilisierte Taktsignal synchron mit dem BIDATA Signal erzeugt werden. Ferner ist im Ausführungsbeispiel die Gesamtheit der digitalen PLL-Schaltung als eine digitale Schaltung ausgebildet. Folglich ist der Betrieb stabil gegen Umgebungstemperatur und Versorgungsspannungsfluktuation im Vergleich zu einer analogen Schaltung. Wenn ferner die Schaltung als integrierte Schaltung ausgebildet ist, ist keine extern angeschlossene Schaltung erforderlich. Ferner ist es allein durch Änderung der Frequenz der über die Anschlüsse 2044 und 2064 zugeführten Systemtaktimpulse möglich, die Schaltung hinsichtlich der Betriebsgeschwindigkeit, der Einfach-Geschwindigkeit, der doppelten und vierfachen Geschwindigkeit zu konfigurieren. Ferner arbeitet die Schaltung auf der Grundlage des Zählwerts vom Flankenzähler 2042, die Linearität ist gut und der Erfassungsbereich der Phasenverriegelungsoperation ist weiter.

Im Ausführungsbeispiel erzeugt die 1T Erzeugungsschaltung den Wert 1T aus dem detektierten Werten der Impulsbreiten 1T und 2T des BIDATA Signal. Es ist jedoch auch möglich, dass die 1T Erzeugungsschaltung 1T nur aus den detektierten Werten der Impulsbreite 1T des BIDATA Signals erzeugt. Ein Ausführungsbeispiel der vorliegenden Erfindung ist nicht auf die oben beschriebene Ausführung beschränkt.

15 zeigt ein Blockschaltbild eines optischen Plattengeräts in einem vierten Ausführungsbeispiel der vorliegenden Erfindung. In der Figur wird eine optische Platte 20 mit einem Spindelmotor 3022 gedreht. Ein optischer Aufnehmer 3024 gibt ein in 7B gezeigtes Wobbel-Signal von der Platte 20 wieder und gibt ein in 7C gezeigtes WBL-Signal aus. Das in 7C gezeigte WBL-Signal wird durch Konvertieren des Wobbel-Signals aus 7B in ein zweipegeliges Signal gewonnen.

Das WBL-Signal wird einer digitalen FSK Demodulationsschaltung 3026 zugeführt und ein aus der Demodulation gewonnenes BIDATA Signal, das in 7A gezeigt ist, wird gewonnen. Ferner wird das Synchronisationssignal (ATIPsyc) in der digitalen FSK Demodulationsschaltung 3026 detektiert. Das BIDATA Signal wird der digitalen PLL-Schaltung 3030 zugeführt. Die digitale PLL-Schaltung 3030 erzeugt ein Taktsignal, das synchron zum BIDATA Signal ist, und führt das Taktsignal einem Schalter 3032 zu. Der Schalter 3032 selektiert das wiedergegebene WBL-Signal, wenn die Drehung der Platte 20 gestartet wird. Wenn die Drehung der Platte 20 stabilisiert ist, selektiert der Schalter 3032 das Taktsignal, das von der digitalen PLL-Schaltung 3030 ausgegeben wird, und führt das selektierte Signal einer digitalen Spindelservoschaltung 3034 zu. Die digitale Spindelservoschaltung 3034 steuert auf der Grundlage des Signals, das durch eine Unterziehung des WBL-Signals einer 1/3,5 Frequenzteilung gewonnen wird, oder des Taktsignal, das durch den Schalter 3032 zugeführt wird, und des Synchronisationssignals die Drehgeschwindigkeit bzw. die Drehzahl des Spindelmotors 3022, so dass die Lineargeschwindigkeit der Platte 20 konstant wird.

Die digitale FSK Demodulationsschaltung 3026, die digitale PLL-Schaltung 3030, der Schalter 3032 und die digitale Spindelservoschaltung 3034 führen sämtlich eine digitale Verarbeitung durch und sind als integrierte Schaltung auf einem Halbleiterchip 3036 ausgebildet.

Der digitalen FSK Demodulationsschaltung 3026 wird das aus der Umsetzung des Signals vom optischen Aufnehmer 3024 in ein zweipegeliges Signal gewonnene WBL-Signal zugeführt. Das WBL-Signal (FSK modulierte Signal) Vi(t) entspricht dem folgenden Ausdruck: Vi(t) = A0cos(&ohgr;ct + &Dgr;&OHgr;∫Vs(t)dt + &psgr;), wobei &ohgr;c eine Trägerfrequenz repräsentiert, &Dgr; &OHgr; eine Modulationstiefe, Vs(t) ein Modulationssignal und &psgr; einen Anfangswert darstellen.

Ein momentaner Phasenwinkel &PHgr;(t) wird wie folgt ausgedrückt: &PHgr;(t) = &ohgr;ct + &Dgr;&OHgr;∫Vs(t)dt + &psgr;.

Die FSK Demodulation dient dazu, das Modulationssignal Vs(t) aus dem momentanen Phasenwinkel &PHgr;(t) zu erzeugen. Die Zeit tn, die die Gleichung &PHgr;(t) = (2n – 1) &pgr;/2 erfüllt, ist äquivalent zum Phasenwinkel, wenn Vi(t) = 0. Es ist leicht, Vi(t) = 0 über eine digitale Schaltung zu detektieren. Dann wird zum Zeitpunkt t die Phase &PHgr;(n) gewonnen und es wird ein Differenzialwert x(n) = &PHgr;(n) – &PHgr;(n – 1) gewonnen. Auf diese Weise kann eine Winkelfrequenz gewonnen werden.

Die Funktion x(n) wird einer Z-Transformation unterzogen und es wird X(z) = &PHgr;(z) (1 – z–1) gewonnen. Bei dieser Operation ist X(z) ein Differenzial von &PHgr;(z). Daher wird eine Winkelfrequenz oder Kreisfrequenz gewonnen. Folglich wird Vs (t) aus der Gleichung d &PHgr;(t)/dt = &ohgr;c + &Dgr;&OHgr;Vs(t) gewonnen. In der Praxis bedeutet dies, falls angenommen wird, dass die Frequenz von Taktimpulsen, mit denen ein Phasenwinkel &PHgr;(n) gezählt wird, ausreichend hoch ist und der Fehler aus dem Abtastfehler im wesentlichen beseitigt werden kann, kann die FSK Demodulation durchgeführt werden.

Die 16 zeigt ein Blockschaltbild eines Beispiels der digitalen FSK Demodulationsschaltung 3026. In der Figur wird das WBL-Signal wie dasjenige, welches in 7C gezeigt wird, einem Anschluss 3040 zugeführt und wird einem Flankendetektor 3042 zugeführt. Die Frequenz des WBL-Signals beträgt 22,05 ± 1 kHz, wenn die Betriebsgeschwindigkeit die Einfach-Geschwindigkeit ist, beträgt 44,1 ± 2 kHz, wenn die Betriebsgeschwindigkeit die doppelte Geschwindigkeit ist, und beträgt 88,2 ± 4 kHz, wenn die Betriebsgeschwindigkeit der vierfachen Geschwindigkeit entspricht. Ferner beträgt die Frequenz der einem Anschluss 3044 zugeführten Systemtaktimpulse CLK 8,64 MHz, wenn die Betriebsgeschwindigkeit die Einfach-Geschwindigkeit ist, beträgt 17,29 MHz, wenn die Betriebsgeschwindigkeit die doppelte Geschwindigkeit ist, und beträgt 34,57 MHz, wenn die Betriebsgeschwindigkeit die vierfache Geschwindigkeit ist.

Der Flankendetektor 3042 detektiert jede Anstiegsflanke des WBL-Signals unter Verwendung der Systemtaktimpulse CLK und führt ein Anstiegsflankendetektionssignal einem Zähler 3046, Register 3048 und Zeitgabe-Generator 3050 zu. Der Zähler 3046 wird zurückgestellt, so dass er den Zählwert 0 hat, und zählt dann die Systemtaktimpulse CLK. Der Zähler 3046 führt den Zählwert dem Register 3048 zu. Das Register speichert den Zählwert, wenn das Anstiegsflankendetektionssignal eingegeben wird. Daher speichert das Register den die Periode des WBL-Signals repräsentierenden Zählwert, d. h. den Wert x(n) = &PHgr;(n) – &PHgr;(n – 1).

Der Zeitgabe-Generator 3050 erzeugt phasenverschiedene Zeitgabe-Signale Ta, Tb und Zeitgabe-Signale Sa, Sb und Sc synchron mit dem Anstiegsflankendetektionssignal vom WBL-Signal. Ein Zeitgabe-Generator 3052 erzeugt Zeitgabe-Signale Ta1, Tb1, Tc1, Ta4, Tb4, Tc8, Td8 und Te8. Die Indizes „a", „b", „c", „d" repräsentieren Ausgabezeitvorgaben bzw. Timings. „a" repräsentiert die früheste Zeitgabe und „e" repräsentiert die letzte Zeitgabe. Der Index „1" repräsentiert die Frequenz 22,05 kHz, wenn die Betriebsgeschwindigkeit die Einfach-Geschwindigkeit ist, der Index „4" repräsentiert die Frequenz 88,2 kHz, wenn die Betriebsgeschwindigkeit die Einfach-Geschwindigkeit ist, der Index „8" repräsentiert die Frequenz 176,4 kHz, wenn die Betriebsgeschwindigkeit die Einfach-Geschwindigkeit ist. Wenn die Betriebsgeschwindigkeit der doppelten oder vierfachen Geschwindigkeit entspricht, werden diese Frequenzen verdoppelt bzw. vervierfacht entsprechend der Frequenz der Systemtaktimpulse.

Der im Register 3048 gespeicherte Zählwert entspricht 196 ± &agr; (wobei &agr; in der Größenordnung von 10 liegt) bei üblicher Betriebsweise. Dieser Zählwert wird einem Komparator 3054 und einem Multiplexer (MUX) 3056 zugeführt. Der Komparator 3054 gibt ein Niederpegel-Selektionssignal aus, wenn der Zählwert des Registers 3048 bspw. innerhalb des Bereichs der Größenordnung von 100 bis 300 liegt. Der Komparator 3054 gibt ein Hochpegel-Selektionssignal aus, wenn der Zählwert des Registers 3048 außerhalb des Bereichs liegt. Das erzeugte Selektionssignal wird dem Multiplexer 3056 zugeführt. Ferner wird dem Multiplexer 3056 der Zählwert der vorausgegangenen Zeit, ausgegeben von einem Register 3058, ebenfalls zugeführt. Wenn der Komparator das Niederpegel-Selektionssignal ausgibt, d. h. der Zählwert des Registers 3048 innerhalb des Bereichs der üblichen Betriebsweise liegt, selektiert der Multiplexer 3056 den Ausgangswert (den Wert, der zu diesem Zeitpunkt gewonnen wird) vom Register 3048 und gibt ihn aus. Wenn der Komparator das Hochpegel-Selektionssignal ausgibt, d. h. wenn der Zählwert des Registers 3048 außerhalb des Bereichs der üblichen Betriebsweise liegt, selektiert der Multiplexer 3056 den Ausgangswert (den Wert, der bei der vorausgegangenen Zeit gewonnen wird) vom Register 3058 und gibt diesen aus.

Der Ausgangswert des Multiplexers 3056 wird dem Register 3058 zugeführt. Der Ausgang des Registers 3058 wird einem Multiplexer 3060 direkt und dem Multiplexer 3060 auch über ein Register 3062 zugeführt. Die Register 3058 und 3062 führen Speicheroperationen mit unterschiedlichen Zeitgabe-Signalen Ta bzw. Tb aus.

Zum Zeitpunkt, wenn das Zeitgabe-Signal Ta4 zugeführt wird, dekodiert ein Dekodierer 3064 die Werte der Zeitgabe-Signale Sa, Sb und Sc und bestimmt, ob der Multiplexer 3060 veranlasst wird, den Ausgangswert des Registers 3058 zu selektieren oder den Ausgangswert des Registers 3062. Der Wert vom Ausgang des Multiplexers 3060 entsprechend der Ermittlung wird in ein Register 3066 in der Zeitgabe bzw. im Timing der Ausgabe des Zeitgabe-Signals Tb4 gespeichert. Der gespeicherte Wert wird einem digitalen Tiefpass-Filter (LPF) 3068 zugeführt und einer Schwellwerterzeugungsschaltung 3070. Die Register 3058, 3062, der Multiplexer 3060 und der Dekodierer 3064 führen eine Zeitgabeumsetzung von der Zeitgabe synchron mit dem WBL-Signal auf die Zeitgabe synchron mit dem Systemtaktimpulsen CLK durch.

Das digitale Tiefpass-Filter 3068 entfernt Komponenten mit plötzlichem Wechsel vom zugeführten Zählwert und führt den resultierenden Wert einem Komparator 3072 zu. Die Schwellwerterzeugungschaltung 3070 mittelt bspw. vorausgehende einige 10 bis 100 und einige 10 Zählwerte und erzeugt einen Schwellwert, der einem Addierer 3074 zugeführt wird. Wenn die optische Platte mit einer vorbestimmten Lineargeschwindigkeit rotiert, ist der Schwellwert ein Wert nahe 196. Ein Hysterese-Generator 3076 erzeugt den Wert –&bgr; unter der Voraussetzung, dass das BIDATA Signal darauf folgend auf dem niedrigen Pegel sein wird, wenn das FSK demodulierte Ausgangssignal, das BIDATA Signal, auf einem hohen Pegel liegt. Der Hysterese-Generator 3076 erzeugt den Wert +&bgr; unter der Voraussetzung, dass das BIDATA Signal darauf folgend auf dem hohen Pegel liegt, wenn das BIDATA Signal auf dem niedrigen Pegel liegt. &bgr; ist ein Wert in der Größenordnung eines Werts geringer als 10.

Der Addierer 3074 setzt die Hysterese des oben erwähnten Schwellwerts und führt den resultierenden Wert dem Komparator 3072 als Vergleichs-Bezugswert zu. Der Komparator 3072 vergleicht den Ausgang vom digitalen Tiefpass-Filter 3068 mit dem Vergleichs-Bezugswert. Dann werden ein erster Vergleichswert, dahingehend, ob der erstgenannte gleich oder größer als der letztgenannte ist (wenn der erstgenannte gleich oder größer als der letztgenannte ist, wird ein hoher Pegel ausgegeben) und ein zweites Vergleichsergebnis dahingehend, ob der erstgenannte gleich oder geringer als der letztere ist (wenn der erstgenannte gleich oder geringer ist als der letztere, dann wird ein niedriger Pegel ausgegeben) einem Multiplexer 3080 zugeführt. Ein Grund dafür, warum der Zählwertausgang vom digitalen Tiefpass-Filter 3068 mit dem Schwellwert verglichen wird, der aus der Mittelung gewonnen wird, besteht darin, die Gleichstromkomponente in Folge von &ohgr;c und die Gleichstromkomponente in Folge von Rauschen zu beseitigen. Ein Grund, warum die Hysterese festgesetzt wird, besteht darin, die Rauschresistenz zu verbessern.

Der Multiplexer 3080 selektiert das Vergleichsergebnis, das vom Komparator 3072 ausgegeben wird und das beinhaltet, ob der Zählwert gleich oder geringer als der Schwellwert ist, wenn das FSK demodulierte Ausgangssignal, das BIDATA auf dem hohen Pegel liegt. Der Multiplexer 3080 selektiert das Vergleichsergebnis, das vom Komparator 3072 ausgegeben wird, und besagt, ob der Zählwert gleich oder größer als der Schwellwert ist, wenn das BIDATA Signal auf dem niedrigen Pegle liegt. Das selektierte Vergleichsergebnis wird dem D-Flip-Flop 3082 zugeführt. Der D-Flip-Flop 3082 hält das zugeführte Vergleichsergebnis mit dem Zeitgabe-Signal Tc8 und gibt es über einen Anschluss 3084 als das FSK demodulierte Ausgangssignal, das BIDATA Signal aus.

Ferner ist eine ATIPsyc-Detektionsschaltung 3086 mit dem D-Flip-Flop 3082 verbunden. Die ATIPsyc-Detektionsschaltung 3086 detektiert das Synchronisationssignal ATIPsyc aus dem BIDATA Signal und gibt das Synchronisationssignal ATIPsyc über einen Anschluss 3088 aus.

Bezüglich der digitalen PLL-Schaltung 3080 in dem optischen Plattengerät gemäß Darstellung in 15 wird die oben beschriebene PLL-Schaltung aus dem dritten Ausführungsbeispiel (gezeigt in 14) als die digitale PLL-Schaltung 3030 verwendet.

Bezüglich der digitalen Spindelservoschaltung 3034 ist die oben beschriebene Spindelservoschaltung des ersten Ausführungsbeispiels (gezeigt in 8) aus einer digitalen Schaltung gebildet und wird als die digitale Spindelservoschaltung 3084 verwendet. Jedoch ist in der Spindelservoschaltung der 8 die Additionsschaltung 64 eine analoge Schaltung. Daher ist diese Schaltung eine extern angeschlossene Schaltung des Halbleiterchips 3036.

Daher ist ausgenommen, dass die oben erwähnte Additionsschaltung der Spindelservoschaltung die extern angeschlossene Schaltung ist, jede der Schaltungen, die digitale FSK Demodulationsschaltung 3026, die digitale PLL-Schaltung 3030 und die digitale Spindelservoschaltung 3034 als digitale Schaltung ausgebildet und es ist daher keine extern angeschlossene Schaltung erforderlich. Folglich ist es einfach, die Vorrichtung als integrierte Halbleiterschaltung auszubilden. Wird die Betriebsgeschwindigkeit von der Einfach-Geschwindigkeit auf die doppelte Geschwindigkeit und die vierfache Geschwindigkeit geändert, so ist es folglich nur erforderlich, die Frequenz der Systemtaktimpulse von der Einfach-Geschwindigkeit-Frequenz auf das Doppelte der Einfach-Geschwindigkeits-Frequenz und das Vierfache der Einfach-Geschwindigkeits-Frequenz zu ändern. Eine Änderung der Schaltungseigenschaften usw. sind nicht erforderlich. Daher ist es einfach, die Vorrichtung für unterschiedliche Betriebsgeschwindigkeiten anzupassen.

Ferner ist die vorliegende Erfindung nicht auf die oben beschriebenen Ausführungen beschränkt und es sind Variationen und Modifikationen ohne Verlassen des Schutzumfangs der vorliegenden Erfindung gemäß Beanspruchung in den folgenden Ansprüchen vornehmbar.


Anspruch[de]
  1. Optisches Plattengerät, dadurch gekennzeichnet, dass das optische Plattengerät umfasst:

    eine digitale Demodulationsschaltung (3026) zum Empfangen eines Signals, das als ein Resultat einer Wiedergabe von einer optischen Platte und Umsetzung in ein Zwei-Pegel-Signal gewonnen wird, auf welcher optischen Platte zuvor ein digitales moduliertes Signal aufgezeichnet wurde, wobei die digitale Demodulationsschaltung eine digitale Demodulation bezüglich des empfangenen Signals ausführt;

    eine digitale PLL-Schaltung (3030) zum Erzeugen eines Taktsignals, das phasensynchron zu einem demodulierten Signal ist, das von der digitalen Demodulationsschaltung ausgegeben wird; und

    eine digitale Servoschaltung (3034) zum Ausführen einer Rotationssteuerung der optischen Platte, um so einen Frequenzfehler und einen Phasenfehler zwischen dem Taktsignal und einem Bezugstaktsignal zu korrigieren.
  2. Optisches Plattengerät nach Anspruch 1, dadurch gekennzeichnet, dass die digitale Demodulationsschaltung, die digitale PLL-Schaltung und die digitale Servoschaltung als integrierte Schaltung auf einem einzelnen Halbleiterchip ausgebildet sind.
  3. Optisches Plattengerät nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die digitale Demodulationsschaltung Flankenabstände des empfangenen Zwei-Pegel-Signals unter Verwendung von Systemtaktimpulsen misst, deren Frequenz entsprechend einer Betriebsgeschwindigkeit geändert wird, und ein demoduliertes Signal auf der Grundlage gemessener Werte ausgibt.
Es folgen 15 Blatt Zeichnungen






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A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
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