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Dokumentenidentifikation DE10010456B4 27.10.2005
Titel Vorrichtung zur Referenzspannungserzeugung bei ferroelektrischen Speichern
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Kandolf, Helmut, 81669 München, DE;
Röhr, Thomas, Dr., 82178 Puchheim, DE;
Hoenigschmid, Heinz, 82319 Starnberg, DE;
Lammers, Stefan, 81739 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 03.03.2000
DE-Aktenzeichen 10010456
Offenlegungstag 20.09.2001
Veröffentlichungstag der Patenterteilung 27.10.2005
Veröffentlichungstag im Patentblatt 27.10.2005
IPC-Hauptklasse G11C 11/22
IPC-Nebenklasse G11C 5/14   G11C 7/18   G11C 8/14   G11C 11/4097   H01L 27/115   G11C 16/28   

Beschreibung[de]

Diese Erfindung betrifft eine ferroelektrische Speicheranordnung, bei der einander an den ferroelektrischen Speicherzellen kreuzende Bit- und Wortleitungen und Plateleitungen vorgesehen und mit logisch "0" und logisch "1" beaufschlagte Referenzzellen am Ende der Wortleitung, an welche auch die ferroelektrischen Speicherzellen angeschlossen sind, entlang einer Referenzbitleitung zur Erzeugung einer Referenzspannung angeordnet sind. Eine derartige ferroelektrische Speicheranordnung ist aus der DE 199 21 259 A1 bekannt.

Um bei Speichern die gespeicherte Information auszulesen und hinsichtlich ihres Informationsgehalts zu bewerten, wird neben dem eigentlichen Signal noch eine Referenzspannung benötigt. Bei DRAM-Speicherbausteinen ergibt sich die Referenzspannung automatisch aus der auf eine Mittenspannung VBLEQ vorgeladenen Bitleitung BL. Dieser Sachverhalt ist in den Impulsdiagrammen der beiliegenden 1A und 1B jeweils für eine logische "1" und eine logische "0" dargestellt.

Bei ferroelektrischen Speichern hingegen bewirkt sowohl eine logische "0" als auch eine logische "1" des Informationssignals einen Anstieg der Bitleitungsspannung, so dass das Referenzniveau für den zum Auslesen verwendeten Differenzverstärker generiert werden muss.

Die Impulszeitdiagramme der beiliegenden 2A und 2B veranschaulichen jeweils die Verhältnisse für eine logische "0" und eine logische "1" auf der Bitleitung. Die zu erzeugende Referenzspannung URef muss so generiert werden, dass sie etwa in der Mitte zwischen den Spannungsniveaus für die logische "0" und die logische "1" liegt.

Bekannte Lösungen sind in "1999 Symposium on VLSI Circuits", Seite 97, ff beschrieben, bei denen a) die Referenzspannung entweder über eine externe Spannungsquelle eingespeist oder b) über ein paar von Dummyzellen am Ende der Bitleitung erzeugt wird.

Die im Stand der Technik vorgeschlagenen Lösungen haben folgende Nachteile:

Ein Spannungsgenerator verhält sich bei technologischen Schwankungen anders als Speicherzellen und kann somit nicht die optimale Spannung erzielen.

Referenz- oder Dummyzellen auf der Bitleitung können durch eine Vielzahl von Zugriffen anders altern als die eigentlichen Speicherzellen. Im schlimmsten Fall kann es vorkommen, dass auf die Referenz- oder Dummyzelle 1015 mal zugegriffen wird und danach die erzeugte Referenzspannung mit einer noch nicht benutzten Speicherzelle verglichen wird.

Bei dem aus der DE 199 21 259 A1 bekannten ferroelektrischen Speicher sind Plateleitungen parallel zur Wortleitung geführt. Dies bedingt einen langsamen Zugriff, da alle Bits bei aktiver Wortleitung mit der Plateleitung verbunden sind. Ferner sind die Plateleitungen in einer die Bitleitungen und Referenzbitleitungen schneidenden Richtung ausgebildet und außerdem ist die Anzahl der Sense Amplifier gleich der Anzahl der Bitleitungen. Es werden also alle Bits entlang der Wortleitung aktiviert.

Es ist deshalb Aufgabe der Erfindung, eine ferroelektrische Speicheranordnung mit einer aus Referenzzellen gebildeten Vorrichtung zur Referenzspannungserzeugung so anzugeben, dass ein sehr schneller und platzsparender Speicher mit alterungfreier Referenzspannungserzeugung ermöglicht werden kann.

Die Aufgabe wird anspruchsgemäß gelöst.

Gemäß einem wesentlichen Aspekt wird die obige Aufgabe bei einer gattungsgemäßen ferroelektrischen Speicheranordnung gelöst, die daurch gekennzeichnet ist, dass die ferroelektrische Speicheranordnung einen "selective read"-Speicher bildet, bei dem eine „pulsed plate" parallel zur Bitleitung angeordnet ist, wobei pro Plateleitung acht Bitleitungen und zwei Referenzbitleitungen vorgesehen und pro Referenzbitleitung eine Referenzzelle jeweils für eine logische "0" und eine logische "1" mit der wahren Wortleitung und der komplementären Wortleitung gekoppelt sind.

Bei der Erfindung ist für einen "selective read"-Speicher, eine "pulsed plate" parallel zur Bitleitung angeordnet, und es werden nur 8 Bits pro aktiver Wortleitung gelesen. Dabei ist jeweils eine Referenzzelle für eine logische "0" und eine logische "1" jeweils an der wahren Wortleitung und der komplementären Wortleitung angeordnet. Das in der eingangs erwähnten Druckschrift "199 Symposium on VLSI Circuits" beschriebene Problem, dass eine gepulste Plateleitung in einer Architektur mit einer parallel zur Bitleitung geführten Plateleitung Störungen bei unselektierten Zellkondensatoren hervorruft, wird bei der Erfindung dadurch gelöst, dass die Plateleitungsweite auf eine recht geringe Anzahl, nämlich die erwähnten 8 Bitleitungen und die 2 Referenzbits beschränkt ist.

Der Kern der vorliegenden Erfindung liegt somit in der Kombination der Maßnahmen, einerseits Referenzzellen zur Erzeugung der Referenzspannung zu verwenden, um technologische Schwankungen richtig abzubilden und des weiteren diese Referenzzellen entlang der Wortleitung anzuordnen, so dass sie genauso oft angesprochen werden wie die eigentlichen Speicherzellen.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

1 ein Impulszeitdiagramm zur Erläuterung der Referenzspannungserzeugung bei DRAMs,

2 ein Impulszeitdiagramm zur Erläuterung der Referenz-spannungslage bei ferroelektrischen Speichern,

3 ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Vorrichtung zur Referenzspannungserzeugung bei ferroelektrischen Speichern und

4A, B, C Impulszeitdiagramme zur Erläuterung der Funktion der in 3 gezeigten Schaltung.

Die Impulsdiagramme der 1 und 2 sind bereits erläutert worden.

3 zeigt beispielhaft eine Schaltungsanordnung eines ferroelektrischen Speichers in MOS-Technologie, bei dem eine "pulsed plate" PL <0> parallel zur Bitleitung angeordnet ist und der einen "selective read"-Speicher bildet, bei dem nur 8 bits pro aktiver Wortleitung ausgelesen werden. In 3 ist beispielhaft angenommen, dass in der ersten Zelle ganz links eine "1" gespeichert ist. Am Ende jeder Wortleitung WLT, WLC sind Referenz- oder Dummyzellen R1T, R2T und R1C, R2C angeordnet. Diese Referenzzellen sind jeweils entlang einer Referenzbitleitung BLTREF1, BLTREF2, BLCREF1, BLCREF2 angeordnet. Die Referenzzellen R1T, R2T werden mit dem Taktsignal &#981;1 über einen ersten MOS-Schalter S1 miteinander kurzgeschlossen und mit der Wortleitung WLT verbunden. Die Referenzzellen R1C und R2C werden über einen zweiten MOS-Schalter S2 mit dem Taktsignal &#981;2 miteinander kurzgeschlossen. Durch diese Verbindung entsteht auf der Bitleitung BL jeweils die gewünschte Referenzspannung. Die Wortleitung aktiviert die Speicherzelle, wird jedoch nicht mit der Bitleitung verbunden.

Die Impulszeitdiagramme in 4A, B und C zeigen jeweils Signale, die in der in 3 gezeigten Schaltungsanordnung mit der erfindungsgemäßen Referenzspannungserzeugung auftreten. Der Vorgang beginnt zum Zeitpunkt t1(4B) mit der Vorderflanke des Wortleitungssignals WLT. Nach einer gewissen Zeitverzögerung geht MUX C tief, danach kommt die Vorderflanke des Taktsignals &#981;1, der den MOS-Schalter S1 durchschaltet, und damit die beiden Referenzzellen R1T und R2T durch die Dummybitleitung miteinander verbindet.

Der linke Teil der 4C zeigt das Informationssignal "1" auf der wahren Bitleitung BLT und die mit Hilfe der erfindungsgemäßen Referenzzellen R1T und R2T erzeugte Referenzspannung während der Zeit des Taktes &#981;1.


Anspruch[de]
  1. Ferroelektrische Speicheranordnung, bei der einander an den ferroelektrischen Speicherzellen kreuzende Bit- und Wortleitungen (CLT, BLC und WLT, WLC) und Plateleitungen PL vorgesehen sind und mit logisch "0" und logisch "1" beaufschlagte Referenzzellen am Ende der Wortleitung (WLT, WLC), an welche auch die ferroelektrischen Speicherzellen angeschlossen sind, entlang einer Referenzbitleitung (BLTREF, BLCREF) angeordnet sind, dadurch gekennzeichnet, dass die ferroelektrische Speicheranordnung einen "selective read"-Speicher bildet, bei dem eine „pulsed plate" (PL) parallel zur Bitleitung (BL) angeordnet ist, wobei pro Plateleitung (PL) acht Bitleitungen (BLT, BLC) und zwei Referenzbitleitungen vorgesehen und pro Referenzbitleitung eine Referenzzelle (R1T, R2T und R1C und R2C) jeweils für eine logische "0" und eine logische "1" mit der wahren Wortleitung (WLT) und der komplementären Wortleitung (WLC) gekoppelt sind.
  2. Ferroelektrische Speicheranordnung nach Anspruch 1 dadurch gekennzeichnet, dass sich die Segmentierung der acht Bitleitungen und der zwei Referenzbitleitungen pro Plateleitung entlang der Wortleitung (WLT, WLC) wiederholt.
  3. Ferroelektrische Speicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die mit der wahren Wortleitung (WLT) gekoppelten Referenzzellen (R1T, R2T) mit einem ersten Taktsignal (&#981;1), mit dem die komplementäre Bitleitung (BLC) getaktet wird über einen ersten MOS-Schalter (S1) miteinander kurzgeschlossen werden, und dass die mit der komplementären Wortleitung (WLC) verbundenen Referenzzellen (R1C, R2C) mit einem zweiten Taktsignal (&#981;2), mit dem die wahren Bitleitungen und die zwei Referenzbitleitungen (BLT) getaktet werden, über einen zweiten MOS-Schalter (S2) miteinander kurzgeschlossen werden.
Es folgen 3 Blatt Zeichnungen






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