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Dokumentenidentifikation DE10066029B4 10.11.2005
Titel Analog/Digital-Wandler
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Hottgenroth, Dirk, 80339 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 23.08.2000
DE-Aktenzeichen 10066029
File number of basic patent 10041380.3
Offenlegungstag 08.05.2002
Veröffentlichungstag der Patenterteilung 10.11.2005
Veröffentlichungstag im Patentblatt 10.11.2005
IPC-Hauptklasse H03M 1/46
IPC-Nebenklasse H03M 1/38   H03M 1/10   

Beschreibung[de]

Die Erfindung betrifft einen Analog/Digital-Wandler nach dem Prinzip der sukzessiven Approximation mit einem internen Digital/Analog-Wandler, dessen analoger Ausgangswert zur Erzeugung eines k-stelligen Digitalsignals durch einen Vergleicher mit einem analogen Eingangssignal des Analog/Digital-Wandlers verglichen und mit Hilfe eines mit dem Ausgang des Vergleichers verbundenen Registers so lange verstellt wird, bis der am Ausgang des Vergleichers anstehende analoge Ausgangswert mit dem analogen Eingangssignal gleich groß ist.

Ein derartiger Analog/Digital-Wandler ist bekannt aus U. Tietze, CH. Schenk "Halbleiterschaltungstechnik", 11. Auflage, 1999, Seiten 1053 bis 1056.

Zur Erhöhung der Datenübertragungsrate zwischen zwei Bausteinen mit digitaler Datenspeicherung wurde vorgeschlagen, mehrere Daten (Bits) beim Sender in einen Analogwert umzuwandeln, diesen Analogwert (eine Spannung oder einen Strom) über ein Bussystem zu übertragen und das Signal beim Empfänger wieder in einen Digitalwert umzusetzen (siehe z.B. DE 690 28 738 T2).

Für eine fehlerfreie Datenübertragung ist es notwendig, dass

  • A) der ursprüngliche Digitalwert vor der Encodierung in einen Analogwert beim Sender und der am Empfänger gewonnene Digitalwert nach der Decodierung übereinstimmen, d.h. dass eine Kalibrierung durchgeführt werden muss, und
  • B) kein Digitalisierungsfehler bei der Decodierung auf der Empfängerseite, d.h. dass keine Unsicherheit im niedrigwertigsten Bit des entstandenen Digitalwerts entsteht.

Im einzelnen ist aus der US 5,055,847 ein Analog/Digital-Wandler nach dem Prinzip der sukzessiven Approximation bekannt. Dieser Analog/Digital-Wandler hat einen internen Digital/Analog-Wandler, einen Vergleicher und ein Register, wobei der interne Digital/Analog-Wandler Transistoren aufweist, deren Gatespannung vom Register schaltbar ist.

Es ist Aufgabe dieser Erfindung, einen Analog/Digital-Wandler gemäß dem Oberbegriff des Patentanspruchs 1 mit einer einfachen und sicheren Kalibrierung so anzugeben, dass kein Digitalisierungsfehler entsteht.

Diese Aufgabe wird anspruchsgemäß gelöst.

Gemäß einem wesentlichen Aspekt der Erfindung ist der gattungsgemäße Analog/Digital-Wandler dadurch gekennzeichnet dass der interne Digital/Analog-Wandler (k+1)-Transistoren, deren Gatespannung vom Register schaltbar ist und eine Kalibriervorrichtung aufweist, die in einem Kalibrierzyklus mit wenigstens einem Wert eines dem Analog/Digital-Wandlers zugeführten analogen Kalibriersignals eine Kalibrierung des erzeugten Digitalsignals für wenigstens einen Wert desselben durchführt, wobei die (k+1)-Transistoren jeweils Sättigungsströme im Verhältnis 2k+1:2k:...:2:1 haben, und dass die Kalibriervorrichtung denjenigen der (k+1)-Transistoren dessen Sättigungsstrom genau die Hälfte des Sättigungsstroms des der niedrigstwertigen Bitstelle des umgesetzten Digitalsignals entsprechenden Transistors ist und das Register enthaltende Steuermittel aufweist, mit denen in Abhängigkeit von der Größe des empfangenen analogen Kalibriersignals die durch die (k+1)-Transistoren fließenden Ströme in feinen Stufen solange verstellt werden, bis das Kalibriersignal und das vom Digital/Analog-Wandler daraufhin erzeugte Vergleichssignal nahezu identisch sind. (Patentanspruch 1)

Weitere vorteilhafte Merkmale ergeben sich aus der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispiels und aus den abhängigen Ansprüchen.

Allgemein verwenden die nach dem Prinzip der sukzessiven Approximation arbeitenden Analog/Digital-Wandler einen D/A-Wandler, dessen analoger Ausgangswert mit dem zu decodierenden analogen Signal verglichen und solange verstellt wird, bis das entstehende Signal und das vom Sender empfangene signal gleich groß sind. Dieses z.B. aus dem oben erwähnten Fachbuch: "Halbleiterschaltungstechnik" von U. Tietze und Ch. Schenk bekannte Prinzip des sukkzessiv approximierenden A/D-Wandlers hat den Vorteil, dass er relativ leicht kalibrierbar ist.

Die beiliegenden Zeichnungsfiguren erläutern die Erfindung in Ausführungsbeispielen.

1 zeigt einen nach dem Prinzip der sukzessiven Approximation arbeitenden A/D-Wandler zur Umsetzung eines Analogsignals in ein Digitalsignal mit zwei Bitstellen.

2 zeigt ein Flussdiagramm zur Analog-/Digital-Wandlung in einen 2-Bit-Wert durch sukzessive Approximation des A/D-Wandlers gemäß 1, und

3 zeigt ein erfindungsgemäßes Ausführungsbeispiel eines nach dem Prinzip der sukzessiven Approximation arbeitenden 2-Bit-A/D-Wandlers mit einem zusätzlichen Overdrive-Transistor und einer zusätzlichen Kalibrierschaltung.

Die nachstehend anhand der 1 bis 3 beschriebenen A/D-Wandler arbeiten nach dem Prinzip der sukzessiven Approximation.

Zunächst soll anhand des Prinzipschemas in 1 das grundsätzliche Verfahren der sukzessiven Approximation mit dem dargestellten 2-Bit-A/D-Wandler 3 beschrieben werden.

Die analoge Eingangsspannung Vbus vom Busleitungssystem 10 entsteht an einem Abschlußwiderstand Rterm als Spannungsabfall gegen eine Spannung Vterm. Die Spannung Vbus an der Busleitung 10 wird über einen Spannungsfolger Tu für eine bestimmte Zeit (Größenordnung ns) durch Schließen eines Schalters S1 an einen Kondensator C angelegt, der als (kurzfristiger) Speicher für diese Spannung dient. Dann wird der Schalter S1 geöffnet, damit der Kondensator C vom Eingang der Schaltung abgekoppelt ist, und durch Schließen eines Schalters S2 wird der Kondensator C mit einem ersten Eingang eines als Vergleicher arbeitenden Differenzverstärkers CMP verbunden.

Der zweite Eingang des Differenzverstärkers CMP, d.h. Vdecode liegt über einen Widerstand Rint an einer internen Spannung Vterm,int. Um den Stromverbrauch der Schaltung gering zu halten, sollte in der Regel Rint viel größer als Rterm sein.

Zur Dekodierung von zwei Bits werden gemäß 1 zwei Transistoren T2 und T1 benutzt, deren Sättigungsströme sich wie 2 : 1 verhalten. Durch eine bei dem weiter unten beschriebenen Ausführungsbeispiel gemäß 3 verwendete Kalibrierung kann sichergestellt werden, dass, wenn beide Transistoren T1, T2 eingeschaltet sind, der Spannungsabfall über Rint annähernd gleich dem maximalen Spannungsabfall auf dem Bus Vbus,max ist. Dann kann der dekodierte Digitalwert aus dem Zustand der Gatespannungen der Transistoren abgeleitet werden. Beide Gatespannungen "hoch" entspricht "1 1", Gate von T2 "hoch" und das von T1 "tief" entspricht "1 0", und so weiter.

2 zeigt anhand eines Flussdiagramms den zeitlichen Ablauf für die Dekodierung eines 2-Bit-Digitalsignals aus einem Analogsignal Vbus des in 1 dargestellten A/D-Wandlers, durchgeführt durch einen Steuerblock 6 in 1. In einem Schritt D1 wird der Transistor T2 eingeschaltet. Es entsteht ein Spannungsabfall über Rint, am Vergleicher CMP liegt Vdecode an. Im Schritt D2 wird abgefragt, ob Vdecode größer als Vbus ist. Bejahendenfalls bleibt das höherwertige Bit 2 gesetzt und der Transistor T2 bleibt eingeschaltet. Dann wird Transistor T1 zugeschaltet . Wenn Vdecode nicht größer als Vbus ist, wird im Schritt D3 Transistor T2 ausgeschaltet und Transistor T1 eingeschaltet (Schritt D4). Ist weiterhin Vdecode größer als Vbus (Schritt D5), so wird der Maximalwert dekodiert und die Routine wird im Schritt D7 beendet. Der dekodierte Wert muss in diesem Fall "1 1" lauten. Wenn sich im Entscheidungsschritt D5 ergibt, dass Vdecode nicht größer als Vbus ist, wird T1 ausgeschaltet. Dann ergibt sich als dekodierter Zustand im Schritt D7 entweder der Zustand "1 0" oder "0 0", abhängig von dem in Schritt D2 ermittelten Ergebnis.

Wie erwähnt, ergibt sich der dekodierte Digitalwert schließlich aus dem Zustand der Transistor-Gates (hoch = "1", tief = "0") am Ende des in 5 dargestellten zweistufigen Dekodierungsvorgangs.

Diese Schaltung hat ein grundsätzliches Problem, wenn man sie zur Analog/Digital-Umsetzung einer Analogspannung benutzt, die selbst durch einen 2-Bit-D/A-Wandler erzeugt wurde wenn der Spannungshub Vbus, der durch das Setzen eines Bits (z. B. Bit 1) im ursprünglichen Signal entsteht, genau identisch mit demjenigen ist, der durch das Schalten von einem der Transistoren im A/D-Wandler (z. B. T1) entsteht, kann der Differenzverstärker CMP nicht entscheiden, ob das entsprechende Bit im dekodierten Signal zu setzen ist oder nicht.

In dem in 3 dargestellten Ausführungsbeispiel eines auf sukzessiver Approximation beruhenden A/D-Wandlers 4, der auf der in 1 gezeigten und eben beschriebenen Grundschaltung 3 beruht, wird vorgeschlagen, einen zusätzlichen Transistor T0 "Overdrive" einzusetzen, und zwar so, dass dessen Sättigungsstrom gerade die Hälfte desjenigen des Transistors T1 ist, d. h. die Ströme der drei Transistoren T2, T1 und T0 verhalten sich wie 4 : 2 : 1.

Wie oben erwähnt, stellt, wenn das analoge Eingangssignal ANALOG EIN durch Digital-Analog-Umsetzung aus einem 2-bit Digitalsignal entstanden ist, der zusätzliche "Overdrive"-Transistor T0 die Eindeutigkeit des im Analog-Wandler 4 in ein (2 Bit) Digitalsignal gewandelten Signals mit dem senderseitig in das analoge Eingangssignal gewandelten (2 Bit) Digitalsignal her.

Ferner ist mit der in 3 gezeigten A/D-Wandlerschaltung 4 in einfacher Weise eine Kalibrierung durchführbar. Weiterhin kann eindeutig entschieden werden, ob ein Bit im ursprünglichen Digitalsignal vor dessen Wandlung in ein Analogsignal gesetzt war oder nicht.

Die Kalibrierung wird in einem besonderen Kalibrierzyklus durchgeführt. Dazu werden die Schalter S3 und S4 in die Stellung "Kalibrierung" gebracht und mit dem Steuerblock 6 Transistor T2 und zusätzlich der "Overdrive"-Transistor T0 eingeschaltet. Der Ausgang des Differenzverstärkers CMP wirkt auf ein Register 5 ein, mit dem der Wert der Gatespannung Vgate der Transistoren T2 und T1 (über die Transfergates 7 und 8) und des "Overdrive"-Transistors T0 in feinen Stufen verstellt werden kann. Ist Vbus,2 größer als Vdecode, soll der Registerwert und damit Vgate erhöht werden. Ist Vbus,2 kleiner als Vdecode, soll der Registerwert und damit Vgate erniedrigt werden. Das Einschalten der Transistoren T1 und T2 erfolgt also nicht mit vollem Hochpegel auf dem Gate, sondern durch eine durch die Spannung Vgate des Registers 5 justierbare Gatespannung. Das Ein-/Aussignal wird lediglich auf ein Transfergate 7, 8 geschaltet, welches die Transistorgates mit der justierbaren Spannung Vgate verbindet.

Die Spannung Vgate des Registers 5 wird solange verstellt, bis eine gewisse Schwelle für den Betrag der Ausgangsspannung des Differenzverstärkers CMP unterschritten wird, d. h. Vbus und Vdecode nahezu gleich sind. Für eine noch sicherere Bewertung kann auch die über eine gewisse Zeit integrierte Ausgangsspannung des Verstärkers CMP genutzt werden. Dies macht allerdings den Kalibriervorgang zeitaufwendiger.

Bei diesem Kalibrierverfahren ist durch den "Overdrive"-Transistor T0 sichergestellt, dass der A/D-Wandler 4 etwas mehr Strom zieht als durch T2 alleine, damit der Differenzverstärker CMP ein verschwindendes Ausgangssignal hat, nämlich den Strombeitrag, den der "Overdrive"-Transistor T0 liefert. Lässt man im normalen Dekodierbetrieb den "Overdrive"-Transistor T0 stets ausgeschaltet, so wird immer, wenn in einem ursprünglichen Digitalsignal, aus dem das dem Analog/Digital-Wandler 4 eingegebene Eingangssignal ANALOG EIN entstanden ist, ein Bit gesetzt war, dieses auch in 4 gezeigten A/D-Wandler 4 gesetzt.

Das beschriebene Prinzip ist selbstverständlich auf k Bits erweiterbar, wobei die Tranistoren Tk, T(k-1), ..., T1, T0 Sättigungsströme im Verhältnis 2(k+1) : 2k: ...: 2: 1 haben müssen. Dies lässt sich bei der Herstellung einer Schaltung leicht durch Parallelschaltung entsprechend vieler identischer Transistoren erreichen.

Die Kalibrierung kann verfeinert/überprüft werden, wenn man den Vorgang mit verschiedenen Bits oder auch Bitkombinationen entsprechenden Kalibriersignalen wiederholt. Dies verlängert jedoch den Kalibrierzyklus.


Anspruch[de]
  1. Analog/Digital-Wandler nach dem Prinzip der sukzessiven Approximation mit einem internen Digital/Analog-Wandler, dessen analoger Ausgangswert (Vdecode) zur Erzeugung eines k-stelligen Digitalsignals durch einen Vergleicher (CMP) mit einem analogen Eingangssignal (ANALOG EIN) des Analog/Digital-Wandlers verglichen und mit Hilfe eines mit dem Ausgang des Vergleichers (CMP) verbundenen Registers (5) so lange verstellt wird, bis der am Ausgang des Vergleichers (CMP) anstehende analoge Ausgangswert (Vdecode) mit dem analogen Eingangssignal (ANALOG EIN) gleich groß ist,

    dadurch gekennzeichnet,

    – dass der interne Digital/Analog-Wandler (k+1) Transistoren (T2, T1, T0), deren Gatespannung vom Register (5) schaltbar ist und eine Kalibriervorrichtung (5, 6, T0, S3, S4) aufweist, die in einem Kalibrierzyklus mit wenigstens einem Wert eines dem Analog/Digital-Wandler (4) zugeführten analogen Kalibriersignals eine Kalibrierung des erzeugten Digitalsignals für wenigstens einen Wert desselben durchführt, wobei die (k+1)-Transistoren (T2, T1, T0) jeweils Sättigungsströme im Verhältnis 2k+1:2k: ...: 2:1 haben, und dass

    – die Kalibriervorrichtung denjenigen (T0) der (k+1)-Transistoren, dessen Sättigungsstrom genau die Hälfte des Sättigungsstroms des der niedrigstwertigen Bitstelle des umgesetzten Digitalsignals entsprechenden Transistors ist, und das Register (5) enthaltende Steuermittel (5, S3, S4, 6, 7, 8) aufweist, mit denen in Abhängigkeit von der Größe des empfangenen analogen Kalibriersignals die durch die (k+1)-Transistoren (T0, T2, T1) fließenden Ströme in feinen Stufen solange verstellt werden, bis das Kalibriersignal und das vom Digital/Analog-Wandler daraufhin erzeugte Vergleichsignal nahezu identisch sind.
  2. Analog/Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, dass der Transistor (T0), dessen Sättigungsstrom genau die Hälfte des Sättigungsstroms des der niedrigstwertigen Bitstelle des umgesetzten Digitalsignals entsprechenden Transistors (T1) ist, von den Steuermitteln nur während des Kalibrierzyklus leitend geschaltet wird.
  3. Analog/Digital-Wandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Kalibriervorrichtung den Kalibrierzyklus nur mit einem dem höchstwertigen Bit des Digitalsignals entsprechenden analogen Kalibriersignal durchführt.
  4. Analog/Digital-Wandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Kalibriervorrichtung den Kalibrierzyklus mit mehreren analogen Kalibriersignalen entsprechend mehreren Bits oder Bitkombinationen des Digitalsignals durchführt.
  5. Analog/Digital-Wandler nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die (k+1)-Transistoren (T2, T1, T0) jeweils eine Parallelschaltung von identischen Transistoren aufweisen, deren Zahl dem jeweils geforderten Sättigungsstrom entspricht.
Es folgen 2 Blatt Zeichnungen






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