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Dokumentenidentifikation DE10100160B4 10.11.2005
Titel Impulserzeugungsschaltung und Treiberschaltung
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP
Erfinder Watabe, Kiyoto, Tokio/Tokyo, JP
Vertreter Meissner, Bolte & Partner GbR, 80538 München
DE-Anmeldedatum 03.01.2001
DE-Aktenzeichen 10100160
Offenlegungstag 19.07.2001
Veröffentlichungstag der Patenterteilung 10.11.2005
Veröffentlichungstag im Patentblatt 10.11.2005
IPC-Hauptklasse H03K 17/16
IPC-Nebenklasse H03K 17/08   H03K 19/0175   H02M 7/5387   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Treiberschaltung eines Leistungsbausteins, die durch kurze dv/dt-Signale bedingte fehlerhafte Operationen verhindert, sowie eine Impulserzeugungsschaltung, mit der die Treiberschaltung angesteuert und geprüft werden kann.

7 zeigt eine Schaltung eines Halbleiterbausteins 100, der eine herkömmliche Treiberschaltung des Leistungsbauelements hat. In 7 hat die Schaltung die Energieversorgung 20, um das elektrische Energieversorgungspotential Vdd gegen das elektrische Erdpotential COM zu liefern, sowie die Energieversorgung vom Halbbrückentyp, die das totem-polegeschaltete Leistungsbauelement 17, 18, z. B. einen IGBT (Isolierschicht-Bipolartransistor), aufweist, das zwischen das elektrische Potential Vdd der Energieversorgung und das elektrische Erdpotential COM geschaltet ist. Die Leistungsbauelemente 17, 18 sind mit der Freilaufdiode D1 und D2 umgekehrt und parallel verbunden. Ferner ist die Last (die induktive Last, z. B. Motoren) zwischen einen Verbindungspunkt N1 der Leistungsbauelemente 17 und 18 und das elektrische Erdpotential COM geschaltet.

Das Leistungsbauelement ist ein Bauelement, das zwischen dem Potential an dem Verbindungspunkt N1 als einem elektrischen Standardpotential und dem von der Energieversorgung 20 gelieferten elektrischen Energieversorgungspotential Vdd umschaltet. Das Leistungsbauelement 17 wird als hochpotentialseitiges Leistungsbauelement bezeichnet. Dagegen wird das Leistungsbauelement 18 als niederpotentialseitiges Leistungsbauelement bezeichnet.

Ferner weist der Halbleiterbaustein 100, der in 7 gezeigt ist, eine Treiberschaltung HD des hochpotentialseitigen Leistungsbauelements und eine Treiberschaltung LD des niederpotentialseitigen Leistungsbauelements auf, eine Erläuterung der Treiberschaltung LD des niederpotentialseitigen Leistungsbauelements entfällt jedoch, weil die Treiberschaltung LD weniger auf die vorliegende Erfindung bezogen ist.

Die folgende Beschreibung erläutert eine Struktur des hochpotentialseitigen Leistungsbauelements. Zwei Ausgänge einer Impulserzeugungsschaltung 1, die pulsierende Einschaltsignale und Ausschaltsignale erzeugt, die Eingangssignalen von einem extern vorgesehenen Mikrocomputer entsprechen, sind mit Gateelektroden von Hochspannungs-N-Kanal-MOS-Transistoren (HNMOS-Transistoren) 2 und 3 verbunden, die als ein Pegelverschiebungstransistor wirken. Jede der Drainelektroden der HNMOS-Transistoren 2 und 3 ist mit den einen Enden von Widerständen 4 und 5 verbunden, und ferner sind diese Elektroden auch mit Eingängen von NICHT-Gliedern bzw. Invertern 6 und 7 verbunden. Das elektrische Erdpotential COM wird ferner beiden Sourceelektroden der HNMOS-Transistoren 2 und 3 zugeführt.

Außerdem sind Ausgänge der Inverter 6 und 7 mit dem Setzeingang und dem Rücksetzeingang eines Setz-Rücksetz-Flipflops 10 vom nichtinvertierten Eingangstyp verbunden. Der Q-Ausgang des Setz-Rücksetz-Flipflops 10 ist mit einer Gateelektrode eines NMOS-Transistors 12 verbunden, und der Q-Ausgang ist ferner mit einem Eingang des Inverters 11 verbunden. Außerdem ist der Ausgang des Inverters 11 mit der Gateelektrode des NMOS-Transistors 12 verbunden. Die Sourceelektrode des NMOS-Transistors 12 ist mit der Drainelektrode des NMOS-Transistors 13 verbunden, und ferner ist diese Sourceelektrode mit der Gateelektrode des Leistungsbauelements 17 verbunden. Die hochpotentialseitige elektrische Energieversorgung 16 ist zwischen der Drainelektrode des NMOS-Transistors 12 und dem Verbindungspunkt N1 vorgesehen.

Die anderen Enden der Widerstände 4 und 5 sind mit der Drainelektrode des NMOS-Transistors 12 oder dem positive Potential führenden Ausgang der hochpotentialseitigen elektrischen Energieversorgung 16 verbunden. Die Sourceelektrode des NMOS-Transistors 13 oder der negatives Potential führende Ausgang der hochpotentialseitigen elektrischen Energieversorgung 16 ist außerdem mit der Anode der Diode 8 verbunden, und diese Sourceelektrode ist außerdem mit der Anode einer Diode 9 verbunden. Die Kathoden der Dioden 8, 9 sind mit den Drainelektroden der HNMOS-Transistoren 2 bzw. 3 verbunden.

In dieser Treiberschaltung HD der hochpotentialseitigen elektrischen Energieversorgung tritt ein kurzes dv/dt-Signal, das ein Streusignal eines raschen Spannungsübergangs ist, in der Leitung (die Leitung wird nachstehend als Leitung L1 bezeichnet) zwischen dem Verbindungspunkt N1 und den Anoden der Dioden 8, 9 in Abhängigkeit von dem Schaltzustand des Halbbrücken-Leistungsbauelements 19 auf. Der elektrische Strom (dieser wird nachstehend als elektrischer dv/dt-Strom bezeichnet), der durch das Produkt der Störkapazität C und des kurzen dv/dt-Signals vorhanden ist, fließt gleichzeitig zu den HNMOS-Transistoren 2 und 3.

Außerdem hat der zu den HNMOS-Transistoren 2 und 3 fließende elektrische dv/dt-Strom den gleichen Wert wie der beim normalen Schalten fließende elektrische Strom, und somit treten Spannungsabfälle gleichzeitig an den Widerständen 4 und 5 auf. Infolgedessen erhalten der Setzeingang und der Rücksetzeingang des Setz-Rücksetz-Flipflops 10 gleichzeitig den H-Pegel (den positiven Wert im aktiven Hochzustand). Im allgemeinen ist es nicht zulässig, daß "H" gleichzeitig an den Setz- und den Rücksetzeingang des Setz-Rücksetz-Flipflops vom nichtinvertierten Eingangstyp gegeben wird, und die Operation kann nicht vorhergesehen werden, was kurz gesagt eine Fehloperation bewirkt.

Eine Schutzschaltung 26b, die die in 8 gezeigte Logikschaltung verwendet, ist zwischen einer Pegelverschiebeschaltung 25, die eine Pegelverschiebung der Ein- und Ausschaltsignale der Impulserzeugungsschaltung 1 durchführt, und dem Setz-Rücksetz-Flipflop 10 vorgesehen, um solche Fehloperationen zu verhindern. Die folgende Beschreibung erläutert die Struktur der Schutzschaltung 26b. Die Schutzschaltung 26b hat in einer ersten Stufe ein NAND-Glied G101, in das pegelverschobene Einschaltsignale, und zwar Ausgangssignale des Inverters 7, als das erste pegelverschobene Signal eingegeben werden, und ein NAND-Glied G121, in das pegelverschobene Ausschaltsignale, und zwar Ausgangssignale des Inverters 6, als das zweite pegelverschobene Signal eingegeben werden, und ein NAND-Glied G111, in das das erste und das zweite pegelverschobene Signal eingegeben werden. Reihengeschaltete Inverter G102, G104 sind mit dem NAND-Glied G101 verbunden, und reihengeschaltete Inverter G122, G124 sind mit dem NAND-Glied G121 verbunden, und der Inverter G112 ist mit dem NAND-Glied G111 verbunden. Außerdem werden Ausgangssignale der Inverter G124, G112 in ein NOR-Glied G14 eingegeben. Diese Ausgangssignale der NOR-Glieder G13, G14 sind Setz- und Rücksetzsignale zu dem Setz-Rücksetz-Flipflop 10.

Wenn das kurze dv/dt-Signal zu der Leitung L1 fließt, werden das erste und das zweite pegelverschobene Signal gleichzeitig der Schutzschaltung 26b zugeführt. Dabei ist der Logikwert des Signals, das durch das NAND-Glied G101, die Inverter G102, G104 geht, und des Signals, das durch das NAND-Glied G121 und die Inverter G122, G124 geht, entgegengesetzt zu dem Logikwert des Signals, das durch das NAND-Glied G111 und den Inverter G112 geht, so daß das NOR-Glied G13 die Abgabe des Setzsignals an das Setz-Rücksetz-Flipflop 10 verhindert. Das NOR-Glied G14 verhindert die Abgabe des Rücksetzsignals an das Setz-Rücksetz-Flipflop 10 sowie das NOR-Glied G13. Infolgedessen verhindert die obige Konstruktion Fehloperationen des Setz-Rücksetz-Flipflops 10.

Es gibt jedoch an jedem der Logikglieder, die die Schutzschaltung 26b bilden, eine Gateverzögerungszeit. Wenn man ausschließlich die Gateverzögerungszeit berücksichtigt, kann die Schutzschaltung 26b nicht immer Fehloperationen des Setz-Rücksetz-Flipflops 10 verhindern. Anders ausgedrückt ist die Anzahl von Logikgliedern, durch die das Signal, das durch das NAND-Glied G101 und die Inverter G102, G104 geht, und das Signal, das durch das NAND-Glied G121 und die Inverter G122, G124 geht, von der Anzahl von Logikgliedern, durch die das Signal durch das NAND-Glied G111 und den Inverter G112 geht, verschieden, so daß die Gefahr der Instabilität auftritt.

Die nachfolgende Beschreibung erläutert dieses Phänomen unter Verwendung des in 9 gezeigten Impulsdiagramms. Wenn das kurze dv/dt-Signal zu der Leitung L1 fließt, fließen zuerst die Verschiebungsströme durch die Störkapazität der HNMOS-Transistoren 2, 3, und elektrische Potentiale an VR1, VR2, die Eingänge der Inverter 6, 7 sind, erfahren einen Spannungsabfall durch die Verschiebungsströme und die Widerstände 4, 5. Wenn die Potentiale an VR1, VR2 niedriger als der logische Schwellenwert "L" (negativer Wert im aktiven Hoch-Zustand) der Inverter 6, 7 sind, kehren sich die logischen Werte an B, C, die Ausgänge der Inverter 6, 7 sind, um. In 9 ist die Periode mit Tv bezeichnet.

Wenn sich die logischen Werte an B und C von "L" zu "H" ändern, werden die logischen Werte an D, E, die Ausgänge der Inverter G104, G124 sind, und an F, das der Ausgang des Inverters G112 ist, und an G, H, die Ausgänge der NOR-Glieder G13, G14 sind, jeweils geändert. Nachstehend gibt es drei Gatter zwischen B und D, C und E, und es gibt zwei Gatter zwischen B, C und F. Daher ändert sich der logische Wert an F zuerst von "L" zu "H", dann wird der logische Wert an D, E um ein Gatter verzögert und ändert sich von "H" zu "L". In diesem Fall gibt es kein Problem, weil die Eingänge zu den NOR-Gliedern G13, G14 nicht gleichzeitig zu "L" werden.

Andererseits ändern sich die logischen Werte an B, C von "H" zu "L", der logische Wert an F ändert sich zuerst von "H" zu "L", die logischen Werte an D, E werden um ein Gatter verzögert und ändern sich von "L" zu "H". In diesem Fall tritt die Periode Td auf, wobei "L" gleichzeitig in die NOR-Glieder G13, G14 eingegeben wird. "L" an D, E, F in der Periode Td wird durch die NOR-Glieder G13, G14 an G und H geleitet (für ein Gatter), und somit werden das Setzsignal und das Rücksetzsignal gleichzeitig in das Setz-Rücksetz-Flipflop 10 eingegeben.

Diese Instabilitätsgefahr kann gemeinsam mit der Verbesserung von Bauelementen, die Logikschaltungen wie beispielsweise Transistoren aufweisen, beseitigt werden, indem die Gateverzögerung verringert wird; diese Problem kann jedoch nicht grundsätzlich nur durch die Verbesserung von Bauelementen gelöst werden, weil die Änderungsgeschwindigkeit von Setz- und Rücksetzsignalen des Setz-Rücksetz-Flipflops 10 gleichzeitig sehr hoch wird. Daher können herkömmliche Schutzschaltungen Fehloperationen des Setz-Rücksetz-Flipflops 10 nicht vollständig verhindern.

Abgesehen von der Schutzschaltung 26b tritt auch in der Impulserzeugungsschaltung 1 ein Problem auf. 10 zeigt den Aufbau einer herkömmlichen Impulserzeugungsschaltung 1d. Mit anderen Worten wird das Eingangssignal an die Inverter G200, G201 geführt, und der Inverter G202 ist mit dem Inverter G201 in Reihe geschaltet. Ferner werden Ausgangssignale der Inverter G200, G202 an das NAND-Glied G203 geführt, und das Ausgangssignal des NAND-Glieds G203 wird als Ausschaltsignal durch den Inverter G204 abgegeben. Außerdem wird das Ausgangssignal des Inverters G200 in die Inverter G210, G211 eingegeben, und der Inverter G211 ist mit dem Inverter G212 reihengeschaltet. Ausgangssignale der Inverter G210, G212 werden in das NAND-Glied G213 eingeführt, und das Ausgangssignal des NAND-Glieds G213 wird als Einschaltsignal durch den Inverter G214 abgegeben.

In der Impulserzeugungsschaltung 1d wird der Unterschied zwischen der Inverter-Verzögerungsdauer und der Anzahl von Invertern, durch die Signale geleitet werden, genutzt. Mit anderen Worten erzeugt das NAND-Glied G203 das gepulste "L" entsprechend der Differenz der Streu-Änderungszeit des Eingangssignals "H" zu "L", das durch den Inverter G200 und die Inverter G201 und G202 geht, und danach wird das gepulste "L" von dem Inverter G204 in das gepulste "H" umgekehrt, so daß das Ausschaltsignal erzeugt wird. Außerdem erzeugt das NAND-Glied G213 das gepulste "L" entsprechend der Differenz der Streu-Änderungszeit des Eingangssignals "L" zu "H", das durch den Inverter G210 und die Inverter G211 und G212 geht, und danach wird das gepulste "L" von dem Inverter G214 in das gepulste "H" umgekehrt, so daß das Einschaltsignal erzeugt wird. 11 zeigt das Impulsdiagramm, das diesen Zustand aufzeigt. Das Leistungsbauelement 17 wird durch Flankenanstoß des gepulsten Einschaltsignals und Ausschaltsignals betrieben, um den Energieverbrauch auf ein Minimum zu begrenzen.

Die Impulserzeugungsschaltung 1d kann nicht gleichzeitig ein Einschalt- und ein Ausschaltsignal erzeugen, weil diese Schaltung die angegebene Struktur hat. Daher wird Zeit benötigt, um die Schutzschaltung 26b zu testen, weil sie das kurze dv/dt-Signal von außen anlegen muß, um den Betrieb der Schutzschaltung 26b zu überprüfen.

Der vorstehend beschriebene Stand der Technik gemäß den 7 bis 11 ist beispielsweise aus der US 5 917 359 bekannt.

Aufgabe der vorliegenden Erfindung ist die Bereitstellung der Schutzschaltung, die niemals gleichzeitig ein Setzsignal und ein Rücksetzsignal an das Setz-Rücksetz-Flipflop führt, und der Impulserzeugungsschaltung, die gleichzeitig ein Einschaltsignal und ein Ausschaltsignal für den Test erzeugen kann.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß einem ersten Aspekt der vorliegenden Erfindung weist eine Treiberschaltung zum Treiben eines Schaltelements folgendes auf: eine Steuerungseinrichtung, die den leitenden Zustand des Schaltelements steuert, eine Impulserzeugungseinrichtung, die ein erstes und ein zweites Impulssignal erzeugt, die jeweils dem Pegelübergang des Anstiegs und Abfalls eines Eingangssignals entsprechen, und eine Pegelverschiebeeinrichtung, die die Pegel des ersten und des zweiten Impulssignals verschiebt, um ein erstes und ein zweites pegelverschobenes Signal zu erzeugen, die jeweils dem ersten und zweiten Impulssignal entsprechen, wobei das erste Impulssignal ein Einschaltsignal ist, das das Schaltelement einschaltet, das zweite Impulssignal ein Ausschaltsignal ist, das das Schaltelement ausschaltet, und die Steuerungseinrichtung folgendes aufweist: eine Steuersignalabgabeeinrichtung zur Abgabe eines Steuersignals, das in Abhängigkeit vom ersten und dem zweiten pegelverschobenen Signal das Einschalten oder Ausschalten des Schaltelements aufrecht erhält, und eine Schutzeinrichtung, die in einer Vorstufe der Steuersignalabgabeeinrichtung vorgesehen ist, um ein vorbestimmtes Signal an die Steuersignalabgabeeinrichtung zu leiten, damit die Steuersignalabgabeeinrichtung die Abgabe des Steuersignals bis unmittelbar vor dem Zeitpunkt, zu dem das erste und das zweite pegelverschobene Signal gleichzeitig abgegeben werden, aufrecht erhält. Die Steuersignalabgabeeinrichtung ist ein Setz-Rücksetz-Flipflop und die Schutzeinrichtung ist eine Schutzschaltung, die folgendes aufweist: ein erstes Verzögerungsglied, dem ein erstes Eingangssignal, das dem ersten pegelverschobenen Signal entspricht, zugeführt wird und das das erste Eingangssignal mit Verzögerung um den Betrag einer ersten Verzögerung abgibt; ein zweites Verzögerungsglied, dem ein zweites Eingangssignal zugeführt wird, das dem zweiten pegelverschobenen Signal entspricht, und das das zweite Eingangssignal mit Verzögerung um den Betrag der ersten Verzögerung abgibt; ein logisches UND-Glied, dem das erste und das zweite Eingangssignal zugeführt werden und das eine UND-Verknüpfung des ersten und zweiten Eingangssignals mit Verzögerung um den Betrag der ersten Verzögerung abgibt; ein drittes Verzögerungsglied, dem das Ausgangssignal des ersten Verzögerungsglieds zugeführt wird und das das Ausgangssignal des ersten Verzögerungsglieds mit Verzögerung um den Betrag einer zweiten Verzögerung abgibt; ein viertes Verzögerungsglied, dem das Ausgangssignal des logischen UND-Glieds zugeführt wird und das das Ausgangssignal des logischen UND-Glieds mit Verzögerung um den Betrag der zweiten Verzögerung abgibt; ein fünftes Verzögerungsglied, dem das Ausgangssignal des zweiten Verzögerungsglieds zugeführt wird und das das Ausgangssignal des zweiten Verzögerungsglieds mit Verzögerung um den Betrag der zweiten Verzögerung abgibt; ein logisches ODER-Glied, dem die Ausgangssignale des logischen UND-Glieds und des vierten Verzögerungsglieds zugeführt werden, und das eine ODER-Verknüpfung von Ausgangssignalen des logischen UND-Glieds und des vierten Verzögerungsglieds mit Verzögerung um den Betrag der zweiten Verzögerung abgibt; einen ersten Inverter, dem das Ausgangssignal des dritten Verzögerungsglieds zugeführt wird und der das Ausgangssignal des dritten Verzögerungsglieds logisch umkehrt und das logisch umgekehrte Ausgangssignal des dritten Verzögerungsglieds mit Verzögerung um den Betrag der dritten Verzögerung abgibt; einen zweiten Inverter, dem das Ausgangssignal des fünften Verzögerungsglieds zugeführt wird und der das Ausgangssignal des fünften Verzögerungsglieds logisch umkehrt und das logisch umgekehrte Ausgangssignal des fünften Verzögerungsglieds mit Verzögerung um den Betrag der dritten Verzögerung abgibt; ein erstes logisches NOR-Glied, dem Ausgangssignale des logischen ODER-Glieds und des ersten Inverters zugeführt werden und das eine ODER-Verknüpfung von Ausgangssignalen des ODER-Glieds und des ersten Inverters logisch umkehrt und diese logisch umgekehrte ODER-Verknüpfung als ein erstes Ausgangssignal abgibt, das einem Setzsignal an dem Setz-Rücksetz-Flipflop entspricht; und ein zweites logisches NOR-Glied, dem Ausgangssignale des logischen ODER-Glieds und des zweiten Inverters zugeführt werden und das eine ODER-Verknüpfung der Ausgangssignale des logischen ODER-Glieds und des zweiten Inverters logisch umkehrt und die logisch umgekehrte ODER-Verknüpfung als ein zweites Ausgangssignal abgibt, das einem Rücksetzsignal an dem Setz-Rücksetz-Flipflop entspricht, und wobei der Betrag der zweiten Verzögerung größer als der Betrag der dritten Verzögerung ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine Impulserzeugungsschaltung angegeben, wobei ein erstes Eingangssignal, dessen Pegel zwischen einem ersten Logikwert und einem zweiten Logikwert, der eine exklusive Beziehung zu dem ersten Logikwert hat, verschoben wird, der Impulserzeugungsschaltung zugeführt wird und ein zweites Eingangssignal der Impulserzeugungsschaltung zugeführt werden kann, und die Impulserzeugungsschaltung, wenn das zweite Eingangssignal nicht zugeführt wird, beim Pegelübergang des ersten Eingangssignals von dem ersten Logikwert zu dem zweiten Logikwert einen ersten Impuls (Einschaltsignal) abgibt und die Impulserzeugungsschaltung beim Pegelübergang des ersten Eingangssignals von dem zweiten Logikwert zu dem ersten Logikwert einen zweiten Impuls (Ausschaltsignal) abgibt, und die Impulserzeugungsschaltung den ersten und den zweiten Impuls abgibt, wenn das zweite Eingangssignal vorhanden ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist eine Treiberschaltung zum Treiben eines Schaltelements folgendes auf: eine Steuerungseinrichtung, die den leitenden Zustand des Schaltelements steuern, eine Impulserzeugungsschaltung, die erste und zweite Impulssignale erzeugt, die jeweils dem Pegelübergang des Anstiegs und Abfalls des Eingangssignals entsprechen, eine Pegelverschiebeeinrichtung, die die Pegel der ersten und der zweiten Impulssignale verschiebt, um erste und zweite pegelverschobene Signale zu erzeugen, die jeweils den ersten und zweiten Impulssignalen entsprechen, wobei das erste Impulssignal ein Einschaltsignal ist, das das Schaltelement einschaltet, das zweite Impulssignal ein Ausschaltsignal ist, das das Schaltelement ausschaltet, und die Impulserzeugungsschaltung eine Impulserzeugungsschaltung gemäß dem vorstehend näher ausgeführten Aspekt der Erfindung ist, wobei das erste Eingangssignal dem ersten Eingangssignal entspricht und der erste Impuls dem ersten Impulssignal entspricht und der zweite Impuls dem zweiten Impulssignal entspricht, wobei die Steuerungseinrichtung folgendes aufweist: eine Steuersignalabgabeeinrichtung zur Abgabe eines Steuersignals, das in Abhängigkeit von dem ersten und dem zweiten pegelverschobenen Signal das Einschalten oder Ausschalten des Schaltelements aufrecht erhält, und eine Schutzeinrichtung, die in einer Vorstufe der Steuersignalabgabeeinrichtung vorgesehen ist, um ein vorbestimmtes Signal an die Steuersignalabgabeeinrichtung zu leiten, damit die Steuersignalabgabeeinrichtung die Abgabe des Steuersignals bis unmittelbar vor dem Zeitpunkt, vor dem das erste und das zweite pegelverschobene Signal gleichzeitig abgegeben werden, aufrecht erhält.

Diese und weitere Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich im einzelnen aus der nachstehenden genauen Beschreibung der vorliegenden Erfindung im Zusammenhang mit den beigefügten Zeichnungen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 zeigt eine Schutzschaltung, die in der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zu sehen ist;

2 ist ein Impulsdiagramm einer Schutzschaltung, die in der ersten bevorzugten Ausführungsform der vorliegenden Erfindung gezeigt ist;

3 zeigt eine Impulserzeugungsschaltung, die in der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zu sehen ist;

4 zeigt eine Impulserzeugungsschaltung, die in der dritten bevorzugten Ausführungsform der vorliegenden Erfindung zu sehen ist;

5 zeigt eine Impulserzeugungsschaltung, die in der vierten bevorzugten Ausführungsform der vorliegenden Erfindung zu sehen ist;

6 ist ein Impulsdiagramm einer Impulserzeugungsschaltung, die in der vierten bevorzugten Ausführungsform der vorliegenden Erfindung zu sehen ist;

7 zeigt ein Halbleiterbauelement, das eine Treiberschaltung des Leistungsbausteins hat;

8 zeigt eine herkömmliche Schutzschaltung in einer Treiberschaltung des Leistungsbausteins;

9 ist ein Impulsdiagramm einer herkömmlichen Schutzschaltung;

10 zeigt eine herkömmliche Impulserzeugungsschaltung in einer Treiberschaltung des Leistungsbausteins; und

11 ist ein Impulsdiagramm einer herkömmlichen Impulserzeugungsschaltung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM Erste bevorzugte Ausführungsform

Gemäß der bevorzugten Ausführungsform ist es das Ziel, die Schutzschaltung bereitzustellen, die zu keiner Zeit das Setzsignal und das Rücksetzsignal gleichzeitig dem Setz-Rücksetz-Flipflop zuführt. 1 zeigt die Schutzschaltung 26a, wobei die erste bevorzugte Ausführungsform der vorliegenden Erfindung zu sehen ist. Der Schaltungsaufbau um die Schutzschaltung 26a herum ist gleich wie das Halbleiterbauelement 100, das die Treiberschaltung des Leistungsbausteins hat und in 7 und 8 gezeigt ist.

In 1 wird das Ausgangssignal des Inverters 7 (die Schaltung ist mit EIN bezeichnet, weil sie mit den dem HNMOS-Transistor 3 zugeführten Einschaltsignalen verbunden ist) den beiden Eingängen des NAND-Glieds G101 in der Schutzschaltung 26a zuerst zugeführt. Außerdem wird das Ausgangssignal des Inverters 6 (die Schaltung ist mit AUS bezeichnet, weil sie mit den dem HNMOS-Transistor 2 zugeführten Ausschaltsignalen verbunden ist) beiden Eingängen des NAND-Glieds G121 in der Schutzschaltung 26a zugeführt (daher wirken die NAND-Glieder G101, G121 als Inverterschaltungen). Außerdem werden beide Ausgangssignale der Inverter 6, 7 auch dem NAND-Glied G111 zugeführt. Das Ausgangssignal des NAND-Glieds G101 wird dem Inverter G102 zugeführt, und das Ausgangssignal des NAND-Glieds G111 wird dem Inverter G112 zugeführt, und das Ausgangssignal des NAND-Glieds G121 wird dem Inverter G122 zugeführt.

Das Ausgangssignal des Inverters G102 wird beiden Eingängen des NOR-Glieds G103 zugeführt, und das Ausgangssignal des Inverters G122 wird beiden Eingängen des NOR-Glieds G123 zugeführt (daher sind die NOR-Glieder G103, G123 als Inverter wirksam). Außerdem wird das Ausgangssignal des NOR-Glieds 103 dem Inverter G104 zugeführt, und das Ausgangssignal des NOR-Glieds 123 wird dem Inverter G124 zugeführt. Ferner wird das Ausgangssignal des Inverters G104 dem Inverter G105 zugeführt, und das Ausgangssignal des Inverters G124 wird dem Inverter G125 zugeführt.

Das Ausgangssignal des Inverters G112 wird beiden Eingängen des NOR-Glieds G161 zugeführt, und das Ausgangssignal wird auch dem einen Eingang des NOR-Glieds G151 zugeführt (daher ist das NOR-Glied G161 als Inverter wirksam). Das Ausgangssignal des NOR-Glieds G161 wird dem Inverter G162 zugeführt, und das Ausgangssignal des Inverters G162 wird dem anderen Eingang des NOR-Glieds G151 zugeführt. Ferner wird das Ausgangssignal des NOR-Glieds G151 dem Inverter G152 zugeführt.

Die Ausgangssignale der Inverter G105, G152 werden dem NOR-Glied G13 zugeführt, und die Ausgangssignale der Inverter G125, G152 werden dem NOR-Glied G14 zugeführt. Das Ausgangssignal des NOR-Glieds G13 ist das Setzsignal zum Setz-Rücksetz-Flipflop 10, und das Ausgangssignal des NOR-Glieds 14 ist das Rücksetzsignal zum Setz-Rücksetz-Flipflop 10.

Als nächstes erläutert die nachstehende Beschreibung die Betriebsweise der Schutzschaltung 26a. Bei der vorliegenden Erfindung nimmt sie der Einfachheit halber den Zustand H-aktiv an, sie kann aber auch den Zustand L-aktiv annehmen.

Zuerst wird in der Impulserzeugungsschaltung 1 davon ausgegangen, daß das Einschaltsignal und das Ausschaltsignal nicht abgegeben werden. In diesem Fall sind die elektrischen Potentiale an VR1 und VR2 gleich wie das elektrische Potential der hochpotentialseitigen elektrischen Energieversorgung 16, und "H" wird den Invertern 6, 7 zugeführt. Daher kehren die Inverter 6, 7 "H" um und geben "L" ab, die Ausgangssignale "L" werden den NOR-Gliedern G13, G14 zugeführt und schließlich durch die Leitung des NAND-Glieds G101 zu dem Inverter G105 und die Leitung des NAND-Glieds G121 und zu dem Inverter G125 geführt. Andererseits werden Ausgangssignale "L" der Inverter 6, 7 dem NAND-Glied G111 zugeführt, so daß das NAND-Glied G111 "H" abgibt, und das Signal "H" wird von dem Inverter G112 umgekehrt und wird zu "L", das Ausgangssignal "L" des Inverters G112 wird von dem NOR-Glied G161 und dem Inverter G162 logisch umgekehrt, so daß "H" wieder zu "L" wird und schließlich "L" beiden Eingängen des NOR-Glieds G151 zugeführt wird. Daher gibt das NOR-Glied G151 "H" ab, das Ausgangssignal "H" wird von dem Inverter G152 umgekehrt und wird zu "L".

Wenn also die Impulserzeugungsschaltung 1 das Einschaltsignal und das Ausschaltsignal nicht abgibt, werden "H" und "L" den NOR-Gliedern G13, G14 zugeführt, so daß beide Ausgangssignale der NOR-Glieder G13, G14 "L" sind.

Als nächstes wird angenommen, daß das Leistungsbauelement 17 eingeschaltet werden soll. Zuerst gibt die Impulserzeugungsschaltung 1 das Signal ab, das das elektrische Potential "H" als ein gepulstes Einschaltsignal erzeugt, und das Signal, das das elektrische Potential "L" hat, als ein Ausschaltsignal erzeugt. Daher tritt am Widerstand 5, der mit dem HNMOS-Transistor 3 verbunden ist, ein Spannungsabfall auf, und das gepulste Signal "L" wird dem Inverter 7 zugeführt. Andererseits tritt an dem Widerstand 4, der mit dem HNMOS-Transistor 2 verbunden ist, kein Spannungsabfall auf, so daß "H" ebenfalls wie oben dem Inverter 6 zugeführt wird.

Wenn daher ein Einschaltsignal von der Impulserzeugungsschaltung 1 erzeugt wird, ist das Eingangssignal zu dem einen Eingang des NAND-Glieds G111 "L", und das Eingangssignal zu dem anderen Eingang des NAND-Glieds G111 ist "H". Daher ist das Ausgangssignal des NAND-Glieds G111 "H". Das Ausgangssignal des NAND-Glieds G111, "H", hat jedoch die gleiche Bedingung, daß die Ausgangssignale der Inverter 6, 7"L" sind, und somit ist das Ausgangssignal des Inverters G112 immer noch "L" und hat sich nicht geändert. Infolgedessen ist das Ausgangssignal des Inverters G162 durch das NOR-Glied G161 "L", die beiden Eingänge des NOR-Glieds G151 sind "L", und somit ist das Ausgangssignal des NOR-Glieds G151 immer noch "H". Daher ist auch das Ausgangssignal des Inverters G152 immer noch "L".

Daher ist die Änderung von Signalen zu dem Setz-Rücksetz-Flipflop 10 durch das Einschaltsignal nur das Setzsignal von dem NOR-Glied G13, das durch logische Umkehrung in der Leitung des NAND-Glieds G101 zu dem Inverter G105 erzeugt wird. Kurz gesagt wird das gepulste Signal "H" von dem Inverter 7 in den Inverter G101 eingeführt, und das Signal wird logisch umgekehrt und geht durch die Inverter G102 bis G105, und ein Eingang des NOR-Glieds G13 wird zu dem gepulsten Signal "L". Das Ausgangssignal des Inverters G152 ist "L", und daher gibt das NOR-Glied G13 das gepulste Signal "H" ab. Andererseits ist das Ausgangssignal des Inverters 6 immer noch "L", und das Ausgangssignal des NOR-Glieds G14 durch das NAND-Glied G121 zu dem Inverter G125 ist immer noch "L", selbst wenn das Signal logisch umgekehrt ist.

Als nächstes wird angenommen, daß das Leistungsbauelement 17 ausgeschaltet werden soll. Dieser Fall kann als die Änderung des Signals im Fall eines Einschaltsignals von der Impulserzeugungsschaltung 1 angesehen werden, tritt in der Leitung des NAND-Glieds G121 zu dem Inverter G125 anstatt der Leitung des NAND-Glieds G101 zu dem Inverter G105 auf, und schließlich gibt das NOR-Glied G14 das gepulste Signal "H" ab, und das Ausgangssignal des NOR-Glieds G13 ist immer noch "L".

Die Betriebsweise der Schutzschaltung 26a für den Fall, daß ein Einschaltsignal und Ausschaltsignal normal erzeugt werden, ist durch die vorstehenden Sätze bereits erläutert. Die nachfolgende Beschreibung erläutert als nächstes die Betriebsweise der Schutzschaltung 26a für den Fall, daß das kurze dv/dt-Signal auftritt, wobei auf 2 Bezug genommen wird. Zuerst wird das kurze dv/dt-Signal auf die Leitung L1 geführt, und der elektrische dv/dt-Strom, der das Produkt der Störkapazität C zwischen Drain und Source der HNMOS-Transistoren 2, 3 und dem kurzen dv/dt-Signal ist, fließt gleichzeitig zu den HNMOS-Transistoren 2 und 3. Der elektrische dv/dt-Strom hat die gleiche Stromstärke wie der beim gewöhnlichen Schalten fließende elektrische Strom, und somit treten Spannungsabfälle gleichzeitig in den Widerständen 4 und 5 auf, und "H" wird von den Invertern 6, 7 abgegeben. Kurz gesagt kann davon ausgegangen werden, daß anstelle des Einschaltsignals und des Ausschaltsignals von der Impulserzeugungsschaltung 1 das kurze dv/dt-Signal gleichzeitig an die Inverter 6, 7 geführt wird. C und B in 2 bezeichnen Änderungen von Signalen an Ausgängen der Inverter 6 und 7. Ferner ist in 2 die Änderung des elektrischen Potentials des Widerstands 4 am Rand des HNMOS-Transistors 2 mit VR1 bezeichnet, und die Änderung des elektrischen Potentials des Widerstands 5 am Rand des HNMOS-Transistors 3 ist mit VR2 bezeichnet, und Perioden, in denen VR1 und VR2 niedriger als der logische Schwellenwert der Inverter 6, 7 sind, sind mit Tv bezeichnet.

Im vorstehenden Fall wird "H" gleichzeitig beiden Eingängen des NAND-Glieds G111 zugeführt, so daß das NAND-Glied G111 "L" abgibt. Der Inverter G112 kehrt "L" um, das von dem NAND-Glied G111 abgegeben wird, und gibt ein Signal "H" ab. F in 2 zeigt die Änderung des elektrischen Potentials am Ausgang des Inverters G112 und zeigt, daß die Änderung des elektrischen Potentials bei F um zwei Gatter des NAND-Glieds G111 und des Inverters G112 gegenüber der Signaländerung bei B und C verzögert ist.

Das Ausgangssignal "H" des Inverters G112 wird dem einen Eingang des NOR-Glieds G151 zugeführt, dessen Ausgangssignal, das bis dahin "H" war, sich zu "L" ändert. Und die Änderung des Ausgangssignals des NOR-Glieds G151 bewirkt, daß sich das Eingangssignal des NOR-Glieds G13 durch den Inverter G152 von "L" zu "H" ändert. Fa in 2 zeigt die Änderung des elektrischen Potentials am Ausgang des Inverters G152 und zeigt, daß die Änderung des elektrischen Potentials bei Fa um vier Gatter des NAND-Glieds G111, des Inverters G112, des NOR-Glieds G151 und des Inverters G152 gegenüber den Signaländerungen bei B und C verzögert ist.

Ferner werden die Änderungen der Ausgangssignale der Inverter 6, 7 der Leitung des NAND-Glieds G101, zum Inverter G105 und zum NAND-Glied G121 und zum Inverter G125 nacheinander zugeführt, die Signaländerungen von "H" zu "L" bei Da und Ea, die Ausgänge der Inverter G105 und G125 sind, werden um fünf Gatter des NAND-Glieds G101 zu dem Inverter G105 oder des NAND-Glieds G121 zu dem Inverter G125 gegenüber den Signaländerungen bei B und C verzögert, wie 2 zeigt.

Wenn das kurze dv/dt-Signal erscheint, wird an den Invertern 6, 7 wiederum "L" abgegeben. Dann werden die Änderungen der Ausgangssignale der Inverter 6, 7 zu der Leitung des NAND-Glieds G101, zu dem Inverter G105 und zu der Leitung des NAND-Glieds G121 und zu dem Inverter G125 nacheinander ebenso wie oben geleitet, wie 2 zeigt, und die Signaländerungen von "L" zu "H" bei Da und Ea werden gegenüber den Signaländerungen bei B und C um fünf Gatter verzögert. "L" wird gleichzeitig beiden Eingängen des NAND-Glieds G111 zugeführt, so daß das NAND-Glied G111 "H" abgibt. Und der Inverter G112 kehrt "H", das von dem NAND-Glied G111 abgegeben wird, um, so daß er das Signal als "L" abgibt.

Das Ausgangssignal des Inverters G112, "L", wird dem einen Eingang des NOR-Glieds G151 zugeführt. Dieser Fall unterscheidet sich von dem Fall des Auftretens des kurzen dv/dt-Signals, das Ausgangssignal "L" des NOR-Glieds G151 bis dahin ändert sich niemals zu "H". Da sich das Ausgangssignal des Inverters G162 durch die Signaländerung in dem genannten Fall des Auftretens des kurzen dv/dt-Signals von "L" zu "H" geändert hat, kann sich das Ausgangssignal des NOR-Glieds G151 auch dann nicht ändern, wenn sich das Ausgangssignal des Inverters G112 zu "L" ändert. Daher tritt die Änderung von "H" zu "L" des Inverters G152, wie 2 zeigt, nicht auf, bevor die Änderung "H" zu "L" bei F durch zwei Gatter des NOR-Glieds G161 und des Inverters G162 geleitet ist.

Kurz gesagt kann bei diesem Aufbau das Ausgangssignal des Inverters G105 (Da) und das Ausgangssignal des Inverters G125 (Ea) und das Ausgangssignal des Inverters G152 (Fa) nicht gleichzeitig "L" sein. Denn wie 2 zeigt, wird festgestellt, daß die Änderung von "L" zu "H" bei Fa (wahr setzen) mit Sicherheit um ein Gatter vor der Änderung von "H" zu "L" bei Da und Ea auftritt und daß die Änderung von "H" zu "L" bei Fa (Negieren) mit Sicherheit um ein Gatter gegenüber der Änderung "L" zu "H" bei Da und Ea verzögert wird. Daher werden die Ausgangssignale der Inverter G105, G125 und das Ausgangssignal des Inverters G152 nicht gleichzeitig "L", und somit geben die NOR-Glieder G13 und G14 niemals "H" ab.

Wenn also das kurze dv/dt-Signal auftritt, werden das Setzsignal und das Rücksetzsignal nicht gleichzeitig zu dem Setz-Rücksetz-Flipflop 10 abgegeben, und daher treten Fehloperationen des Setz-Rücksetz-Flipflops 10 niemals auf.

Weiterhin wird angenommen, daß der Betrag der Gatterverzögerung in den NAND-Gliedern gleich dem Betrag der Gatterverzögerung in den NOR-Gliedern und dem Betrag der Gatterverzögerung der Inverter ist und somit leicht in Ziffern dargestellt werden kann, aber tatsächlich ist jeder Wert einer Gatterverzögerung bei jeder Art von Logikschaltung verschieden.

Wie jedoch in dem obigen Aufbau gezeigt wird, der ab der Eingangsstufe die gleiche Art von Schaltungsgliedern parallel in jeder Stufe hat, ist es möglich, den Betrag der Gatterverzögerung in jeder Leitung parallel anzupassen und die Abgabe von Impulsen von den NOR-Gliedern G13, G14 mit Sicherheit zu unterbinden, wenn Ausgangsimpulse der Inverter 6, 7 gleichzeitig eingegeben werden. Und zu diesem Zeitpunkt darf jeder Verzögerungsbetrag der Inverter G105, G125 nicht größer als die Summe des Verzögerungsbetrags in dem NOR-Glied G161 und des Verzögerungsbetrags in dem Inverter G162 werden, da sonst die Ausgangssignale der Inverter G105, G125 und das Ausgangssignal des Inverters G152 gleichzeitig "L" werden, so daß es unmöglich ist, die Aufgabe der vorliegenden Erfindung zu lösen.

Wenn die Schutzschaltung gemäß der bevorzugten Ausführungsform verwendet wird, kann dann, wenn von den Invertern 6, 7 abgegebene Impulse zu verschiedenen Zeiten abgegeben werden, jeder Impuls von dem NOR-Glied G13, G14 umgekehrt und abgegeben werden. Wenn ferner von den Invertern 6, 7 abgegebene Impulse gleichzeitig eingegeben werden, wird das Ausgangssignal des Inverters G152 schneller wahr gesetzt als die Ausgangssignale der Inverter G105, G125, und das Ausgangssignal des Inverters G152 wird später als die Ausgangssignale der Inverter G105, G125 negiert, und somit wird der Impuls von den NOR-Gliedern G13, G14 nicht abgegeben. Daher wirkt die Schaltung als Schutzschaltung für das Eingangssignal zu dem Setz-Rücksetz-Flipflop 10. Auch wenn ferner die Ausgangssignale der Inverter 6, 7 gleichzeitig abgegeben werden, weil das kurze dv/dt-Signal im Betrieb des Leistungsbauelements 17, 18 auftritt, wenn also kurz gesagt auch in einem abnormalen Fall ein Einschalt- und ein Ausschaltsignal gleichzeitig abgegeben werden, können gleichzeitige Impulse von dem NOR-Glied G13, G14 der Schutzschaltung verhindert werden, indem die Schutzschaltung gemäß der bevorzugten Ausführungsform bei der Treiberschaltung des Leistungsbauelements angewandt wird. Es ist somit möglich, Fehloperationen des Setz-Rücksetz-Flipflops 10 zu verhindern.

Wenn ferner die Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform verwendet wird, ist es möglich, die Aufgabe der vorliegenden Erfindung durch die Verwendung von NAND-Gliedern, NOR-Gliedern und Invertern zu lösen, und sie kann als integrierte Schaltung ausgeführt werden. Ferner hat die Struktur die gleiche Art von parallelen Logikelementen in jeder Stufe ausgehend von der Eingangsstufe, und somit ist es möglich, den Betrag der Gatterverzögerung in jeder Leitung parallel anzupassen, und wenn Impulse von der Inverterschaltung 6, 7 gleichzeitig zugeführt werden, ist es möglich, die Abgabe von Impulsen von der NOR-Schaltung G13, G14 mit Sicherheit zu verhindern.

Außerdem bilden bei der Struktur der Schutzschaltung gemäß der bevorzugten Ausführungsform das NAND-Glied G101 und der Inverter G102 eine Einheit, und die Einheit entspricht der Struktur, die ein Verzögerungsglied mit einem bestimmten Verzögerungsbetrag bildet, und das NAND-Glied G121 und der Inverter G122, das NOR-Glied G103 und der Inverter G104, das NOR-Glied G123 und der Inverter G124 sowie das NOR-Glied G161 und der Inverter G162 bilden ebenfalls wie oben angegeben jeweils eine Einheit, und sie entsprechen der Struktur, die ein Verzögerungsglied mit einem bestimmten Verzögerungsbetrag bildet. Ferner bilden das NAND-Glied G111 und der Inverter G112 eine Einheit, die der Struktur entspricht, die ein UND-Glied mit einem bestimmten Verzögerungsbetrag bildet, und das NOR-Glied G151 und der Inverter G152 bilden eine Einheit, die der Struktur entspricht, die ein ODER-Glied mit einem bestimmten Verzögerungsbetrag bildet. Es wurde festgestellt, daß bei diesen Verzögerungsgliedern, UND-Gliedern und ODER-Gliedern Logikelemente, die parallel in jeder Stufe ausgehend von der Eingangsstufe vorgesehen sind, den gleichen Verzögerungsbetrag haben.

Zweite bevorzugte Ausführungsform

Gemäß der bevorzugten Ausführungsform ist es möglich, eine Impulserzeugungsschaltung bereitzustellen, die gleichzeitig ein Einschalt- und ein Ausschaltsignal zur Prüfung erzeugen kann. 3 zeigt die Impulserzeugungsschaltung 1a gemäß der zweiten bevorzugten Ausführungsform. Der Schaltungsaufbau um die Impulserzeugungsschaltung 1a herum ist gleich wie bei dem Halbleiterbaustein 100, der die Treiberschaltung des Leistungsbauelements hat, was in den 7 und 8 gezeigt ist.

In 3 wird das Eingangssignal zuerst dem Inverter G200 in der Impulserzeugungsschaltung 1a zugeführt. Außerdem wird das Eingangssignal auch dem Inverter G201 zugeführt, und das Ausgangssignal des Inverters G201 wird dem Inverter G202 zugeführt.

Ausgangssignale des Inverters G200 und des Inverters G202 werden dem NAND-Glied G203 zugeführt. Und das Ausgangssignal des NAND-Glieds G203 wird von dem Inverter G204 umgekehrt.

Das Ausgangssignal des Inverters G204 wird dem einen Eingang des NOR-Glieds G205 zugeführt. Das elektrische Erdpotential COM wird dem anderen Eingang des NOR-Glieds G205 durch den Widerstand R1 zugeführt. Außerdem wird das erste externe Eingangssignal dem einen Eingang des Widerstands R1 auf der Seite des NOR-Glieds G205 zugeführt, und es bewirkt eine Änderung des elektrischen Potentials des anderen Eingangs des NOR-Glieds G205.

Außerdem wird das Ausgangssignal des NOR-Glieds G205 von dem Inverter G206 umgekehrt, und das Ausgangssignal des Inverters G206 wirkt als Ausschaltsignal.

Ferner wird das Ausgangssignal des Inverters G200 dem Inverter G210 und dem Inverter G211 zugeführt, und das Ausgangssignal des Inverters G211 wird dem Inverter G212 zugeführt.

Ausgangssignale des Inverters G210 und des Inverters G212 werden dem NAND-Glied G213 zugeführt, und das Ausgangssignal des NAND-Glieds G213 wird von dem Inverter G214 umgekehrt.

Das Ausgangssignal des Inverters G214 wird dem einen Eingang des NOR-Glieds G215 zugeführt, und dem anderen Eingang des NOR-Glieds G215 wird durch den Widerstand R2 das elektrische Massepotential COM zugeführt. Ferner wird das zweite externe Eingangssignal dem einen Eingang des Widerstands R2 auf der Seite des NOR-Glieds G215 zugeführt, und dies bewirkt eine Änderung des elektrischen Potentials des anderen Eingangs des NOR-Glies G215.

Ferner wird das Ausgangssignal des NOR-Glieds G215 von dem Inverter G216 umgekehrt, und das Ausgangssignal des Inverters G216 dient als Einschaltsignal.

Die nachstehende Beschreibung erläutert die Funktionsweise der Impulserzeugungsschaltung 1a. Wenn das erste und das zweite externe Eingangssignal nicht vorhanden sind (kurz gesagt, wenn das erste und das zweite externe Eingangssignal "L" sind), wird zuerst das elektrische Massepotential COM (dessen elektrisches Potential dem elektrischen Potential von "L" entspricht) an die NOR-Glieder G205, G215 durch die Widerstände R1, R2 geführt, so daß die NOR-Glieder G205, G215 als gewöhnliche Inverter wirken. Und bei Betrachtung der beiden Inverter G206 und G216 ist es ebenfalls möglich, das NOR-Glied G205 und den Inverter G206 als eine Einheit anzusehen, die ein Verzögerungsglied ist. Man kann das NOR-Glied G215 und den Inverter G216 als eine Einheit ansehen, die ebenso wie oben ein Verzögerungsglied ist. Daher hat im vorliegenden Fall die Impulserzeugungsschaltung 1a den gleichen Aufbau wie die herkömmliche Impulserzeugungsschaltung 1d, die in 10 gezeigt ist.

Im vorstehenden Fall ist die Funktionsweise der Impulserzeugungsschaltung 1a gleich wie die Funktionsweise der herkömmlichen Impulserzeugungsschaltung 1d, das NAND-Glied G203 erzeugt das gepulste "L" entsprechend der Differenz der Ausbreitung der Änderungsdauer des Eingangssignals "H" zu "L", das durch den Inverter G200, den Inverter G201 und G202 geht, und somit wird das gepulste "L" von dem Inverter G204 zu dem gepulsten "H" invertiert, und das Ausschaltsignal wird erzeugt. Ebenso wie oben erzeugt außerdem das NAND-Glied G213 das gepulste "L" entsprechend der Differenz der Ausbreitung der Änderungsdauer des Eingangssignals "L" zu "H", das durch den Inverter G210 und die Inverter G211 und G212 geht, und somit wird das gepulste "L" von dem Inverter G214 zu dem gepulsten "H" umgekehrt, und das Einschaltsignal wird erzeugt.

Wenn andererseits das erste und das zweite externe Eingangssignal vorhanden sind (kurz gesagt sind das erste und das zweite externe Eingangssignal das gepulste "H"), werden die elektrischen Potentiale, die um die elektrischen Potentiale des ersten und des zweiten externen Eingangssignals höher als das elektrische Erdpotential COM sind, an die NOR-Glieder G205, G215 geführt, und somit können ungeachtet des Zustands von Eingangssignalen Ein- und Ausschaltsignale abgegeben werden. Daher können Einschalt- und Ausschaltsignale gleichzeitig für die Prüfung des kurzen dv/dt-Signals erzeugt werden.

Es ist möglich, von jedem Inverter G206, G216 Impulse abzunehmen, die der Richtung des Pegelübergangs von Eingangssignalen entsprechen, indem die Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform verwendet wird. Ferner werden die ersten und zweiten externen Eingangssignale zugeführt, und somit ist es möglich, von den Invertern G206, G216 Signale abzunehmen, die der Periode der Eingabe des ersten und des zweiten externen Eingangsignals entsprechen, und wenn das erste und das zweite externe Eingangssignal gleichzeitig abgegeben werden, ist es möglich, von den Invertern G206, G216 gleichzeitig Ausgangssignale abzunehmen. Wenn ferner die Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform bei der Treiberschaltung des Leistungsbauelements angewandt wird, können die Impulssignale gleichzeitig an die HNMOS-Transistoren 2, 3 abgegeben werden, und Ausgangssignale der Inverter 6, 7 können gleichzeitig zur Prüfung der Schutzschaltung abgegeben werden.

Wenn die Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform verwendet wird, ist es ferner möglich, die Aufgabe der vorliegenden Erfindung unter Verwendung von NAND-Gliedern, NOR-Gliedern und Invertern zu lösen, und sie ist als integrierte Schaltung geeignet.

Ferner bilden bei der Struktur der Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform die Inverter G201 und G202 eine Einheit, und sie gleicht der Struktur eines Verzögerungsglieds mit einem bestimmten Verzögerungsbetrag, und die Inverter G211 und G212 bilden eine Einheit, und diese gleicht wie oben der Struktur eines Verzögerungsglieds mit einem bestimmten Verzögerungsbetrag. Das NAND-Glied G203 und der Inverter G204 bilden ebenfalls eine Einheit, und diese gleicht bezüglich der Struktur einem UND-Glied, und das NOR-Glied G205 und der Inverter G206 bilden eine Einheit, die wie oben bezüglich der Struktur einem ODER-Glied gleicht. Für das NAND-Glied G213 und den Inverter G214 sowie das NOR-Glied G215 und den Inverter G216 gilt das gleiche.

Dritte bevorzugte Ausführungsform

Gemäß der bevorzugten Ausführungsform ist es möglich, die Impulserzeugungsschaltung bereitzustellen, die gleichzeitig das Einschalt- und das Ausschaltsignal auch zum Prüfen erzeugen kann. 4 zeigt die Impulserzeugungsschaltung 1b als die dritte bevorzugte Ausführungsform der vorliegenden Erfindung. Der Schaltungsaufbau um die Impulserzeugungsschaltung 1b herum ist gleich wie bei dem Halbleiterbaustein 100, der die Treiberschaltung des Leistungsbauelements hat, wie in den 7 und 8 gezeigt ist.

In 4 wird das Eingangssignal zuerst dem Inverter G200 in der Impulserzeugungsschaltung 1b zugeführt. Das Eingangssignal wird auch dem Inverter G201 zugeführt, und das Ausgangssignal des Inverters G201 wird dem Inverter G202 zugeführt.

Ausgangssignale des Inverters G200 und des Inverters G202 werden dem NAND-Glied G203 zugeführt.

Das Ausgangssignal des NAND-Glieds G203 wird dem einen Eingang des NAND-Glieds G207 zugeführt. Das elektrische Potential Vdd der Energieversorgung wird dem anderen Eingang des NAND-Glieds G207 durch den Widerstand R3 zugeführt. Außerdem wird das dritte externe Eingangssignal dem einen Eingang des Widerstands R3 auf der Seite des NAND-Glieds G207 durch den Inverter G208 zugeführt und bewirkt eine Änderung des elektrischen Potentials des anderen Eingangs des NAND-Glieds G207.

Ferner wirkt das Ausgangssignal des NOR-Glieds G207 als Ausschaltsignal.

Das Ausgangssignal des Inverters G200 wird außerdem auch dem Inverter G210 und dem Inverter G211 zugeführt, und das Ausgangssignal des Inverters G211 wird dem Inverter G212 zugeführt.

Die Ausgangssignale des Inverters G210 und des Inverters G212 werden ferner dem NAND-Glied G213 zugeführt.

Das Ausgangssignal des NAND-Glieds G213 wird dem einen Eingang des NAND-Glieds G217 zugeführt. Das elektrische Potential Vdd der Energieversorgung wird dem anderen Eingang des NAND-Glieds G217 durch den Widerstand R4 zugeführt. Außerdem wird das vierte externe Eingangssignal dem einen Anschluß des Widerstands R4 auf der Seite des NAND-Glieds G217 zugeführt und bewirkt eine Änderung des elektrischen Potentials des anderen Eingangs des NAND-Glieds G217.

Das Ausgangssignal des NAND-Glieds G217 wirkt als Einschaltsignal.

Die nachstehende Beschreibung erläutert die Funktionsweise der Impulserzeugungsschaltung 1b. Zuerst wird, wenn das dritte und vierte externe Eingangssignal nicht zugeführt werden (kurz gesagt, wenn das dritte und vierte externe Eingangssignal "L" sind), das elektrische Potential Vdd der Energieversorgung (ihr elektrisches Potential entspricht dem elektrischen Potential "H") den NAND-Gliedern G207, G217 durch die Widerstände R3 oder R4 zugeführt, so daß die NAND-Glieder G207, G217 als normale Inverter wirksam sind. In diesem Fall hat also die Impulserzeugungsschaltung 1b den gleichen Aufbau wie die herkömmliche Impulserzeugungsschaltung 1d von 10.

Im obigen Fall ist die Funktionsweise der Impulserzeugungsschaltung 1b gleich wie die Funktionsweise der herkömmlichen Impulserzeugungsschaltung 1d; das NAND-Glied G203 erzeugt das gepulste "L", das der Differenz der Ausbreitungszeit der Änderung des Eingangssignals "H" zu "L" entspricht und durch den Inverter G200 und die Inverter G201 und G202 geht, und somit wird das gepulste "L" von dem NAND-Glied G207, das als Inverter wirksam ist, zu dem gepulsten "H" umgekehrt, und das Ausschaltsignal wird erzeugt. Ebenso wie oben erzeugt außerdem das NAND-Glied G213 das gepulste "L", das der Differenz der Ausbreitungszeit der Änderung des Eingangssignals "L" zu "H" entspricht und durch den Inverter G210 und die Inverter G211 und G212 geht, und somit wird das gepulste "L" von dem NAND-Glied G217, das als Inverter wirksam ist, zu dem gepulsten "H" umgekehrt, und das Einschaltsignal wird erzeugt.

Wenn andererseits das dritte und vierte externe Eingangssignal zugeführt werden (kurz gesagt sind das dritte und vierte externe Eingangssignal das gepulste "H"), werden die elektrischen Potentiale, die um die invertierten elektrischen Potentiale des dritten und vierten externen Eingangssignals niedriger als das elektrische Potential Vdd der Energieversorgung sind, den NAND-Gliedern G207, G217 zugeführt, und somit können ungeachtet des Zustands von Eingangssignalen Einschalt- und Ausschaltsignale abgegeben werden. Daher können Einschalt- und Ausschaltsignale gleichzeitig für die Prüfung des kurzen dv/dt-Signals erzeugt werden.

Es ist möglich, von jedem NAND-Glied G207 G217 Impulse abzunehmen, die der Richtung des Pegelübergangs von Eingangssignalen entsprechen, wenn die Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform verwendet wird. Außerdem werden das dritte und vierte externe Eingangssignal zugeführt, und somit ist es möglich, von den NAND-Gliedern G207, G217 Signale abzunehmen, die der Periode der Zuführung des dritten und vierten externen Eingangssignals entsprechen; und wenn das dritte und vierte externe Eingangssignal gleichzeitig zugeführt werden, ist es möglich, von den NAND-Gliedern G207, G217 gleichzeitig Ausgangssignale abzunehmen. Wenn ferner die Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform bei der Treiberschaltung des Leistungsbauelements angewandt wird, können die Impulssignale gleichzeitig an die HNMOS-Transistoren 2, 3 abgegeben werden, und Ausgangssignale der Inverter 6, 7 können gleichzeitig für die Prüfung an die Schutzschaltung abgegeben werden.

Wenn ferner die Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform verwendet wird, kann die Aufgabe der vorliegenden Erfindung unter Verwendung von NAND-Gliedern, NOR-Gliedern und Invertern gelöst werden, und die Ausführung als integrierte Schaltung ist möglich.

Weiterhin bilden in der Struktur der Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform die Inverter G201 und G202 eine Einheit, die der Struktur eines Verzögerungsglieds mit einem bestimmten Verzögerungsbetrag gleicht, und die Inverter G211 und G212 bilden eine Einheit, die ebenso wie oben der Struktur eines Verzögerungsglieds mit einem bestimmten Verzögerungsbetrag gleicht.

Vierte bevorzugte Ausführungsform

Gemäß der bevorzugten Ausführungsform ist es möglich, die Impulserzeugungsschaltung auszubilden, die auch gleichzeitig Einschalt- und Ausschaltsignale zur Prüfung erzeugen kann. 5 zeigt die Impulserzeugungsschaltung 1c als die vierte bevorzugte Ausführungsform gemäß der vorliegenden Erfindung. Der Schaltungsaufbau um die Impulserzeugungsschaltung 1c herum gleicht dem des Halbleiterbausteins 100, der die Treiberschaltung des Leistungsbauelements hat, wie in den 7 und 8 gezeigt ist.

In 5 wird das Eingangssignal dem Inverter G200 in der Impulserzeugungsschaltung 1c zuerst zugeführt. Außerdem wird das Eingangssignal auch dem Inverter G201 zugeführt, und das Ausgangssignal des Inverters G201 wird dem Inverter G202 zugeführt.

Die Ausgangssignale des Inverters G200 und des Inverters G202 werden dem NAND-Glied G203 zugeführt. Und das Ausgangssignal des NAND-Glieds G203 wird von dem Inverter G204 invertiert.

Das Ausgangssignal des Inverters G200 wird auch dem Inverter G210 und dem Inverter G211 zugeführt, und das Ausgangssignal des Inverters G211 wird dem Inverter G212 zugeführt.

Und Ausgangssignale des Inverters G210 und des Inverters G212 werden dem NAND-Glied G213 zugeführt. Und das Ausgangssignal des NAND-Glieds G213 wird von dem Inverter G214 invertiert.

Das Ausgangssignal des Inverters G204 wird dem einen Eingang des NAND-Glieds G302 zugeführt. Das elektrische Erdpotential COM wird dem anderen Eingang des NAND-Glieds G302 durch den Widerstand R1 und den Inverter G301 zugeführt. Ferner wird das fünfte externe Eingangssignal dem einen Anschluß des Widerstands R1 auf der Seite des Inverters G301 zugeführt und bewirkt eine Änderung des elektrischen Potentials des anderen Eingangs des NAND-Glieds G302.

Weiterhin wird das Ausgangssignal des NAND-Glieds G302 von dem Inverter G305 invertiert, und das Ausgangssignal des Inverters G305 wird dem einen Eingang des NOR-Glieds G308 zugeführt.

Ferner wird das Ausgangssignal des Inverters G214 dem einen Eingang des NAND-Glieds G303 zugeführt. Das elektrische Erdpotential COM wird dem anderen Eingang des NAND-Glieds G303 über den Widerstand R1 zugeführt. Außerdem wird das fünfte externe Eingangssignal dem anderen Eingang des NAND-Glieds G303 zugeführt und bewirkt eine Änderung des elektrischen Potentials des anderen Eingangs des NAND-Glieds G303.

Das Ausgangssignal des NAND-Glieds G303 wird von dem Inverter G306 invertiert, das Ausgangssignal des Inverters G306 wird dem anderen Eingang des NOR-Glieds G308 zugeführt.

Und das Ausgangssignal des NOR-Glieds G308 wird von dem Inverter G310 invertiert, und das Ausgangssignal des Inverters G310 dient als Ausschaltsignal.

Ferner wird das Ausgangssignal des Inverters G214 auch an den einen Eingang des NAND-Glieds G304 geführt. Das elektrische Potential Vdd der Energieversorgung wird an den anderen Eingang des NAND-Glieds G304 geführt. Das Ausgangssignal des NAND-Glieds G304 wird von dem Inverter G307 invertiert, und das Ausgangssignal des Inverters G307 wird dem einen Eingang des NOR-Glieds G309 zugeführt. Das elektrische Erdpotential COM wird dem anderen Eingang des NOR-Glieds G309 zugeführt.

Und das Ausgangssignal des NOR-Glieds G309 wird von dem Inverter G311 umgekehrt, und das Ausgangssignal des Inverters G311 wirkt als ein Einschaltsignal.

Die nachstehende Beschreibung erläutert die Funktionsweise der Impulserzeugungsschaltung 1c. Zuerst wird, wenn das fünfte externe Eingangssignal nicht zugeführt wird (wenn also die fünften externen Eingangsignale "L" sind), das elektrische Erdpotential COM (sein elektrisches Potential entspricht dem elektrischen Potential "L") an das NAND-Glied G303 durch den Widerstand R1 geführt, so daß das NAND-Glied G303 niemals "L" abgibt und daher der Inverter G306 niemals "H" abgibt, und in diesem Fall haben das NAND-Glied G303 und der Inverter G306 keinen Einfluß auf die Änderung des Logikwerts. Ferner wird in diesem Fall das elektrische Erdpotential COM von dem Inverter G301 umgekehrt und durch den Widerstand R1 (dessen elektrisches Potential dem elektrischen Potential "H" entspricht) zu dem NAND-Glied G302 geführt, so daß das NAND-Glied G302 als ein normaler Inverter wirkt.

Ferner wird das elektrische Potential Vdd der Energieversorgung (ihr elektrisches Potential entspricht dem elektrischen Potential "H") dem einen Eingang des NAND-Glieds G304 zugeführt, und somit wirkt das NAND-Glied G304 als ein normaler Inverter. Das elektrische Erdpotential COM (sein elektrisches Potential entspricht, dem elektrischen Potential "L") wird dem einen Eingang des NOR-Glieds G309 zugeführt, und somit wirkt das NOR-Glied G309 wie oben angegeben ebenso als gewöhnlicher Inverter.

Das NAND-Glied G302 und der Inverter G305, das NAND-Glied G303 und der Inverter G306, das NAND-Glied G304 und der Inverter G307, das NOR-Glied G308 und der Inverter G310, das NOR-Glied G309 und der Inverter G311 bilden jeweils eine Einheit, und man kann sagen, daß jede Einheit ein Verzögerungsglied bildet. In diesem Fall hat also die Impulserzeugungsschaltung 1c die gleiche Struktur wie eine bekannte Impulserzeugungsstruktur 1d, die in 10 gezeigt ist.

Im obigen Fall ist die Funktionsweise der Impulserzeugungsschaltung 1c die gleiche wie die Funktionsweise der herkömmlichen Impulserzeugungsschaltung 1d, und das NAND-Glied G203 erzeugt das gepulste "L", das der Differenz der Ausbreitungsdauer der Änderung des Eingangssignals "H" zu "L" entspricht, das durch den Inverter G200 und die Inverter G201 und G202 geht, und somit wird das gepulste "L" von dem Inverter G204 zu dem gepulsten "H" invertiert, und das Ausschaltsignal wird erzeugt. Ebenso wie oben angegeben erzeugt auch das NAND-Glied G213 das gepulste "L", das der Differenz der Ausbreitungsdauer der Änderung des Eingangssignals "L" zu "H" entspricht, das durch den Inverter G210 und die Inverter G211 und G212 geht, und somit wird das gepulste "L" von dem Inverter G214 zu dem gepulsten "H" umgekehrt, und das Einschaltsignal wird erzeugt.

Wenn andererseits die fünften externen Eingangssignale zugeführt werden (wenn also die fünften externen Eingangssignale für eine längere Dauer als der Impuls "H" sind), wird "H" von dem Inverter G301 zu "L" invertiert, und "L" wird dem einen Eingang des NAND-Glieds G302 zugeführt, und somit gibt das NAND-Glied G302 niemals "L" ab. Daher gibt der Inverter G305 unter diesen Bedingungen niemals "H" ab, und das NAND-Glied G302 und der Inverter G305 haben keinen Einfluß auf die Änderung des Logikwerts.

Und das elektrische Potential, das um das elektrische Potential des fünften externen Eingangssignals höher ist als das elektrische Erdpotential COM, wird dem NAND-Glied G303 zugeführt, und somit wirkt das NAND-Glied 303 ebenso wie das NAND-Glied G304 als ein normaler Inverter. Ferner ist das Ausgangssignal des Inverters G305, das dem einen Eingang des NOR-Glieds G308 zugeführt wird, auf "L" festgelegt, so daß das NOR-Glied G308 ebenso wie das NOR-Glied G309 als ein normaler Inverter wirkt.

Wie 6 zeigt, wird also in der ganzen Zeit, in der das fünfte externe Eingangssignal zugeführt wird, ein Einschaltsignal, das von dem Inverter G214 abgegeben wird, der die Übergangsanstiegsflanke des Eingangssignals detektiert, von beiden Invertern G310 und G311 abgegeben, und somit werden sowohl ein Einschaltsignal als auch ein Ausschaltsignal abgegeben. Es ist somit möglich, ein Einschaltsignal und ein Ausschaltsignal gleichzeitig für die Prüfung des kurzen dv/dt-Signals zu erzeugen.

Es ist möglich, von jedem Inverter G310, G311 Impulse abzunehmen, die der Richtung des Pegelübergangs von Eingangssignalen entsprechen, indem die Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform verwendet wird. Außerdem werden die fünften externen Eingangssignale zugeführt, und somit ist es möglich, von den Invertern G310, G311 gleichzeitig Impulse abzunehmen, die dem Übergangspegel für eine Richtung des Eingangssignals entsprechen. Wenn ferner die Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform mit der Treiberschaltung des Leistungsbauelements angewandt wird, können die Impulssignale gleichzeitig an die HNMOS-Transistoren 2, 3 abgegeben werden, und Ausgangssignale der Inverter 6, 7 können gleichzeitig zur Prüfung der Schutzschaltung abgegeben werden.

Bei Verwendung der Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform ist es ferner möglich, die Aufgabe der vorliegenden Erfindung unter Verwendung von NAND-Gliedern, NOR-Gliedern und Invertern zu lösen, und die Schaltung kann als integrierte Schaltung ausgeführt sein. In den NAND-Gliedern G303, G304, den Invertern G306, G307, den NOR-Gliedern G308, G309 und den Invertern G310, G311 haben ferner Logikelemente, die parallel in jeder Stufe ausgehend von dem Inverter G214 vorgesehen sind, die gleiche Art von Schaltungselementen, so daß es möglich ist, die Gatterverzögerung in jeder Leitung parallel anzupassen und Impulse gleichzeitig von den Invertern G310, G311 abzunehmen.

In der Struktur der Impulserzeugungsschaltung gemäß der bevorzugten Ausführungsform bilden ferner die Inverter G201 und G202 eine Einheit, und diese ist gleich der Struktur, die ein Verzögerungsglied mit einer bestimmten Verzögerung bildet, und die Inverter G211 und G212 bilden eine Einheit und diese ist ebenfalls, wie oben, gleich der Struktur, die ein Verzögerungsglied mit einer bestimmten Verzögerung bildet.

Ferner bilden das NAND-Glied G203 und der Inverter G204 eine Einheit, und diese ist gleich der Struktur, die ein UND-Glied bildet, und das NAND-Glied G213 und der Inverter G214 bilden eine Einheit, und diese ist gleich der Struktur, die ein UND-Glied bildet.

Ferner bilden das NAND-Glied G302 und der Inverter G305, das NAND-Glied G303 und der Inverter G306 jeweils eine Einheit, und jede davon entspricht der Struktur, die ein UND-Glied bildet, und das NAND-Glied G304 und der Inverter G307, das NOR-Glied G309 und der Inverter G311 bilden jeweils eine Einheit, und jede davon entspricht der Struktur, die ein Verzögerungsglied bildet, und das NOR-Glied G308 und der Inverter G310 bilden eine Einheit, die der Struktur entspricht, die ein ODER-Glied bildet.

Wenn gemäß einem ersten Aspekt der vorliegenden Erfindung das erste und das zweite Eingangssignal gleichzeitig einen Pegelübergang erfahren, verhindert die Schutzschaltung den Pegelübergang des ersten und zweiten Ausgangssignals dadurch, daß jedes der Vielzahl von internen Signalen in einem Teil der Vielzahl von Logikelementen negiert wird, und zwar aufgrund der Differenz des Verzögerungsbetrags jedes der Vielzahl von internen Signalen, und somit wirkt die Schutzschaltung als eine Schutzschaltung für Eingangssignale zu einem Setz-Rücksetz-Flipflop.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung kann die Schutzschaltung, da erste und zweite Eingangssignalimpulse zu verschiedenen Zeiten zugeführt werden, jeden der Impulse umkehren und Impulse von dem ersten oder zweiten NOR-Glied abgeben. Da erste und zweite Eingangssignalimpulse gleichzeitig zugeführt werden, wird das Ausgangssignal des ODER-Glieds schneller logisch wahr gesetzt als Ausgangssignale des ersten und zweiten Inverters und wird später als Ausgangssignale des ersten und zweiten Inverters negiert, und somit werden von dem ersten und dem zweiten NOR-Glied keine Impulse abgegeben. Die Schaltung wirkt daher als eine Schutzschaltung für Eingangssignale zu einem Setz-Rücksetz-Flipflop.

Gemäß einem dritten Aspekt der vorliegenden Erfindung ist es möglich, eine Schutzschaltung nach Anspruch 2 durch Verwendung von NAND-Gliedern, NOR-Gliedern und Invertern bereitzustellen, und sie eignet sich für eine integrierte Schaltung. Ferner hat die Struktur die gleiche Art von Logikelementen parallel in jeder Stufe ausgehend von der Eingangsstufe, und somit ist es möglich, den Betrag der Gatterverzögerung in jeder Leitung parallel anzupassen, und wenn die ersten und zweiten Eingangsimpulse gleichzeitig zugeführt werden, ist es möglich, die Abgabe von Impulsen von dem ersten NOR-Glied und dem zweiten NOR-Glied mit Sicherheit zu verhindern.

Gemäß einem vierten Aspekt der vorliegenden Erfindung ist es möglich, Impulse entsprechend der Pegelübergangsrichtung des ersten Eingangssignals abzunehmen. Ferner ist es möglich, Impulse gleichzeitig abzunehmen, indem zweite und dritte Eingangssignale zugeführt werden.

Gemäß einem fünften Aspekt der vorliegenden Erfindung ist es möglich, Impulse von dem ersten und zweiten ODER-Glied abzunehmen, die jeweils der Pegelübergangsrichtung des ersten Eingangssignals entsprechen. Ferner ist es möglich, Signale von dem ersten und dem zweiten ODER-Glied, die jeweils der Periode von abgegebenen zweiten und dritten Eingangssignalen entsprechen, durch Zuführen von zweiten und dritten Eingangssignalen abzunehmen, und wenn zweite und dritte Eingangssignale gleichzeitig zugeführt werden, ist es möglich, Ausgangssignale von dem ersten und zweiten ODER-Glied gleichzeitig abzunehmen.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung ist es möglich, eine Impulserzeugungsschaltung nach Anspruch 5 bereitzustellen durch Verwendung von NAND-Gliedern, NOR-Gliedern und Invertern, und diese eignet sich für eine integrierte Schaltung.

Gemäß einem siebten Aspekt der vorliegenden Erfindung ist es möglich, Impulse von dem zweiten und vierten NAND-Glied abzunehmen, die jeweils der Pegelübergangsrichtung des ersten Eingangssignals entsprechen. Ferner ist es möglich, Signale von dem zweiten und vierten NAND-Glied abzunehmen, die jeweils der Periode der Zuführung des zweiten und dritten Eingangssignals entsprechen, indem zweite und dritte Eingangssignale zugeführt werden, und wenn zweite und dritte Eingangssignale gleichzeitig zugeführt werden, ist es möglich, Ausgangssignale von dem zweiten und vierten NAND-Glied abzunehmen.

Gemäß einem achten Aspekt der vorliegenden Erfindung ist es möglich, eine Impulserzeugungsschaltung nach Anspruch 7 zu erhalten durch Verwendung von NAND-Gliedern, NOR-Gliedern und Invertern, und somit ist sie für eine integrierte Schaltung geeignet.

Gemäß einem neunten Aspekt der vorliegenden Erfindung ist es möglich, Impulse von dem vierten Verzögerungsglied und dem ODER-Glied abzunehmen, die jeweils der Pegelübergangsrichtung des ersten Eingangssignals entsprechen. Ferner ist es möglich, Impulse gleichzeitig von dem vierten Verzögerungsglied und dem ODER-Glied abzunehmen, die dem Pegelübergang für eine bestimmte Richtung des ersten Eingangssignals entsprechen.

Gemäß einem zehnten Aspekt der vorliegenden Erfindung ist es möglich, eine Impulserzeugungsschaltung nach Anspruch 9 bereitzustellen unter Verwendung von NAND-Gliedern, NOR-Gliedern und Invertern, so daß sie für eine integrierte Schaltung geeignet ist. In dem dritten UND-Glied sowie dem dritten und vierten Verzögerungsglied und dem ODER-Glied haben ferner diese Strukturen die gleiche Art von Logikgliedern parallel in jeder Stufe ausgehend vom zweiten UND-Glied, und somit ist es möglich, den Betrag der Gatterverzögerung in jeder Leitung parallel anzupassen, und es ist möglich, Impulse von dem vierten Verzögerungsglied und dem ODER-Glied gleichzeitig abzunehmen.

Nach einem elften Aspekt der vorliegenden Erfindung weist eine Treiberschaltung eine Schutzeinrichtung gemäß Anspruch 1 auf; auch wenn also das erste und das zweite pegelverschobene Signal gleichzeitig durch das kurze dv/dt-Signal gegeben sind, das beim Betrieb des ersten und des zweiten Schaltelements auftritt, kurz gesagt in einem abnormalen Fall, in dem Ein- und Ausschaltsignale gleichzeitig gegeben werden, werden das erste und das zweite Ausgangssignal nicht von einer Schutzschaltung abgegeben. Somit kann die Treiberschaltung Fehloperationen des Setz-Rücksetz-Flipflops verhindern.

Nach einem zwölften Aspekt der vorliegenden Erfindung weist eine Treiberschaltung nach Anspruch 11 eine Schutzschaltung nach Anspruch 2 auf; wenn also das erste und das zweite Eingangssignal zu verschiedenen Zeiten eingegeben werden, kann die Schutzschaltung jeden der Impulse umkehren und Ausgangsimpulse von dem ersten oder zweiten NOR-Glied abgeben. Bei gleichzeitiger Eingabe des ersten und des zweiten Eingangssignals wird ferner das Ausgangssignal des ODER-Glieds schneller als die Ausgangssignale des ersten und des zweiten Inverters wahr gesetzt und wird später als die Ausgangssignale des ersten und des zweiten Inverters negiert, und daher werden von dem ersten und dem zweiten NOR-Glied keine Impulse abgegeben. Die Schaltung wirkt daher als Schutzschaltung für Eingangssignale zu einem Setz-Rücksetz-Flipflop.

Gemäß einem dreizehnten Aspekt der vorliegenden Erfindung weist eine Treiberschaltung nach Anspruch 12 eine Schutzschaltung nach Anspruch 3 auf, und somit ist es möglich, eine Schutzschaltung gemäß Anspruch 12 durch die Verwendung von NAND-Gliedern, NOR-Gliedern und Invertern bereitzustellen, und sie eignet sich als integrierte Schaltung. Ferner hat die Struktur die gleiche Art von Logikgliedern parallel in jeder Stufe ausgehend von der Eingangsstufe, so daß es möglich ist, den Betrag der Gatterverzögerung in jeder Leitung parallel anzupassen, und wenn der erste und der zweite Eingangsimpuls gleichzeitig zugeführt werden, ist es möglich, mit Sicherheit die Abgabe von Impulsen von dem ersten NOR-Glied und dem zweiten NOR-Glied zu verhindern.

Gemäß einem vierzehnten Aspekt der vorliegenden Erfindung weist eine Treiberschaltung eine Impulserzeugungsschaltung nach Anspruch 4 auf; es ist somit möglich, das erste und das zweite Impulssignal gleichzeitig abzugeben und ein erstes und ein zweites pegelverschobenes Signal gleichzeitig als Prüfsignale an die Schutzeinrichtung zu führen.

Gemäß einem fünfzehnten Aspekt der vorliegenden Erfindung ist es möglich, Impulse von dem ersten und dem zweiten ODER-Glied abzunehmen, die jeweils einer Pegelübergangsrichtung des ersten Eingangssignals entsprechen. Ferner ist es möglich, Signale von dem ersten und dem zweiten ODER-Glied abzunehmen, die jeweils einer Periode der Abgabe des zweiten und des dritten Eingangssignals entsprechen, indem das zweite und das dritte Eingangssignal zugeführt werden, und wenn das zweite und das dritte Eingangssignal gleichzeitig zugeführt werden, ist es möglich, von dem ersten und dem zweiten ODER-Glied gleichzeitig Ausgangssignale abzunehmen.

Gemäß einem sechzehnten Aspekt der vorliegenden Erfindung ist es möglich, eine Treiberschaltung nach Anspruch 15 dadurch zu erhalten, daß NAND-Glieder, NOR-Glieder und Inverter verwendet werden, und sie eignet sich als integrierte Schaltung.

Gemäß einem siebzehnten Aspekt der vorliegenden Erfindung ist es möglich, Impulse von dem zweiten und dem vierten NAND-Element abzunehmen, die jeweils der Pegelübergangsrichtung des ersten Eingangssignals entsprechen. Ferner ist es möglich, Signale von dem zweiten und dem vierten NAND-Glied abzunehmen, die jeweils der Periode der Abgabe des zweiten und des dritten Eingangssignals entsprechen, indem das zweite und das dritte Eingangssignal zugeführt werden, und wenn ferner das zweite und das dritte Eingangssignal gleichzeitig zugeführt werden, können von dem zweiten und dem vierten NAND-Element Ausgangssignale abgenommen werden.

Gemäß einem achtzehnten Aspekt der vorliegenden Erfindung ist es möglich, eine Treiberschaltung nach Anspruch 17 dadurch bereitzustellen, daß NAND-Glieder, NOR-Glieder und Inverter verwendet werden, und somit ist sie für eine integrierte Schaltung geeignet.

Gemäß einem neunzehnten Aspekt der vorliegenden Erfindung ist es möglich, Impulse von dem vierten Verzögerungsglied und dem ODER-Glied abzunehmen, die jeweils der Pegelübergangsrichtung des ersten Eingangssignals entsprechen. Ferner ist es möglich, Impulse gleichzeitig von dem vierten Verzögerungsglied und dem ODER-Glied abzunehmen, die dem Pegelübergang für eine bestimmte Richtung des ersten Eingangssignals entsprechen.

Gemäß einem zwanzigsten Aspekt der vorliegenden Erfindung ist es möglich, eine Treiberschaltung nach Anspruch 19 bereitzustellen, indem NAND-Glieder, NOR-Glieder und Inverter verwendet werden, so daß sie für eine integrierte Schaltung geeignet ist. Ferner haben die Strukturen des dritten UND-Glieds, des dritten und vierten Verzögerungsglieds und des ODER-Glieds die gleiche Art von Logikgliedern parallel in jeder Stufe ausgehend von dem zweiten UND-Glied, so daß es möglich ist, den Betrag der Gatterverzögerung in jeder Leitung parallel anzupassen; daher können Impulse von dem vierten Verzögerungsglied und dem ODER-Glied gleichzeitig abgenommen werden.

Die Erfindung wurde zwar im einzelnen beschrieben, die vorstehende Beschreibung ist jedoch in jeder Hinsicht beispielhaft und nicht einschränkend. Es versteht sich, daß zahlreiche weitere Modifikationen und Änderungen möglich sind, ohne vom Umfang der Erfindung abzuweichen.


Anspruch[de]
  1. Treiberschaltung zum Treiben eines Schaltelements (17), die folgendes aufweist:

    eine Steuerungseinrichtung (10 bis 13, 16 und 26a), die den leitenden Zustand des Schaltelements steuert,

    eine Impulserzeugungseinrichtung (1), die ein erstes und ein zweites Impulssignal erzeugt, die jeweils dem Pegelübergang des Anstiegs und Abfalls eines Eingangssignals entsprechen, und

    eine Pegelverschiebeeinrichtung (2 bis 7), die die Pegel des ersten und des zweiten Impulssignals verschiebt, um ein erstes und ein zweites pegelverschobenes Signal zu erzeugen, die jeweils dem ersten und zweiten Impulssignal entsprechen, wobei

    das erste Impulssignal ein Einschaltsignal ist, das das Schaltelement einschaltet,

    das zweite Impulssignal ein Ausschaltsignal ist, das das Schaltelement ausschaltet,

    die Steuerungseinrichtung aufweist: eine Steuersignalabgabeeinrichtung (10) zur Abgabe eines Steuersignals, das in Abhängigkeit von dem ersten und dem zweiten pegelverschobenen Signal das Einschalten oder Ausschalten des Schaltelements aufrechterhält, und eine Schutzeinrichtung (26a), die in einer Vorstufe der Steuersignalabgabeeinrichtung vorgesehen ist, um ein vorbestimmtes Signal an die Steuersignalabgabeeinrichtung zu leiten, damit die Steuersignalabgabeeinrichtung die Abgabe des Steuersignals bis unmittelbar vor dem Zeitpunkt, zu dem das erste und das zweite pegelverschobene Signal gleichzeitig abgegeben werden, aufrechterhält,

    wobei die Steuersignalabgabeeinrichtung ein Setz-Rücksetz-Flipflop ist und

    die Schutzeinrichtung eine Schutzschaltung ist, die folgendes aufweist:

    ein erstes Verzögerungsglied (G101, G102), dem ein erstes Eingangssignal, das dem ersten pegelverschobenen Signal entspricht, zugeführt wird und das das erste Eingangssignal mit Verzögerung um den Betrag einer ersten Verzögerung abgibt,

    ein zweites Verzögerungsglied (G121, G122), dem ein zweites Eingangssignal zugeführt wird, das dem zweiten pegelverschobenen Signal entspricht, und das das zweite Eingangssignal mit Verzögerung um den Betrag der ersten Verzögerung abgibt,

    ein logisches UND-Glied (G111, G112), dem das erste und das zweite Eingangssignal zugeführt werden und das eine UND-Verknüpfung des ersten und zweiten Eingangssignals mit Verzögerung um den Betrag der ersten Verzögerung abgibt,

    ein drittes Verzögerungsglied (G103, G104), dem das Ausgangssignal des ersten Verzögerungsglieds zugeführt wird und das das Ausgangssignal des ersten Verzögerungsglieds mit Verzögerung um den Betrag einer zweiten Verzögerung abgibt,

    ein viertes Verzögerungsglied (G161, G162), dem das Ausgangssignal des logischen UND-Glieds zugeführt wird und das das Ausgangssignal des logischen UND-Glieds mit Verzögerung um den Betrag der zweiten Verzögerung abgibt,

    ein fünftes Verzögerungsglied (G123, G124), dem das Ausgangssignal des zweiten Verzögerungsglieds zugeführt wird und das das Ausgangssignal des zweiten Verzögerungsglieds mit Verzögerung um den Betrag der zweiten Verzögerung abgibt,

    ein logisches ODER-Glied (G151, G152), dem die Ausgangssignale des logischen UND-Glieds und des vierten Verzögerungsglieds zugeführt werden und das eine ODER-Verknüpfung von Ausgangssignalen des logischen UND-Glieds und des vierten Verzögerungsglieds mit Verzögerung um den Betrag der zweiten Verzögerung abgibt,

    einen ersten Inverter (G105), dem das Ausgangssignal des dritten Verzögerungsglieds zugeführt wird und der das Ausgangssignal des dritten Verzögerungsglieds logisch umkehrt und das logisch umgekehrte Ausgangssignal des dritten Verzögerungsglieds mit Verzögerung um den Betrag der dritten Verzögerung abgibt,

    einen zweiten Inverter (G125), dem das Ausgangssignal des fünften Verzögerungsglieds zugeführt wird und der das Ausgangssignal des fünften Verzögerungsglieds logisch umkehrt und das logisch umgekehrte Ausgangssignal des fünften Verzögerungsglieds mit Verzögerung um den Betrag der dritten Verzögerung abgibt,

    ein erstes logisches NOR-Glied (G13), dem Ausgangssignale des logischen ODER-Glieds und des ersten Inverters zugeführt werden und das eine ODER-Verknüpfung von Ausgangssignalen des ODER-Glieds und des ersten Inverters logisch umkehrt und diese logisch umgekehrte ODER-Verknüpfung als ein erstes Ausgangssignal abgibt, das einem Setzsignal an dem Setz-Rücksetz-Flipflop entspricht, und

    ein zweites logisches NOR-Glied (G14), dem Ausgangssignale des logischen ODER-Glieds und des zweiten Inverters zugeführt werden und das eine ODER-Verknüpfung der Ausgangssignale des logischen ODER-Glieds und des zweiten Inverters logisch umkehrt und die logisch umgekehrte ODER-Verknüpfung als ein zweites Ausgangssignal abgibt, das einem Rücksetzsignal an dem Setz-Rücksetz-Flipflop entspricht, und

    wobei der Betrag der zweiten Verzögerung größer als der Betrag der dritten Verzögerung ist.
  2. Treiberschaltung nach Anspruch 1, wobei

    das erste Verzögerungsglied ein erstes NAND-Glied (G101), dessen beiden Eingängen das erste Eingangssignal zugeführt wird, und einen ersten Inverter (G102) aufweist, dem das Ausgangssignal des ersten NAND-Glieds zugeführt wird,

    das zweite Verzögerungsglied ein zweites NAND-Glied (G121), dessen beiden Eingängen das zweite Eingangssignal zugeführt wird, und einen zweiten Inverter (G122) aufweist, dem das Ausgangssignal des zweiten NAND-Glieds zugeführt wird,

    das logische UND-Glied ein drittes NAND-Glied (G111), dem das erste und das zweite Eingangssignal zugeführt werden, und einen dritten Inverter (G112) aufweist, dem das Ausgangssignal des dritten NAND-Glieds zugeführt wird,

    das dritte Verzögerungsglied ein erstes NOR-Glied (G103), dem das Ausgangssignal des ersten Verzögerungsglieds an beiden Eingängen zugeführt wird, und einen vierten Inverter (G104) aufweist, dem das Ausgangssignal des ersten NOR-Glieds zugeführt wird,

    das vierte Verzögerungsglied ein zweites NOR-Glied (G161), dessen beiden Eingängen das Ausgangssignal des logischen UND-Glieds zugeführt wird, und einen fünften Inverter (G162) aufweist, dem das Ausgangssignal des zweiten NOR-Glieds zugeführt wird,

    das fünfte Verzögerungsglied ein drittes NOR-Glied (G123), dessen beiden Eingängen das Ausgangssignal des zweiten Verzögerungsglieds zugeführt wird, und einen sechsten Inverter (G124) aufweist, dem das Ausgangssignal des dritten NOR-Glieds zugeführt wird,

    das logische ODER-Glied ein viertes NOR-Glied (G151), dem die Ausgangssignale des logischen UND-Glieds und des vierten Verzögerungsglieds zugeführt werden, und einen siebten Inverter (G152) aufweist, dem das Ausgangssignal des vierten NOR-Glieds zugeführt wird,

    das erste invertierende Element einen achten Inverter (G105) aufweist, dem das Ausgangssignal des dritten Verzögerungsglieds zugeführt wird,

    das zweite invertierende Element einen neunten Inverter (G125) aufweist, dem das Ausgangssignal des fünften Verzögerungsglieds zugeführt wird,

    das erste logische NOR-Glied ein fünftes NOR-Glied (G13) aufweist, dem die Ausgangssignale des ersten invertierenden Elements und des ODER-Glieds zugeführt werden, und

    das zweite logische NOR-Glied ein sechstes NOR-Glied (G14) aufweist, dem die Ausgangssignale des zweiten invertierenden Elements und des ODER-Glieds zugeführt werden.
  3. Impulserzeugungsschaltung, wobei

    ein erstes Eingangssignal, dessen Pegel zwischen einem ersten Logikwert und einem zweiten Logikwert, der eine exklusive Beziehung zu dem ersten Logikwert hat, verschoben wird, der Impulserzeugungsschaltung zugeführt wird und ein zweites Eingangsignal der Impulserzeugungsschaltung zugeführt werden kann, und

    die Impulserzeugungsschaltung beim Pegelübergang des ersten Eingangssignals von dem ersten Logikwert zu dem zweiten Logikwert einen ersten Impuls (Einschaltsignal) abgibt und

    die Impulserzeugungsschaltung, wenn das zweite Eingangssignal nicht zugeführt wird, beim Pegelübergang des ersten Eingangssignals von dem zweiten Logikwert zu dem ersten Logikwert einen zweiten Impuls (Ausschaltsignal) abgibt, und

    die Impulserzeugungsschaltung den ersten und den zweiten Impuls abgibt, wenn das zweite Eingangssignal vorhanden ist.
  4. Impulserzeugungsschaltung nach Anspruch 3, wobei

    der Impulserzeugungsschaltung zusätzlich zu dem zweiten Eingangssignal ein drittes Eingangssignal zugeführt wird, und

    die Impulserzeugungsschaltung den ersten Impuls und den zweiten Impuls abgibt, wenn das zweite Eingangssignal und das dritte Eingangssignal vorhanden ist.
  5. Impulserzeugungsschaltung nach Anspruch 4, die aufweist: ein erstes invertierendes Element (G200), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    ein erstes Verzögerungsglied (G201, G202), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal mit Verzögerung gegenüber dem Ausgang des ersten invertierenden Elements abgibt,

    ein erstes logisches UND-Glied (G203, G204), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds abgibt,

    ein erstes logisches ODER-Glied (G205, G206), dem das Ausgangssignal des ersten logischen UND-Glieds und der erste Logikwert zugeführt werden und dem, wenn das zweite Eingangssignal (das erste externe Eingangssignal) anstelle des ersten Logikwerts zugeführt wird, der zweite Logikwert zugeführt wird und das eine ODER-Verknüpfung des Ausgangssignals des ersten logischen UND-Glieds und des ersten Logikwerts oder des zweiten Logikwerts als den zweiten Impuls abgibt,

    ein zweites invertierendes Element (G210), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    ein zweites Verzögerungsglied (G211, G212), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements mit Verzögerung gegenüber dem Ausgangssignal des zweiten invertierenden Elements abgibt,

    ein zweites logisches UND-Glied (G213, G214), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds abgibt,

    ein zweites logisches ODER-Glied (G215, G216), dem das Ausgangssignal des zweiten logischen UND-Glieds und der erste Logikwert zugeführt werden und dem, wenn das dritte Eingangssignal (das zweite externe Eingangssignal) anstelle des ersten Logikwerts zugeführt wird, der zweite Logikwert zugeführt wird und das eine ODER-Verknüpfung des Ausgangssignals des zweiten UND-Glieds und des ersten Logikwerts oder des zweiten Logikwerts als den ersten Impuls abgibt.
  6. Impulserzeugungsschaltung nach Anspruch 5, wobei

    das erste invertierende Element einen ersten Inverter (G200) aufweist, der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    das erste Verzögerungsglied einen zweiten Inverter (G201), der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt, und einen dritten Inverter (G202) aufweist, der das Ausgangssignal des zweiten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des zweiten Inverters abgibt,

    das erste logische UND-Glied ein erstes NAND-Glied (G203), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden, und einen vierten Inverter (G204) aufweist, dem das Ausgangssignal des ersten NAND-Glieds zugeführt wird,

    das erste logische ODER-Glied ein erstes NOR-Glied (G205), das eine ODER-Verknüpfung des Ausgangssignals des ersten logischen UND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die ODER-Verknüpfung abgibt, und einen fünften Inverter (G206) aufweist, dem das Ausgangssignal des ersten NOR-Glieds zugeführt wird,

    das zweite invertierende Element einen sechsten Inverter (G210) aufweist, der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    das zweite Verzögerungsglied einen siebten Inverter (G211), der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt, und einen achten Inverter (G212) aufweist, der das Ausgangssignal des siebten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des siebten Inverters abgibt,

    das zweite logische UND-Glied ein zweites NAND-Glied (G213), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden, und einen neunten Inverter (G214) aufweist, dem das Ausgangssignal des zweiten NAND-Glieds zugeführt wird, und

    das zweite logische ODER-Glied ein zweites NOR-Glied (G215), das eine ODER-Verknüpfung des Ausgangssignals des zweiten logischen UND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte ODER-Verknüpfung abgibt, und einen zehnten Inverter (G216) aufweist, dem das Ausgangssignal des zweiten NOR-Glieds zugeführt wird.
  7. Impulserzeugungsschaltung nach Anspruch 4, die aufweist:

    ein erstes invertierendes Element (G200), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    ein erstes Verzögerungsglied (G201, G202), dem das erste Eingangssignal zugeführt wird und der das erste Eingangssignal mit Verzögerung gegenüber dem Ausgangssignal des ersten invertierenden Elements abgibt,

    ein erstes logisches NAND-Glied (G203), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden und der eine UND-Verknüpfung der Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds logisch umkehrt und die logisch umgekehrte UND-Verknüpfung der Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds abgibt,

    ein zweites logisches NAND-Glied (G207), dem das Ausgangssignal des ersten logischen NAND-Glieds und der zweite Logikwert zugeführt werden und dem, wenn das zweite Eingangssignal (das dritte externe Eingangssignal) anstelle des zweiten Logikwerts vorhanden ist, der erste Logikwert zugeführt wird und das eine UND-Verknüpfung des Ausgangssignals des ersten logischen NAND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung als den zweiten Impuls abgibt,

    ein zweites invertierendes Element (G210), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    ein zweites Verzögerungsglied (G211, G212), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements mit Verzögerung gegenüber dem Ausgangssignal des zweiten invertierenden Elements abgibt,

    ein drittes logisches NAND-Glied (G213), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds logisch umkehrt und die logisch umgekehrte UND-Verknüpfung abgibt,

    ein viertes logisches NAND-Glied (G217), dem die Ausgangssignale des dritten logischen NAND-Glieds und der zweite Logikwert zugeführt werden und dem, wenn das dritte Eingangsignal (das vierte externe Eingangssignal) anstelle des zweiten Logikwerts zugeführt wird, der erste Logikwert zugeführt wird und das eine UND-Verknüpfung des Ausgangsignals des dritten logischen NAND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung als den ersten Impuls abgibt.
  8. Impulserzeugungsschaltung nach Anspruch 7, wobei

    das erste invertierende Element einen ersten Inverter (G200) aufweist, der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    das erste Verzögerungsglied einen zweiten Inverter (G201), der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt, und einen dritten Inverter (G202) aufweist, der das Ausgangssignal des zweiten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des zweiten Inverters abgibt,

    eine erste logische NAND-Einrichtung, die das erste NAND-Glied (G203) aufweist, dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden,

    eine zweite logische NAND-Einrichtung das zweite NAND-Glied (G207) aufweist, dem die Ausgangssignale der ersten logischen NAND-Einrichtung und der erste oder zweite Logikwert zugeführt werden,

    das zweite invertierende Element einen vierten Inverter (G210) aufweist, der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    das zweite Verzögerungsglied einen fünften Inverter (G211), der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt, und einen sechsten Inverter (G212) aufweist, der das Ausgangssignal des fünften Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des fünften Inverters abgibt,

    eine dritte logische NAND-Einrichtung das dritte NAND-Glied (G213) aufweist, dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden, und

    eine vierte logische NAND-Einrichtung das vierte NAND-Glied (G217) aufweist, dem die Ausgangssignale der dritten logischen NAND-Einrichtung und der erste oder zweite Logikwert zugeführt werden.
  9. Impulserzeugungsschaltung nach Anspruch 3, die aufweist:

    ein erstes invertierendes Element (G200), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    ein erstes Verzögerungsglied (G201, G202), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal mit Verzögerung gegenüber dem Ausgangssignal des ersten invertierenden Elements abgibt,

    ein erstes logisches UND-Glied (G203, G204), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des ersten invertierenden. Elements und des ersten Verzögerungsglieds abgibt,

    ein zweites invertierendes Element (G210), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    ein zweites Verzögerungsglied (G211, G212), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements mit Verzögerung gegenüber dem Ausgangssignal des zweiten invertierenden Elements abgibt,

    ein zweites logische UND-Glied (G213, G214), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds abgibt,

    ein drittes logisches UND-Glied (G303, G306), dem die Ausgangssignale des zweiten logischen UND-Glieds und der erste Logikwert zugeführt werden und dem, wenn das zweite Eingangssignal (das fünfte externe Eingangssignal) anstelle des ersten Logikwerts vorhanden ist, der zweite Logikwert zugeführt wird und das eine UND-Verknüpfung des Ausgangssignals des zweiten logischen UND-Glieds und des ersten oder zweiten Logikwerts mit Verzögerung um den Betrag einer ersten Verzögerung abgibt,

    ein viertes logisches UND-Glied (G302, G305), dem der logisch umgekehrte erste Logikwert und das Ausgangssignal des ersten logischen UND-Glieds zugeführt werden und dem, wenn das zweite Eingangssignal anstelle des logisch umgekehrten ersten Logikwerts vorhanden ist, der zweite logisch umgekehrte Logikwert zugeführt wird und das eine UND-Verknüpfung des Ausgangssignals des ersten logischen UND-Glieds und des logisch umgekehrten ersten oder zweiten Logikwerts mit Verzögerung um den Betrag der ersten Verzögerung abgibt,

    ein logisches ODER-Glied (G308, G310), dem die Ausgangssignale des dritten und vierten logischen UND-Glieds zugeführt werden und das eine ODER-Verknüpfung des dritten und vierten logischen UND-Glieds mit Verzögerung um den Betrag einer zweiten Verzögerung als den zweiten Impuls abgibt und, wenn das zweite Eingangssignal vorhanden ist, den ersten und den zweiten Impuls gleichzeitig abgibt,

    ein drittes Verzögerungsglied (G304, G307), dem das Ausgangssignal des zweiten logischen UND-Glieds zugeführt wird und das das Ausgangssignal des zweiten logischen UND-Glieds mit Verzögerung um den Betrag der ersten Verzögerung abgibt, und

    ein viertes Verzögerungsglied (G309, G311), dem das Ausgangssignal des dritten Verzögerungsglieds zugeführt wird und das das Ausgangssignal des dritten Verzögerungsglieds mit Verzögerung um den Betrag der zweiten Verzögerung als den ersten Impuls abgibt.
  10. Impulserzeugungsschaltung nach Anspruch 9, wobei

    das erste invertierende Element einen ersten Inverter (G200) aufweist, der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    das erste Verzögerungsglied einen zweiten Inverter (G201), der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt, und einen dritten Inverter (G202) aufweist, der das Ausgangssignal des zweiten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des zweiten Inverters abgibt,

    das erste logische UND-Glied ein erstes NAND-Glied (G203), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden, und einen vierten Inverter (G204) aufweist, dem das Ausgangssignal des ersten NAND-Glieds zugeführt wird,

    das zweite invertierende Element einen fünften Inverter (G210) aufweist, der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    das zweite Verzögerungsglied einen sechsten Inverter (G211), der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt, und einen siebten Inverter (G212) aufweist, der das Ausgangssignal des sechsten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des sechsten Inverters abgibt,

    das zweite logische UND-Glied ein zweites NAND-Glied (G213), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden, und einen achten Inverter (G214) aufweist, dem das Ausgangssignal des zweiten NAND-Glieds zugeführt wird,

    das dritte logische UND-Glied ein drittes NAND-Glied (G303), das eine UND-Verknüpfung des Ausgangssignals des zweiten logischen UND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung abgibt, und einen neunten Inverter (G306) aufweist, dem das Ausgangssignal des dritten NAND-Glieds zugeführt wird,

    das vierte logische UND-Glied ein viertes NAND-Glied (G302), das eine UND-Verknüpfung des Ausgangssignals des ersten logischen UND-Glieds und des ersten oder zweiten logisch umgekehrten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung abgibt, und einen zehnten Inverter (G305) aufweist, dem das Ausgangssignal des vierten NAND-Glieds zugeführt wird,

    das logische ODER-Glied ein erstes NOR-Glied (G308), das eine ODER-Verknüpfung der Ausgangssignale des dritten und vierten logischen UND-Elements logisch umkehrt und die logisch umgekehrte ODER-Verknüpfung abgibt, und einen elften Inverter (G310) aufweist, dem das Ausgangssignal des ersten NOR-Glieds zugeführt wird,

    das dritte Verzögerungsglied ein fünftes NAND-Glied (G304), das eine UND-Verknüpfung des Ausgangssignals des zweiten logischen UND-Glieds und des zweiten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung abgibt, und einen zwölften Inverter (G307) aufweist, dem das Ausgangssignal des fünften NAND-Glieds zugeführt wird, und

    das vierte Verzögerungsglied ein zweites NOR-Glied (G309), das eine ODER-Verknüpfung des Ausgangssignals des dritten Verzögerungsglieds und des ersten Logikwerts logisch umkehrt und die logisch umgekehrte ODER-Verknüpfung abgibt, und einen dreizehnten Inverter (G311) aufweist, dem das Ausgangssignal des zweiten NOR-Glieds zugeführt wird.
  11. Treiberschaltung zum Treiben eines Schaltelements (17), die folgendes aufweist:

    eine Steuerungseinrichtung (10 bis 13, 16 und 26a), die den leitenden Zustand des Schaltelements steuern,

    eine Impulserzeugungsschaltung (1), die erste und zweite Impulssignale erzeugt, die jeweils dem Pegelübergang des Anstiegs und Abfalls des Eingangssignals entsprechen,

    eine Pegelverschiebeeinrichtung (2 bis 7), die die Pegel der ersten und zweiten Impulssignale verschiebt, um erste und zweite pegelverschobene Signale zu erzeugen, die jeweils den ersten und zweiten Impulssignalen entsprechen, wobei

    das erste Impulssignal ein Einschaltsignal ist, das das Schaltelement einschaltet,

    das zweite Impulssignal ein Ausschaltsignal ist, das das Schaltelement ausschaltet,

    die Impulserzeugungsschaltung, die eine Impulserzeugungsschaltung nach Anspruch 3 ist, wobei das erste Eingangssignal dem ersten Eingangssignal entspricht und der erste Impuls dem ersten Impulssignal entspricht und der zweite Impuls dem zweiten Impulssignal entspricht,

    wobei die Steuerungseinrichtung aufweist: eine Steuersignalabgabeeinrichtung (10) zur Abgabe eines Steuersignals, das in Abhängigkeit von dem ersten und dem zweiten pegelverschobenen Signal das Einschalten oder Ausschalten des Schaltelements aufrechterhält, und eine Schutzeinrichtung (26a), die in einer Vorstufe der Steuersignalabgabeeinrichtung vorgesehen ist, um ein vorbestimmtes Signal an die Steuersignalabgabeeinrichtung zu leiten, damit die Steuersignalabgabeeinrichtung die Abgabe des Steuersignals bis unmittelbar vor dem Zeitpunkt, zu dem das erste und das zweite pegelverschobene Signal gleichzeitig abgegeben werden, aufrechterhält.
  12. Treiberschaltung nach Anspruch 11, wobei der Impulserzeugungsschaltung zusätzlich zu dem zweiten Eingangssignal ein drittes Eingangssignal zugeführt wird, und die Impulserzeugungsschaltung den ersten Impuls und den zweiten Impuls abgibt, wenn das zweite Eingangssignal und das dritte Eingangssignal vorhanden ist.
  13. Treiberschaltung nach Anspruch 12,

    wobei die Impulserzeugungsschaltung aufweist:

    ein erstes invertierendes Element (G200), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    ein erstes Verzögerungsglied (G201, G202), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal mit Verzögerung gegenüber dem Ausgangssignal des ersten invertierenden Elements abgibt,

    ein erstes logisches UND-Glied (G203, G204), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds abgibt,

    ein erstes logisches ODER-Glied (G205, G206), dem das Ausgangssignal des ersten logischen UND-Glieds und der erste Logikwert zugeführt werden und dem, wenn das zweite Eingangssignal (das erste externe Eingangssignal) anstelle des ersten Logikwerts vorhanden ist, der zweite Logikwert zugeführt wird und das eine ODER-Verknüpfung des Ausgangssignals des ersten logischen UND-Glieds und des ersten Logikwerts oder des zweiten Logikwerts als den zweiten Impuls abgibt,

    ein zweites invertierendes Element (G210), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    ein zweites Verzögerungsglied (G211, G212), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements mit Verzögerung gegenüber dem Ausgangssignal des zweiten invertierenden Elements abgibt,

    ein zweites logisches UND-Glied (G213, G214), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds abgibt,

    ein zweites logisches ODER-Glied (G215, G216), dem das Ausgangssignal des zweiten logischen UND-Glieds und der erste Logikwert zugeführt werden und dem, wenn das dritte Eingangssignal (das zweite externe Eingangssignal) anstelle des ersten Logikwerts vorhanden ist, der zweite Logikwert zugeführt wird und das eine ODER-Verknüpfung des Ausgangssignals des zweiten logischen UND-Glieds und des ersten Logikwerts oder des zweiten Logikwerts als den ersten Impuls abgibt.
  14. Treiberschaltung nach Anspruch 13, wobei

    das erste invertierende Element einen ersten Inverter (G200) aufweist, der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    das erste Verzögerungsglied einen zweiten Inverter (G201), der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt, und einen dritten Inverter (G202) aufweist, der das Ausgangssignal des zweiten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des zweiten Inverters abgibt,

    das erste logische UND-Glied ein erstes NAND-Glied (G203), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden, und einen vierten Inverter (G204) aufweist, dem das Ausgangssignal des ersten NAND-Glieds zugeführt wird,

    das erste logische ODER-Glied ein erstes NOR-Glied (G205), das eine ODER-Verknüpfung des Ausgangssignals des ersten logischen UND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte ODER-Verknüpfung abgibt, und einen fünften Inverter (G206) aufweist, dem das Ausgangssignal des ersten NOR-Glieds zugeführt wird,

    das zweite invertierende Element einen sechsten Inverter (G210) aufweist, der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    das zweite Verzögerungsglied einen siebten Inverter (G211), der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt, und einen achten Inverter (G212) aufweist, der das Ausgangssignal des siebten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des siebten Inverters abgibt,

    das zweite logische UND-Glied ein zweites NAND-Glied (G213), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden, und einen neunten Inverter (G214) aufweist, dem das Ausgangssignal des zweiten NAND-Glieds zugeführt wird,

    das zweite logische ODER-Glied ein zweites NOR-Glied (G215), das eine ODER-Verknüpfung des Ausgangssignals des zweiten UND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte ODER-Verknüpfung abgibt, und einen zehnten Inverter (G216) aufweist, dem das Ausgangssignal des zweiten NOR-Glieds zugeführt wird.
  15. Treiberschaltung nach Anspruch 12,

    wobei die Impulserzeugungsschaltung aufweist:

    ein erstes invertierendes Element (G200), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    ein erstes Verzögerungsglied (G201, G202), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal mit Verzögerung gegenüber dem Ausgangssignal des ersten invertierenden Elements abgibt,

    ein erstes logisches NAND-Glied (G203), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds logisch umkehrt und die logisch umgekehrte UND-Verknüpfung der Ausgangssignale des ersten Inverters und des ersten Verzögerungsglieds abgibt,

    ein zweites logisches NAND-Glied (G207), dem das Ausgangssignal des ersten logischen NAND-Glieds und der zweite Logikwert zugeführt werden und dem, wenn das zweite Eingangssignal (das dritte externe Eingangssignal) anstelle des zweiten Logikwerts vorhanden ist, der erste Logikwert zugeführt wird und das eine UND-Verknüpfung des Ausgangssignals des ersten logischen NAND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung als den zweiten Impuls abgibt,

    ein zweites invertierendes Element (G210), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    ein zweites Verzögerungsglied (G211, G212), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements mit Verzögerung gegenüber dem Ausgangssignal des zweiten invertierenden Elements abgibt,

    ein drittes logisches NAND-Glied (G213), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds logisch umkehrt und die logisch umgekehrte UND-Verknüpfung abgibt,

    ein viertes logisches NAND-Glied (G217), dem die Ausgangssignale des dritten logischen NAND-Glieds und der zweite Logikwert zugeführt werden und dem, wenn das dritte Eingangssignal (das vierte externe Eingangssignal) anstelle des zweiten Logikwerts vorhanden ist, der erste Logikwert zugeführt wird und das eine UND-Verknüpfung des Ausgangssignals des dritten logischen NAND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung als den ersten Impuls abgibt.
  16. Treiberschaltung nach Anspruch 15, wobei

    das erste invertierende Element einen ersten Inverter (G200) aufweist, der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    das erste Verzögerungsglied einen zweiten Inverter (G201), der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt, und einen dritten Inverter (G202) aufweist, der das Ausgangssignal des zweiten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des zweiten Inverters abgibt,

    eine erste logische NAND-Einrichtung das erste NAND-Glied (G203) aufweist, dem die Ausgangssignale des ersten Inverters und des ersten Verzögerungsglieds zugeführt werden,

    eine zweite logische NAND-Einrichtung das zweite NAND-Glied (G207) aufweist, dem die Ausgangssignale der ersten logischen NAND-Einrichtung und der erste oder zweite Logikwert zugeführt werden,

    das zweite invertierende Element einen vierten Inverter (G210) aufweist, der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    das zweite Verzögerungsglied einen fünften Inverter (G211), der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt, und einen sechsten Inverter (G212) aufweist, der das Ausgangssignal des fünften Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des fünften Inverters abgibt,

    eine dritte logische NRND-Einrichtung das dritte NAND-Glied (G213) aufweist, dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden, und

    eine vierte logische NAND-Einrichtung das vierte NAND-Glied (G217) aufweist, dem die Ausgangssignale der dritten logischen NAND-Einrichtung und der erste oder zweite Logikwert zugeführt werden.
  17. Treiberschaltung nach Anspruch 11,

    wobei die Impulserzeugungsschaltung aufweist:

    ein erstes invertierendes Element (G200), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    ein erstes Verzögerungsglied (G201, G202), dem das erste Eingangssignal zugeführt wird und das das erste Eingangssignal mit Verzögerung gegenüber dem Ausgangssignal des ersten invertierenden Elements abgibt,

    ein erstes logisches UND-Glied (G203, G204), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds abgibt,

    ein zweites invertierendes Element (G210), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    ein zweites Verzögerungsglied (G211, G212), dem das Ausgangssignal des ersten invertierenden Elements zugeführt wird und das das Ausgangssignal des ersten invertierenden Elements mit Verzögerung gegenüber dem Ausgangssignal des zweiten invertierenden Elements abgibt,

    ein zweites logisches UND-Glied (G213, G214), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden und das eine UND-Verknüpfung der Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds abgibt,

    ein drittes logisches UND-Glied (G303, G306), dem die Ausgangssignale des zweiten UND-Glieds und der erste Logikwert zugeführt werden und dem, wenn das zweite Eingangssignal (das fünfte externe Eingangssignal) anstelle des ersten Logikwerts vorhanden ist, der zweite Logikwert zugeführt wird und das eine UND-Verknüpfung des Ausgangssignals des zweiten logischen UND-Glieds und des ersten oder zweiten Logikwerts mit Verzögerung um den Betrag einer ersten Verzögerung abgibt,

    ein viertes logisches UND-Glied (G302, G305), dem der logisch umgekehrte erste Logikwert und das Ausgangssignal des ersten logischen UND-Glieds zugeführt werden und dem, wenn das zweite Eingangssignal anstelle des logisch umgekehrten ersten Logikwerts vorhanden ist, der logisch umgekehrte zweite Logikwert zugeführt wird und das eine UND-Verknüpfung des Ausgangsignals des ersten logischen UND-Glieds und des logisch umgekehrten ersten oder zweiten Logikwerts mit Verzögerung um den Betrag der ersten Verzögerung abgibt,

    ein logisches ODER-Glied (G308, G310), dem die Ausgangssignale des dritten und vierten logischen UND-Glieds zugeführt werden und das eine ODER-Verknüpfung des dritten und vierten logischen UND-Glieds mit Verzögerung um den Betrag einer zweiten Verzögerung als den zweiten Impuls abgibt und das, wenn das zweite Eingangssignal vorhanden ist, den ersten und den zweiten Impuls gleichzeitig abgibt,

    ein drittes Verzögerungsglied (G304, G307), dem das Ausgangssignal des zweiten logischen UND-Glieds zugeführt wird und das das Ausgangssignal des zweiten logischen UND-Glieds mit Verzögerung um den Betrag der ersten Verzögerung abgibt, und

    ein viertes Verzögerungsglied (G309, G311), dem das Ausgangssignal des dritten Verzögerungsglieds zugeführt wird und das das Ausgangssignal des dritten Verzögerungsglieds mit Verzögerung um den Betrag der zweiten Verzögerung als den ersten Impuls abgibt.
  18. Treiberschaltung nach Anspruch 17, wobei

    das erste invertierende Element einen ersten Inverter (G200) aufweist, der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt,

    das erste Verzögerungsglied einen zweiten Inverter (G201), der das erste Eingangssignal logisch umkehrt und das logisch umgekehrte erste Eingangssignal abgibt, und einen dritten Inverter (G202) aufweist, der das Ausgangssignal des zweiten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des zweiten Inverters abgibt,

    das erste logische UND-Glied ein erstes NAND-Glied (G203), dem die Ausgangssignale des ersten invertierenden Elements und des ersten Verzögerungsglieds zugeführt werden, und einen vierten Inverter (G204) aufweist, dem das Ausgangssignal des ersten NAND-Glieds zugeführt wird,

    das zweite invertierende Element einen fünften Inverter (G210) aufweist, der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt,

    das zweite Verzögerungsglied einen sechsten Inverter (G211), der das Ausgangssignal des ersten invertierenden Elements logisch umkehrt und das logisch umgekehrte Ausgangssignal des ersten invertierenden Elements abgibt, und einen siebten Inverter (G212) aufweist, der das Ausgangssignal des sechsten Inverters logisch umkehrt und das logisch umgekehrte Ausgangssignal des sechsten Inverters abgibt,

    das zweite logische UND-Glied ein zweites NAND-Glied (G213), dem die Ausgangssignale des zweiten invertierenden Elements und des zweiten Verzögerungsglieds zugeführt werden, und einen achten Inverter (G214) aufweist, dem das Ausgangssignal des zweiten NAND-Glieds zugeführt wird,

    das dritte logische UND-Glied ein drittes NAND-Glied (G303), das eine UND-Verknüpfung des Ausgangssignals des zweiten logischen UND-Glieds und des ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung abgibt, und einen neunten Inverter (G306) aufweist, dem das Ausgangssignal des dritten NAND-Glieds zugeführt wird,

    das vierte logische UND-Glied ein viertes NAND-Glied (G302), das eine UND-Verknüpfung des Ausgangssignals des ersten logischen UND-Glieds und des logisch umgekehrten ersten oder zweiten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung abgibt, und einen zehnten Inverter (G305) aufweist, dem das Ausgangssignal des vierten NAND-Glieds zugeführt wird,

    das logische ODER-Glied ein erstes NOR-Glied (G308), das eine ODER-Verknüpfung der Ausgangssignale des dritten und vierten logischen UND-Glieds logisch umkehrt und die logisch umgekehrte ODER-Verknüpfung abgibt, und einen elften Inverter (G310) aufweist, dem das Ausgangssignal des ersten NOR-Glieds zugeführt wird,

    das dritte Verzögerungsglied ein fünftes NAND-Glied (G304), das eine UND-Verknüpfung des Ausgangssignals des zweiten logischen UND-Glieds und des zweiten Logikwerts logisch umkehrt und die logisch umgekehrte UND-Verknüpfung abgibt, und einen zwölften Inverter (G307) aufweist, dem das Ausgangssignal des fünften NAND-Glieds zugeführt wird, und

    das vierte Verzögerungsglied ein zweites NOR-Glied (G309), das eine ODER-Verknüpfung des Ausgangsignals des dritten Verzögerungsglieds und des ersten Logikwerts logisch umkehrt und die logisch umgekehrte ODER-Verknüpfung abgibt, und einen dreizehnten Inverter (G311) aufweist, dem das Ausgangssignal des zweiten NOR-Glieds zugeführt wird.
Es folgen 9 Blatt Zeichnungen






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