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Dokumentenidentifikation DE102004042252A1 10.11.2005
Titel Integrierte Speicherschaltung und Verfahren zum Komprimieren von Fehlerdaten
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Leininger, Andreas, 80469 München, DE;
Frankowsky, Gerd, Dr., 85635 Höhenkirchen-Siegertsbrunn, DE
Vertreter Wilhelm & Beck, 80636 München
DE-Anmeldedatum 01.09.2004
DE-Aktenzeichen 102004042252
Offenlegungstag 10.11.2005
Veröffentlichungstag im Patentblatt 10.11.2005
IPC-Hauptklasse G11C 29/00
Zusammenfassung Die Erfindung betrifft eine integrierte Speicherschaltung (1) mit einem Speicherzellenfeld (2), das eine Anzahl von Bitleitungen (BL) und eine Anzahl von Wortleitungen (WL) aufweist, an denen Speicherzellen (3) angeordnet sind, mit einer Fehlererkennungsschaltung (5), um in Speicherzellen (3) entlang einer Wortleitung (WL) Testdaten hineinzuschreiben, die darin zuvor gespeicherten Testdaten auszulesen und die ausgelesenen Testdaten mit den zuvor gespeicherten Testdaten zu vergleichen und abhängig von dem Ergebnis des Vergleichens jeweils ein Fehlerdatum für jede der Bitleitungen (BL) zu generieren, mit einer einstellbaren Komprimierungsspeichereinheit (10), um einen Bitleitungs-Komprimierungswert zu speichern, der das Maß der gewünschten Bitleitungskompression angibt, und mit einer Fehlerdatenkomprimierungseinheit (9), um eine Anzahl von komprimierten Fehlerdaten abhängig von den Fehlerdaten für jede der Bitleitungen und abhängig von dem Bitleitungs-Komprimierungswert als Gesamt-Fehlerdaten bereitzustellen.

Beschreibung[de]

Die Erfindung betrifft eine integrierte Speicherschaltung mit einem Speicherzellenfeld, dessen Speicherzellen getestet werden können, und in der Fehlerdaten, die einen Fehler in Speicherzellen anzeigen, generiert werden können. Die Erfindung betrifft weiterhin ein Verfahren zum Komprimieren von Fehlerdaten in einer integrierten Speicherschaltung.

Integrierte Speicherschaltungen weisen üblicherweise Speicherzellen entlang einer Matrix aus Wortleitungen und Bitleitungen auf. Während des Herstellungsprozesses solcher integrierter Speicherschaltungen werden die Speicherzellen mehrfach getestet, um fehlerhafte Speicherbereiche in den Speicherschaltungen zu erkennen und diese reparieren zu können, um nicht reparierbare Fehler zu erkennen und die Speicherbausteine zu verwerfen und um fehlerhafte Speicherzellen bzw. Speicherbereiche zu erkennen, um Fehlermechanismen aufzuspüren, so dass geeignete Veränderungen im Herstellungsprozess vorgenommen werden können.

Je nachdem zu welchem Zweck das Testen der Speicherzellen vorgenommen wird, sind unterschiedlich genaue Angaben über den Speicherbereich bzw. die Speicherzelle, in denen ein Fehler aufgetreten ist, notwendig. So kann es bei einem sogenannten Frontend-Testen, d. h. beim Testen der integrierten Schaltung im unzersägten Zustand, notwendig sein, eine Fehlerangabe über einen Fehler in einem Speicherbereich zu erhalten, ohne eine genaue Angabe zu erhalten, in welcher Speicherzelle des Speicherbereichs der Fehler aufgetreten ist. Dies liegt daran, dass bei Auftreten eines Fehlers an einer beliebigen Stelle innerhalb des Speicherbereiches der gesamte Speicherbereich in einem Reparaturschritt ersetzt wird.

Da beim Backend-Testen, d. h. beim Testen nach dem Einhäusen der integrierten Schaltung, eine Reparatur der Speicherschaltung in der Regel nicht mehr möglich ist, kann die Information über einen Fehler noch weiter komprimiert werden, so dass lediglich die Angabe vorliegt, ob die Speicherschaltung vollständig in Ordnung ist oder nicht.

Tritt ein Fehler beim Backend-Testen auf, so wird häufig eine Analyse der Fehlerart vorgenommen, um die Fehlermechanismen zu ermitteln und um eventuell Änderungen im Herstellungsverfahren vorzunehmen, um die Wahrscheinlichkeit eines solchen Fehlers zu verringern bzw. diese Fehlerart vollständig zu vermeiden. Dazu ist es jedoch notwendig, detailliertere Angaben über die Position zu erhalten, an der der Fehler aufgetreten ist, so dass man bestimmte Wechselwirkungen und Ausfallmechanismen erkennen kann und den Fehler einer bestimmten Fehlerursache zuordnen kann. In diesem Fall ist eine zu große Kompression der Fehlerdaten nachteilig, weil dabei wertvolle Informationen über die Position der fehlerhaften Speicherzellen oder die Anzahl der fehlerhaften Speicherzellen in dem Speicherbereich verloren gehen.

Bislang wurden bei den einzelnen Testverfahren beim Frontend-Testen und beim Backend-Testen die Fehlerdaten im Wesentlichen unkomprimiert oder gemäß einem bestimmten vorgegebenen Kompressionsfaktor komprimiert an ein Testersystem übertragen, das das Testen des integrierten Bausteins durchführt. Der vorbestimmte Kompressionsfaktor ist dabei in der integrierten Speicherschaltung fest eingestellt und lässt sich durch das Testersystem nicht verändern. Eine weitere Kompression wird dann üblicherweisein in dem Testersystem durchgeführt, nachdem die gesamte Fehlerdaten ausgelesen sind, um die notwendige Fehlerinformation zu erhalten. Dies erfordert, dass in dem entsprechenden Testersystem für jeden zu testenden integrierten Speicherbaustein ein Fehlerdatenspeicher (Catch RAM) vorgesehen werden muss, der eine Kapazität aufweist, um alle Fehlerdaten, die von dem integrierten Fehlerbaustein geliefert werden, zu speichern, um daraus die benötigte Fehlerinformation zu ermitteln. Insbesondere bei einer hohen Parallelität des Testens, d.h., es werden eine große Anzahl von gleichartigen integrierten Speicherbausteinen parallel mit dem Testersystem verbunden und parallel getestet, führt dies zu einem hohen Speicherbedarf innerhalb des Testersystems.

Es ist Aufgabe der vorliegenden Erfindung, eine integrierte Speicherschaltung und ein Verfahren zur Verfügung zu stellen, bei dem das Bereitstellen der Fehlerdaten auf das jeweilige Testverfahren optimiert durchgeführt wird.

Diese Aufgabe wird durch die integrierte Speicherschaltung nach Anspruch 1 sowie durch das Verfahren zum Komprimieren von Fehlerdaten nach Anspruch 9 gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine integrierte Speicherschaltung mit einem Speicherzellenfeld, das eine Anzahl von Bitleitungen und eine Anzahl von Wortleitungen aufweist, an denen Speicherzellen angeordnet sind, vorgesehen. Die integrierte Speicherschaltung weist eine Fehlererkennungsschaltung auf, um in Speicherzellen entlang einer Wortleitung Testdaten zu speichern, die gespeicherten Testdaten auszulesen und die ausgelesenen Testdaten mit den zuvor gespeicherten Testdaten zu vergleichen und abhängig von dem Ergebnis des Vergleichens jeweils ein Fehlerdatum für jede der Bitleitungen zu generieren. Ferner ist eine einstellbare Komprimierungsspeichereinheit vorgesehen, um einen Bitleitungs-Komprimierungswert zu speichern, der das Maß der gewünschten Bitleitungskompression angibt. Es ist ferner eine Fehlerdaten-Komprimierungseinheit vorgesehen, um eine Anzahl von komprimierten Fehlerdaten abhängig von den Fehlerdaten für jede der Bitleitungen und abhängig von dem Bitleitungs-Komprimierungswert als Gesamtfehlerdaten bereitzustellen.

Die integrierte Speicherschaltung gemäß der vorliegenden Erfindung hat den Vorteil, dass eine einstellbare Komprimierungsspeichereinheit vorgesehen ist, um einen Komprimierungswert vorzugeben, wobei mithilfe des Komprimierungswerts die Menge der Gesamtfehlerdaten bestimmt wird, die durch eine Kompression aus den Fehlerdaten für jede der Bitleitungen erhalten wird. Dafür kann durch das Testersystem ein Bitleitungskomprimierungswert vorgegeben werden, der in der Komprimierungsspeichereinheit gespeichert wird, so dass je nach durchzuführendem Testverfahren die Anzahl der Fehlerdaten in geeigneter Weise komprimiert ist bzw. die Fehlerdaten nicht komprimiert sind.

Insbesondere kann die Fehlerdatenkomprimierungseinheit mit einem Schieberegister verbunden sein, um die Gesamtfehlerdaten zu speichern, wobei eine Ausgabeeinheit vorgesehen ist, um die Gesamtfehlerdaten über einen Ausgangsanschluss seriell auszugeben.

Gemäß einer weiteren Ausführungsform der Erfindung kann die Fehlerdatenkomprimierungseinheit eine Steuereinheit aufweisen, die abhängig von dem Bitleitungs-Komprimierungswert entweder keine Kompression der Fehlerdaten vornimmt oder eine von dem Bitleitungs-Komprimierungswert abhängige Untergruppe der Fehlerdaten aus der Anzahl der Fehlerdaten für die Bitleitungen komprimiert, um eines der komprimierten Fehlerdaten zu erzeugen, das einen Fehler angibt, wenn mindestens eine der weiteren Anzahl der Fehlerdaten einen Fehler angibt.

Insbesondere kann die Fehlerdaten-Komprimierungseinheit ein ODER-Gatter aufweisen, um die weitere Anzahl der Fehlerdaten miteinander zu verodern, um das komprimierte Fehlerdatum bezüglich der Untergruppe der Fehlerdaten zu erhalten.

Es kann weiterhin vorgesehen sein, dass die Komprimierungs-Speichereinheit einen Konfigurationswert speichert, wobei die Fehlerdaten-Komprimierungseinheit eine Multiplexereinheit aufweist, um gesteuert durch die Steuereinheit die Untergruppe von Fehlerdaten aus den Fehlerdaten für die Bitleitungen abhängig von dem Konfigurationswert auszuwählen. Auf diese Weise können geeignete Bitleitungen ausgewählt werden, die miteinander komprimiert werden können, so dass die Menge an Fehlerdaten reduziert werden kann, ohne wesentliche Informationen der Fehlerdaten zu verlieren.

Gemäß einer weiteren Ausführungsform der Erfindung ist eine Konfigurationswertgeneratoreinheit vorgesehen, um den Konfigurationswert abhängig von einer Adresse der zu testenden Speicherzellen entlang der Wortleitung zu generieren. Dies hat den Vorteil, dass bei miteinander vertwisteten, d.h. überkreuzt geführten Bitleitungen der Konfigurationswert so erzeugt werden kann, dass entlang einer Wortleitung liegende benachbarte Speicherzellen zu separaten Fehlerdaten komprimiert werden, so dass insbesondere Wechselwirkungen zwischen zwei benachbarten Speicherzellen untersucht werden können.

Gemäß einer bevorzugten Ausführungsform kann die Fehlerdaten-Komprimierungseinheit mehrere in Reihe angeordnete, aktivierbare Kompressionsstufen umfassen, die jeweils eine Anzahl von Fehlerdaten komprimieren und bei der die in einer vorherigen Kompressionsstufe komprimierten Fehlerdaten einer nächsten Kompressionsstufe zugeführt werden, um weitere komprimierte Fehlerdaten zu erhalten, wobei die Anzahl der aktivierten Kompressionsstufen von dem Bitleitungs-Komprimierungswert abhängt. Auf diese Weise lässt die die Fehlerdaten-Komprimierungseinheit einfach realisieren, indem abhängig von dem Bitleitungs-Komprimierungswert die Anzahl der aktivierten Kompressionsstufen eingestellt wird.

Es kann weiterhin vorgesehen sein, dass die Komprimierungs-Speichereinheit so gestaltet ist, dass ein Wortleitungs-Komprimierungswert gespeichert wird, wobei die Fehlerdaten-Komprimierungseinheit eine Akkumulatoreinheit aufweist, um die gesamten Fehlerdaten aus den komprimierten Fehlerdaten und von von dem Wortleitungs-Komprimierungswert abhängigen Anzahl von Wortleitungen zu bestimmen. Auf diese Weise können die Fehlerdaten, die man durch das Testen von Speicherzellen an mehreren Wortleitungen erhält, aufaddiert werden, so dass ein Fehler an der entsprechenden Position der Gesamtfehlerdaten angezeigt wird, wenn in dem zu der Position der Gesamtfehlerdaten zugeordneten Bereich der gemeinsam komprimierten Bitleitungen ein Fehler in einer der Wortleitungen aufgetreten ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Komprimieren von Fehlerdaten in einer integrierten Speicherschaltung vorgesehen. Das Verfahren umfasst die Schritte

  • – des Schreibens von Testdaten in die Speicherzellen entlang einer Wortleitung und anschließendes Auslesen der Testdaten;
  • – des Vergleichens der ausgelesenen Testdaten mit den zuvor geschriebenen Testdaten;
  • – des Generierens einer Anzahl von Fehlerdaten für die Speicherzellen entlang der Wortleitung, so dass für jede der Bitleitungen ein Fehlerdatum, abhängig von dem Ergebnis des Vergleichens bereitgestellt wird;
  • – des Ermittelns einer Anzahl von komprimierten Fehlerdaten durch Komprimieren der Anzahl der bereitgestellten Fehlerdaten, abhängig von einem einstellbaren Bitleitungskomprimierungswert; und
  • – des Bereitstellens von Gesamtfehlerdaten, abhängig von den komprimierten Fehlerdaten.

Das erfindungsgemäße Verfahren hat den Vorteil, dass komprimierte Fehlerdaten aus den in der integrierten Speicherschaltung ermittelten Fehlerdaten gebildet werden können, wobei die Menge der komprimierten Fehlerdaten von einem Bitleitungskomprimierungswert abhängt. Durch Vorgabe des Bitleitungskomprimierungswerts durch das Testersystem kann je nach durchzuführendem Testverfahren die Menge an Fehlerdaten, die aus dem integrierten Speicherbaustein in das Testersystem ausgelesen wird, festgelegt werden, so dass nur eine solche Menge an Fehlerdaten ausgelesen wird, die für das jeweilige Testverfahren benötigt wird.

Bevorzugte Ausführungsformen der Erfindung werden nachfolgend anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:

1 ein Blockschaltbild einer erfindungsgemäßen integrierten Speicherschaltung;

2a ein detailliertes Blockschaltbild einer möglichen Ausführungsform einer Fehlerdatenkomprimierungseinheit für die integrierte Speicherschaltung nach 1;

2b mögliche einstellbare Kompressionsstufen in der Fehlerdatenkomprimierungseinheit der 2a;

3 ein weiteres Beispiel für eine mögliche Fehlerdatenkomprimierungseinheit für die erfindungsgemäße integrierte Speicherschaltung nach 1; und

4 eine Erweiterung zu einer Fehlerdatenkomprimierungseinheit für eine Kompression der Fehlerdaten für mehrere Wortleitungen.

In 1 ist eine integrierte Speicherschaltung 1 mit einem Speicherzellenfeld 2 dargestellt. Das Speicherzellenfeld 2 weist Speicherzellen 3, z.B. DRAM-Speicherzellen auf, die an Wortleitungen WL und Bitleitungen BL angeordnet sind. Die Bitleitungen sind in Bitleitungspaaren BLP angeordnet, so dass beim Aktivieren einer Wortleitung eine Ladung eine Speicherkapazität nur auf eine der Bitleitungen fließt und die jeweils andere Bitleitungen eines Bitleitungspaares unbeeinflusst bleiben. Das Speicherzellenfeld 2 ist beispielhaft mit acht Bitleitungspaaren BLP ausgestaltet, um beim Aktivieren einer Wortleitung WL acht Datenbits über die sekundären Ausleseverstärker 4 auszulesen und diese als Datenbits D0 bis D7 zur Verfügung zu stellen. Die Erfindung wird nachfolgend an einer DRAM-Speicherschaltung erläutert, es sind jedoch auch andere Arten von Speicherschaltungen mit dieser Erfindung verwendbar.

Die Datenbits D0 bis D7 werden beim Testen ausgelesen und einer Testschaltung 5 zur Verfügung gestellt und dort mit den Solldaten verglichen. Die Testschaltung 5 steht über eine Datenschnittstelle 6 mit einem externen Testersystem 7 in Verbindung, um von dem Testersystem 7 Testdaten zu empfangen, die in das Speicherzellenfeld 2 während des Testens geschrieben werden sollen. Beim Auslesen der zuvor hineingeschriebenen Testdaten während eines Testvorgangs stellt das Testersystem 7 die zuvor hineingeschriebenen Testdaten erneut zur Verfügung, so dass die Testschaltung 5 die ausgelesenen Datenbits D0 bis D7 mit den erneut von dem Testersystem 7 gelieferten Testdaten vergleichen kann und abhängig von dem Ergebnis des Vergleichs ein Fehlerdatum F0 bis F7 für jedes der Datenbits D0 bis D7 generieren kann.

Alternativ können die Testdaten auch in der integrierten Speicherschaltung erzeugt werden, beispielsweise mithilfe einer sogenannten BIST-Schaltung 23 (Built-In Self Test), der Testdaten generiert, die in die Speicherzellen des Speicherzellenfelds während des Testens geschrieben werden. Beim Auslesen der zuvor hineingeschriebenen Testdaten stellt die BIST-Schaltung erneut die entsprechenden Testdaten entsprechend der Adresse zur Verfügung, so dass die Testschaltung die ausgelesenen Datenbits D0 bis D7 mit den erneut von der BIST-Schaltung 23 gelieferten Testdaten vergleichen kann und abhängig von dem Ergebnis des Vergleichens die Fehlerdaten F0 bis F7 für jedes der Datenbits D0 bis D7 generiert.

Das Auslesen der Daten aus dem Speicherzellenfeld 2 erfolgt im Testvorgang durch das Bereitstellen einer Wortleitungsadresse durch das Testersystem 7 an einen Wortleitungsadressdecoder 8, der abhängig von der Wortleitungsadresse eine bestimmte Wortleitung WL aktiviert, um Daten aus den daran befindlichen Speicherzellen 3 auszulesen. Die Testschaltung 5 generiert die Fehlerdaten F0 bis F7 und zeigt damit einen Fehler aus der jeweiligen Bitleitung des Datenbits D0 bis D7 an. Beispielsweise zeigt eine logische Eins an, wenn die ausgelesenen Testdaten nicht mit den zuvor hineingeschriebenen Testdaten (den Solldaten) übereinstimmen. Eine logische Null zeigt dann die Übereinstimmung der Testdaten mit den von dem Testersystem gelieferten Solldaten an.

Auf diese Weise wird für jede überprüfte Speicherzelle 3 in einer Wortleitung WL ein Fehlerdatum F generiert. Diese Fehlerdaten F0 bis F7 für jede Speicherzelle an der Wortleitung WL werden nun an eine Fehlerdatenkomprimierungseinheit 9 weitergeleitet, die mit einer einstellbaren Komprimierungsspeichereinheit 10 in Verbindung steht. Die Komprimierungsspeichereinheit 10 über die Datenschnittstelle 6 mit dem Testersystem in Verbindung, so dass das Testersystem 7 einen Bitleitungs-Komprimierungswert in die Komprimierungsspeichereinheit 10 speichern kann. Die Fehlerdatenkomprimierungseinheit 9 komprimiert nun die Fehlerdatenbits F0 bis F7 abhängig von dem Bitleitungs-Komprimierungswert, der in der Komprimierungsspeichereinheit gespeichert ist. Die Komprimierung erfolgt so, dass aus der Anzahl der Fehlerdatenbits F0 bis F7, im gezeigten Ausführungsbeispiel acht Fehlerdatenbits, eine geringere Anzahl von Bits der komprimierten Fehlerdaten erzeugt wird, die in einem Schieberegister 11 einer Ausgabeeinheit 12 zum Ausgeben abgespeichert werden. Die Ausgabe erfolgt durch serielles Weiterleiten der in Registerzellen 13 des Schieberegisters 11 gespeicherten komprimierten Fehlerdaten über die Datenschnittstelle 6 an das Testersystem 7. Die Komprimierungseinheit 10 ist mit der Ausgabeeinheit 12 verbunden, so dass der Ausgabeeinheit 12 abhängig von dem Bitleitungs-Komprimierungswert diejenigen Registerzellen 13 des Schieberegisters 11 auswählt, in denen sich das auszugebende Gesamtfehlerdatum befindet.

Die Fehlerdaten-Komprimierungseinheit 9 verknüpft nun mehrere der Fehlerdatenbits F0 bis F7 miteinander, so dass ein komprimiertes Fehlerdatum K erzeugt wird, das angibt, wenn eines der mit miteinander verknüpften Fehlerdaten der mehreren Fehlerdaten einen Fehler angibt. Vorzugsweise erfolgt die Verknüpfung gemäß einer ODER-Funktion, wenn eine logische Eins des Fehlerdatums einen Fehler anzeigt und eine logische Null anzeigt, dass kein Fehler aufgetreten ist. Wie viele der Fehlerdatenbits F0 bis F7 miteinander verknüpft werden, um ein komprimiertes Fehlerdatum K zu schaffen, hängt von dem von dem Testersystem 7 vorgebbaren Bitleitungs-Komprimierungswert ab.

Vorzugsweise werden die Fehlerdatenbits F in Gruppen unterteilt, die gemäß der Komprimierungsfunktion miteinander verknüpft werden, um ein komprimiertes Fehlerdatum zu schaffen. Die Gruppen können entweder je eine gleiche Größe aufweisen oder auch unterschiedliche Größen aufweisen. Wenn beispielsweise die acht Fehlerdatenbits F0 bis F7 in drei komprimierte Fehlerdaten komprimiert werden sollen, kann dies durch Verknüpfen der Fehlerdatenbits F0, F1, F2 zum Erhalten des ersten Fehlerdatums, durch das Verknüpfen der Fehlerdatenbits F3, F4 und F5 zum Erhalten des zweiten Fehlerdatum und durch Verknüpfen der Fehlerdatenbits F6 und F7 zum Erhalten des dritten Fehlerdatums durchgeführt werden. Auch ist es nicht notwendig, dass die Fehlerdatenbits F0 bis F7, die miteinander verknüpft werden, zueinander benachbart sind. Es können allgemein beliebige Verknüpfungen der Fehlerdatenbits F0 bis F7 vorgenommen werden. Dies kann beispielsweise durch einen zusätzlichen, vorgebbaren Konfigurationswert, der ebenfalls in der Kompressionsspeichereinheit 10 gespeichert ist, festgelegt werden, der angibt, in welcher Weise die Fehlerdatenbits F0 bis F7 miteinander verknüpft werden.

Der Konfigurationswert kann entweder von dem externen Testersystem 7 vorgegeben werden oder in einer Konfigurationswert-Generatoreinheit 24 erzeugt werden. Das Erzeugen des Konfigurationswerts kann beispielsweise abhängig von der Adresse der zu testenden Speicherzellen entlang der Wortleitung eingestellt werden, so dass bei der Komprimierung der Fehlerdaten für die Speicherzellen entlang der Wortleitung bestimmte Fehlerdaten miteinander verknüpft werden, um ein komprimiertes Fehlerdatum zu erhalten. Die Auswahl derjenigen Speicherzellen, deren resultierende Fehlerdaten miteinander verknüpft werden, kann beispielsweise so erfolgen, dass zwei benachbarte Speicherzellen nicht miteinander verknüpft werden, um herauszufinden, ob ein Fehler in zwei benachbarten Speicherzellen aufgetreten ist.

Auf diese Weise lassen sich bestimmte Fehlermechanismen erkennen, trotzdem die Fehlerdaten erheblich komprimiert werden. Da die Bitleitungen in herkömmlichen Speicherschaltungen häufig miteinander ein- oder mehrfach vertwistet sind, d.h. diese in ihrem Verlauf überkreuzt geführt sind, sind an zwei Bitleitungen angeordnete Speicherzellen je nach Adresse der Wortleitung einander benachbart oder nicht. Dies kann durch den Konfigurationswert berücksichtigt werden, dass beim Wechsel von einer Wortleitung zu einer nächsten Wortleitung beim Testen der daran befindlichen Speicherzellen ein eventuell vorliegender Bitleitungstwist bei der Generierung des Konfigurationswerts berücksichtigt wird. Auf diese Weise können bezüglich der physikalischen Position der Speicherzellen entweder die Fehlerdaten benachbarter Speicherzellen oder die Fehlerdaten nicht zueinander benachbarter Speicherzellen miteinander verknüpft, d.h. komprimiert werden.

In 1 ist dazu die Konfigurationswertgeneratoreinheit 24 mit der Schnittstelle so verbunden, dass er die Wortleitungsadresse erhält, um aus der Wortleitungsadresse den Konfigurationswert gemäß einer bekannten Anordnung der Bitleitungsüberkreuzungen zu generieren.

In 2a ist ein Beispiel für eine Fehlerdatenkompressionseinheit 9 dargestellt. Die Fehlerdatenkompressionseinheit 9 weist sieben erste ODER-Gatter 15 auf, die jeweils einen ersten Eingang aufweisen, der mit dem jeweiligen Eingang für die Fehlerdatenbits F0 bis F6 verbunden ist, während für den Eingang des letzten Fehlerdatenbits kein erstes ODER-Gatter vorgesehen ist. Zweite Eingänge der ersten ODER-Gatter 15 sind jeweils mit einem Ausgang eines ersten UND-Gatters 16 verbunden. Das jeweilige erste UND-Gatter 16 weist einen ersten Eingang auf, der mit dem jeweiligen nachfolgenden Eingang der Fehlerdatenkomprimierungseinheit für das nächste Fehlerdatenbit verbunden ist. An einen zweiten Eingang des UND-Gatters 16 ist ein von einer Steuereinheit 17 der Fehlerdatenkomprimierungseinheit 9 generiertes Steuersignal E angelegt. Im gezeigten Ausführungsbeispiel sind an den zweiten Eingängen der jeweiligen ersten UND-Gatter 16, die mit dem zweiten, vierten, sechsten und achten Eingang für die Fehlerdatenbits F1, F3, F5, F7 verbunden sind, jeweils ein erstes Steuersignal E1 angelegt. An den zweiten Eingängen der ersten UND-Gatter 16, deren erste Eingänge mit dem dritten, fünften und siebten Eingang für das dritte, fünfte und siebte Fehlerdatenbit F2, F4, F6 verbunden sind, liegt ein zweites von der Steuereinheit geliefertes Steuersignal E2 an. Es sind zwei zweite ODER-Gatter 18 vorgesehen, deren erste Eingänge mit einem Ausgang des dem ersten und zweiten Fehlerdatenbit F0 und F1 zugeordneten ersten ODER-Gatters 15 bzw. mit einem Ausgang des dem fünften und sechsten Fehlerdatenbit F4 und F5 zugeordneten ersten ODER-Gatters 15 verbunden sind. Die zweiten Eingänge der zweiten ODER-Gatter 18 sind jeweils mit einem Ausgang eines zweiten UND-Gatters 19 verbunden. Das jeweilige zweite UND-Gatter 19 ist mit seinem ersten Eingang mit dem Ausgang des dem dritten und vierten Fehlerdatenbit F2 und F3 zugeordneten ersten ODER-Gatters 15 bzw. mit dem dem siebten und achten Fehlerdatenbit F6 und F7 zugeordneten ODER-Gatter 15 verbunden. Ein zweiter Eingang der zweiten UND-Gatter 19 ist jeweils mit einem dritten Steuersignal, das ebenfalls von der Steuereinheit 17 geliefert wird, verbunden. Die Ausgänge der zweiten ODER-Gatter 18 sind mit dem Ausgang für das erste komprimierte Fehlerdatum KO bzw. für das fünfte Fehlerdatum K4 verbunden. Ein Ausgang des dem zweiten und dritten Fehlerdatenbit F1, F2 zugeordneten ersten ODER-Gatters 15 entspricht dem Ausgang für das zweite komprimierte Fehlerdatum K1; ein Ausgang des dem dritten und vierten Fehlerdatenbits F2 und F3 zugeordneten ODER-Gatters 15 entspricht dem dritten komprimierten Fehlerdatum K2; ein Ausgang des dem vierten und fünften Fehlerdatenbits F3 und F4 zugeordneten ODER-Gatters 15 entspricht dem Ausgang für das vierte komprimierte Fehlerdatum K3; ein Ausgang des dem sechsten und siebten Fehlerdatenbits F5 und F6 zugeordneten ODER-Gatters 15 entspricht dem Ausgang des sechsten komprimierten Fehlerdatums K5; ein Ausgang des dem siebten und achten Fehlerdatenbits F6 und F7 zugeordneten ODER-Gatters 15 entspricht dem Ausgang für das siebte komprimierte Fehlerdatum K6 und das achte Fehlerdatum F7 wird unverändert an den Ausgang für das achte komprimierte Fehlerdatum K7 ausgegeben.

Die Steuereinheit 17 empfängt von der Komprimierungsspeichereinheit 10 einen darin zuvor gespeicherten Bitleitungs-Komprimierungswert sowie einen vorgegebenen oder aus der Wortleitungsadresse dynamisch generierten Konfigurationswert und generiert daraus das erste, zweite und dritte Steuersignal E1, E2 und E3. Der Bitleitungskompressionswert und Konfigurationswert geben also an, in welcher Weise die bereitgestellten Fehlerdatenbits F0 bis F7 in komprimierte Fehlerdaten KO bis K7 umgewandelt werden. Die Steuereinheit 17 steht ebenfalls mit der Ausgabeeinheit 12 in Verbindung, die über eine geeignete Ansteuerung angewiesen wird, nur einen Teil der komprimierten Fehlerdaten KO bis K7, die von der Fehlerdatenkomprimierungseinheit 9 bereitgestellt werden, seriell an das Testersystem auszugeben. Mögliche Konfigurationen der Fehlerdatenkomprimierungseinheit 9 sind in der Tabelle der 2b dargestellt. Die Tabelle zeigt für mögliche Konfigurationen der Steuersignale E1, E2, E3, die an den Ausgängen für die komprimierten Fehlerdaten KO bis K7 anliegenden Signale dargestellt als Verknüpfungen der Fehlersignale F0 bis F7. In der letzten Spalte der Tabelle wird angegeben, welche der komprimierten Fehlerdaten KO bis K7 letztlich von der Ausgabeeinheit 12 an das Testersystem 7 ausgegeben werden. Während bei der in 2a dargestellten Fehlerdatenkomprimierungseinheit 9 die Möglichkeiten der Komprimierung vergleichsweise eingeschränkt sind, bestehen bei einer Ausführungsform, die in 3 dargestellt ist, nahezu beliebige Verknüpfungsmöglichkeiten, die mithilfe der Steuereinheit 17 eingestellt werden können.

In 3 ist die Schaltung zum Generieren eines ersten komprimierten Fehlerdatums KO beispielhaft für die übrigen (nicht gezeigten) komprimierten Fehlerdaten K1 bis K7 dargestellt. Jeder der Eingänge für die Fehlerdatenbits F0 bis F7 ist mit je einem Multiplexer 20 verbunden, die in der Steuereinheit 17 separat ansteuerbar sind. Jeweils einer der Ausgänge der Multiplexer (die anderen sind aus Gründen der Übersichtlichkeit nicht gezeigt) sind mit einem dritten ODER-Gatter 21 verbunden, dessen Ausgang den Ausgang für das erste komprimierte Fehlerdatum KO darstellt. Durch die Einstellung des Schaltzustandes der Multiplexer 20 durch die Steuereinheit 17 lässt sich jeder der Eingänge für die Fehlerdatenbits F0 bis F7 einzeln auswählen und an einen ihm zugeordneten Eingang des dritten ODER-Gatters 21 anlegen. Somit kann die Steuereinheit 17 eine beliebige Anzahl der Fehlerdatenbits FO bis F7 auswählen und miteinander in dem dritten ODER-Gatter 21 verodern, um ein zugeordneten komprimiertes Fehlerdatum zu generieren. Der Schaltungsaufbau mit dem dritten ODER-Gatter 21 und den Multiplexern 20 ist im Prinzip für jeden bereitgestellten Ausgang der Fehlerdatenkomprimierungseinheit 9 für jedes komprimierte Fehlerdatum vorzusehen. Dabei können die jeweils einem Eingang zugeordneten Multiplexer 20 zu einem einzigen Multiplexer zusammengefasst werden, um das jeweilige Fehlerdatenbit F0 bis F7 an das gewünschte ODER-Gatter 21 anzulegen.

In 4 ist eine weitere Möglichkeit für eine Kompression der Fehlerdaten dargestellt. Sie lässt sich mit den zuvor beschriebenen Ausführungsformen kombinieren und stellt die Möglichkeit zur Verfügung, die bereits in oben beschiebener Weise komprimierten Fehlerdaten weiter zu komprimierten, so dass komprimierte Fehlerdaten für weitere Wortleitungen bereitgestellt werden können. Dazu sind in der Fehlerdatenkomprimierungseinheit 9 vierte ODER-Gatter 22 vorgesehen, die mit ihren ersten Eingängen die komprimierten Fehlerdaten KO bis K7 empfangen, die nach dem Verfahren entsprechend den Ausführungsformen der 2a und 3 ermittelt wurden. Ein Ausgang des vierten ODER-Gatters 22 ist jeweils mit der entsprechenden Registerzelle 13 des Schieberegisters 11 der Ausgabeeinheit 12 verbunden, so dass das an den Ausgängen der vierten ODER-Gatters 22 anliegende Gesamtfehlerdatum in den Registerzellen 13 gespeichert wird. Die Registerzellen 13 weisen jeweils einen Ausgang auf, um den momentan gespeicherten Registerwert an einen zweiten Eingang des zugeordneten vierten ODER-Gatters 22 zurückzukoppeln. Jedes Mal, wenn nun komprimierten Fehlerdaten bezüglich der Speicherzellen auf einer Wortleitung generiert werden, werden die daraus ermittelten komprimierten Fehlerdaten über die vierten ODER-Gatter 22 in die entsprechende Registerzelle 13 gespeichert. Die Rückkopplung der Registerzelle 13 auf das zugehörige vierte ODER-Gatter 22 sorgt dafür, dass ein beim Testen einer vorherigen Wortleitung erkannter Fehler nicht durch ein Fehlerdatum überschrieben wird, wodurch das Nicht-Vorliegen eines Fehlers angezeigt wird. Die in 4 dargestellte Schaltung ist anwendbar bei einem Fall, dass ein Fehler wodurch eine logische „Eins" des Fehlerdatums angezeigt wird.

Die Anzahl der nacheinander zu testenden Wortleitungen, bevor die komprimierten Fehlerdaten an das Testersystem 7 ausgegeben werden, werden durch das Testersystem 7 vorgegeben. Da sich die in 4 gezeigte Schaltung in beliebiger Weise mit den zuvor beschriebenen Ausführungsformen kombinieren lässt, lassen sich so verschiedene Komprimierungsstufen für die Fehlerdaten realisieren.

Die Schaltung ermöglicht es, die ermittelten Fehlerdaten sowohl nicht komprimiert auszugeben als auch bis auf ein einziges Bit zu komprimieren, das angibt, ob der zu testende Baustein fehlerbehaftet ist oder nicht. In diesem Fall werden die Fehlerdaten gemäß dem Bitleitungs-Kompressionswert zunächst auf ein komprimiertes Fehlerdatum reduziert und dies für alle existierenden Wortleitungen des Speicherzellenfeldes 3 durchgeführt, bevor das Fehlerdatum als ein Bit des Gesamtfehlerdatums aus der Ausgabeeinheit 12 ausgelesen wird. Durch die Möglichkeit des beliebigen Einstellens des Bitleitungs-Kompressionswertes des Wortleitungs-Kompressionswertes sowie des Konfigurationswertes lassen sich alle möglichen Komprimierungsfaktoren einstellen, so dass je nach durchgeführtem Testverfahren die Fehlerdaten in geeigneter Weise dem Testersystem 7 bereitgestellt werden.


Anspruch[de]
  1. Integrierte Speicherschaltung (1) mit einem Speicherzellenfeld (2), das eine Anzahl von Bitleitungen (BL) und eine Anzahl von Wortleitungen (WL) aufweist, an denen Speicherzellen (3) angeordnet sind,

    mit einer Fehlererkennungsschaltung (5), um bei einem Testvorgang in Speicherzellen entlang einer Wortleitung Testdaten zu speichern, die gespeicherten Testdaten auszulesen und die ausgelesenen Testdaten mit den zuvor gespeicherten Testdaten zu vergleichen und abhängig von dem Ergebnis des Vergleichens jeweils ein Fehlerdatum für jede der Bitleitungen zu generieren,

    mit einer einstellbaren Komprimierungsspeichereinheit (10), um einen Bitleitungs-Komprimierungswert zu speichern, der das Maß der gewünschten Bitleitungskompression angibt;

    mit einer Fehlerdatenkomprimierungseinheit (9), um eine Anzahl von komprimierten Fehlerdaten abhängig von den Fehlerdaten für jede der Bitleitungen (BL) und abhängig von dem Bitleitungs-Komprimierungswert als Gesamt-Fehlerdaten bereitzustellen.
  2. Speicherschaltung (1) nach Anspruch 1, wobei die Fehlerdatenkomprimierungseinheit (9) mit einem Schieberegister (11) verbunden ist, um die Gesamt-Fehlerdaten zu speichern, wobei eine Ausgabeeinheit (12) vorgesehen ist, um die Gesamt-Fehlerdaten über einen Ausgangsanschluss seriell auszugeben.
  3. Speicherschaltung (1) nach Anspruch 1 oder 2, wobei die Fehlerdatenkomprimierungseinheit (9) eine Steuereinheit aufweist, die abhängig von dem Bitleitungs-Komprimierungswert entweder keine Komprimierung der Fehlerdaten vornimmt oder eine von dem Bitleitungs-Komprimierungswert abhängige Untergruppe der Fehlerdaten aus der Anzahl der Fehlerdaten für die Bitleitungen komprimiert, um eine der komprimierten Fehlerdaten zu erzeugen, das einen Fehler angibt, wenn mindestens einer der weiteren Anzahl der Fehlerdaten einen Fehler angibt.
  4. Speicherschaltung (1) nach Anspruch 3, wobei die Fehlerdatenkomprimierungseinheit ein Oder-Gatter aufweist, um die Untergruppe der Fehlerdaten miteinander zu verodern, um das komprimierte Fehlerdatum bezüglich der weiteren Anzahl der Fehlerdaten zu erhalten.
  5. Speicherschaltung (1) nach Anspruch 3 oder 4, wobei die Komprimierungsspeichereinheit (10) einen Konfigurationswert speichert, wobei die Fehlerdatenkomprimierungseinheit (9) eine Multiplexereinheit (20) aufweist, um gesteuert durch die Steuereinheit die Untergruppe von Fehlerdaten aus den Fehlerdaten für die Bitleitungen abhängig von dem Konfigurationswert auszuwählen.
  6. Speicherschaltung (1) nach Anspruch 5, wobei eine Konfigurationswertgeneratoreinheit (24) vorgesehen ist, um den Konfigurationswert abhängig von einer Adresse der zu testenden Speicherzellen entlang der Wortleitung (WL) zu generieren.
  7. Speicherschaltung (1) nach einem der Ansprüche 3 bis 6, wobei die Fehlerdatenkomprimierungseinheit (9) mehrere in Reihe angeordneter aktivierbarer Kompressionsstufen umfasst, die jeweils eine Anzahl von Fehlerdaten komprimieren, und bei der die in einer vorherigen Kompressionsstufe komprimierten Fehlerdaten einer nächsten Kompressionsstufe zugeführt werden, um weitere komprimierte Fehlerdaten zu erhalten, wobei die Anzahl der aktivierten Kompressionsstufen von dem Bitleitungs-Komprimierungswert abhängt.
  8. Speicherschaltung (1) nach einem der Ansprüche 1 bis 7, wobei die Komprimierungsspeichereinheit (10) gestaltet ist, um einen Wortleitungs-Komprimierungswert zu speichern, wobei die Fehlerdatenkomprimierungseinheit (9) eine Akkumulatoreinheit (22) aufweist, um die Gesamt-Fehlerdaten aus den komprimierten Fehlerdaten von von dem Wortleitungs-Komprimierungswert abhängigen Anzahl von Wortleitungen (WL) zu bestimmen.
  9. Verfahren zum Komprimieren von Fehlerdaten in einer integrierten Speicherschaltung mit einem Speicherzellenfeld (2), das eine Anzahl von Bitleitungen (BL) und eine Anzahl von Wortleitungen aufweist, an denen Speicherzellen (3) angeordnet sind, mit folgenden Schritten:

    – Schreiben von Testdaten in die Speicherzellen entlang einer Wortleitung (WL) und anschließendes Auslesen der Testdaten;

    – Vergleichen der ausgelesenen Testdaten mit den zuvor geschriebenen Testdaten;

    – Generieren einer Anzahl von Fehlerdaten für die Speicherzellen entlang der Wortleitung, so dass für jede der Bitleitungen ein Fehlerdatum abhängig von dem Ergebnis des Vergleichens bereitgestellt wird;

    – Ermitteln einer Anzahl von komprimierten Fehlerdaten durch Komprimieren der Anzahl der bereitgestellten Fehlerdaten abhängig von einem einstellbaren Bitleitungs-Komprimierungswert;

    – Bereitstellen von Gesamt-Fehlerdaten abhängig von den komprimierten Fehlerdaten.
  10. Verfahren nach Anspruch 9, wobei die Gesamt-Fehlerdaten über einen Ausgangsanschluss seriell ausgegeben werden.
  11. Verfahren nach Anspruch 9 oder 10, wobei abhängig von dem Bitleitungs-Komprimierungswert entweder keine Kompression der Fehlerdaten durchgeführt wird oder die komprimierten Fehlerdaten aus einer von dem Bitleitungs-Komprimierungswert abhängigen weiteren Anzahl der Fehlerdaten, die aus der Anzahl der bereitgestellten Fehlerdaten ausgewählt werden, ermittelt werden, wobei die komprimierten Fehlerdaten jeweils einen Fehler angeben, wenn mindestens ein Fehlerdatum aus der weiteren Anzahl der Fehlerdaten einen Fehler angibt.
  12. Verfahren nach Anspruch 11, wobei ein Konfigurationswert bereitgestellt wird, wobei die einzelnen Fehlerdaten der weiteren Anzahl von Fehlerdaten aus den Fehlerdaten abhängig von dem Konfigurationswert ausgewählt werden.
  13. Verfahren nach Anspruch 12, wobei der Konfigurationswert abhängig von einer Adresse der zu testenden Speicherzellen entlang der Wortleitung generiert wird.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei die Gesamt-Fehlerdaten abhängig von durch das Auslesen von Daten aus Speicherzellen (3) entlang eine Anzahl von Wortleitungen ermittelte mehrere komprimierte Fehlerdaten bestimmt werden, wobei die Anzahl von Wortleitungen (WL) von einem bereitgestellten Wortleitungs-Komprimierungswert abhängt.
Es folgen 4 Blatt Zeichnungen






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