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Dokumentenidentifikation DE69921215T2 10.11.2005
EP-Veröffentlichungsnummer 0000938096
Titel Ferroelektrische Speicheranordnung
Anmelder Sharp K.K., Osaka, JP
Erfinder Takata, Hidekazu, Nara-shi, Nara-ken, JP
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Aktenzeichen 69921215
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 15.02.1999
EP-Aktenzeichen 993010800
EP-Offenlegungsdatum 25.08.1999
EP date of grant 20.10.2004
Veröffentlichungstag im Patentblatt 10.11.2005
IPC-Hauptklasse G11C 11/22

Beschreibung[de]
1. Bereich der Erfindung

Die vorliegende Erfindung betrifft eine nicht-flüchtige Halbleiterspeichervorrichtung zum Aufnehmen und Speichern von Informationen unter Verwendung eines Polarisationszustands eines ferroelektrischen Films, der zwischen Elektroden eines Kondensators angeordnet ist.

2. Beschreibung des Standes der Technik

Eine Halbleiterspeichervorrichtung, die ein ferroelektrisches Element verwendet (im Folgenden als ferroelektrische Speichervorrichtung bezeichnet), ist ein nicht-flüchtiger Speicher, der Daten unter Verwendung der Polarisationsrichtung des ferroelektrischen Elements speichert. 6 zeigt eine beispielhafte konventionelle nicht-flüchtige Halbleiterspeichervorrichtung, die diese Art eines ferroelektrischen Elements verwendet, siehe z.B. T. Sumi et al., 1994 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, S. 268-269.

Die in 6 dargestellte ferroelektrische Speichervorrichtung weist eine Mehrzahl von Speicherzellen MC auf, die jeweils einen Kondensator Cs und einen MOS-Transistor Qc umfassen. Der Kondensator Cs besitzt zwei gegenüberliegende Elektroden und einen ferroelektrischen Film, der zwischen den Elektroden angeordnet ist. Eine der Elektroden des Kondensators Cs ist mit einer Source-Elektrode oder einer Drain-Elektrode des MOS-Transistors Qc verbunden. Die Mehrzahl von Speicherzellen MC ist in Zeilen und Spalten angeordnet.

Eine Mehrzahl von Wortleitungen WL0 bis WL2m+1 ist entsprechend den Zeilen der Mehrzahl von Speicherzellen MC angeordnet, so dass jede Wortleitung mit Gate-Elektroden des Transistors Qc der entsprechenden Zeile der Speicherzellen MC verbunden ist. Wenn eine beliebige aus der Mehrzahl von Wortleitungen WL0 bis WL2m+1 ausgewählt wird, werden die Speicherzellen MC, die mit der ausgewählten Wortleitung verbunden sind, in einen ausgewählten Zustand versetzt.

Eine Mehrzahl von Bitleitungen BL0 bis BLn und eine Mehrzahl von Bitschienenleitungen/BL0 bis/BLn sind entsprechend den Spalten der Mehrzahl von Speicherzellen MC angeordnet, so dass jede der Bitleitungen und Bitschienenleitungen mit der oben nicht ausgewählten Source-Elektrode bzw. Drain-Elektrode eines jeden MOS-Transistors Qc der entsprechenden Spalte der Speicherzellen MC verbunden ist.

Eine Mehrzahl von Plattenleitungen ("Plate"-Leitungen) PL0 bis PLm, die sich in Richtung der Zeilen erstrecken, ist in jeder zweiten Zeile der Mehrzahl von Speicherzellen MC angeordnet, so dass jede Plattenleitung mit der anderen Elektrode eines jeden der Kondensatoren Cs der entsprechenden zwei Zeilen der Speicherzelle MC verbunden ist, die nicht mit dem entsprechenden Transistor Qc verbunden ist (im Folgenden wird eine solche Elektrode des Kondensators Cs als Plattenelektrode ("Plate"-Elektrode) bezeichnet).

Eine Mehrzahl von MOS-Transistoren T0 bis T2m+1 ist entsprechend der Mehrzahl von Wortleitungen WL0 bis WL2m+1 angeordnet, so dass die Gate-Elektroden der Mehrzahl von MOS-Transistoren T0 bis T2m+1 mit den entsprechenden Wortleitungen WL0 bis WL2m+1 verbunden sind, die Source-Elektroden mit den entsprechenden Plattenleitungen PL0 bis PLm verbunden sind und die Drain-Elektroden mit einer Versorgungsleitung DL verbunden sind.

Eine Plattenversorgungssignal-Erzeugungsschaltung 1 liefert ein Plattenversorgungssignal an die Versorgungsleitung DL.

Die Funktion der konventionellen ferroelektrischen Speichervorrichtung mit der oben genannten Konfiguration, die in 6 dargestellt ist, wird unter Bezugnahme auf 7 beschrieben.

7 ist ein Zeitdiagramm der ferroelektrischen Speichervorrichtung aus 6. In einem Standby-Zustand, bevor eine Wortleitung (z.B. die Wortleitung WL0) auf ein ausgewähltes Niveau angehoben wird (hohes Niveau), befinden sich die Bitleitungen BL0 bis BLn, die Bitschienenleitungen /BL0 bis /BLn und die Versorgungsleitung DL auf einem Erdungspotentialniveau. Wenn sich die Wortleitung WL0 auf ein hohes Niveau begibt, ändern sich die Speicherzellen, die mit der Wortleitung WL0 verbunden sind, in einen ausgewählten Zustand, und der Transistor T0 wird angeschaltet und ermöglicht es, dass die Plattenleitung PLO mit der Versorgungsleitung verbunden wird.

Das Plattenversorgungssignal erreicht dann ein hohes Niveau, um eine Plattenversorgungsspannung Vp1 zu liefern, die an die Plattenleitung PL0 angelegt wird. Dadurch wird in den Speicherzellen MC, die mit dieser Plattenleitung verbunden sind, gespeicherte Information in die Bitleitungen BL0 bis BLn eingelesen. Die Bitschienenleitungen /BL0 bis /BLn, die mit den Bitleitungen BL0 bis BLn gepaart sind, werden selektiv mit Referenzzellen (nicht dargestellt) verbunden, um ein Referenzspannungsniveau zu erzeugen. Die Referenzspannung wird auf ein Potential gesetzt, das sich genau in der Mitte der Potentiale in der Bitleitung befindet, die erzeugt werden, wenn die aus der Speicherzelle MC ausgelesene Information "1" bzw. "0" ist. Diese Einstellring wird erreicht, indem die Größe eines Kondensators jeder Referenzzelle eingestellt wird.

Ein Spannungsunterschied zwischen den gepaarten Bitleitungen BL0 bis BLn und den Bitschienenleitungen /BL0 bis /BLn wird leseverstärkt, um die in den Speicherzellen im ausgewählten Zustand gespeicherten Informationen auszulesen. Anschließend erreicht das Plattenversorgungssignal ein niedriges Niveau, um ein Erdungspotential zu liefern, das an die Plattenleitung PL0 angelegt wird. Dies ermöglicht es, dass wieder Informationen in die im ausgewählten Zustand befindlichen Speicherzellen geschrieben wird.

In einer solchen ferroelektrischen Speichervorrichtung wird der ferroelektrische Film des Kondensators Cs jeder Speicherzelle MC mit positiver und negativer induzierter Polarisation versehen, um Informationen in der Speicherzelle MC zu speichern. Die gespeicherten Informationen werden ausgelesen, indem der Zustand der induzierten Polarisation detektiert wird. Für diese Detektion ist es notwendig, ein vorbestimmtes Potential, wie das Potential Vp1, an die entsprechende Plattenleitung wie oben beschrieben anzulegen. Da der Kondensator Cs aus einem ferroelektrischen Element hergestellt ist, ist der Kapazitätswert hiervon üblicherweise größer als der eines konventionellen DRAM. Außerdem sind die Plattenleitungen im Allgemeinen aus einem wertvollen Metall hergestellt, wie Au, Pt oder Ru, damit Übereinstimmung mit dem dielektrischen Element der Kondensatoren herrscht. Es ist schwierig, solche hochwertigen Metalle dicker zu machen, da deren Verarbeitbarkeit ein Problem darstellt. Ein Versuch, die Breite der Durchgangsverbindungen zu erhöhen (um die geringe Dicke auszugleichen) wäre nachteilig bei der Umsetzung der Miniaturisierung und der damit einhergehenden dichten Konstruktion. Aus diesen Gründen ist es schwierig, den Widerstand der Durchgangsverbindungen zu reduzieren. Dies erhöht die Zeitkonstante der Plattenleitungen und erhöht somit die Zeit, die für das Versorgen der Plattenleitungen notwendig ist. Dadurch wird ein Hochgeschwindigkeitsbetrieb der konventionellen ferroelektrischen Speichervorrichtung erschwert.

Außerdem steigt der Stromverbrauch bei der konventionellen ferroelektrischen Speichervorrichtung, da die Plattenleitungen geladen und entladen werden.

Wie oben beschrieben besitzt somit die konventionelle ferroelektrische Speichervorrichtung eine Konstruktion, bei der die Plattenleitungen mit einer vorbestimmten Spannung für jeden Zugriff versorgt werden. Dies erfordert eine lange Zeit zum Versorgen der Plattenleitungen, was es schwierig macht, einen Hochgeschwindigkeitsbetrieb zu realisieren. Außerdem steigt der Stromverbrauch aufgrund des Ladens und Entladens der Plattenleitungen.

US 5 309 391 offenbart eine ferroelektrische Speicherzelle mit zwei Transistoren und einem Kondensator, in der eine Stufenspannung an die Versorgungsleitung angelegt wird, um Polarisationszustände in den Kondensator zu schreiben.

US 5 357 460 offenbart eine Halbleiterspeichervorrichtung mit Speicherzellen, die jeweils zwei Transistoren und einen Kondensator aufweisen.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung nach Anspruch 1 geschaffen.

Vorzugsweise weist die Spaltenauswahl-Plattenversorgungsschaltung eine Hauptversorgungsleitung, eine Plattenversorgungssignal-Erzeugungsschaltung zum Liefern eines Plattenversorgungssignals an die Hauptversorgungsleitung und eine Mehrzahl von MOS-Transistoren auf, und die Gates der Mehrzahl von MOS-Transistoren sind jeweils mit einer Mehrzahl von Adressentschlüsselungs-Signalleitungen verbunden, die ersten Elektroden der Mehrzahl von MOS-Transistoren sind mit der Hauptversorgungsleitung verbunden, und die zweiten Elektroden der Mehrzahl von MOS-Transistoren sind jeweils mit der Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen verbunden.

Eine bevorzugte Ausführungsform der Halbleiterspeichervorrichtung nach dieser Erfindung weist auf: eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von Wortleitungen, die sich in der Richtung der Zeilen erstrecken, eine Mehrzahl von Bitleitungen, die sich in der Richtung der Spalten erstrecken, eine Mehrzahl von Bitschienenleitungen, die sich in der Richtung der Spalten erstrecken, eine Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen, die sich in der Richtung der Spalten erstrecken, und eine Mehrzahl von zweiten Transistoren, wobei jede aus der Mehrzahl von Speicherzellen einen Kondensator und einen ersten Transistor aufweist, wobei der Kondensator eine erste Elektrode, eine der ersten Elektrode gegenüberliegende zweite Elektrode und einen ferroelektrischen Film aufweist, der zwischen der ersten und der zweiten Elektrode angeordnet ist und Binärinformationen unter Verwendung eines Polarisationszustands des ferroelektrischen Films speichert und beinhaltet; der erste Transistor weist eine erste Elektrode, eine zweite Elektrode und eine Gate-Elektrode auf, jeder aus der Mehrzahl von zweiten Transistoren weist eine erste Elektrode, eine zweite Elektrode und eine Gate-Elektrode auf, die erste Elektrode des ersten Transistors ist mit einer aus der Mehrzahl von Bitleitungen und der Mehrzahl von Bitschienenleitungen verbunden, die zweite Elektrode des ersten Transistors ist mit der ersten Elektrode des Kondensators verbunden, die Mehrzahl von Speicherzellen ist in eine Mehrzahl von Gruppen klassifiziert, die zweiten Elektroden der Kondensatoren einer Mehrzahl von Speicherzellen einer Gruppe in einer ersten Zeile sind mit der ersten Elektrode eines aus der Mehrzahl von zweiten Transistoren über eine Plattenleitung verbunden, die zweite Elektrode des einen aus der Mehrzahl von zweiten Transistoren in der ersten Zeile ist mit einer aus der Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen verbunden, die Gate-Elektrode des einen aus der Mehrzahl von zweiten Transistoren in der ersten Zeile ist mit einer aus der Mehrzahl von Wortleitungen verbunden, die Gate-Elektrode des ersten Transistors in der ersten Zeile ist mit der Wortleitung verbunden, mit der der zweite Transistor in der ersten Zeile verbunden ist, die zweiten Elektroden der Kondensatoren einer Mehrzahl von Speicherzellen einer Gruppe in einer zweiten Zeile sind mit der ersten Elektrode eines aus der Mehrzahl von zweiten Transistoren über eine Plattenleitung verbunden, die zweite Elektrode des einen aus der Mehrzahl von zweiten Transistoren in der zweiten Transistoren in der zweiten Zeile ist mit der einen aus der Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen verbunden, die Gate-Elektrode des einen aus der Mehrzahl von zweiten Transistoren in der zweiten Zeile ist mit einer aus der Mehrzahl von Wortleitungen verbunden, und die Gate-Elektrode des ersten Transistors in der zweiten Zeile ist mit der Wortleitung verbunden, mit der der zweite Transistor in der zweiten Zeile verbunden ist.

Somit ermöglicht es die hier beschriebene Erfindung vorteilhafterweise, eine Halbleiterspeichervorrichtung zu schaffen, die bei hoher Geschwindigkeit und gleichzeitig reduziertem Stromverbrauch betrieben werden kann.

Zum besseren Verständnis der vorliegenden Erfindung werden spezielle Ausführungsformen nun unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.

Kurze Beschreibung der Zeichnungen

1 ist ein Schaltbild einer ferroelektrischen Speichervorrichtung nach Beispiel 1 der vorliegenden Erfindung;

2A und 2B sind Zeitdiagramme der ferroelektrischen Speichervorrichtung nach Beispiel 1;

3 ist ein Schaltbild einer ferroelektrischen Speichervorrichtung nach Beispiel 2 der vorliegenden Erfindung;

4 ist ein Zeitdiagramm der ferroelektrischen Speichervorrichtung nach Beispiel 2;

5 ist ein Schaltbild einer ferroelektrischen Speichervorrichtung nach Beispiel 3 der vorliegenden Erfindung;

6 ist eine konventionelle ferroelektrische Speichervorrichtung;

7 ist ein Zeitdiagramm einer konventionellen ferroelektrischen Speichervorrichtung aus 6; und

8 ist ein Graph, der die Hysteresekurve zwischen angelegtem elektrischen Feld und der Polarisation einer ferroelektrischen Speicherzelle zeigt.

Beschreibung der bevorzugten Ausführungsformen

1 ist ein Schaltbild einer ferroelektrischen Speichervorrichtung 100 nach Beispiel 1. 2A und 2B sind Zeitdiagramme der in 1 dargestellten ferroelektrischen Speichervorrichtung 100.

Die in 1 dargestellte ferroelektrische Speichervorrichtung 100 weist eine Mehrzahl von Speicherzellen MC auf, die in Zeilen und Spalten angeordnet sind. Jede der Speicherzellen MC besitzt einen Kondensator Cs, einen ersten Transistor Qa und einen zweiten Transistor Qd.

Der Kondensator Cs weist eine erste Elektrode und eine der ersten Elektrode gegenüberliegende zweite Elektrode auf, wobei ein ferroelektrischer Film zwischen der ersten und zweiten Elektrode angeordnet ist. Der Kondensator Cs speichert und beinhaltet Binärinformationen unter Verwendung des Polarisationszustands des ferroelektrischen Films. Im Folgenden wird die zweite Elektrode des Kondensators Cs auch als Plattenelektrode ("Plate"-Elektrode) bezeichnet.

Der erste Transistor Qa weist eine Source-Elektrode und eine Drain-Elektrode (eine dieser Elektroden wird auch als erste Elektrode bezeichnet, während die andere auch als zweite Elektrode bezeichnet wird) und eine Gate-Elektrode auf. Die zweite Elektrode des ersten Transistors Qa ist mit der ersten Elektrode des Kondensators Cs verbunden.

Der zweite Transistor Qd weist eine Source-Elektrode und eine Drain-Elektrode (eine dieser Elektroden wird auch als erste Elektrode bezeichnet, während die andere auch als zweite Elektrode bezeichnet wird) sowie eine Gate-Elektrode auf. Die erste Elektrode des zweiten Transistors Qd ist mit der zweiten Elektrode des Kondensators Cs verbunden.

Eine Mehrzahl von Wortleitungen WL0, WL1, ... ist entsprechend den Zeilen der Mehrzahl von Speicherzellen MC angeordnet, so dass jede Wortleitung mit Gate-Elektroden der Transistoren Qa und Qd der entsprechenden Zeile der Speicherzellen MC verbunden ist.

Eine Mehrzahl von Bitleitungen BL0, BL1, ... und eine Mehrzahl von Bitschienenleitungen /BL0, /BL1, ... sind entsprechend den Spalten der Mehrzahl von Speicherzellen MC angeordnet, so dass jede der Bitleitungen und Bitschienenleitungen mit der ersten Elektrode (der Source-Elektrode oder der Drain-Elektrode) eines jeden der Transistoren Qa der entsprechenden Spalte der Speicherzellen MC verbunden ist.

Die zweite Elektrode (entweder die Source-Elektrode oder die Drain-Elektrode) des Transistors Qd einer jeden der Spalten der Speicherzellen MC ist mit der entsprechenden aus einer Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen CD0, CD1, ... verbunden. In einer Speicherzelle, die in der i-ten Zeile und der j-ten Spalte angeordnet ist, wird die Plattenelektrode des Kondensators Cs als ein Knoten mit PL(i, j) bezeichnet.

Die ferroelektrische Speichervorrichtung 100 aus 1 weist des weiteren auf: einen Adresspuffer 2, der ein Adresssignal empfängt, das extern (oder intern) erzeugt wird; einen Zeilendecoder und einen Spaltendecoder 4, die ein Ausgangssignal vom Adresspuffer 2 empfangen; eine Wortleitungsversorgungsschaltung 5, die ein Adressentschlüsselungssignal vom Zeilendecoder 3 empfängt und die Wortleitungen WL0, WL1, ... versorgt; und eine Spaltenauswahl-Plattenversorgungsschaltung 6, die ein Spaltenadressentschlüsselungssignal vom Spaltendecoder 4 empfängt und die Spaltenauswahl-Plattenversorgungsleitungen CD0, CD1, ... versorgt.

Die Spaltenauswahl-Plattenversorgungsleitungen CD0 CD1, ... sind aus Polysilizium-Durchgangsverbindungen oder Durchgangsverbindungen aus normalem Metall (wie Aluminium) gefertigt.

Die Funktion der ferroelektrischen Speichervorrichtung 100 aus 1 wird unter Bezugnahme auf 2A beschrieben.

In einem Standby-Zustand, bevor eine Wortleitung auf ein ausgewähltes Niveau (hohes Niveau) angehoben wird, befinden sich die Bitleitungen BL0, BL1, ..., die Bitschienenleitungen /BL0, /BL1, ... und die Spaltenauswahl-Plattenversorgungsleitungen CD0, CD1, ... auf einem Erdungspotentialniveau. Wenn eine vorbestimmte Wortleitung (z.B. eine Wortleitung WLi) als Reaktion auf das externe Adresssignal auf ein ausgewähltes Niveau angehoben wird, werden die Transistoren Qa der Speicherzellen MC, die mit der Wortleitung WLi verbunden sind, angeschaltet, um es der ersten Elektrode eines jeden Kondensators Cs der Speicherzellen MC zu erlauben, auf das Erdungspotentialniveau gesetzt zu werden, das dem Potentialniveau der Bitleitungen oder Bitschienenleitungen entspricht.

Wenn die Transistoren Qd der Speicherzellen MC, die mit der Wortleitung WLi verbunden sind, angeschaltet werden, werden die Spaltenauswahl-Plattenversorgungsleitungen CD0, CD1 (nicht gezeigt), ... mit den Plattenelektroden PL(i, 0) bzw. PL(i, 1), ... (nicht gezeigt) verbunden.

Wenn im oben genannten Zustand eine vorbestimmte Spaltenauswahl-Plattenversorgungsleitung (z.B. die Spaltenauswahl-Plattenversorgungsleitung CDj) als Reaktion auf ein externes Spaltenadresseingangssignal ein ausgewähltes Niveau erreicht, wird lediglich die Plattenelektrode PL(i, j) auf ein hohes Niveau Vp1 gesetzt, während die anderen Plattenelektroden derselben Zeile auf dem Erdungspotentialnivau verbleiben.

Als Ergebnis wird lediglich Information, die in der Speicherzelle MC in der i-ten Zeile und der j-ten Spalte gespeichert ist, durch die Bitleitung BLj ausgelesen. Spezieller kann unter Bezugnahme auf 8, indem ein negatives elektrisches Feld -Emax zwischen der Bitleitung BLj und der Plattenelektrode PL(i, j) angelegt wird, wenn sich der Transistor Qa im "An"-Zustand befindet, eine Ladung entsprechend Pmax+Pr in die Bitleitung BLj gelesen werden, wenn die gespeicherten Daten "1" sind, die am Punkt c in der Hysterese-Kurve gehalten werden, während eine Ladung entsprechend Pmax-Pr gelesen werden kann, wenn die gespeicherten Daten "0" sind, die am Punkt a gehalten werden.

Die Bitschienenleitung/BLj, die mit der Bitleitung BLj gepaart ist, wird durch Auswahl einer Referenzzelle (nicht gezeigt) auf ein Referenzspannungsniveau gesetzt. Die Information, die in der im ausgewählten Zustand befindlichen Speicherzelle gespeichert ist, kann durch Leseverstärken einer Potentialdifferenz zwischen dem Paar der Bitleitung BLj und der Bitschienenleitung /BLj ausgelesen werden.

In jeder beliebigen nicht ausgewählten Speicherzelle, die nicht in der j-ten Spalte liegt, wird keine Potentialdifferenz zwischen dem Paar der Bitleitung und der Bitschienenleitung erzeugt. Dementsprechend wird die Information, die in einer solchen Speicherzelle gespeichert ist, nicht zum Auslesen leseverstärkt. Mit anderen Worten wird lediglich die Speicherzelle MC, die in der i-ten Zeile und der j-ten Spalte angeordnet ist, leseverstärkt.

Anschließend erreicht das Signal an der Spaltenauswahl-Plattenversorgungsleitung CDj das Erdungspotentialniveau, und somit erreicht die Spannung an der Plattenelektrode PL(i, j) das Erdungspotential. Dies ermöglicht es, dass wieder Informationen in die Speicherzelle im ausgewählten Zustand geschrieben werden. Im Zeitdiagramm aus 2A werden ein Lesevorgang und ein erneuter Schreibvorgang durch einen Impuls des Spaltenauswahl-Plattenversorgungssignals vervollständigt. Alternativ kann die ferroelektrische Speichervorrichtung 100 nach dem Zeitdiagramm aus 2B betrieben werden. Im in 2B dargestellten Zeitdiagramm wird ein Lesevorgang mittels eines Impulses P1 des Spaltenauswahl-Plattenversorgungssignals durchgeführt und anschließend ein erneuter Schreibvorgang mittels eines nachfolgenden Impulses P2 des Spaltenauswahl-Plattenversorgungssignals sichergestellt, während sich die Wortleitung im ausgewählten Niveau befindet.

Das hier beschriebene erneute Schreiben betrifft folgende Operation. Bezugnehmend auf 8 wurde bei der oben beschriebenen Leseoperation der Zustand am Punkt c in den Zustand am Punkt a geändert, was zum Verlust der Daten am Punkt c führt. Somit wird ein positives elektrisches Feld Emax an den ferroelektrischen Film des Kondensators angelegt, um den Zustand am Punkt c wiederzuerlangen.

Für jede beliebige nicht ausgewählte Speicherzelle MC, die sich nicht in der i-ten Zeile befindet, verändert sich die Spannung zwischen den Elektroden des Kondensators Cs nicht, unabhängig davon, ob die Spannung Vp1 an die Spalten-Plattenversorgungsleitung CDx (x ist eine ganze Zahl ausgenommen i) angelegt wird, da der Kondensator Cs der Speicherzellen MC von der Bitleitung (oder der Bitschienenleitung) mittels der Transistoren Qa und Qd isoliert ist. Dadurch wird verhindert, dass die Polarisationsinformation verloren wird. Für jede Speicherzelle MC, die mit der ausgewählten Wortleitung WLi verbunden ist und mit den Spaltenauswahl-Plattenversorgungsleitungen CD auf einem nicht ausgewählten Niveau verbunden ist, wird keine Leseverstärkung durchgeführt, wodurch verhindert wird, dass die Polarisationsinformation verloren geht.

In der ferroelektrischen Speichervorrichtung 100 aus 1 ist es lediglich erforderlich, dass die Spaltenauswahl-Plattenversorgungsschaltung 6 die Plattenelektrode PL(i, j) einer einzigen Speicherzelle MC für jede Zugriffsoperation versorgt, und somit ist der Kapazitätswert und der Widerstandswert gering. Dies reduziert die Zeit, die benötigt wird, um die Plattenelektrode zu versorgen und verwirklicht somit einen Hochgeschwindigkeitsbetrieb und einen geringen Stromverbrauch. Da lediglich Informationen, die in einer einzigen Speicherzelle MC gespeichert sind, leseverstärkt werden, wird außerdem der Stromverbrauch beim Leseverstärken stark reduziert.

Beispiel 2

3 ist ein Schaltbild einer ferroelektrischen Speichervorrichtung 200 nach Beispiel 2. Die ferroelektrische Speichervorrichtung 200 weist eine Mehrzahl von Speicherzellen MC, eine Mehrzahl von Wortleitungen WL0, WL1, ..., eine Mehrzahl von Bitleitungen BL0, BL1, ..., eine Mehrzahl von Bitschienenleitungen /BL0, /BL1, ... und eine Spaltenauswahl-Plattenversorgungsschaltung 6' auf.

Die Konstruktion der ferroelektrischen Speichervorrichtung 200 aus 3 ist abgesehen von der Spaltenauswahl-Plattenversorgungsschaltung 6' identisch zu der der ferroelektrischen Speichervorrichtung 100. In der ferroelektrischen Speichervorrichtung 200 sind dieselben Komponenten wie die der ferroelektrischen Speichervorrichtung 100 mit denselben Bezugsziffern bezeichnet, und deren Beschreibung wird grundsätzlich weggelassen.

Die Spaltenauswahl-Plattenversorgungsschaltung 6' weist eine Hauptversorgungsleitung 8, eine Plattenversorgungssignal-Erzeugungsschaltung 7, die ein Plattenversorgungssignal an die Hauptversorgungsleitung 8 ausgibt, und eine Mehrzahl von MOS-Transistoren QC0, ..., QCj, ... auf.

Die Gate-Elektroden der Mehrzahl von MOS-Transistoren QC0, ..., QCj, ... sind mit Adressentschlüsselungs-Signalleitungen AD0, ..., ADj, ... verbunden, die mit dem Spaltendecoder 4 verbunden sind. Die Drain-Elektroden oder Source-Elektroden der Mehrzahl von MOS-Transistoren QC0, ..., QCj, ... sind gemeinsam mit der Hauptversorgungsleitung 8 verbunden. Die jeweils anderen der Drain- und Source-Elektroden der Mehrzahl von MOS-Transistoren QC0, ..., QCj, ... sind mit den Spaltenauswahl-Plattenversor-gungsleitungen CD0, ..., CDj, ... verbunden.

Im Folgenden wird die Funktion der ferroelektrischen Speichervorrichtung 200 unter Bezugnahme auf 4 beschrieben.

4 ist ein Zeitdiagramm der ferroelektrischen Speichervorrichtung 200. In einem Standby-Zustand, bevor eine Wortleitung auf ein ausgewähltes Niveau (hohes Niveau) ansteigt, befinden sich die Bitleitungen BL0, BL1, ..., die Bitschienenleitungen /BL0, /BL1, ... und die Spaltenauswahl-Plattenversorgungsleitungen CD0, CD1, ... auf einem Erdungspotentialniveau.

Wenn ein externes Zeilenadresssignal in die ferroelektrische Speichervorrichtung 200 eingegeben wird, erhält eine Wortleitung (z.B. die Wortleitung WLi) ein ausgewähltes Niveau als Reaktion auf das Zeilenadresssignal. Wenn die Wortleitung WL das ausgewählte Niveau behält, werden die Transistoren Qa der Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, angeschaltet, um es zu ermöglichen, dass die erste Elektrode eines jeden der Kondensatoren Cs der Speicherzellen MC auf das Erdungspotentialniveau gesetzt wird, das dem Potentialniveau der Bitleitungen oder Bitschienenleitungen entspricht.

Die Transistoren Qd der Speicherzellen MC, die mit der ausgewählten Wortleitung WL verbunden sind, werden ebenfalls angeschaltet, um es zu ermöglichen, dass die zweite Elektrode eines jeden der Kondensatoren Cs mit der entsprechenden Spaltenauswahl-Plattenversorgungsleitung CD verbunden wird.

Die Plattenversorgungssignal-Erzeugungsschaltung 7 gibt ein Hauptversorgungssignal MDL (eine hohe Spannung Vp1) als Plattenversorgungssignal an die Hauptversorgungsleitung 8 aus. Der Spaltendecoder 4 gibt Adressentschlüsselungssignale ADS0, ... ADSj, ... an die Spaltenauswahl-Plattenversorgungsschaltung 6' aus. Die Spaltenauswahl-Plattenversorgungsschaltung 6' wählt wenigstens eine Spaltenauswahl-Plattenversorgungsleitung CD auf der Basis der Adressentschlüsselungssignale ADS0, ..., ADSj, ... aus. Das Hauptversorgungssignal MDL wird dann an die ausgewählte Spaltenauswahl-Plattenversorgungsleitung CD angelegt.

Wenn sich z.B. lediglich das Adressentschlüsselungssignal ADSj auf einem bestimmten Spannungsniveau befindet, das sich von den anderen unterscheidet, befindet sich lediglich die Spaltenauswahl-Plattenversorgungssignalleitung CDj auf dem Vp1-Niveau. Dies hebt lediglich die Plattenelektrode PL(i, j) auf das Vp1-Niveau, während die übrigen Plattenelektroden im Zustand hoher Impedanz verbleiben.

Dadurch wird wie in Beispiel 1 oben beschrieben lediglich Information, die in der Speicherzelle MC in der i-ten Zeile und der j-ten Spalte gespeichert ist, an die Bitleitung BLj ausgelesen und leseverstärkt. Die leseverstärkte Information wird dann von außen gelesen. Nach der Leseoperation und während sich das Adressentschlüsselungssignal ADj immer noch auf dem ausgewählten Niveau befindet, wird die Hauptversorgungsleitung 8 auf das Erdungspotentialniveau zurückgeführt. Dies befördert die Spaltenauswahl-Plattenversorgungssignalleitung CDj und die Plattenelektrode PL(i, j) wieder auf das Erdungspotentialniveau, um es zu ermöglichen, dass wieder Informationen in die Speicherzelle im ausgewählten Zustand geschrieben werden können.

Beispiel 3

5 ist ein Schaltbild einer ferroelektrischen Speichervorrichtung 300 nach Beispiel 3. Die ferroelektrische Speichervorrichtung 300 weist eine Mehrzahl von Speicherzellen MC, eine Mehrzahl von Wortleitungen WL0, WL1, ..., eine Mehrzahl von Bitleitungen BL0, BL1, ..., eine Mehrzahl von Bitschienenleitungen /BL0, /BL1, ... und eine Spaltenauswahl-Plattenversorgungsschaltung 6'' auf.

Im Beispiel 3 werden die a-te bis (a + j)-te Spalte als Einheit angesehen. Beispielsweise werden die Bitleitungen BL0 bis BLj und die Bitschienenleitungen /BL0 bis /BLj als eine Einheit angesehen, während die Bitleitungen BLj+1 bis BL2j+1 und die Bitschienenleitungen /BLj+1 bis /BL2j+1 als eine Einheit angesehen werden.

In einer bestimmten Zeile sind die ersten Elektroden der Kondensatoren Cs der Speicherzellen MC, die sich in der 0-ten bis (0 + j)-ten Zeile befinden, mit den Transistoren Qa der entsprechenden Speicherzellen MC verbunden. In einer bestimmten Zeile sind die zweiten Elektroden der Kondensatoren Cs der Speicherzellen MC, die sich in der 0-ten bis (0 + j)-ten Zeile befinden, mit einem gemeinsamen Transistor Qd über eine bestimmte Plattenleitung verbunden. In einer bestimmten Zeile ist jede Gate-Elektrode der Transistoren Qa und Qd mit der Wortleitung WL verbunden.

Beispielsweise sind die zweiten Elektroden der Kondensatoren Cs der Mehrzahl von Speicherzellen MC, die mit der Wortleitung WL0 und den Bitleitungen BL0 bis BLj verbunden sind, mit der ersten Elektrode des Transistors Qd0 über eine bestimmte Plattenleitung verbunden. Die Gate-Elektrode des Transistors Qd0 ist mit der Wortleitung WL0 verbunden.

Die zweiten Elektroden der Kondensatoren Cs der Mehrzahl von Speicherzellen MC, die mit der Wortleitung WL1 und den Bitschienenleitungen /BL0 bis /BLj verbunden sind, sind mit der ersten Elektrode des Transistors Qd1 über eine bestimmte Plattenleitung verbunden. Die Gate-Elektrode des Transistors Qd1 ist mit der Wortleitung WL1 verbunden.

Die zweiten Elektroden der Kondensatoren Cs der Mehrzahl von Speicherzellen MC, die mit der Wortleitung WLi und den Bitleitungen BL0 bis BLj verbunden sind, sind mit der ersten Elektrode des Transistors Qdi über eine bestimmte Plattenleitung verbunden. Die Gate-Elektrode des Transistors Qdi ist mit der Wortleitung WLi verbunden.

Die zweiten Elektroden der Transistoren Qd0, ..., Qdi sind mit der gemeinsamen Spaltenauswahl-Plattenversorgungsleitung CD0 verbunden. Die erste Elektrode, wie sie hier verwendet wird, bezeichnet entweder die Source-Elektrode oder die Drain-Elektrode eines Transistors, während die zweite Elektrode, wie sie hier verwendet wird, jeweils die andere von den beiden bezeichnet.

Obwohl nicht in 5 dargestellt, sind die zweiten Elektroden des Kondensators Cs der Mehrzahl von Speicherzellen MC, die mit den Wortleitungen WLi und den Bitleitungen BLj+1 bis BL2j+1 oder den Bitschienenleitungen /BLj+1 bis /BL2j+1 verbunden sind, mit der gemeinsamen Spaltenauswahl-Plattenversorgungsleitung CD1 über die entsprechenden Transistoren verbunden.

Die Spaltenauswahl-Plattenversorgungsschaltung 6'' weist eine Hauptversorgungsleitung 8, eine Plattenversorgungssignal-Erzeugungsschaltung 7, die ein Plattenversorgungssignal an die Hauptversorgungsleitung 8 ausgibt, und eine Mehrzahl von MOS-Transistoren QC0, ..., QCj, ... auf.

Die Gate-Elektroden der Mehrzahl von MOS-Transistoren QC0, ..., QCj, ... sind mit Adressentschlüsselungssignalleitungen AD0, ..., ADj, ... verbunden, die mit dem Spaltendecoder 4 verbunden sind.

Die ersten Elektroden der Mehrzahl von MOS-Transistoren QC0, ..., QCj sind gemeinsam mit der Hauptversorgungsleitung 8 verbunden. Die zweiten Elektroden der Mehrzahl von MOS-Transistoren QC0, ..., QCj sind gemeinsam mit der Spaltenauswahl-Plattenversorgungsleitung CD0 verbunden. Die erste Elektrode, wie sie hier verwendet wird, bezeichnet entweder die Source-Elektrode oder die Drain-Elektrode eines Transistors, während die zweite Elektrode, wie sie hier verwendet wird, jeweils die andere der beiden bezeichnet.

Die gemeinsame Spaltenauswahl-Plattenversorgungsleitung CD0 ist so ausgestaltet, dass sie ein Ausgangssignal der Plattenversorgungssignal-Erzeugungsschaltung 7 übermittelt, wenn eine beliebige der 0-ten bis j-ten Spalte als Reaktion auf das Adressentschlüsselungssignal vom Spaltendecoder 4 ausgewählt wird. In diesem Beispiel werden die Adressentschlüsselungssignale für die 0-te bis j-te Spalte in Gate-Elektroden der Transistoren QC0 bis QCj entsprechend eingegeben.

Mit der obigen Konstruktion kann die Anzahl der Transistoren Qd, die in der ferroelektrischen Speichervorrichtung erforderlich sind, auf 1/(j + 1) reduziert werden. Dies verringert den Platzbedarf der Speicherzellen MC und somit die Produktionskosten der ferroelektrischen Speichervorrichtung.

Somit wird erfindungsgemäß bei der Halbleiterspeichervorrichtung die Platte der Speicherzellen in Abschnitte in Richtung von Zeilen und Spalten unterteilt. Dies ermöglicht es, lediglich eine Speicherzelle unter der Mehrzahl von Speicherzellen mittels einer einzigen Zugriffsoperation der Halbleiterspeichervorrichtung auszuwählen und zu betreiben. Dadurch kann die Plattenversorgungszeit verglichen mit der konventionellen Halbleiterspeichervorrichtung reduziert werden und ein Hochgeschwindigkeitsbetrieb der Speicherzellen wird ermöglicht. Zusätzlich kann bei der erfindungsgemäßen Halbleiterspeichervorrichtung der Stromverbrauch reduziert werden.


Anspruch[de]
  1. Halbleiterspeichervorrichtung (100) mit wenigstens einer Speicherzelle (MC), wobei die oder jede Speicherzelle (MC) einen Kondensator (Cs), einen ersten Transistor (Qa) und einen zweiten Transistor (Qd) aufweist, wobei

    der Kondensator (Cs) eine erste Elektrode, eine zweite Elektrode, die der ersten Elektrode gegenüberliegt, und einen ferroelektrischen Film aufweist, der zwischen der ersten und zweiten Elektrode angeordnet ist, wobei der Kondensator unter Verwendung eines Polarisationszustandes des ferroelektrischen Films Binärinformationen speichert und beinhaltet,

    der erste Transistor (Qa) eine erste Elektrode, eine zweite Elektrode und eine Gate-Elektrode aufweist, wobei die zweite Elektrode mit der ersten Elektrode des Kondensators (Cs) verbunden ist, und der zweite Transistor (Qd) eine erste Elektrode, eine zweite Elektrode und eine Gate-Elektrode aufweist, wobei die erste Elektrode mit der zweiten Elektrode des Kondensators (Cs) verbunden ist,

    dadurch gekennzeichnet, dass

    die Speicherzelle (MC) des weiteren eine Wortleitung (WLj), eine Bitleitung (BLj), eine Bitschienenleitung (/BLj) und eine Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen (CD0, CD1...) aufweist, wobei

    die erste Elektrode des ersten Transistors (Qa) mit der Bitleitung (BLj) oder Bitschienenleitung (/BLj) verbunden ist,

    die Gate-Elektrode des ersten Transistors (Qa) mit der Wortleitung (WLj) verbunden ist,

    die zweite Elektrode des zweiten Transistors (Qd) mit einer der Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen (CD0, CD1, ...) verbunden ist, und

    die Gate-Elektrode des zweiten Transistors (Qd) mit der Wortleitung (WLj) verbunden ist,

    wobei die Zelle (MC) des weiteren eine Spaltenauswahl-Plattenversorgungsschaltung zum Auswählen einer aus der Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen auf der Basis eines Spaltenadress-Entschlüsselungssignals aufweist.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Spaltenauswahl-Plattenversorgungsschaltung eine Hauptversorgungsleitung, eine Plattenversorgungssignal-Erzeugungsschaltung zum Liefern eines Plattenversorgungssignals an die Hauptversorgungsleitung und eine Mehrzahl von MOS-Transistoren aufweist,

    die Gates der Mehrzahl von MOS-Transistoren jeweils mit einer Mehrzahl von Adressentschlüsselungs-Signalleitungen verbunden sind,

    die ersten Elektroden der Mehrzahl von MOS-Transistoren mit der Hauptversorgungsleitung verbunden sind, und die zweiten Elektroden der Mehrzahl von MOS-Transistoren jeweils mit der Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen verbunden sind.
  3. Halbleiterspeichervorrichtung nach Anspruch 1, mit einer Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, einer Mehrzahl von Wortleitungen, die sich in der Richtung der Zeilen erstrecken, einer Mehrzahl von Bitleitungen, die sich in der Richtung der Spalten erstrecken, einer Mehrzahl von Bitschienenleitungen, die sich in der Richtung der Spalten erstrecken, einer Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen, die sich in der Richtung der Spalten erstrecken, und einer Mehrzahl von zweiten Transistoren, wobei

    jede aus der Mehrzahl von Speicherzellen (MC) einen Kondensator (Cs) und einen ersten Transistor (Qa) aufweist,

    die Mehrzahl von Speicherzellen (MC) in eine Mehrzahl von Gruppen klassifiziert ist,

    die zweiten Elektroden der Kondensatoren (Cs) einer Mehrzahl von Speicherzellen einer Gruppe in einer ersten Zeile mit der ersten Elektrode von einem aus der Mehrzahl von zweiten Transistoren mittels einer Plattenleitung verbunden sind,

    die zweite Elektrode des einen der Mehrzahl von zweiten Transistoren (Qd) in der ersten Zeile mit einer der Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen verbunden ist,

    die Gate-Elektrode des einen aus der Mehrzahl von zweiten Transistoren in der ersten Zeile mit einer aus der Mehrzahl von Wortleitungen (WLj) verbunden ist,

    die Gate-Elektrode des ersten Transistors (Qa) in der ersten Zeile mit derjenigen Wortleitung verbunden ist, mit der der zweite Transistor (Qd) in der ersten Zeile verbunden ist,

    die zweiten Elektroden der Kondensatoren einer Mehrzahl von Speicherzellen (MC) einer Gruppe in einer zweiten Zeile mit der ersten Elektrode eines aus der Mehrzahl von zweiten Transistoren über eine Plattenleitung verbunden sind, die zweite Elektrode des einen aus der Mehrzahl von zweiten Transistoren in der zweiten Zeile mit einer aus der Mehrzahl von Spaltenauswahl-Plattenversorgungsleitungen (CD0, CD1 ...) verbunden ist,

    die Gate-Elektrode des einen aus der Mehrzahl von zweiten Transistoren in der zweiten Zeile mit einer aus der Mehrzahl von Wortleitungen verbunden ist, und

    die Gate-Elektrode des ersten Transistors (Qa) in der zweiten Zeile mit derjenigen Wortleitung verbunden ist, mit der der zweite Transistor in der zweiten Zeile verbunden ist.
Es folgen 8 Blatt Zeichnungen






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