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Dokumentenidentifikation DE102004020030A1 24.11.2005
Titel Testvorrichtung zum Testen einer integrierten Schaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Roth, Arti Prasad, 82008 Unterhaching, DE;
Rettenberger, Armin, 81669 München, DE;
Schroegmeier, Peter, 81547 München, DE;
Dietrich, Stefan, 82299 Türkenfeld, DE
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Anmeldedatum 23.04.2004
DE-Aktenzeichen 102004020030
Offenlegungstag 24.11.2005
Veröffentlichungstag im Patentblatt 24.11.2005
IPC-Hauptklasse G11C 29/00
Zusammenfassung Die Erfindung betrifft eine Testvorrichtung zum Testen einer integrierten Schaltung, insbesondere eines DDR-Halbleiterspeichers, mit zumindest einem Datenanschluss zur Einkopplung zumindest eines Datensignals, mit zumindest einem DQS-Steueranschluss zur Einkopplung zumindest eines frequenzunveränderten DQS-Signals, mit einer Einrichtung zur Phasenverschiebung, die dazu ausgelegt ist, aus dem frequenzunveränderten DQS-Signal ein phasenverschobenes DQS-Signal zu erzeugen, und mit einer der Einrichtung nachgeschalteten Verknüpfungseinrichtung, die durch Verknüpfung des frequenzunveränderten DQS-Signals mit dem phasenverschobenen DQS-Signal ein frequenzverändertes DQS-Signal erzeugt, welches eine gegenüber der Frequenz des frequenzunveränderten DQS-Signals erhöhte Frequenz aufweist und welches zum Latchen der Datensignale oder als Taktsignal vorgesehen ist. Die Erfindung betrifft ferner ein Verfahren zum Betreiben einer solchen Testvorrichtung.

Beschreibung[de]

Die Erfindung betrifft eine Testvorrichtung zum Testen einer integrierten Schaltung, insbesondere eines DDR-Halbleiterspeichers.

Die Erfindung bezieht sich allgemein auf das Testen von solchen integrierten Schaltungen, die mit einer sehr hohen Frequenz betrieben werden. Obwohl auf beliebige integrierte Schaltungen anwendbar, die mittels einer geeigneten Testeranordnung getestet werden sollen, werden die vorliegende Erfindung sowie die ihr zugrunde liegende Problematik nachfolgend mit Bezug auf so genannte DDR-Halbleiterspeicher erläutert.

Bei modernen Computer- und Software-Anwendungen besteht zunehmend der Bedarf, immer größere Datenmengen in immer kürzerer Zeit zu verarbeiten. Zur Speicherung der Daten werden hochintegrierte Speicher, wie zum Beispiel ein DRAM-Speicher, verwendet. Solche Halbleiterspeicher, insbesondere dynamische Schreib-Lese-Speicher wie ein DRAM-Speicher, werden in den unterschiedlichsten Ausführungsformen und Varianten hergestellt, wobei sich die einzelnen Ausführungsformen voneinander im Wesentlichen durch ihr Betriebsverhalten unterscheiden. Um nun dem eben genannten Bedarf einer immer höheren Geschwindigkeit bei der Verarbeitung von Daten gerecht zu werden, müssen diese Daten entsprechend schnell in den Halbleiterspeicher geschrieben werden bzw. wieder aus diesem herausgelesen werden.

Dies lässt sich einerseits mit einer höheren Betriebsfrequenz realisieren, mit der die Daten aus dem oder in den Halbleiterspeicher ausgelesen beziehungsweise geschrieben werden können.

Eine weitere Möglichkeit besteht in der Verwendung speziell für hohe Datenraten ausgelegten Halbleiterspeichern. Ein Vertreter eines solchen Halbleiterspeichers ist der sogenannte DDR-DRAM-Speicher, wobei DDR für "Double Data Rate" steht. Während bei herkömmlichen Halbleiterspeichern Schreib- und Leseoperationen nur bei der ansteigenden oder bei der abfallenden Flanke eines Taktsignals vorgenommen werden, werden bei den genannten DDR-Halbleiterspeichern Daten sowohl bei der ansteigenden als auch bei der abfallenden Flanke des Taktsignals aus dem Halbleiterspeicher ausgelesen beziehungsweise wieder in den Speicher geschrieben. Diese Halbleiterspeicher zeichnen sich also durch die doppelte Datenrate aus.

Derartige Halbleiterspeicher nutzen ein so genanntes Datenstrobesignal (engl.: Data Strobe Signal) – nachfolgend kurz als DQS-Signal bezeichnet – , um die aus dem Halbleiterspeicher ausgelesenen bzw. in diesen zu schreibenden Daten zu synchronisieren. Dieses DQS-Signal hat eine ähnliche Struktur wie das Datensignal und nutzt daher Datenleitungen des. Datenpfades. Das Timing zwischen dem DQS-Signal und dem Datensignal (I/O-Signal) ist in der Spezifikation eines Halbleiterspeichers klar definiert. Daher muss dieses Timing gemessen werden, um nachweisen zu können, dass es sich noch innerhalb des durch die Spezifikation vorgegebenen zugelassenen Bereichs befindet.

Der Auslesevorgang (READ-Vorgang) ist hier unkritisch, da beim Auslesen eines Halbleiterspeichers sowohl das Datensignal als auch das DQS-Signal von dem Halbleiterspeicher selbst generiert werden. Hingegen muss beim Beschreiben (WRITE-Vorgang) des Halbleiterspeichers sowohl das DQS-Signal als auch das Datensignal, welches die in den Halbleiterspeicher zu schreibenden Daten enthält, extern generiert werden und in den Halbleiterspeicher getrieben werden. Beim Testen eines solchen Schreibvorganges ist das Erzeugen und das Treiben dieser Signale, also des DQS-Signals und des Datensignals, der begrenzende Faktor. Um beispielsweise einen für eine Betriebsfrequenz von 500 MHz (1 Gbit/s im DDR-Modus) ausgelegten DDR-Halbleiterspeicher ordnungsgemäß zu testen, müssen DQS-Signale mit derselben Frequenz im DDR-Halbleiterspeicher vorhanden sein. Diese DQS-Signale müssen von dem entsprechenden Testgerät bereitgestellt werden.

Bei bisherigen Halbleiterspeichern waren die entsprechenden Testgeräte leistungsfähiger als die zu testenden Halbleiterspeicher. Allerdings sind moderne Halbleiterspeicher, insbesondere die oben genannten DDR-Halbleiterspeicher, sehr viel schneller als die genannten herkömmlichen Testgeräte. Dies aufgrund der Tatsache, dass die Eingangs genannten DDR-Halbleiterspeicher mit einer doppelten Datenrate und somit intern mit einer doppelten Frequenz betrieben werden können. Beispielsweise werden zukünftige DDR-Halbleiterspeicher, wie z.B. die DDR-Halbleiterspeicher der dritten Generation, bei einer Frequenz von 800 – 900 MHz betrieben. Derzeit verfügbare Testanordnungen zum Testen von Halbleiterspeichern sind allerdings nur bis zu einer maximalen Frequenz von etwa 500 MHz ausgelegt.

Bei dieser Konstellation lassen sich so genannte High-Performance-Halbleiterspeicher, wie z.B. Graphik-DRAM-Speicher, DRAM-Speicher mit reduzierter Latenz, etc., die mit einer sehr hohen Frequenz betrieben werden, durch heute vorhandene Testgeräte nicht mehr oder nur unvollständig testen. Dies führt unmittelbar zu einer Situation, dass relativ hochpreisige Speicherprodukte verkauft werden, ohne dass diese ausreichend getestet werden. Damit ist aber nicht entgültig feststellbar, ob diese nun fehlerhaft sind oder nicht. Ein fehlerhafter bzw. nicht voll funktionsfähiger Halbleiterspeicher würde aber bei der Käuferschaft solcher hochpreisigen, so genannten High-End-Produkte nicht akzeptiert werden.

Um diese Halbleiterspeicher nun dennoch testen zu können, müssten daher eigens zum Testen dieser Halbleiterspeicher ausgelegte Testgeräte entwickelt werden. Das Entwickeln sowie das Bereitstellen eigens zum Testen solcher DRAM-Speicherprodukte ausgelegte Testgeräte wird daher außerordentlich kostenintensiv, was gleichfalls die entsprechenden, zu testenden Halbleiterspeicher verteuert. Diese Entwicklung ist aber insbesondere der der DRAM-Speicherentwicklung inhärenten Tendenz, immer kostengünstigere Lösungen und damit immer kostengünstigere DRAM-Halbleiterspeicher bereit zu stellen, gegenläufig.

In der Deutschen Offenlegungsschrift DE 102 00 898 A1 ist eine Anordnung und ein Verfahren beschrieben, bei denen der Lesepfad eines Halbleiterspeichers getestet wird. Zum Testen wird der zur Verfügung stehende Systemtakt intern verdoppelt. Damit wird bei Halbleiterspeichern, deren Betriebsfrequenz im Normalbetrieb über einer maximalen Frequenz eines für einen Testbetrieb verwendeten Testgeräts liegt, eine Möglichkeit geschaffen, den Lesepfad des Halbleiterspeichers in seinem vollen Frequenzbereich zu testen.

Mittels der in der DE 102 00 898 A1 beschriebenen Lösung ist es allerdings nicht möglich, auch den Schreibpfad eines Halbleiterspeichers zu testen, da zum Schreiben des Halbleiterspeichers auch das entsprechende DQS-Signal und darüber hinaus das Datensignal bei einer doppelten Frequenz getestet werden müssen. Mit der in der DE 102 00 898 A1 beschriebenen Lösung würde in diesem Falle zwar der Lesepfad mit einer höheren Frequenz getestet werden können, der Schreibpfad würde allerdings überbrückt bleiben und damit ungetestet bleiben.

Dies ist ein Zustand, den es verständlicherweise zu vermeiden gilt.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Testvorrichtung bereit zu stellen, mit der Halbleiterspeicher, die mit einer höheren Frequenz als die maximale Frequenz der Testvorrichtung betrieben werden, getestet werden können. Insbesondere soll eine bessere Testmöglichkeit für den Lesepfad des Halbleiterspeichers bereitgestellt werden.

Erfindungsgemäß wird zumindest eine dieser Aufgaben durch eine Testvorrichtung mit den Merkmalen des Patentanspruchs 1 sowie durch ein Verfahren zum Verfahren zum Betreiben einer Testvorrichtung mit den Merkmalen des Patentanspruchs 12 gelöst. Demgemäss ist vorgesehen:

  • – Eine Testvorrichtung zum Testen einer integrierten Schaltung, insbesondere eines DDR-Halbleiterspeichers, mit zumindest einem Datenanschluss zur Einkopplung zumindest eines Datensignals, mit zumindest einem DQS-Steueranschluss zur Einkopplung zumindest eines frequenzunveränderten DQS-Signals, mit einer Einrichtung zur Phasenverschiebung, die dazu ausgelegt ist, aus dem frequenzunveränderten DQS-Signal ein phasenverschobenes DQS-Signal zu erzeugen, und mit einer der Einrichtung nachgeschalteten Verknüpfungseinrichtung, die durch Verknüpfung des frequenzunveränderten DQS-Signals mit dem phasenverschobenen DQS-Signal ein frequenzverändertes DQS-Signal erzeugt, welches eine gegenüber der Frequenz des frequenzunveränderten DQS-Signals erhöhte Frequenz aufweist und welches zum Latchen der Datensignale oder als Taktsignal vorgesehen ist. (Patentanspruch 1)
  • – Ein Verfahren zum Betreiben einer erfindungsgemäßen Testvorrichtung mit einem ersten Betriebsmodus, bei dem die Testvorrichtung zum Latchen der Datensignale mit dem frequenzunveränderten DQS-Signal betrieben wird, und mit einem zweiten Betriebsmodus, bei dem die Testvorrichtung zum Latchen der Datensignale mit dem frequenzveränderten DQS-Signal mit einer gegenüber der Frequenz des frequenzunveränderten DQS-Signals höherer Frequenz betrieben wird. (Patentanspruch 12)

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, zum Testen eines Schreibpfades innerhalb der Testvorrichtung die Frequenz des ohnehin vorhandenen DQS-Signals zu erhöhen. Das vorhandene DQS-Signal wird in den Patentansprüchen auch als frequenzunverändertes DQS-Signal bezeichnet, da es eine vorgegebene Frequenz aufweist. Die Erhöhung des Taktes des DQS-Signals erfolgt auf sehr einfache Weise durch Phasenverschiebung des vorhandenen DQS-Signals. Auf diese Weise wird ein DQS-Signal und ein dazu phasenverschobenen DQS-Signal erzeugt, welche eingangsseitig in eine Verknüpfungsschaltung eingekoppelt werden. Das ausgangsseitig an der Verknüpfungsschaltung anliegende Signal entspricht damit einem DQS-Signal mit erhöhter Taktfrequenz.

Auf diese Weise kann vorteilhafterweise eine herkömmliche, mit niedriger Frequenz betriebene Testvorrichtung zum Testen eines Halbleiterspeichers verwendet werden, der mit einer sehr viel höheren Frequenz, insbesondere mit einer zweifach höheren Frequenz, betrieben wird. Die Vorteile liegen hier auf der Hand:

Insbesondere müssen zum Testen des Lesepfades moderner Halbleiterspeicher, wie des DDR-Halbleiterspeichers, die mit einer sehr hohen Frequenz betrieben werden, nicht notwendigerweise eigens zum Testen dieser Halbleiterspeicher bereitgestellte kostenintensive Testgeräte zur Verfügung gestellt werden. Es reicht hier, wenn die bisher verwendeten, herkömmlichen Testgeräte zum Testen verwendet werden, sofern diese entsprechend durch eine Einrichtung zur Phasenverschiebung sowie durch eine Verknüpfungsschaltung entsprechend erweitert wurden.

Das so gewonnene DQS-Signal mit erhöhter Frequenz kann damit zum Latchen der Daten im Schreibpfad und damit zum Testen desselben verwendet werden. Hierzu werden die Daten bei jeder ansteigenden und abfallenden Flanke des so gewonnenen höherfrequenten DQS-Signals in den Halbleiterspeicher geschrieben.

Vorteilhafte Ausgestaltungen und Weiterbildungen ergeben sich aus den weiteren Unteransprüchen sowie aus der Beschreibung unter Bezugnahme auf die Zeichnung.

Vorteilhafterweise ist die Verknüpfungseinrichtung als XOR-Gatter ausgebildet. Die Funktionalität der Verknüpfungsschaltung kann selbstverständlich auch durch eine XNOR-Gatter erfüllt werden. Denkbar wäre allerdings auch jede andere Einrichtung, die eine einem XOR-Gatter bzw. XNOR-Gatter entsprechende Funktionalität aufweist, beispielsweise eine entsprechende Logikschaltung oder eine programmgesteuerte Einrichtung.

In einer sehr vorteilhaften Ausgestaltung wird das 90°-phasenverschobene DQS-Signal durch Phasenverschiebung des ursprünglichen DQS-Signals gewonnen. Bei Verknüpfung des so gewonnenen 90°-phasenverschobenen DQS-Signals mit dem ursprünglichen DQS-Signal mittels eines XOR-Gatters lässt sich damit ein DQS-Signal mit doppelter Taktfrequenz bereitstellen, wobei die High-Phasen und Low-Phasen dieses verdoppelten DQS-Signals gleich lang sind. In einer dazu alternativen Ausgestaltung ist ein DQS-Signal sowie ein dazu invertiertes DQS-Signal vorgesehen, wobei das 90°-phasenverschobenen DQS-Signal aus einem dieser beiden DQS-Signale abgeleitet wird.

Die erfindungsgemäße Testvorrichtung weist eine Latch-Einrichtung zum Latchen der Datensignale auf, die über den Datenpfad mit den Datenanschlüssen und über einen DQS-Steuerpfad mit den DQS-Steueranschlüssen verbunden ist.

Vorteilhafterweise weist der DQS-Steuerpfad einen ersten Pfad mit einem frequenzunveränderten DQS-Signal sowie einen zweiten Pfad mit einem gegenüber dem frequenzunveränderten DQS-Signal ein DQS-Signal mit höheren Frequenz, insbesondere der doppelten Frequenz, auf. Welcher dieser Pfade verwendet wird und damit welches dieser DQS-Signale zum Latchen der Daten im Datenpfad verwendet wird, lässt sich über eine Multiplexereinrichtung, die ausgangsseitig den beiden Pfaden nachgeschaltet ist, einstellen. Auf diese Weise ist eine herkömmliche Testvorrichtung einerseits für den Betrieb herkömmlicher bei niedriger Frequenz betreibbarer Halbleiterspeicher verwendbar und zusätzlich ist die Funktionalität dieser Testvorrichtung auch erweiterbar, indem bei Auswahl des zweiten Pfades ein DQS-Signal bereitgestellt werden kann, mit welchem auch die Datenpfade, insbesondere die Schreibpfade moderner, höherfrequenter Halbleiterspeicher getestet werden können. Die erfindungsgemäße Testvorrichtung weist zu diesem Zweck vorteilhafterweise einen Anschluss zur Einstellung eines Betriebsmodus auf. Über diesen Anschluss, der mit einem Steueranschluss des Multiplexers verbunden ist, ist durch Auswahl des ersten oder des zweiten Pfades der Betriebsmodus der Testvorrichtung einstellbar.

Die Einrichtung zur Erhöhung der Frequenz des DQS-Signals, dabei insbesondere die Einrichtung zur Phasenverschiebung, der Empfänger, das XOR-Gatter sowie der Multiplexer, weisen typischerweise eine diesen Einrichtungen zugeordnete Gatterlaufzeit auf. Das höherfrequente DQS-Signal ist daher gegenüber dem eingangsseitigen frequenzunveränderten DQS-Signal entsprechend zeitverzögert. Diese Zeitverzögerung führt dazu, dass das DQS-Signal im DQS-Steuerpfad gegenüber dem entsprechenden Datensignal im Datenpfad mehr oder weniger stark verzögert ist. In einer besonders vorteilhaften Weiterbildung ist daher im Datenpfad eine Kompensationseinrichtung vorgesehen, die dieser Zeitverzögerung im DQS-Steuerpfad Rechnung trägt und die somit das Datensignal im Datenpfad mit einer entsprechenden Zeitverzögerung verzögert. In einer sehr vorteilhaften Ausgestaltung sind daher im Datenpfad vorteilhafterweise die gleichen Schaltungsteile bzw. zumindest Schaltungsteile mit den gleichen Gatterlaufzeiten, die im DQS-Steuerpfad für die Zeitverzögerung verantwortlich sind, angeordnet.

Typischerweise weist die Kompensationseinrichtung zumindest ein weiteres XOR-Gatter und/oder einen weiteren Multiplexer auf, die so ausgebildet sind, dass deren Gatterlaufzeiten den entsprechenden Gatterlaufzeiten des XOR-Gatters und/oder des Multiplexers im DQS-Steuerpfad entsprechen. Auf diese Weise kann sichergestellt werden, dass auch im Datenpfad eine identische bzw. zumindest eine weitestgehend gleiche Zeitverzögerung wie im DQS-Steuerpfad vorhanden ist.

In einer typischen und auch vorteilhaften Ausgestaltung sind die Datenanschlüsse als Schreibdatenanschlüsse ausgebildet. Über diese Schreibdatenanschlüsse lassen sich Schreibdatensignale (WRITE), welche in einen Halbleiterspeicher geschrieben werden sollen, in die Testvorrichtung einkoppeln. Die erfindungsgemäße Testvorrichtung ist damit zum Testen des Schreibpfades eines Halbleiterspeichers, insbesondere eines DDR-Halbleiterspeichers, ausgebildet.

Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigt dabei:

1 anhand eines Blockschaltbild den prinzipiellen Aufbau eines erfindungsgemäßen Testgeräts;

2 ein erstes Ausführungsbeispiel für eine Einrichtung zur Bereitstellung eines DQS-Signals mit doppelter Frequenz;

3 ein zweites Ausführungsbeispiel für eine Einrichtung zur Bereitstellung eines DQS-Signals mit doppelter Frequenz;

4 anhand eines Blockschaltbild einen detaillierten Aufbau eines erfindungsgemäßen Testgeräts;

5 ein Ablaufdiagramm zur Darstellung des Latchens der Schreibdaten unter Verwendung eines erfindungsgemäß erzeugten DQS-Signals mit doppelter Frequenz.

In allen Figuren der Zeichnungen sind gleiche bzw. funktionsgleiche Elemente und Signale – sofern nichts anderes angegeben ist – mit den selben Bezugszeichen versehen worden.

1 zeigt anhand eines Blockschaltbildes den prinzipiellen Aufbau eines erfindungsgemäßen Testgerätes. Das Testgerät ist hier mit Bezugszeichen 1 bezeichnet. Das Testgerät 1 weist Dateneingänge 2, DQS-Eingänge 3 sowie einen Datenausgang 4 auf. Über die Dateneingänge 2 sind Datensignale D0 und über die DQS-Eingänge 3 DQS-Signale DQS in das Testgerät 1 einkoppelbar.

Das Testgerät 1 weist eine Latch-Einrichtung 5, beispielsweise ein Schieberegister, auf. Die Latch-Einrichtung 5 ist zwischen den Dateneingängen 2 und dem Datenausgang 4 angeordnet, so dass dieser Latch-Einrichtung 5 eingangsseitig Datensignale D0 zugeführt werden. Die DQS-Signale DQS2, welche gegenüber dem eingangsseitig eingekoppelten DQS-Signal DQS eine erhöhte, im vorliegenden Fall doppelte Frequenz aufweist, werden zum Latchen der Datensignale D0 verwendet. Zur Erzeugung des DQS-Signals DQS2 mit doppelter Frequenz ist eine Einrichtung 6 zur Erhöhung der Taktfrequenz vorgesehen. Der Aufbau und die Funktionsweise dieser Einrichtung 6 wird nachfolgend anhand der 2 und 3 beschrieben.

2 zeigt dabei ein ersten Ausführungsbeispiel für die Einrichtung 6 zur Bereitstellung eines DQS-Signals DQS2 mit doppelter Frequenz. Die Einrichtung 6 weist hier eine Schaltung zur Phasenverschiebung 10 sowie ein dieser Schaltung 10 nachgeschaltete Exclusive-ODER-Schaltung 11 auf. Der Schaltung 10 zur Phasenverschiebung wird eingangsseitig das DQS-Signal DQS zugeführt. Die Schaltung 10 ist im vorliegenden Ausführungsbeispiel dazu ausgelegt, die Phase des eingangsseitig eingekoppelten DQS-Signals DQS zu verschieben. Das so gewonnene, 90°-phasenverschobene DQS-Signal DQS90 wird zusammen mit dem ursprünglichen DQS-Signal DQS in die nachgeschaltete XOR-Schaltung 11 eingekoppelt. Die XOR-Schaltung 11 erzeugt daraus ein DQS-Signal DQS2, welches gegenüber dem eingangsseitigen DQS-Signal DQS eine doppelte Frequenz aufweist. Das entsprechende Timing der verschiedenen DQS-Signale DQS, DQS90, DQS2 ist in der 5 dargestellt.

3 zeigt ein zweites Ausführungsbeispiel für die Einrichtung 6 zur Bereitstellung eines DQS-Signals mit doppelter Frequenz. Im Unterschied zu dem Ausführungsbeispiel in 2 werden der Schaltung 6 eingangsseitig sowohl das DQS-Signal DQS als auch das dazu invertierte DQS-Signal DQS' zugeführt. Dabei wird eines dieser beiden Signale, im vorliegenden Ausführungsbeispiel das invertierte DQS-Signal DQS', in der Schaltung 10 um 90°-phasenverschoben.

4 zeigt anhand eines Blockschaltbildes einen detaillierten Aufbau eines erfindungsgemäßen Testgerätes 1. Das Testgerät 1 baut hier auf der Ausgestaltung der Schaltung 6 in 3 auf, bei der eingangsseitig das DQS-Signal DQS sowie das dazu invertierte DQS-Signal DQS' eingekoppelt werden.

Im Unterschied zu dem Ausführungsbeispiel in 1 weist das Testgerät 1 im DQS-Steuerpfad 8 einen ersten und einen zweiten Pfad 20, 21 auf, die parallel zueinander angeordnet sind und die somit eingangsseitig mit den Eingängen 3 und ausgangsseitig mit einem Steueranschluss 9 der Latch-Einrichtung 5 verbunden sind. Der erste Pfad 20 weist einen mit den Eingängen 3 verbundenen differentiellen Empfänger 22 auf, der dazu ausgelegt ist, aus den beiden DQS-Signalen DQS, DQS' ausgangsseitig ein DQS-Signal DQS0 mit einfacher Frequenz zur Ansteuerung der Latch-Einrichtung 5 zu erzeugen.

Im zweiten Pfad 21 ist die erfindungsgemäße Schaltung 6 angeordnet, der ebenfalls eine Empfängerschaltung, im vorliegenden Fall jeweils ein Empfänger 23, 24 für jeden Eingang der Schaltung 6, vorgeschaltet ist. Die Schaltung 6 und damit der zweite Pfad 21 sind dazu ausgelegt, zur Ansteuerung der Latch-Einrichtung 5 ein DQS-Signal DQS2 mit doppelter Frequenz bereitzustellen.

Welcher Pfad 20, 21 und damit welches DQS-Signal DQS2, DQS zur Ansteuerung der Latch-Einrichtung 5 verwendet wird, lässt sich über eine Multiplexerschaltung 25 auswählen. Die Ansteuerung der Multiplexerschaltung 25 erfolgt über ein geeignetes Steuersignal 26, welches extern, beispielsweise von dem Anwender des Testgerätes 1, einstellbar ist.

Im Datenpfad 7 ist zwischen den Dateneingängen 2 und dem Eingang der Latch-Einrichtung 5 eine Verzögerungseinrichtung 27 angeordnet, die einer Verzögerung im DQS-Steuerpfad 9 Rechnung trägt. Die Verzögerungseinrichtung 27 erzeugt eine Verzögerung, die der Verzögerung im DQS-Steuerpfad 8 entspricht. Auf diese Weise werden die der Latch-Einrichtung 5 zugeführten Datensignale D0 gleichfalls verzögert. Die Verzögerungseinrichtung 27 weist zu diesem Zwecke gleichfalls diejenigen Schaltungsteile auf, die für eine Verzögerung der DQS-Signale DQS, DQS' im DQS-Steuerpfad 8 verantwortlich sind. Insbesondere weist die Verzögerungseinrichtung 27 auch eine Multiplexerschaltung 28 auf. Zusätzlich bildet die Verzögerungsschaltung 27 die entsprechenden Pfade 20, 21 des DQS-Steuerpfades 8 und dabei insbesondere die darin enthaltenen verzögerungsrelevanten Elemente nach. Daher ist in einem ersten Pfad 29 der Verzögerungsschaltung 27 ein Empfänger 30 und in einem zweiten Pfad 31 ein Empfänger 32 sowie ein XOR-Gatter 33 angeordnet. Die Empfänger 30, 32, der Multiplexer 28 sowie das XOR-Gatter 33 weisen hinsichtlich ihrer Gatterlaufzeiten typischerweise dieselben Laufzeiten wie die entsprechenden Elemente 11, 2225 im DQS-Steuerpfad 8 auf.

5 zeigt ein Ablaufdiagramm zur Darstellung des Latch-Vorgangs zum Testen eines Schreibzugriffs unter Verwendung eines erfindungsgemäß erzeugten DQS-Signals DQS2 mit doppelter Frequenz. Das DQS-Signal DQS2 mit doppelter Frequenz ist dabei aus den DQS-Signalen DQS, DQS90, die zueinander phasenverschoben sind, abgeleitet. Das so erzeugte, quasi verdoppelte DQS-Signal DQS2 weist damit in etwa dieselbe Frequenz wie das Datensignal D0, welches Schreibdaten für einen Halbleiterspeicher aufweist, auf. Auf diese Weise lassen sich die Daten D0 anhand der ansteigenden und abfallenden Flanken des DQS-Signals DQS2 mit doppelter Frequenz latchen.

Obgleich die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, sei sie nicht darauf beschränkt, sondern lässt sich auf vielfältige Art und Weise modifizieren.

Die Erfindung wurde ferner beispielhaft für die Verwendung eines insbesondere als DDR-Halbleiterspeicher ausgebildeten Halbleiterspeichers beschrieben. Die Erfindung sei allerdings nicht ausschließlich darauf beschränkt, sondern lässt sich bei beliebigen Halbleiterspeicheranordnungen vorteilhaft einsetzen. Auch ist die Erfindung nicht notwendigerweise auf den Einsatz zum Testen des Schreibpfades eines Halbleiterspeichers beschränkt, wenngleich diese Anwendung besonders vorteilhaft ist.

In den vorstehenden Ausführungsbeispielen wurde ferner jeweils eine 90°-Phasenverschiebung des DQS-Signals vorgenommen. Denkbar wäre hier selbstverständlich auch eine beliebig andere Phasenverschiebung, wenngleich eine 90°-Phasenverschiebung für die Erzeugung eines DQS-Signals mit doppelter Frequenz besonders vorteilhaft ist. Selbstverständlich lassen sich durch ein entsprechendes Nacheinanderschalten der erfindungsgemäßen Schaltung zur Erhöhung der Frequenz von DQS-Signalen auch DQS-Signale mit mehr als der zweifachen Frequenz, beispielsweise der vierfachen, achtfachen, etc. Frequenz bereitstellen.

1Testgerät, Testvorrichtung 2Dateneingänge 3DQS-Eingänge 4Datenausgänge 5Latch-Einrichtung, Schieberegister 6Schaltung zur Erzeugung von DQS-Signalen mit erhöh ter Frequenz 7Datenpfad, Schreibpfad 8DQS-Steuerpfad 9Steueranschluss 10Einrichtung zur Phasenverschiebung 11Exclusive-ODER-Schaltung, XOR-Gatter, XNOR-Gatter 20erster Pfad 21zweiter Pfad 22differentieller Empfänger 23Empfänger 24Empfänger 25Multiplexereinrichtung 26Steuersignal 27Verzögerungsschaltung 28Multiplexer 29erster Pfad 30Empfänger 31zweiter Pfad 32Empfänger 33XOR-Gatter D0Datensignal DQSDQS-Steuersignal DQS0DQS-Steuersignal DQS2DQS-Steuersignal mit doppelter Frequenz DQS9090°-phasenverschobenes DQS-Steuersignal DQS'invertiertes DQS-Steuersignal

Anspruch[de]
  1. Testvorrichtung (1) zum Testen einer integrierten Schaltung, insbesondere eines DDR-Halbleiterspeichers,

    mit zumindest einem Datenanschluss (2) zur Einkopplung zumindest eines Datensignals (D0),

    mit zumindest einem DQS-Steueranschluss (3) zur Einkopplung zumindest eines frequenzunveränderten DQS-Signals (DQS, DQS'),

    mit einer Einrichtung (10) zur Phasenverschiebung, die dazu ausgelegt ist, aus dem frequenzunveränderten DQS-Signal (DQS, DQS') ein phasenverschobenes DQS-Signal (DQS90) zu erzeugen, und

    mit einer der Einrichtung (10) nachgeschalteten Verknüpfungseinrichtung (11), die durch Verknüpfung des frequenzunveränderten DQS-Signals (DQS, DQS', DQS0) mit dem phasenverschobenen DQS-Signal (DQS90) ein frequenzverändertes DQS-Signal (DQS2) erzeugt, welches eine gegenüber der Frequenz des frequenzunveränderten DQS-Signals (DQS, DQS') erhöhte Frequenz aufweist und welches zum Latchen der Datensignale (D0) oder als Taktsignal vorgesehen ist.
  2. Testvorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Verknüpfungseinrichtung (11) als XOR-Gatter (11) oder als XNOR-Gatter ausgebildet ist.
  3. Testvorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Einrichtung (10) zur Phasenverschiebung dazu ausgelegt ist, eine 90°-Phasenverschiebung des frequenzunveränderten DQS-Signals (DQS) oder eines davon abgeleiteten, invertierten DQS-Signals (DQS') bereitzustellen.
  4. Testvorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das frequenzveränderte DQS-Signal (DQS2) eine gegenüber der Frequenz des frequenzunveränderten DQS-Signals (DQS, DQS') doppelte Frequenz aufweist.
  5. Testvorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass eine Latch-Einrichtung (5) zum Latchen der Datensignale (D0) vorgesehen ist, die über einen Datenpfad (7) mit den Datenanschlüssen (2) und die über einen DQS-Steuerpfad (8) mit den DQS-Steueranschlüssen (3) verbunden ist.
  6. Testvorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass der DQS-Steuerpfad (8) einen ersten Pfad (20) mit dem frequenzunveränderten DQS-Signal (DQS, DQS') sowie einen zweiten Pfad (21) mit dem frequenzveränderten DQS-Signal (DQS2) aufweist.
  7. Testvorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass im DQS-Steuerpfad (8) ein Multiplexer (25) angeordnet ist ist, der ausgangsseitig dem ersten und zweiten Pfad (20, 21) nachgeschaltet ist und über den jeweils einer dieser beiden Pfade (20, 21) auswählbar ist.
  8. Testvorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass die Testvorrichtung (1) einen Anschluss zur Einstellung eines Betriebsmodus aufweist, der mit einem Steueranschluss des Multiplexers (25) verbunden ist und über den durch Auswahl des ersten oder des zweiten Pfades (20, 21) der Betriebsmodus der Testvorrichtung (1) einstellbar ist.
  9. Testvorrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass eine Kompensationseinrichtung (27) vorgesehen, die im Datenpfad (7) angeordnet ist und die das Datensignal (D0) mit einer Zeitverzögerung verzögert, welche der Zeitverzögerung entspricht, die sich aus der Erzeugung des frequenzveränderten DQS-Signals (DQS2) im DQS-Steuerpfad (8) ergibt.
  10. Testvorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die Kompensationseinrichtung (27) zumindest ein weiteres XOR-Gatter (33) und/oder einen weiteren Multiplexer (28) aufweist, die so ausgebildet sind, dass deren Gatterlaufzeiten den entsprechenden Gatterlaufzeiten des XOR-Gatters (11) und/oder des Multiplexers (25) im DQS-Steuerpfad (20) entsprechen.
  11. Testvorrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Datenanschlüsse (2) als Schreibdatenanschlüsse (2) ausgebildet sind, über die Schreibdatensignale (D0), welche in einen Halbleiterspeicher geschrieben werden sollen, einkoppelbar sind.
  12. Verfahren zum Betreiben einer Testvorrichtung (1) nach einem der vorstehenden Ansprüche, gekennzeichnet durch

    – einen ersten Betriebsmodus, bei dem die Testvorrichtung (1) zum Latchen der Datensignale (D0) mit dem frequenzunveränderten DQS-Signal (DQS, DQS') betrieben wird, und

    – einen zweiten Betriebsmodus, bei dem die Testvorrichtung (1) zum Latchen der Datensignale (D0) mit dem frequenzveränderten DQS-Signal (DQS2) mit einer gegenüber der Frequenz des frequenzunveränderten DQS-Signals (DQS, DQS') höherer Frequenz betrieben wird.
  13. Verfahren nach einem Anspruch 12, dadurch gekennzeichnet, dass die Datensignale (D0) mit einer Verzögerung verzögert werden, die einer Verzögerung für die Bereitstellung des frequenzunveränderten DQS-Signals (DQS, DQS', DQS0) bzw. des frequenzveränderten DQS-Signals (DQS2) im DQS-Steuerpfad (8) entsprechen.
Es folgen 3 Blatt Zeichnungen






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