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Dokumentenidentifikation DE69828021T2 01.12.2005
EP-Veröffentlichungsnummer 0000920024
Titel Halbleiterspeicheranordnung mit mehreren Banken
Anmelder NEC Corp., Tokio/Tokyo, JP;
NEC Electronics Corp., Kawasaki, Kanagawa, JP
Erfinder Takahashi, Hiroki, Minato-ku, Tokyo, JP
Vertreter Wenzel & Kalkoff, 22143 Hamburg
DE-Aktenzeichen 69828021
Vertragsstaaten DE, GB
Sprache des Dokument EN
EP-Anmeldetag 28.11.1998
EP-Aktenzeichen 982504169
EP-Offenlegungsdatum 02.06.1999
EP date of grant 08.12.2004
Veröffentlichungstag im Patentblatt 01.12.2005
IPC-Hauptklasse G11C 8/00
IPC-Nebenklasse G11C 7/00   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff von Anspruch 1.

BESCHREIBUNG DES STANDES DER TECHNIK

In einer herkömmlichen Halbleiterspeichereinrichtung wie z. B. einem DRAM werden allgemein Speicherzellen an den Schnittstellen einer Mehrzahl von Bitleitungspaaren und einer Mehrzahl von Wortleitungen gebildet. Speicherinformationen einer Zielspeicherzelle können ausgelesen werden, indem eine Wortleitung durch eine Reihenadresse und ein Bitleitungspaar durch eine Spaltenadresse ausgewählt werden.

In einer herkömmlichen Halbleiterspeichereinrichtung wie z. B. einem DRAM ist der Speicherbereich aufgrund einer Zunahme der Speicherkapazität und Begrenzungen der Länge des Bitleitungspaares in eine Mehrzahl Blöcke aufgeteilt.

Um in der Speicherzelle der aus einer Mehrzahl Blöcke gebildeten Halbleiterspeichereinrichtung gespeicherte Speicherinformationen auszulesen, wird zunächst eine Reihenadresse bezeichnet, und dann werden eine Spaltenadresse und eine Blockadresse bezeichnet. Nachdem die Adressen bezeichnet worden sind, werden auf Empfang von externen Befehlen hin verschiedene Arbeitsschritte wie z. B. Datenlesen und -schreiben durchgeführt.

1 ist ein Blockdiagramm, das eine aus einer Mehrzahl von Blöcken gebildete Halbleiterspeichereinrichtung als ersten Stand der Technik zeigt.

In dieser herkömmlichen Halbleiterspeichereinrichtung ist der Speicherbereich aus zwei Blöcken 121 und 122 gebildet.

Die Halbleiterspeichereinrichtung umfasst die Blöcke 121 und 122, einen Adresspuffer 91 und eine Zeitgabesteuerschaltung 93.

Wenn ein Reihenadressaktivierungssignal 30 aktiv wird, aktiviert die Zeitgabesteuerschaltung 93 ein Adressauslösesignal 100 und ändert ein Wortleitungstreibersignal 97, ein Voraufladungssignal 98 und ein Leseverstärkerauslösesignal 99 von einem hohen Niveau (nachfolgend als H bezeichnet) auf ein niedriges Niveau (nachfolgend als L bezeichnet) oder zu vorab bestimmten Zeitpunkten in einer vorab bestimmten Reihenfolge von L nach H.

Das Reihenadressaktivierungssignal 30 wird durch einen externen Befehl aktiviert.

Wenn das Adressauslösesignal 100 aktiv wird, verriegelt sich der Adresspuffer 91 und gibt eine Reihenadresse aus, die in einem Adresssignal 32 als Reihenadresssignal 33 enthalten ist, und ändert ein Blockauswahlsignal 901 oder 902 zu H, um einen von der Blockadresse des Adresssignals 32 bezeichneten Block zu aktivieren.

Der Block 121 ist aus Bitleitungspaaren 411 bis 41n, Wortleitungen 401 bis 40m, einem SAP, einem SAN, einer Mehrzahl Speicherzellen 17, die an den Schnittstellen der Bitleitungspaare 411 bis 41n und Wortleitungen 401 bis 40m angeordnet sind, Voraufladungsschaltungen 181 bis 18n, die an den Bitleitungspaaren 411 bis 41n angeordnet sind, einer Voraufladungsschaltung 19, die zwischen dem SAP und dem SAN angeordnet ist, Leseverstärkern 291 bis 29n, die an den Bitleitungspaaren 411 bis 41n angeordnet sind, einem Reihendecoder 1151, einer UND-Schaltung 101, einer ODER-Schaltung 102, einem Inverter 103, einer UND-Schaltung 104, einem Inverter 42, einem p-Kanal-MOS-Transistor 38 und einem n-Kanal-MOS-Transistor 39 gebildet.

Die UND-Schaltung 101 UND-verknüpft das Wortleitungstreibersignal 97 und ein Blockauswahlsignal 901 und gibt das UND als ein Wortleitungstreibersignal 71 aus.

Wenn sich das Wortleitungstreibersignal 71 zu H ändert, aktiviert der Reihendecoder 1151 von den Wortleitungen 401 bis 40m eine durch das Reihenadresssignal 33 bezeichnete Wortleitung.

Wie in 2 gezeigt, ist der Reihendecoder 1151 aus Adressdecodern 140 bis 140m gebildet.

Die Adressdecoder 1401 bis 140m sind für die Wortleitungen 401 bis 40m angeordnet. In den Adressdecodern 1401 bis 140m werden die Adressen korrespondierender Wortleitungen gesetzt. Wenn sich das Wortleitungstreibersignal 71 zu H ändert, arbeiten die Adressdecoder 1401 bis 140m. Wenn eine durch das Reihenadresssignal 33 angegebene Adresse eine gesetzte Adresse ist, aktiviert jeder Adressdecoder eine korrespondierende Wortleitung.

Der Inverter 103 invertiert die Logik des Blockauswahlsignals 901 und gibt das invertierte Signal aus.

Die ODER-Schaltung 102 ODER-verknüpft das Ausgangssignal vom Inverter 103 und das Voraufladungssignal 98 und gibt das ODER aus.

Wenn sich das Ausgangssignal von der ODER-Schaltung 102 zu H ändert, laden die Voraufladungsschaltungen 181 bis 18n die Bitleitungspaare 411 bis 41n vor, legen sie auf einem konstanten Potenzialniveau fest und halten sie auf dem gleichen Niveau. Auf ähnliche Weise lädt die Voraufladungsschaltung 19 den SAP und den SAN vor, legt sie auf einem konstanten Potenzialniveau fest und hält sie auf dem gleichen Niveau, wenn sich das Ausgangssignal von der ODER-Schaltung zu H ändert.

Die UND-Schaltung 104 UND-verknüpft das Leseverstärkerauslösesignal 99 und das Blockauswahlsignal 901 und gibt das UND als Leseverstärkerauslösesignal 91 aus.

Der Inverter 42 invertiert die Logik des Leseverstärkerauslösesignals 91.

Das Ausgangssignal vom Inverter 42 wird dem Gate des p-Kanal-MOS-Transistors 38 eingegeben. Wenn sich das Ausgangssignal vom Inverter 42 zu L ändert, wird der p-Kanal-MOS-Transistor 38 eingeschaltet, um dem SAP eine Spannung VDD anzulegen.

Das Leseverstärkerauslösesignal 91 wird dem Gate des n-Kanal-MOS-Transistors 39 eingegeben. Wenn sich das Leseverstärkerauslösesignal 91 zu H ändert, wird der n-Kanal-MOS-Transistor 39 eingeschaltet, um dem SAN eine Erdspannung anzulegen.

Wenn sowohl der p-Kanal-MOS-Transistor 38 als auch der n-Kanal-MOS-Transistor 39 eingeschaltet werden, arbeiten die Leseverstärker 291 bis 29n, um den Spannungsausgang der Bitleitungspaare 411 bis 41n zu verstärken und die verstärkte Spannung über eine Spaltenauswahlschaltung und eine Eingangs-/Ausgangsschaltung (beide nicht gezeigt) extern auszugeben.

Der Block 122 weist die gleiche Anordnung wie die des Blocks 121 auf, außer dass ein Blockauswahlsignal 902 anstelle des Blockauswahlsignals 901 eingegeben wird, und eine Beschreibung davon unterbleibt.

Die Arbeitsweise der herkömmlichen Halbleiterspeichereinrichtung wird mit Bezug auf 1 und 2 und eine Zeittafel in 3 erläutert.

Die folgende Beschreibung betrifft einen Lesevorgang, und ein Schreibvorgang wird auf ähnliche Weise durchgeführt.

Es wird die Arbeitsweise zum Auslesen von Daten aus der Speicherzelle 17 erläutert, die an der Schnittstelle des Bitleitungspaares 411 und der Wortleitung 401 im Block 121 gebildet ist.

Wenn ein externer Befehl und das Adresssignal 32 bei t41 eingegeben werden, aktiviert der externe Befehl das Reihenadressaktivierungssignal 30, und die Zeitgabesteuerschaltung 93 aktiviert das Adressauslösesignal 100. Der Adresspuffer 91 verriegelt sich und gibt die Reihenadresse des Adresssignals 32 als Reihenadresssignal 33 aus. Ein leerer Abschnitt des Adresssignals 32 in 3 stellt den Ort der Reihenadresse dar, der als Reihenadresssignal 33 gelesen wird. Da die Blockadresse den Block 121 angibt, ändert der Adresspuffer 91 das Blockauswahlsignal 901 zu H.

Bei t42 ändert die Zeitgabesteuerschaltung 93 das Voraufladungssignal 98 zu L, um das Voraufladungssignal 81 zu L zu ändern, wodurch die Voraufladungsschaltungen 181 bis 18n und die Voraufladungsschaltung 19 deaktiviert werden. Die Zeitgabesteuerschaltung 93 ändert das Wortleitungstreibersignal 97 zu H, um das Wortleitungstreibersignal 71 zu H zu ändern, wodurch die Wortleitung 401 aktiviert wird. Bei t43 ändert die Zeitgabesteuerschaltung 93 das Leseverstärkerauslösesignal 99 zu H, um das Leseverstärkerauslösesignal 91 zu H zu ändern, wodurch der p-Kanal-MOS-Transistor 38 und der n-Kanal-MOS-Transistor 39 eingeschaltet und die Leseverstärker 291 bis 29n aktiviert werden.

Als Folge werden Daten, die in der an der Schnittstelle des Bitleitungspaares 411 und der Wortleitung 401 gebildeten Speicherzelle 17 gespeichert sind, über das Bitleitungspaar 411 an den Leseverstärker 291 ausgegeben und verstärkt, und die verstärkten Daten werden ausgegeben.

Nachdem die Daten ausgelesen worden sind, wird der Block 121 deaktiviert. Genauer ändert die Zeitgabesteuerschaltung 93 bei t44 das Wortleitungstreibersignal 97 zu L, um das Wortleitungstreibersignal 71 zu L zu ändern, wodurch die Wortleitung 401 deaktiviert wird. Bei t45 ändert die Zeitgabesteuerschaltung 93 das Leseverstärkerauslösesignal 99 zu L, um das Leseverstärkerauslösesignal 91 zu L zu ändern, wodurch die Leseverstärker 291 bis 29n deaktiviert werden. Bei t46 ändert die Zeitgabesteuerschaltung 93 das Voraufladungssignal 98 zu H, um das Voraufladungssignal 81 zu H zu ändern, wodurch die Voraufladungsschaltungen 181 bis 18n und 19 aktiviert werden. Das heißt, dass das Bitleitungspaar 411, SAP und SAN auf eine gegebene Spannung geladen werden, und Spannungen über Leitungen werden auf das gleiche Niveau gesetzt.

Wenn die Halbleiterspeichereinrichtung jedoch aus einer Mehrzahl von Blöcken besteht und Signale durch eine Zeitgabesteuerschaltung 93 gesteuert werden, kann kein weiterer Block bearbeitet werden, während ein bestimmter Block bearbeitet wird. Wenn die Speicherkapazität und die Anzahl der Blöcke zunimmt, wird unerwünschterweise eine längere Zeit gebraucht, um Speicherinhalte auszulesen.

Um dieses Problem zu lösen, besteht eine Halbleiterspeichereinrichtung nicht aus einer Mehrzahl Blöcke, sondern aus Adressbereichen (Banken), die in der Lage sind, unabhängig voneinander zu arbeiten.

Eine Halbleiterspeichereinrichtung, die gemäß dem zweiten Stand der Technik aus einer Mehrzahl von Adressbereichen besteht, wird mit Bezug auf 4 beschreiben. Die gleichen Bezugszahlen wie in 1 bezeichnen die gleichen Teile.

In dieser Halbleiterspeichereinrichtung besteht der Speicherbereich aus vier geteilten Adressbereichen 171 bis 174.

Die herkömmliche Halbleiterspeichereinrichtung besteht aus den Adressbereichen 171 bis 174, Zeitgabesteuerschaltungen 1101 bis 1104, die für die Adressbereiche 171 bis 174 angeordnet sind, Verriegelungsschaltungen 1111 bis 1114, die für die Zeitgabesteuerschaltungen 1101 bis 1104 angeordnet sind, einem Reihenadresspuffer 45 und einem Adressbereichdecoder 143.

Der Reihenadresspuffer 45 gibt die Reihenadresse eines Adresssignals 32 als Reihenadresssignal 33 aus.

Der Adressbereichdecoder 143 aktiviert für eine vorbestimmte Zeit Adressbereichauswahlsignale 111 bis 114 zum Aktivieren eines Adressbereichs, der durch die Adressbereichadresse des Adresssignals 32 angegeben ist.

Die Verriegelungsschaltungen 1111 bis 1114 lesen ein Reihenadressaktivierungssignal 30 und ein Reihenadressdeaktivierungssignal 31 nur, wenn die entsprechenden Adressbereichauswahlsignale 111 und 114 aktiv sind. Wenn das Reihenadressaktivierungssignal 30 aktiv wird, aktivieren die Verriegelungsschaltungen 1111 bis 1114 ein Reihenadressaktivierungssignal 1121. Wenn das Reihenadressdeaktivierungssignal 31 aktiv wird, deaktivieren die Verriegelungsschaltungen 1111 bis 1114 das Reihenadressaktivierungssignal 1121.

Die Zeitgabesteuerschaltungen 1101 bis 1104 führen den gleichen Vorgang wie den der Zeitgabesteuerschaltung 93 in 1 durch, außer, dass sie das Adressauslösesignal 100 nicht ausgeben. Die Zeitgabesteuerschaltungen 1101 bis 1104 geben Wortleitungstreibersignale 71 bis 74 anstelle des Wortleitungstreibersignals 97, Voraufladungssignale 81 bis 84 anstelle des Voraufladungssignals 98 und Leseverstärkerauslösesignale 91 bis 94 anstelle des Leseverstärkerauslösesignals 99 aus und empfangen das Reihenadressaktivierungssignal 1121 anstelle des Reihenadressaktivierungssignals 30.

Der Adressbereich 171 besteht aus Bitleitungspaaren 411 bis 41n, Wortleitungen 401 bis 40m, einem SAP, einem SAN, einer Mehrzahl Speicherzellen 17, die an den Schnittstellen der Bitleitungspaare 411 bis 41n und den Wortleitungen 401 bis 40m gebildet sind, Voraufladungsschaltungen 181 bis 18n, die an den Bitleitungspaaren 411 bis 41n angeordnet sind, einer Voraufladungsschaltung 19, die zwischen dem SAP und dem SAN angeordnet ist, Leseverstärkern 291 bis 29n, die an den Bitleitungspaaren 411 bis 41n angeordnet sind, einem Reihendecoder 1351, einem Inverter 42, einem p-Kanal-MOS-Transistor 38 und einem n-Kanal-MOS-Transistor 39.

Wenn sich das Wortleitungstreibersignal 71 zu H ändert, verriegelt der Reihendecoder 1351 das Reihenadresssignal 33 gemäß dem Adressbereichauswahlsignal 111 und aktiviert eine Wortleitung, die durch das Reihenadresssignal 33 von den Wortleitungen 401 bis 40m bezeichnet wird.

Wie in 5 gezeigt, besteht der Reihendecoder 1351 aus Adressdecodern 140 bis 140m und einer Verriegelungsschaltung 1411.

Die Verriegelungsschaltung 1411 verriegelt sich und gibt das Reihenadresssignal 33 gemäß dem Adressbereichauswahlsignal 111 aus. Die Adressdecoder 1401 bis 140m empfangen das Reihenadresssignal 33, das durch die Verriegelungsschaltung 1411 verriegelt und ausgegeben wird.

Es wird die Arbeitsweise der Halbleiterspeichereinrichtung gemäß dem zweiten Stand der Technik beschrieben.

Es wird die Arbeitsweise zum Auslesen von Daten der Speicherzelle 17, die an der Schnittstelle des Bitleitungspaares 411 und der Wortleitung 401 im Adressbereich 171 gebildet wird, erläutert.

Das Reihenadressaktivierungssignal 30 wird aktiv, und das Adresssignal 32, umfassend eine Reihenadresse, die die Adresse der Wortleitung 401 angibt, und eine Adressbereichadresse, die den Adressbereich 171 angibt, wird extern eingegeben. Dann gibt der Reihenadresspuffer 45 die Reihenadresse des Adresssignals 32 als Adresssignal 33 aus, und der Adressbereichdecoder 143 aktiviert das Adressbereichauswahlsignal 111.

Da das Adressbereichauswahlsignal 111 und das Reihenadressaktivierungssignal 30 aktiv werden, aktiviert die Verriegelungsschaltung 1111 das Reihenadressaktivierungssignal 1121.

Da das Reihenadressaktivierungssignal 1121 aktiv wird, steuert die Zeitgabesteuerschaltung 1101 das Wortleitungstreibersignal 71, das Voraufladungssignal 81 und das Leseverstärkerauslösesignal 91, um einen Lesesvorgang von der Speicherzelle 17 und eine Deaktivierung nach dem Lesen durchzuführen.

Zu dieser Zeit verriegelt der Reihendecoder 1351 das Reihenadresssignal 33 und aktiviert die Wortleitung 401, die durch das verriegelte Reihenadresssignal 33 angegeben wird, weil das Adressbereichauswahlsignal 111 aktiv ist.

Es wird die Arbeitsweise zum bezeichnen der Deaktivierung des Adressbereichs 172 erläutert, während in der Speicherzelle 17 im Adressbereich 171 gespeicherte Daten ausgelesen werden.

Die im extern eingegebenen Adresssignal 32 enthaltene Adressbereichadresse wird geschaltet, um den Adressbereich 172 zu bezeichnen. Der Adressbereichdecoder 143 deaktiviert das Adressbereichauswahlsignal 111 und aktiviert das Adressbereichauswahlsignal 112. Die Verriegelungsschaltung 1111 hält das Reihenadressaktivierungssignal 1121 ungeachtet von Änderungen im Reihenadressaktivierungssignal 30 und im Reihenadressdeaktivierungssignal 31 durch das inaktive Adressbereichauswahlsignal 111 aktiv. Der Reihendecoder 1351 hält auch die Wortleitung 401 ungeachtet von Änderungen im Reihenadresssignal 33 durch das inaktive Adressbereichauswahlsignal 111 aktiv. Auf diese Weise können Daten im Adressbereich 171 ungeachtet von Änderungen im Reihenadresssignal ausgelesen werden.

Da das Adressbereichauswahlsignal 112 und das Reihenadressdeaktivierungssignal 31 aktiv werden, wird der Adressbereich 172 deaktiviert.

Oben wurde die Arbeitsweise zum gleichzeitigen Durchführen eines Datenlesevorgangs des Adressbereichs 171 und der Deaktivierung des Adressbereichs 172 beschrieben. Auf ähnliche Weise kann in der herkömmlichen Halbleiterspeichereinrichtung ein Datenlesevorgang oder eine Deaktivierung eines gegebenen Adressbereichs und ein Datenlesevorgang oder eine Deaktivierung eines weiteren Adressbereichs gleichzeitig durchgeführt werden.

Die Halbleiterspeichereinrichtung gemäß dem zweiten Stand der Technik erfordert jedoch Zeitgabesteuerschaltungen, die in ihrer Anzahl den Adressbereichen gleich sind. Wenn sich die Zahl der Adressbereiche erhöht, erhöht sich entsprechend die Zahl der Zeitgabesteuerschaltungen.

6 zeigt ein Beispiel einer allgemeinen Zeitgabesteuerschaltung.

Eine in 6 gezeigte Zeitgabesteuerschaltung 192 besteht aus den Verzögerungsschaltungen 1911 bis 1913 und den Treibern 1901 bis 1903. Die Zeitgabesteuerschaltung 192 empfängt ein Eingangssignal 194 und gibt zu verschiedenen Zeiten Steuersignale 1931 bis 1933 aus.

Jede der Verzögerungsschaltungen 1911 bis 1913 besteht aus einer Mehrzahl in Reihe geschalteter Inverter. Die Verzögerungsschaltungen 1911 bis 1913 sind ebenfalls miteinander in Reihe geschaltet. Ein Ausgang von der Verzögerungsschaltung 1911 wird über den Treiber 1901 als Steuersignal 1931 ausgegeben. Ein Ausgang von der Verzögerungsschaltung 1912 wird über den Treiber 1902 als Steuersignal 1922 ausgegeben. Ein Ausgang von der Verzögerungsschaltung 1913 wird über den Treiber 1903 als Steuersignal 1933 ausgegeben.

Die Steuersignale 1931 bis 1933 entsprechen dem Wortleitungstreibersignal 71, dem Voraufladungssignal 81 und dem Leseverstärkerauslösesignal 91.

Da die Treiber 1901 bis 1903 jeweiligen Schaltungen Signale, die von den Verzögerungsschaltungen 1911 bis 1913 verzögert werden, als Steuersignale 1931 bis 1933 zuführen, muss die Zeitgabesteuerschaltung 192 große Inverter verwenden. Folglich ist der belegte Bereich der Zeitgabesteuerschaltung allgemein größer als der belegte Bereich einer anderen Schaltung. Wenn die Zahl der Adressbereiche gemeinsam mit einer Zunahme der Speicherkapazität von jüngsten Halbleiterspeichereinrichtungen auf 4, 8, 16, ... zunimmt, nimmt der Schaltungsbereich der Zeitgabesteuerschaltung stark zu.

Die Halbleiterspeichereinrichtung gemäß dem zweiten Stand der Technik erfordert Zeitgabesteuerschaltungen, die in ihrer Anzahl den Adressbereichen gleich sind. Aus diesem Grund nimmt der Schaltungsbereich der Zeitgabesteuerschaltungen stark zu, wenn die Anzahl der Adressbereiche zunimmt.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist das Ziel der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung bereitzustellen, in der verhindert werden kann, dass der Schaltungsbereich einer Zeitgabesteuerschaltung wesentlich zunimmt, selbst wenn die Anzahl der Adressbereiche zunimmt.

Die Erfindung erreicht das obige Ziel mit den Merkmalen des Anspruchs 1. Bevorzugte Merkmale werden in den abhängigen Ansprüchen beschrieben.

Gemäß der Erfindung ist die Verriegelungsschaltung zum Verriegeln des Zustands eines von der Zeitgabesteuerschaltung ausgegebenen Signals für jeden Adressbereich angeordnet, und eine Zeitgabesteuerschaltung wird von einer Mehrzahl Adressbereiche geteilt.

Selbst wenn die Anzahl der Adressbereiche zunimmt, kann verhindert werden, dass der Schaltungsbereich der Zeitgabesteuerschaltung stark zunimmt.

Gemäß einer ersten Ausführungsform verriegelt die Verriegelungsschaltung den Zustand eines von der Zeitgabesteuerschaltung ausgegebenen Signals gemäß einem Adressbereichauswahlsignal.

Gemäß einer zweiten Ausführungsform ist weiterhin ein Voraufladungsadressbereichdecoder angeordnet, um zu gestatten, dass ein Adressbereich bezeichnet wird, um durch eine Voraufladungsadressbereichadresse, die anders als eine Adressbereichadresse ist, voraufgeladen zu werden.

Während einer Setzsequenz für einen gegebenen Adressbereich kann eine Rücksetzsequenz für einen weiteren Adressbereich durchgeführt werden.

Gemäß einer dritten Ausführungsform wird ein Voraufladungsadressbereichauswahlsignal als Signal zum Zurücksetzen des Wortleitungstreibersignals verwendet. Ein Adressbereichauswahlsignal wird als Signal zum Zurücksetzen des Voraufladungssignals und Signal zum Setzen des Leseverstärkerauslösesignals verwendet. Die Zeit, zu der das Leseverstärkerauslösesignal aktiviert wird, wird durch das Leseauslösesignal gesteuert.

Die Anzahl der von der Zeitgabesteuerschaltung an jede Verriegelungsschaltung ausgegebenen Signale nimmt ab, die Anzahl von Verbindungen zwischen der Zeitgabesteuerschaltung und der Verriegelungsschaltung nimmt ab, und daher verringert sich der Schaltungsbereich der Zeitgabesteuerschaltung.

Wie aus dem Obigen ersichtlich ist, weist die vorliegende Erfindung die folgenden Effekte auf.

  • (1) Da eine Mehrzahl Adressbereiche eine Zeitgabesteuerschaltung teilen, kann verhindert werden, dass der Schaltungsbereich der Zeitgabesteuerschaltung stark zunimmt, selbst wenn die Anzahl der Adressbereiche zunimmt.
  • (2) Da eine Mehrzahl Adressbereiche eine Zeitgabesteuerschaltung teilen, können die Zeiten von Setz- und Rücksetzsequenzen für jeweilige Adressbereiche synchronisiert werden.
  • (3) Wenn die Zeit für jeden Adressbereich leicht angepasst wird, kann sie mit einem relativ definierten Wert von der Referenzzeit angepasst werden, indem zum Ausgang der Verriegelungsschaltung ein kleines Verzögerungselement hinzugefügt wird.
  • (4) Indem Setz- und Rücksetzzeitgabeketten in der Zeitgabesteuerschaltung vorbereitet werden, können Aktivierung und Voraufladen für verschiedene Adressbereiche gleichzeitig durchgeführt werden, was zu einer hohen Chipleistung führt.

Die obigen und viele weitere Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden den Fachleuten nach Bezugnahme auf die folgende detaillierte Beschreibung und die begleitenden Zeichnungen, in denen bevorzugte Ausführungsformen, die die Prinzipien der vorliegenden Erfindung enthalten, durch veranschaulichende Beispiele gezeigt sind, offenkundig werden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

1 ist ein Blockdiagramm, das schematisch die Anordnung einer Halbleiterspeichereinrichtung gemäß dem ersten Stand der Technik zeigt;

2 ist ein Blockdiagramm, das schematisch die Anordnung einer Verriegelungsschaltung 961 in 1 zeigt;

3 ist eine Zeittafel zum Erläutern der Arbeitsweise der in 1 gezeigten Halbleiterspeichereinrichtung;

4 ist ein Blockdiagramm, das schematisch die Anordnung einer Halbleiterspeichereinrichtung gemäß dem zweiten Stand der Technik zeigt;

5 ist ein Blockdiagramm, das schematisch die Anordnung eines Reihendecoders 1351 in 4 zeigt;

6 ist ein Schaltungsdiagramm, das die Anordnung einer herkömmlichen allgemeinen Zeitgabesteuerschaltung zeigt;

7 ist ein Blockdiagramm, das schematisch die Anordnung einer Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

8 ist ein Schaltungsdiagramm, das schematisch die Anordnung einer Verriegelungsschaltung 61 in 7 zeigt;

9 ist ein Schaltungsdiagramm, das schematisch die Anordnung eines Reihendecoders 51 in 7 zeigt;

10 ist eine Zeittafel zum Erläutern der Arbeitsweise der in 7 gezeigten Halbleiterspeichereinrichtung;

11 ist eine Zeittafel zum Erläutern der Zeitvorgaben einer Setzsequenz für einen Adressbereich 1 und einer Rücksetzsequenz für einen Adressbereich 2 in der in 7 gezeigten Halbleiterspeichereinrichtung;

12 ist ein Blockdiagramm, das schematisch die Anordnung einer Halbleiterspeichereinrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;

13 ist ein Schaltungsdiagramm, das schematisch die Anordnung einer Verriegelungsschaltung 661 in 12 zeigt;

14 ist ein Schaltungsdiagramm, das schematisch die Anordnung eines Reihendecoders 651 in 12 zeigt;

15 ist eine Zeittafel zum Erläutern der Zeitvorgaben einer Setzsequenz für einen Adressbereich 61 und einer Rücksetzsequenz für einen Adressbereich 62 in der in 12 gezeigten Halbleiterspeichereinrichtung;

16 ist eine Zeittafel zum Erläutern der Arbeitsweise der in 12 gezeigten Halbleiterspeichereinrichtung;

17 ist ein Blockdiagramm, das schematisch die Anordnung einer Halbleiterspeichereinrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;

18 ist ein Blockdiagramm, das schematisch die Anordnung einer Verriegelungsschaltung 961 in 17 zeigt; und

19 ist eine Zeittafel zum Erläutern der Arbeitsweise der in 17 gezeigten Halbleiterspeichereinrichtung.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Unten werden mehrere bevorzugten Ausführungsformen der vorliegenden Erfindung detailliert mit Bezug auf die begleitenden Zeichnungen beschrieben.

Erste Ausführungsform

7 ist ein Blockdiagramm, das die Anordnung einer Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. Die gleichen Bezugszahlen wie in 4 bezeichnen die gleichen Teile.

Die Halbleiterspeichereinrichtung der ersten Ausführungsform ist aus Adressbereichen 1 bis 4, Verriegelungsschaltungen 61 bis 64, die für die Adressbereiche 1 bis 4 angeordnet sind, einem Reihenadresspuffer 45, einem Adressbereichdecoder 43 und einer Zeitgabesteuerschaltung 35 aufgebaut.

Die Zeitgabesteuerschaltung 35 ist aus einer aktiven Zeitgabekette 37 und einer Voraufladungszeitgabekette 36 aufgebaut.

Wenn ein Reihenadressaktivierungssignal 30 aktiv wird, steuert die aktive Zeitgabekette 37 ein Wortleitungstreibersignal-Setzsignal 10, ein Voraufladungssignal-Rücksetzsignal 14 und ein Leseverstärkerauslösesignal-Setzsignal 15 in einer vorbestimmten Reihenfolge zu vorbestimmten Zeitpunkten.

Wenn ein Reihenadressdeaktivierungssignal 31 aktiv wird, steuert die Voraufladungszeitgabekette 36 ein Wortleitungstreibersignal-Rücksetzsignal 12, ein Voraufladungssignal-Setzsignal 13 und ein Leseverstärkerauslösesignal-Rücksetzsignal 16 in einer vorbestimmten Reihenfolge zu vorbestimmten Zeitpunkten.

Wenn entweder das Reihenadressaktivierungssignal 30 oder das Reihenadressdeaktivierungssignal 31 aktiv wird, aktiviert die Zeitvorgabesteuerschaltung 35 ein Adressauslösesignal 34.

Wenn das Adressauslösesignal 34 aktiv ist, arbeitet der Adressbereichdecoder 43, um ein beliebiges der Adressbereichauswahlsignale 111 bis 114 zu aktivieren, um einen Adressbereich zu aktivieren, der durch die in einem Adresssignal 32 enthaltene Adressbereichadresse angegeben ist.

Die Verriegelungsschaltungen 61 bis 64 empfangen die Adressbereichauswahlsignale 111 bis 114. Wenn die entsprechenden Adressbereichauswahlsignale 111 bis 114 aktiv sind, ändern die Verriegelungsschaltungen 61 bis 64 ein Wortleitungstreibersignal 71 für ein H-Wortleitungstreibersignal-Setzsignal 10 zu H, das Wortleitungstreibersignal 71 für ein H-Wortleitungstreibersignal-Rücksetzsignal 12 zu L, ein Voraufladungssignal 81 für ein H-Voraufladungssignal-Setzsignal 14 zu L, das Voraufladungssignal 81 für ein H-Voraufladungssignal-Setzsignal 13 zu H, ein Leseverstärkerauslösesignal 91 für ein H-Leseverstärkerauslösesignal-Setzsignal 15 zu H und das Leseverstärkerauslösesignal 91 für ein H-Leseverstärkerauslösesignal-Rücksetzsignal 16 zu L.

Wie in 8 gezeigt, besteht die Verriegelungsschaltung 6 aus Flip-Flop-Schaltungen 20 bis 22 und UND-Schaltungen 23 bis 28.

Die UND-Schaltung 23 UND-verknüpft das Wortleitungstreibersignal-Setzsignal 10 und das Adressbereichauswahlsignal 111 und gibt das UND aus.

Die UND-Schaltung 24 UND-verknüpft das Wortleitungstreibersignal-Rücksetzsignal 12 und das Adressbereichauswahlsignal 111 und gibt das UND aus.

Die UND-Schaltung 25 UND-verknüpft das Voraufladungssignal-Setzsignal 13 und das Adressbereichauswahlsignal 111 und gibt das UND aus.

Die UND-Schaltung 26 UND-verknüpft das Voraufladungssignal-Rücksetzsignal 14 und das Adressbereichauswahlsignal 111 und gibt das UND aus.

Die UND-Schaltung 27 UND-verknüpft das Leseverstärkerauslösesignal-Setzsignal 15 und das Adressbereichauswahlsignal 111 und gibt das UND aus.

Die UND-Schaltung 28 UND-verknüpft das Leseverstärkerauslösesignal-Rücksetzsignal 16 und das Adressbereichauswahlsignal 111 und gibt das UND aus.

Die Flip-Flop-Schaltung 20 wird durch ein Ausgangssignal von der UND-Schaltung 23 gesetzt und durch ein Ausgangssignal von der UND-Schaltung 24 zurückgesetzt und gibt ein Ausgangssignal als das Wortleitungstreibersignal 71 aus.

Die Flip-Flop-Schaltung 21 wird durch ein Ausgangssignal von der UND-Schaltung 25 gesetzt und durch ein Ausgangssignal von der UND-Schaltung 26 zurückgesetzt und gibt ein Ausgangssignal als das Voraufladungssignal 81 aus.

Die Flip-Flop-Schaltung 22 wird durch ein Ausgangssignal von der UND-Schaltung 27 gesetzt und durch ein Ausgangssignal von der UND-Schaltung 28 zurückgesetzt und gibt ein Ausgangssignal als das Leseverstärkerauslösesignal 91 aus.

Die Flip-Flop-Schaltungen 20 bis 22 sind mit einer solchen Logik aufgebaut, dass sie gesetzt und zurückgesetzt werden, wenn sich ein Eingangssignal von L zu H ändert.

Die Verriegelungsschaltungen 62 bis 64 weisen die gleiche Anordnung wie die der Verriegelungsschaltung 61 auf. Sie empfangen die Adressbereichauswahlsignale 112 bis 114 (von denen keines gezeigt ist) anstelle des Adressbereichauswahlsignals 111, geben die Wortleitungstreibersignale 72 bis 74 anstelle des Wortleitungstreibersignals 71, die Ausgangsvoraufladungssignale 82 bis 84 anstelle des Voraufladungssignals 81 und Ausgangsleseverstärkerauslösesignale 92 bis 94 anstelle des Leseverstärkerauslösesignals 91 aus.

In den Adressbereichen 1 bis 4 ersetzen Reihendecoder 51 bis 54 die Reihendecoder 1351 bis 1354 in den Adressbereichen 171 bis 174 in 4.

Wie in 9 gezeigt, besteht der Reihendecoder 51 aus Adressdecodern 561 bis 56m, n-Kanal-MOS-Transistoren 541 bis 54m, Invertern 511 bis 51m, Invertern 521 bis 52m, UND-Schaltungen 501 bis 50m, einer NAND-Schaltung 55 und einem p-Kanal-MOS-Transistor 53.

In den Adressdecodern 561 bis 56m werden Adressen entsprechend den Wortleitungen 401 bis 40m gesetzt. Wenn eine durch das Reihenadresssignal 33 angegebene Adresse eine gesetzte Adresse ist, gibt jeder Adressdecoder ein L-Ausgangssignal aus.

Die Gates der n-Kanal-MOS-Transistoren 541 bis 54m empfangen das Adressbereichauswahlsignal 111, und die Senken empfangen Ausgangssignale von den Adressdecodern 561 bis 56m. Wenn sich das Adressbereichauswahlsignal 111 zu H ändert, geben die n-Kanal-MOS-Transistoren 541 bis 54m die Ausgangssignale von den Adressdecodern 561 bis 56m an die Quellen aus.

Die NAND-Schaltung 55 invertiert das UND des Wortleitungstreibersignal-Rücksetzsignals 12 und des Adressbereichauswahlsignals 111 und gibt das invertierte Signal aus.

Das Gate des p-Kanal-MOS-Transistors 53 empfängt ein Ausgangssignal von der NAND-Schaltung 55. Wenn sich das Ausgangssignal von der NAND-Schaltung 55 zu L ändert, wird der p-Kanal-MOS-Trasnsistor 53 eingeschaltet, um die Quellen des n-Kanal-MOS-Transistors 541 bis 54m auf eine Spannung VDD zu setzen.

Paare von Invertern 511 bis 51n und 521 bis 52m bilden jeweils Verriegelungsschaltungen und verriegeln die Quellenspannungen der n-Kanal-MOS-Transistoren 541 bis 54m und geben sie aus.

Die UND-Schaltungen 501 bis 50m UND-verknüpfen Signale, die von den durch die Paare von Invertern 511 bis 51m und 521 bis 52m gebildeten Verriegelungsschaltungen verriegelt werden, und das Wortleitungstreibersignal 71 und geben die UNDs an die Wortleitungen 401 bis 40m aus.

Es wird die Arbeitsweise der ersten Ausführungsform mit Bezug auf 7, 8 und 9 und einer Zeittafel in 10 beschrieben.

Es wird eine gesetzte Sequenz des Auslesens von Daten einer an der Schnittstelle eines Bitleitungspaares 411 und einer Wortleitung 401 im Adressbereich 1 gebildeten Speicherzelle 17 erläutert.

Bei t11, wenn ein externer Befehl extern eingegeben wird und das Adresssignal 32 umfassend eine Reihenadresse, die die Adresse der Wortleitung 401 angibt, und eine Adressbereichadresse, die den Adressbereich 1 angibt, eingegeben wird, wird das Reihenadressaktivierungssignal 30 für eine vorbestimmte Periode aktiviert.

Da das Reihenadressaktivierungssignal 30 aktiv wird, aktiviert die Zeitgabesteuerschaltung 35 das Adressauslösesignal 34 für eine vorbestimmte Periode. Auf Empfang des Adresssignals 32 hin gibt der Reihenadresspuffer 45 das Reihenadresssignal 33 aus, und der Adressbereichdecoder 43 aktiviert das Adressbereichauswahlsignal 111 für eine vorbestimmte Periode.

Bei t12 aktiviert die aktive Zeitgabekette 37 der Zeitgabesteuerschaltung 35 das Voraufladungssignal-Rücksetzsignal 14 für eine vorbestimmte Zeit. Zu dieser Zeit wird die Flip-Flop-Schaltung 21 der Verriegelungsschaltung 61 zurückgesetzt, weil das Adressbereichauswahlsignal 111 aktiv ist, und das Voraufladungssignal 81 ändert sich von H zu L. Dann beenden die Voraufladungsschaltungen 181 bis 18n und 19 das Voraufladen.

Bei t13 aktiviert die aktive Zeitgabekette 37 das Wortleitungstreibersignal-Setzsignal 10 für eine vorbestimmte Periode. Weil das Adressbereichauswahlsignal 111 aktiv ist, wird die Flip-Flop-Schaltung 20 der Verriegelungsschaltung 61 zu dieser Zeit gesetzt, und das Wortleitungstreibersignal 71 ändert sich von L zu H. Im Reihendecoder 51 gibt der Adressdecoder 561 ein aktives L-Ausgangssignal aus, weil das Reihenadresssignal 33 die Adresse der Wortleitung 401 angibt. Da sich das Adressbereichauswahlsignal 111 bei H befindet, wird der n-Kanal-MOS-Transistor 541 eingeschaltet, und das L-Ausgangssignal vom Adressdecoder 561 wird dem Inverter 511 eingegeben. Als Folge wird der UND-Schaltung 501 ein H-Signal eingegeben. Da sich das Wortleitungstreibersignal 71 bei H befindet, wird die Wortleitung 401 aktiviert. Da sich das Wortleitungstreibersignal-Rücksetzsignal 12 bei L befindet, gibt die NAND-Schaltung 55 ein H-Ausgangssignal aus, und der p-Kanal-MOS-Transistor 53 bleibt aus.

Bei t14 aktiviert die aktive Zeitgabekette 37 das Leseverstärkerauslösesignal-Setzsignal 15 für eine vorbestimmte Periode. Da das Adressbereichauswahlsignal 111 aktiv ist, wird die Flip-Flop-Schaltung 22 gesetzt, und das Leseverstärkerauslösesignal 91 ändert sich zu H. Dann werden die Speicherinhalte der Speicherzelle 17, die zum Bitleitungspaar 411 ausgegeben werden, verstärkt und ausgegeben. Bei t15 ändert sich das Adressbereichauswahlsignal 111 zu L, um die Setzsequenz zu vervollständigen.

Es wird eine Rücksetzsequenz des Deaktivierens des Adressbereichs 1 nach der Vervollständigung eines Lesevorgangs von Daten aus der Speicherzelle 17 erläutert.

Bei t15 wird das Reihenadressdeaktivierungssignal 31 aus dem obigen Zustand für eine vorbestimmte Periode aktiviert. Durch den gleichen Arbeitsschritt wie den eines Lesens wird das Adressauslösesignal 34 für eine vorbestimmte Periode aktiv, und das Adressbereichauswahlsignal 111 wird ebenfalls für eine vorbestimmte Periode aktiv. Die Voraufladungszeitgabekette 36 der Zeitgabesteuerschaltung 35 aktiviert das Wortleitungstreibersignal-Rücksetzsignal 12 für eine vorbestimmte Periode. Dann wird die Flip-Flop-Schaltung 20 der Verriegelungsschaltung 61 zurückgesetzt, das Wortleitungstreibersignal 71 ändert sich zu L, und die Wortleitung 401 wird deaktiviert.

Bei t17 aktiviert die Voraufladungszeitgabekette 36 das Leseverstärkerauslösesignal-Rücksetzsignal 16 für eine vorbestimmte Periode. Entsprechend wird die Flip-Flop-Schaltung 22 der Verriegelungsschaltung 61 zurückgesetzt, das Leseverstärkerauslösesignal 91 ändert sich zu L, und die Leseverstärker 291 bis 29n werden ausgeschaltet.

Bei t18 aktiviert die Voraufladungszeitgabekette 36 das Voraufladungssignal-Setzsignal 13 für eine vorbestimmte Periode. Die Flip-Flop-Schaltung 21 der Verriegelungsschaltung 61 wird gesetzt, das Voraufladungssignal 81 ändert sich zu H, und die Voraufladungsschaltungen 181 bis 18n und 19 beginnen das Voraufladen. Bei t19 ändert sich das Adressbereichauswahlsignal 111 zu L, um die Rücksetzsequenz zu vervollständigen.

In der Halbleiterspeichereinrichtung gemäß der ersten Ausführungsform wird ein Befehl von einem Signalausgang von der Zeitgabesteuerschaltung 35 durch die Verriegelungsschaltungen 61 bis 64 verriegelt, die für die Adressbereiche 1 bis 4 angeordnet sind. Wie in 11 gezeigt, kann zum Beispiel die Rücksetzsequenz für den Adressbereich 2 durchgeführt werden, während der Setzarbeitsschritt für den Adressbereich 1 durchgeführt wird, selbst vor Beendigung eines Lese-/Schreibvorgangs im Adressbereich 1, ähnlich wie bei der herkömmlichen Halbleiterspeichereinrichtung in 4.

Wie oben beschrieben, kann in der ersten Ausführungsform eine Zeitgabesteuerschaltung 35 die Arbeitsschritte der Adressbereiche 1 bis 4 unabhängig voneinander steuern. Selbst wenn die Anzahl der Adressbereiche zunimmt, genügt eine Zeitgabesteuerschaltung 35 mit einem großen Schaltungsbereich, indem eine Verriegelungsschaltung für den hinzugefügten Adressbereich angeordnet wird. Daher kann verhindert werden, dass der Schaltungsbereich der Zeitgabesteuerschaltung durch eine Zunahme der Anzahl der Adressbereiche erhöht wird.

Zweite Ausführungsform

Es wird eine Halbleiterspeichereinrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung beschrieben.

12 ist ein Blockdiagramm, das die Anordnung der Halbleiterspeichereinrichtung gemäß der zweiten Ausführungsform zeigt. Die gleichen Bezugszahlen wie in 7 bezeichnen die gleichen Teile.

Die Halbleiterspeichereinrichtung der zweiten Ausführungsform unterscheidet sich darin von der Halbleiterspeichereinrichtung der in 7 gezeigten ersten Ausführungsform, dass Verriegelungsschaltungen 661 bis 664 die Verriegelungsschaltungen 61 bis 64 ersetzen, Adressbereiche 61 bis 64 die Adressbereiche 1 bis 4 ersetzen und ein Voraufladungsadressbereichdecoder 44 neu hinzugefügt ist. Das heißt, dass der aktive Adressbereich und der Voraufladungsadressbereich unabhängig arbeiten.

Der Voraufladungsadressbereichdecoder 44 ändert Voraufladungsadressbereichauswahlsignale 471 bis 474, die Adressbereichen entsprechen, die durch Voraufladungsadressbereichadressen angegeben sind, die in einem Adresssignal 32 enthalten sind und vorzuladende Adressbereiche bezeichnen, zu H.

Verglichen mit den Verriegelungsschaltungen 61 bis 64 empfangen die Verriegelungsschaltungen 661 bis 664 die Voraufladungsadressbereichauswahlsignale 471 bis 474. Wenn sich die Voraufladungsadressbereichauswahlsignale 471 bis 474 bei H befinden, selbst während Adressbereichauswahlsignale 111 bis 114 bei L gehalten werden, werden Flip-Flop-Schaltungen 20 bis 22 zurückgesetzt, wenn sich ein Wortleitungstreibersignal-Rücksetzsignal 12, ein Voraufladungssignal-Setzsignal 13 und ein Leseverstärkerauslösesignal-Rücksetzsignal 16 zu H ändern.

Wie in 13 gezeigt, empfängt jede der Verriegelungsschaltungen 661 bis 664 das Voraufladungsadressbereichauswahlsignal 471 anstelle des Adressbereichauswahlsignals 111, das den UND-Schaltungen 24, 25 und 28 in jeder der in 8 gezeigten Verriegelungsschaltungen 61 bis 64 eingegeben wird.

In den Adressbereichen 61 bis 64 ersetzen Reihendecoder 651 bis 654 die Reihendecoder 51 bis 54 für die Adressbereiche 1 bis 4.

Wie in 14 gezeigt, gibt in den Reihendecodern 651 bis 654, verglichen mit den Reihendecodern 51 bis 54, eine NAND-Schaltung 55 das NAND des Wortleitungstreibersignal-Rücksetzsignals 12 und des Voraufladungsadressbereichauswahlsignals 471 aus.

Es wird die Arbeitsweise der zweiten Ausführungsform mit Bezug auf 12 bis 16 erläutert.

Wie in 15 gezeigt, wird der Fall erläutert, in dem eine Rücksetzsequenz für den Adressbereich 62 während einer Setzsequenz für den Adressbereich 61 beginnt.

Bei t21 wird das Reihenadressaktivierungssignal 30 aktiv, und eine Zeitgabesteuerschaltung 35 aktiviert ein Adressauslösesignal 34. Dann ändert ein Adressbereichdecoder 43 das Adressbereichauswahlsignal 111 zu H, und ein Reihenadresspuffer 45 gibt die im Adresssignal 32 enthaltene Reihenadresse als ein Reihenadresssignal 33 aus. Abschnitt (1) des Adresssignals 32 in der Zeittafel in 16 gibt die als Reihenadresssignal 33 gelesene Reihenadresse wieder. Eine aktive Zeitgabekette 37 der Zeitgabesteuerschaltung 35 ändert ein Voraufladungssignal-Rücksetzsignal 14 bei t22, ein Wortleitungstreibersignal-Setzsignal 10 bei t23 und ein Leseverstärkerauslösesignal-Setzsignal 15 bei t23 zu vorbestimmten Zeiten für eine vorbestimmte Periode zu H. Dieser Arbeitsschritt wird in der Zeittafel in 16 durch eine aktive Sequenz 57 wiedergegeben. Bei t28 ändert sich das Adressbereichauswahlsignal 111 zu L, um die Setzsequenz zu vervollständigen.

Im Adressbereich 61 wird die Flip-Flop-Schaltung 21 bei t22 in der Verriegelungsschaltung 661 zurückgesetzt, um ein Voraufladungssignal 81 zu L zu ändern, weil das Voraufladungssignal-Rücksetzsignal 14 und das Adressbereichauswahlsignal 111 durch den obigen Arbeitsschritt zu H geändert werden. Bei t23 ändert sich ein Wortleitungstreibersignal 71 zu H und das Wortleitungstreibersignal 71 zu H, und durch den Reihendecoder 651 wird eine Wortleitung 401 aktiviert, weil sich das Wortleitungstreibersignal-Setzsignal 10 zu H ändert. Bei t26 ändert sich ein Leseverstärkerauslösesignal 91 zu H, weil sich das Leseverstärkerauslösesignal-Setzsignal 15 zu H ändert. Bei t28 ändert sich das Auswahlsignal 111 zu H, um die aktive Sequenz für den Adressbereich 61 zu vervollständigen. Dieser Arbeitsschritt wird in der Zeittafel der 16 durch ein internes Signal 59 des Adressbereichs 61 wiedergegeben.

Während der aktiven Sequenz im Adressbereich 61 ändert sich die Adressbereichadresse im Adresssignal 32, um den Adressbereich 62 zu bezeichnen und ein Reihenadressdeaktivierungssignal 31 zu aktivieren. Abschnitt (2) des Adresssignals 32 in 16 gibt die geänderte Adressbereich- und Reihenadresse wieder. Dann ändert der Voraufladungsadressbereichdecoder 44 das Voraufladungsadressbereichauswahlsignal 472 zu H. Eine Voraufladungszeitgabekette 36 der Zeitgabesteuerschaltung 35 ändert das Wortleitungstreibersignal-Rücksetzsignal 12 bei t25, das Leseverstärkerauslösesignal-Rücksetzsignal 16 bei t27 und das Voraufladungssignal-Setzsignal 13 bei t29 zu vorbestimmten Zeiten für eine bestimmte Periode zu H. Dieser Arbeitsschritt wird in der Zeittafel in 16 durch eine Rücksetzsequenz 58 wiedergegeben.

Da sowohl das Wortleitungstreibersignal-Rücksetzsignal 12 als auch das Voraufladungsadressbereichauswahlsignal 472 durch den obigen Arbeitsschritt zu H geändert werden, wird die Flip-Flop-Schaltung 20 in der Verriegelungsschaltung 662 zurückgesetzt, um ein Wortleitungstreibersignal 72 zu L zu ändern. Entsprechend deaktiviert der Reihendecoder 652 (nicht gezeigt), der im Adressbereich 62 angeordnet ist, eine Wortleitung 401 im Adressbereich 62. Da sich sowohl das Leseverstärkerauslösesignal-Rücksetzsignal 16 als auch das Voraufladungsadressbereichauswahlsignal 472 zu H ändern, wird die Flip-Flop-Schaltung 22 in der Verriegelungsschaltung 662 zurückgesetzt, um das Leseverstärkerauslösesignal 92 zu L zu ändern. Da sich das Voraufladungssignal-Setzsignal 13 zu H ändert, wird die Flip-Flop-Schaltung 21 in der Verriegelungsschaltung 662 gesetzt, um ein Voraufladungssignal 82 zu H zu ändern, wodurch die Rücksetzsequenz für den Adressbereich 62 vervollständigt wird. Dieser Arbeitsschritt ist in der Zeittafel der 16 durch ein internes Signal 60 des Adressbereichs 62 wiedergegeben.

In der zweiten Ausführungsform gestattet die Anordnung des Voraufladungsadressbereichdecoders 44, die Setz- und Rücksetzsequenz für verschiedene Adressbereiche zueinander parallel auszuführen. Das bedeutet, dass die Bearbeitungsgeschwindigkeit zunimmt, weil Daten eines gegebenen Adressbereichs ausgelesen werden können, während die Rücksetzsequenz für einen anderen Adressbereich durchgeführt wird. Diese Sequenzen können nicht gleichzeitig beginnen, weil das Adresssignal 32 verwendet wird, um sowohl einen Adressbereich, der der Setzsequenz unterzogen wird, als auch einen Adressbereich, der der Rücksetzsequenz unterzogen wird, zu bezeichnen. Wenn jedoch ein Voraufladungsadresssignal zum bezeichnen der Adresse eines vorzuladenden Adressbereichs zusätzlich zum Adresssignal 32 gesetzt wird, um das Reihenadressaktivierungssignal 30 und das Reihenadressdeaktivierungssignal 31 durch unterschiedliche Befehle unabhängig zu steuern, können die Setz- und Rücksetzsequenz vollständig unabhängig durchgeführt werden. Mit anderen Worten können die Setz- und Rücksequenz gleichzeitig durchgeführt werden.

Ein Signal, das dem Adressauslösesignal 34 synchron mit dem Reihenadressdeaktivierungssignal 31 entspricht, kann dem Voraufladungsadressbereichdecoder 44 eingegeben werden, um einen decodierten Ausgang zu maskieren.

Dritte Ausführungsform

Es wird eine Halbleiterspeichereinrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung beschrieben.

17 ist ein Blockdiagramm, das die Anordnung der Halbleiterspeichereinrichtung gemäß der dritten Ausführungsform zeigt. Die gleichen Bezugszahlen wie in 12 bezeichnen die gleichen Teile.

Die Halbleiterspeichereinrichtung der dritten Ausführungsform unterscheidet sich darin von der Halbleiterspeichereinrichtung der zweiten Ausführungsform in 12, dass Verriegelungsschaltungen 961 bis 964 die Verriegelungsschaltungen 661 bis 664 ersetzen und eine Zeitgabesteuerschaltung 135 die Zeitgabesteuerschaltung 35 ersetzt.

In der Zeitgabesteuerschaltung 135 ersetzt eine aktive Zeitgabekette 137 die aktive Zeitgabekette 37 in der Zeitgabesteuerschaltung 35, und eine Voraufladungszeitgabekette 136 ersetzt die Voraufladungszeitgabekette 36.

Die Arbeitsweise der aktiven Zeitgabekette 137 ist die gleiche wie die der aktiven Zeitgabekette 37, außer dass die aktive Zeitgabekette 137 kein Voraufladungssignal-Rücksetzsignal 14 und kein Leseverstärkerauslösesignal-Setzsignal 15, sondern ein Leseauslösesignal 97 als ein Signal zum Steuern des Ausgangszeitpunkts eines Leseverstärkerauslösesignals 91 ausgibt.

In der dritten Ausführungsform wird ein Adressauslösesignal 34 nur dann aktiviert, wenn ein Reihenadressaktivierungssignal 30 aktiv ist und wird nicht ausgegeben, wenn ein Reihenadressdeaktivierungssignal 31 aktiv ist. Adressbereichauswahlsignale 111 bis 114 werden synchron mit dem Adressauslösesignal 34 ausgegeben. In der Rücksetzsequenz müssen sie jedoch nicht mit dem Adressauslösesignal 34 synchronisiert werden, weil eine Spanne existiert, bevor ein Leseverstärkerauslösesignal-Rücksetzsignal 16 und ein Voraufladungssignal-Setzsignal 13 aktiviert werden, nachdem das Adressdeaktivierungssignal 31 aktiv wird. Aus diesem Grund wird das Adressauslösesignal 34 in der dritten Ausführungsform nur in der aktiven Sequenz ausgegeben.

Die Arbeitsweise der Voraufladungszeitgabekette 136 ist die gleiche wie die der Voraufladungszeitgabekette 36, außer dass die Voraufladungszeitgabekette 136 kein Wortleitungstreibersignal-Rücksetzsignal 12 ausgibt.

Wie in 18 gezeigt, wird in den Verriegelungsschaltungen 961 bis 964, verglichen mit den Verriegelungsschaltungen 661 bis 664 in der zweiten Ausführungsform, das Leseauslösesignal 97 eingegeben, und die UND-Schaltungen 24, 26 und 27 werden eliminiert. Wenn sich das Adressbereichauswahlsignal 111 zu H ändert, wird eine Flip-Flop-Schaltung 21 zurückgesetzt, und eine Flip-Flop-Schaltung 22 wird gesetzt. Wenn sich ein Voraufladungsadressbereichauswahlsignal 471 zu H ändert, wird eine Flip-Flop-Schaltung 20 zurückgesetzt. Jede der Verriegelungsschaltungen 961 bis 964 umfasst zusätzlich Inverter 71, 72, 75 und 76, einen p-Kanal-MOS-Transistor 73 und einen n-Kanal-MOS-Transistor 74.

Der Inverter 71 invertiert ein Ausgangssignal von der Flip-Flop-Schaltung 22 und gibt das invertierte Signal aus.

Das Gate des n-Kanal-MOS-Transistors 74 empfängt das Leseauslösesignal 97, und die Senke ist mit dem Ausgang des Inverters 71 verbunden. Wenn sich das Leseauslösesignal 97 zu H ändert, wird der n-Kanal-MOS-Transistor 74 eingeschaltet, um ein Ausgangssignal vom Inverter 71 zur Quelle auszugeben. Der Inverter 72 invertiert ein Ausgangssignal vom Inverter 71 und gibt das invertierte Signal an das Gate des p-Kanal-MOS-Transistors 73 aus.

Wenn sich ein Ausgangssignal vom Inverter 72 zu L ändert, wird der p-Kanal-MOS-Transistor 73 eingeschaltet, um die Quelle des n-Kanal-MOS-Transistors 74 auf eine Spannung VDD zu setzen.

Die Inverter 75 und 76 bilden eine Verriegelungsschaltung, die eine an die Quelle des n-Kanal-MOS-Transistors 74 ausgegebene Spannung verriegelt und sie als ein Leseverstärkerauslösesignal 91 ausgibt.

Es wird die Arbeitsweise der dritten Ausführungsform mit Bezug auf 17 und 18 und eine Zeittafel in 19 erläutert.

Es wird eine gesetzte Sequenz des Auslesens von Daten einer Speicherzelle 17 erläutert, die an der Schnittstelle eines Bitleitungspaares 411 und einer Wortleitung 401 in einem Adressbereich 61 gebildet ist.

Bei t31 wird das Reihenadressaktivierungssignal 30 für eine vorbestimmte Periode aktiv, und die Zeitgabesteuerschaltung 135 aktiviert ein Adressauslösesignal 34. Dann ändert ein Adressbereichdecoder 43 das Adressbereichauswahlsignal 111 zu H, und ein Reihenadresspuffer 45 gibt ein Reihenadresssignal 33 aus. Dieser Arbeitsschritt ist der gleiche wie in den ersten und zweiten Ausführungsformen. Die aktive Zeitgabekette 137 der Zeitgabesteuerschaltung 135 ändert ein Wortleitungssignal-Setzsignal 10 bei t32 und das Leseauslösesignal 97 bei t33 zu H.

Bei t31 wird die Flip-Flop-Schaltung 21 der Verriegelungsschaltung 961 zurückgesetzt, um ein Voraufladungssignal 81 zu L zu ändern, weil sich das Adressbereichauswahlsignal 111 zu H ändert.

Bei t32 wird die Flip-Flop-Schaltung 20 der Verriegelungsschaltung 961 zurückgesetzt, um ein Wortleitungstreibersignal 71 zu H zu ändern, weil sich das Wortleitungstreibersignal-Setzsignal 10 zu H ändert.

Bei t33 wird der n-Kanal-MOS-Transistor 74 eingeschaltet, weil sich das Leseauslösesignal 97 bei H befindet. Zu dieser Zeit gibt die Flip-Flop-Schaltung 22 ein H-Ausgangssignal aus, wie in 19 gezeigt, weil sich das Adressbereichauswahlsignal 111 bei H befindet und die Flip-Flop-Schaltung 22 gesetzt ist. Entsprechend gibt der Inverter 71 ein L-Ausgangssignal aus, und die Quelle des n-Kanal-MOS-Transistors 74 empfängt das L-Signal. Dieses L-Signal wird durch die Inverter 75 und 76 verriegelt, und seine Logik wird zu H invertiert. Das H-Signal wird als ein Leseverstärkerauslösesignal 91 ausgegeben.

Es wird ein Rücksetzsequenzarbeitsschritt beschrieben.

Die Arbeitsweise der Halbleiterspeichereinrichtung der dritten Ausführungsform ist die gleiche wie die der oben beschriebenen zweiten Ausführungsform, außer dass die Voraufladungszeitgabekette 136 zum Ausgeben eines Rücksetzsequenzsignals kein Wortleitungstreibersignal-Rücksetzsignal 12 ausgibt. Eine Beschreibung der gemeinsamen Arbeitsweise unterbleibt.

In der Verriegelungsschaltung 961 der dritten Ausführungsform wird die Flip-Flop-Schaltung 20 durch das Voraufladungsadressbereichauswahlsignal 471 anstelle des Wortleitungstreibersignal-Rücksetzsignals 12 zurückgesetzt, wodurch das Wortleitungstreibersignal 71 zu L geändert wird.

Die dritte Ausführungsform verwendet nur vier Signale, die von der Zeitgabesteuerschaltung 135 an die Verriegelungsschaltungen 961 bis 964 ausgegeben werden. Als Folge nimmt die Zahl der Verbindungen ab, die Zahl der Schaltungen zum Erzeugen von verschiedenen Zeitgabesignalen in der Zeitgabesteuerschaltung 135 nimmt ab, und daher verringert sich der Schaltungsbereich. Weiterhin kann die Zeitgabegestaltung vereinfacht werden, weil das Adressbereichauswahlsignal 111 in der aktiven Sequenz bei H gehalten werden kann, bis sich das Wortleitungstreibersignal 71 zu H ändert.

Die ersten bis dritten Ausführungsformen haben vier Adressbereiche veranschaulicht. Die vorliegende Erfindung ist hierauf jedoch nicht beschränkt und kann auf eine unterschiedliche Anzahl von Adressbereichen angewendet werden.

In den ersten bis dritten Ausführungsformen werden Signale wie z. B. das Voraufladungssignal-Rücksetzsignal 14 und das Wortleitungstreibersignal-Setzsignal 10 durch die Verriegelungsschaltungen 61 bis 64, 661 bis 664 und 961 bis 964 verriegelt. Wahlweise können nur Signale am Beginn der aktiven Sequenz und der Rücksetzsequenz verriegelt werden, und verbleibende Signale können erzeugt werden, indem Signalerzeuger in den Verriegelungsschaltungen 61 bis 64, 661 bis 664 und 961 bis 964 angeordnet werden. Zum Beispiel kann das Verriegeln des Voraufladungssignal-Rücksetzsignals 14 erkannt werden, und das Wortleitungstreibersignal-Setzsignal 10, das für eine vorbestimmte Zeit verzögert ist, kann erzeugt werden. Diese Anordnung kann verglichen mit der dritten Ausführungsform den Verbindungsbereich verringern und eine Multiplexbearbeitung erzielen.

Die ersten bis dritten Ausführungsformen haben die Halbleiterspeichereinrichtung veranschaulicht, in der eine Mehrzahl Speicherzellen 17 zwischen den Wortleitungen 401 bis 40m und Bitleitungspaaren 411 bis 41n gebildet sind. Die Länge, die gestattet, Wortleitungen anzuordnen, ist jedoch begrenzt. Aus diesem Grund werden in einer anderen Halbleiterspeichereinrichtung die Wortleitungen 401 bis 40m in den obigen Ausführungsformen als Hauptwortleitungen gebildet, die nicht direkt mit den Speicherzellen 17 verbunden sind. Ein Unterreihendecoder zum Teilen der Hauptwortleitungen in eine Mehrzahl von Unterwortleitungen ist angeordnet. Die Speicherzellen 17 werden an den Schnittstellen der Unterwortleitungen und Bitleitungspaaren 411 bis 41n gebildet. In diesem Fall kann ein Signal zum Steuern des Unterreihendecoders durch den Reihendecoder oder eine andere Schaltung erzeugt werden. Allgemein bedeutet "Wortleitung" alle in den obigen Ausführungsformen beschriebenen Unterwortleitungen, Hauptwortleitungen und Wortleitungen 401 bis 40m. Die vorliegende Erfindung kann auf ähnliche Weise auf eine Halbleitereinrichtung mit einer solchen Unterwortleitung angewendet werden.

Die vorliegende Erfindung ist mit der Aktivierung/Deaktivierung der Reihenadresse im Adressbereich assoziiert. Ein Verfahren zum Eingeben/Ausgeben von Daten an den/vom Chip ist das gleiche wie in Allzweck-DRAMs und -SDRAMs.


Anspruch[de]
  1. Halbleiterspeichereinrichtung umfassend:

    eine Mehrzahl Adressbereiche (Bänke) (1, 2, 3, 4; 41, 62, 63, 64); und

    Verriegelungsschaltkreise (6; 66; 96), von denen jeder für jeden Adressbereich angeordnet ist;

    gekennzeichnet durch eine Zeitgabe-Steuerschaltung (35; 135), die der Mehrzahl Adressbereiche (1, 2, 3, 4; 61, 62, 63, 64) gemeinsam angeordnet ist und ein Signal zum Aktivieren jedes Adressbereichs sowie ein Signal zum Voraufladen jedes Adressbereichs in vorbestimmter Reihenfolge zu vorbestimmten Zeitpunkten ausgibt;

    wobei jeder der Verriegelungsschaltkreise (6; 66; 96) einen Zustand eines Signalausgangs aus dem Zeitgabe-Steuerschaltkreis (35; 135) hält.
  2. Einrichtung nach Anspruch 1, bei der von jedem Verriegelungsschaltkreis (6; 66; 96) ausgegebene Signale ein Wortleitungs-Treibersignal zum Steuern der Aktivierung einer Wortleitung, ein Voraufladungssignal zum Steuern des Voraufladens sowie ein Leseverstärker-Auslösesignal zum Steuern einer Leseverstärkeroperation sind,

    das Signal zum Aktivieren jedes Adressbereichs ein Wortleitungstreibersignal-Setzsignal zum Setzen des Wortleitungstreibersignals als aktiv, ein Voraufladungssignal-Rücksetzsignal zum Deaktivieren des Voraufladungssignals und ein Leseverstärkerauslösesignal-Setzsignal zum Setzen des Leseverstärker-Auslösesignals als aktiv umfasst und

    das Signal zum Voraufladen jedes Adressbereichs ein Wortleitungstreibersignal-Rücksetzsignal zum Setzen des Wortleitungstreibersignals als inaktiv, ein Voraufladungssignal-Setzsignal zum Setzen des Voraufladungssignals als aktiv und ein Leseverstärkerauslösesignal-Rücksetzsignal zum Setzen des Leseverstärkerauslösesignals als inaktiv umfasst.
  3. Halbleiterspeichereinrichtung nach Anspruch 1, bei der

    die Mehrzahl Adressbereiche (1, 2, 3, 4; 61, 62, 63, 64) jeweils eine Mehrzahl Speicherzellen (17), die an Schnittstellen einer Mehrzahl Bitleitungspaare (41) und einer Mehrzahl Wortleitungen (40) gebildet sind, eine Mehrzahl Voraufladungsschaltkreise (18), von denen jeder für jedes Bitleitungspaar (41) angeordnet ist und das Bitleitungspaar (41) vorauflädt, wenn ein Voraufladungssignal aktiv wird, eine Mehrzahl Leseverstärker (29), von denen jeder für jedes Bitleitungspaar (41) angeordnet ist und einen Spannungsausgang an das Bitleitungspaar (41) verstärkt, wenn ein Leseverstärkerauslösesignal aktiv wird, und einen Reihendecoder (5; 65) aufweist, der einen Reihenverriegelungsschaltkreis (81) zum Verriegeln eines ausgewählten/nicht-ausgewählten Zustands einer Wortleitung beinhaltet, der durch eine Reihenadresse angezeigt wird, wenn jeder Adressbereich aktiviert ist, und die Wortleitung aktiviert, die durch den Reihenverriegelungsschaltkreis (81) angezeigt wird, wenn ein Wortleitungstreibersignal aktiv wird;

    der Zeitgabesteuerschaltkreis eine aktive Zeitgabekette (37) zum Steuern eines Wortleitungstreibersignal-Setzsignals, eines Voraufladungssignal-Rücksetzsignals und eines Leseverstärkerauslösesignal-Setzsignals in einer vorbestimmten Reihenfolge zu vorbestimmten Zeitpunkten, wenn ein Reihenadressaktivierungssignal aktiv wird, und eine Voraufladungszeitgabekette (36) zum Steuern eines Wortleitungstreibersignal-Rücksetzsignals, eines Voraufladungssignal-Setzsignals und eines Leseverstärkerauslösesignal-Rücksetzsignals in vorbestimmter Reihenfolge zu vorbestimmten Zeitpunkten aufweist, wenn ein Reihenadressdeaktivierungssignal aktiv wird; wobei die Einrichtung weiter umfasst:

    einen Adressbereichdecoder (43) zum Aktivieren eines Adressbereichauswahlsignals zum Auswählen eines Adressbereichs, angezeigt durch eine Adressbereichadresse, die in einem Adresssignal enthalten ist;

    einen Reihenadresspuffer (45) zum Ausgeben einer in dem Adresssignal enthaltenen Reihenadresse als Reihenadresssignal; und wobei

    jeder der Mehrzahl Verriegelungsschaltkreise (6; 66) ein Adressbereichauswahlsignal empfängt, das Wortleitungstreibersignal aktiviert, wenn ein entsprechendes Adressbereichauswahlsignal aktiv ist und das Wortleitungstreibersignal-Setzsignal aktiv wird, das Wortleitungstreibersignal deaktiviert, wenn das Wortleitungstreibersignal-Rücksetzsignal aktiv wird, das Voraufladungssignal aktiviert, wenn das Voraufladungssignal-Setzsignal aktiv wird, das Voraufladungssignal deaktiviert, wenn das Voraufladungssignal-Rückssetzsignal aktiv wird, das Leseverstärkerauslösesignal aktiviert, wenn das Leseverstärkerauslösesignal-Setzsignal aktiv wird und das Leseverstärkerauslösesignal deaktiviert, wenn das Leseverstärkerauslösesignal-Rücksetzsignal aktiv wird.
  4. Einrichtung nach Anspruch 3, bei der jeder Verriegelungsschaltkreis (6) umfasst:

    einen ersten Logikschaltkreis (23) zum Aktivieren eines Ausgangssignals, wenn sowohl das Wortleitungstreibersignal-Setzsignal und das Adressbereichauswahlsignal aktiv sind;

    einen zweiten Logikschaltkreis (24) zum Aktivieren eines Ausgangssignals, wenn sowohl das Wortleitungstreibersignal-Rücksetzsignal und das Adressbereichauswahlsignal aktiv sind;

    einen dritten Logikschaltkreis (25) zum Aktivieren eines Ausgangssignals, wenn sowohl das Voraufladungssignal-Setzsignal als auch das Adressbereichauswahlsignal aktiv sind;

    einen vierten Logikschaltkreis (26) zum Aktivieren eines Ausgangssignals, wenn sowohl das Voraufladungssignal-Rücksetzsignal und das Adressbereichauswahlsignal aktiv sind;

    einen fünften Logikschaltkreis (27) zum Aktivieren eines Ausgangssignals, wenn sowohl das Leseverstärkerauslösesignal-Setzsignal als auch das Adressbereichauswahlsignal aktiv sind;

    einen sechsten Logikschaltkreis (28) zum Aktivieren eines Ausgangssignals, wenn sowohl das Leseverstärkerauslösesignal-Rücksetzsignal als auch das Adressbereichauswahlsignal aktiv sind;

    einen ersten Flip-Flop-Schaltkreis (20) der durch das Ausgangssignal von dem ersten Logikschaltkreis (23) gesetzt wird, durch das Ausgangssignal von dem zweiten Logikschaltkreis (24) rückgesetzt wird und ein Ausgangssignal als das Wortleitungstreibersignal ausgibt;

    einen zweiten Flip-Flop-Schaltkreis (21), der durch das Ausgangssignal von dem dritten Logikschaltkreis (25) gesetzt wird, durch das Ausgangssignal von dem vierten Logikschaltkreis (26) rückgesetzt wird und ein Ausgangssignal als das Voraufladungssignal ausgibt; und

    einen dritten Flip-Flop-Schaltkreis (22), der durch das Ausgangssignal von dem fünften Logikschaltkreis (27) gesetzt wird, durch das Ausgangssignal von dem sechsten Logikschaltkreis (28) rückgesetzt wird und ein Ausgangssignal als das Leseverstärkerauslösesignal ausgibt.
  5. Einrichtung nach Anspruch 3, bei der die Einrichtung weiter einen Voraufladung-Adressbereichdecoder (44) zum Aktivieren eines Voraufladung-Adressbereichauswahlsignals zum Auswählen eines Adressbereichs umfasst, der durch eine Voraufladungsadressbereich-Adresse angezeigt wird, die in dem Adressensignal enthalten ist, und der Verriegelungsschaltkreis (66) das Wortleitungstreibersignal-Rücksetzsignal, das Voraufladungssignal-Setzsignal und das Leseverstärkerauslösesignal-Rücksetzsignal als Signale zum Durchführen der Voraufladung nur dann aktiviert, wenn das Voraufladungsadressbereich-Auswahlsignal aktiv ist.
  6. Einrichtung nach Anspruch 5, bei der jeder Verriegelungsschaltkreis (66) umfasst:

    einen ersten Logikschaltkreis (23) zum Aktivieren eines Ausgangssignals, wenn sowohl das Wortleitungstreibersignal-Setzsignal als auch das Adressbereichauswahlsignal aktiv sind;

    einen zweiten Logikschaltkreis (24) zum Aktivieren eines Ausgangssignals, wenn sowohl das Wortleitungstreibersignal-Rücksetzsignal als auch das Voraufladungsadressbereichauswahlsignal aktiv sind;

    einen dritten Logikschaltkreis (25) zum Aktivieren eines Ausgangssignals, wenn sowohl das Voraufladungssignal-Setzsignal als auch das Voraufladungsadressbereichauswahlsignal aktiv sind;

    einen vierten Logikschaltkreis (26) zum Aktivieren eines Ausgangssignals, wenn sowohl das Voraufladungssignal-Rücksetzsignal als auch das Adressbereichauswahlsignal aktiv sind;

    einen fünften Logikschaltkreis (27) zum Aktivieren eines Ausgangssignals, wenn sowohl das Leseverstärkerauslösesignal-Setzsignal als auch das Adressbereichauswahlsignal aktiv sind;

    einen sechsten Logikschaltkreis (28) zum Aktiven eines Ausgangssignals, wenn sowohl das Lesebereichauslösesignal-Rücksetzsignal als auch das Voraufladungsadressbereichauswahlsignal aktiv sind;

    einen ersten Flip-Flop-Schaltkreis (20), der durch das Ausgangssignal von dem ersten Logikschaltkreis (23) gesetzt wird, durch das Ausgangssignal von dem zweiten Logikschaltkreis (24) rückgesetzt wird und ein Ausgangssignal als Wortleitungstreibersignal ausgibt;

    einen zweiten Flip-Flop-Schaltkreis (21), der durch das Ausgangssignal von dem dritten Logikschaltkreis (25) gesetzt wird, durch das Ausgangssignal von dem vierten Logikschaltkreis (26) rückgesetzt wird und ein Ausgangssignal als das Voraufladungssignal ausgibt; und

    einen dritten Flip-Flop-Schaltkreis (22), der durch das Ausgangssignal von dem fünften Logikschaltkreis (25) gesetzt wird, durch das Ausgangssignal von dem sechsten Logikschalkreis (28) rückgesetzt wird und ein Ausgangssignal als das Leseverstärkerauslösesignal ausgibt.
  7. Halbleiterspeichereinrichtung nach Anspruch 1, bei der die

    Mehrzahl Adressbereiche (61, 62, 63, 64) jeweils eine Mehrzahl Speicherzellen (17) aufweist, die jeweils an Schnittstellen einer Mehrzahl Bitleitungspaare (41) und einer Mehrzahl Wortleitungen (40) gebildet sind, eine Mehrzahl Voraufladungsschaltkreise (18), von denen jeder für jedes Bitleitungspaar (41) angeordnet ist und das Bitleitungspaar (41) vorauflädt, wenn ein Voraufladungssignal aktiv wird, eine Mehrzahl Leseverstärker (29), von denen jeder für jedes Bitleitungspaar (41) angeordnet ist und einen Spannungsausgang an das Bitleitungspaar (41) verstärkt, wenn ein Leseverstärkerauslösesignal aktiv wird, und einen Reihendecoder (65) aufweist, der arbeitet, wenn ein Wortleitungstreibersignal aktiv wird, und ein Reihenadresssignal verriegelt, um eine durch das Reihenadresssignal angezeigte Wortleitung nur dann zu aktivieren, wenn ein Adressbereichauswahlsignal aktiv ist;

    der Zeitgabesteuerschaltkreis (135) eine aktive Zeitgabekette (137), um dann, wenn ein Reihenadressaktivierungssignal wirksam wird, in vorbestimmter Reihenfolge zu einem vorbestimmten Zeitpunkt ein Leseauslösesignal zu steuern, das als Signal zum Steuern der Zeitpunkte dient, zu denen das Wortleitungstreibersignal-Setzsignal und das Leseverstärkerauslösesignal aktiviert werden, und eine Voraufladezeitgabekette (136) zum Steuern eines Voraufladungssignal-Setzsignals und eines Leseverstärkerauslösesignal-Rücksetzsignals in einer vorbestimmten Reihenfolge zu vorbestimmten Zeitpunkten aufweist, wenn ein Reihenadressdeaktivierungssignal aktiv wird; wobei die Einrichtung weiter umfasst:

    einen Adressbereichdecoder (43) zum Aktivieren eines Adressbereichauswahlsignals zum Auswählen eines Adressbereichs, der von einer Adressbereichsadresse, die in einem Adresssignal enthalten ist, angezeigt wird;

    einen Voraufladeadressbereichdecoder (44) zum Aktivieren eines Voraufladeadressbereichauswahlsignals zum Auswählen eines Adressbereichs, der durch eine in dem Adresssignal enthaltene Voraufladeadressbereichadresse angezeigt wird;

    einen Reihenadresspuffer (45) zum Ausgeben einer in dem Adresssignal enthaltenen Reihenadresse als Reihenadresssignal; und wobei

    jeder der Mehrzahl der Verriegelungsschaltkreise (96) das Adressbereichauswahlsignal empfängt, das Wortleitungstreibersignal aktiviert, wenn ein entsprechendes Adressbereichauswahlsignal und das Wortleitungstreibersignal-Setzsignal aktiv werden, das Wortleitungstreibersignal deaktiviert, wenn das Voraufladungsadressbereichauswahlsignal aktiv wird, das Voraufladungssignal aktiviert, wenn das Voraufladungsadressbereichauswahlsignal und das Voraufladungssignal-Setzsignal aktiv werden, das Voraufladungssignal deaktiviert, wenn das Adressbereichauswahlsignal aktiv wird, das Leseverstärkerauslösesignal aktiviert, wenn das Adressbereichauswahlsignal und das Leseauslösesignal aktiv werden, und das Leseverstärkerauslösesignal deaktiviert, wenn das Voraufladungsadressbereichauswahlsignal und das Leseverstärkerauslösesignal-Rücksetzsignal aktiv werden.
  8. Einrichtung nach Anspruch 7, bei der jeder Verriegelungsschaltkreis (96) umfasst:

    einen ersten Logikschaltkreis (23) zum Aktivieren eines Ausgangssignals, wenn sowohl das Wortleitungstreibersignal-Setzsignal als auch das Adressbereichauswahlsignal aktiv sind;

    einen zweiten Logikschaltkreis (25) zum Aktivieren eines Ausgangssignals, wenn sowohl das Voraufladungssignal-Setzsignal als auch das Adressbereichauswahlsignal aktiv sind;

    einen dritten Logikschaltkreis (28) zum Aktivieren eines Ausgangssignals, wenn sowohl das Leseverstärkerauslösesignal-Rücksetzsignal als auch das Adressbereichauswahlsignal aktiv sind;

    einen ersten Flip-Flop-Schaltkreis (20), der durch das Ausgangssignal von dem ersten Logikschaltkreis (23) gesetzt wird, durch das Voraufladungsadressbereichsauswahlsignal rückgesetzt wird und ein Ausgangssignal als das Wortleitungstreibersignal ausgibt;

    einen zweiten Flip-Flop-Schaltkreis (21), der durch das Ausgangssignal von dem zweiten Logikschaltkreis (25) gesetzt wird, durch das Adressbereichauswahlsignal rückgesetzt wird und ein Ausgangssignal als das Voraufladungssignal ausgibt;

    einen dritten Flip-Flop-Schaltkreis (22), der durch das Adressbereichauswahlsignal gesetzt und durch das Ausgangssignal von dem dritten Logikschaltkreis (28) rückgesetzt wird; und

    einen Schaltkreis (75, 76) zum Verriegeln eines Ausgangssignals von dem dritten Flip-Flop-Schaltkreis (22) und zum Ausgeben des Ausgangssignals als Leseverstärkerauslösesignal, wenn das Leseauslösesignal aktiv wird.
Es folgen 18 Blatt Zeichnungen






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