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Dokumentenidentifikation DE10052292B4 12.01.2006
Titel Halbleiterspeicher mit Datenspeicher und elektrisch lösch- und programmierbarer Array-Logik
Anmelder Zentrum Mikroelektronik Dresden AG, 01109 Dresden, DE
Erfinder Wolf, Thomas, Dipl.-Ing., 01109 Dresden, DE;
Schniek, Horst-Günther, Dipl.-Phys., 01458 Ottendorf-Okrilla, DE;
Buschbeck, Steffen, Dr.-Ing., 01069 Dresden, DE
Vertreter Patentanwälte Lippert, Stachow & Partner, 01309 Dresden
DE-Anmeldedatum 20.10.2000
DE-Aktenzeichen 10052292
Offenlegungstag 08.05.2002
Veröffentlichungstag der Patenterteilung 12.01.2006
Veröffentlichungstag im Patentblatt 12.01.2006
IPC-Hauptklasse G11C 16/02(2006.01)A, F, I, ,  ,  ,   
IPC-Nebenklasse H03K 19/173(2006.01)A, L, I, ,  ,  ,      

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zum Abgleich von herstellungstechnologiebedingten technischen Kennwerten auf Sollkennwerte von einem HL-Speicher, bei dem Abgleichdaten nicht löschbar in einen Abgleichspeicher in dem HL-Speicher gespeichert werden.

Die Erfindung betrifft auch ein Verfahren zum Abgleich technischer Funktions-Kennwerte von einem HL-Speicher, bei dem Abgleichdaten nicht löschbar in einen Abgleichspeicher in dem HL-Speicher gespeichert werden.

Die Erfindung betrifft weiterhin eine Anordnung eines Halbleiterspeichers zur Speicherung elektronischer Daten, welcher aus einem Datenspeicher und einer elektrisch lösch- und programmierbaren Array-Logik besteht. Dabei ist der Datenspeicher aus einem Speicherzellen-Array und einem Redundanz-Speicherzellen-Array zusammengesetzt und über einen Adreßbus, einen Datenbus und Steuerleitungen mit einem Host-Computer verbunden.

In der EP 0 984 456 A1 wird ein integrierter Halbleiterschaltkreis beschrieben, der eine Abarbeitung in Übereinstimmung mit einem Programm ausführt. Dieser Halbleiterschaltkreis ist mit einem nichtlöschbaren Speicher versehen. Dieser Speicher enthält eine Programmregion, in der das Programm gespeichert wird, und eine programmierbare Region, in der Einstellungen für bestimmte Produkteigenschaften gespeichert werden. Daraus können Einstellungen vom Anwender ausgewählt werden, wodurch dieser die Produkteigenschaften im Rahmen der gespeicherten Möglichkeiten selbst bestimmen kann.

In der US 5 801 995 ist ein integrierter Schaltkreis beschrieben, der die Speicherung von Auswahleinstellungen von I/O-Ports erlaubt. Diese Lösung ist darauf gerichtet, diese Auswahleinstellung auch nach einem Power down aufrecht zu erhalten.

Ein Abgleich von herstellungstechnologiebedingten Kennwerten auf Sollkennwerte ist in keiner der beiden Veröffentlichungen in keiner Weise vorgesehen.

Verfahren und Schaltungsanordnungen zur elektronischen Datenspeicherung in einen Halbleiterspeicher, bei dem in solcher Weise gespeichert wird, dass ein Host-Computer über einen Adreßbus, einen Datenbus und Steuerleitungen mit dem Halbleiterspeicher kommuniziert und dabei das Speichern und Auslesen der elektronischen Daten vornimmt, werden beim bekannten Stand der Technik durch das Speichern in Datenspeichern realisiert, wobei das Speichern in ein Speicherzellen-Array, welches entweder aus Einzel- oder Mischaufbauten von RAM, ROM, EPROM, EEPROM besteht, vorgenommen wird. Den komplexen Anforderungen, insbesondere zur Fehlervermeidung und Fehlerkorrektur an solche Halbleiterspeicher, wird dadurch entsprochen, dass zusätzliche Daten in einen zusätzlichen Halbleiterspeicherbereich, dem Redundanz-Speicherzellen-Array, gespeichert und mit Verfahren und Anordnungen der Datenverifikation verarbeitet werden. Dazu ist zusätzliche Ansteuerlogik notwendig, die als elektrisch lösch- und programmierbare Array-Logik realisiert und im Halbleiterspeicher angeordnet wird.

Der Nachteil der bekannten Lösungen besteht darin, dass mit steigenden Anforderungen an Halbleiterspeicher bezüglich hoher Speichergröße, hoher Zugriffsgeschwindigkeit, niedrigem Energieverbrauch, niedrigem Betriebsspannungsbereich mit hoher Störsicherheit und geringer Fehlerrate bei der Datenausgabe, sich auch die Anforderungen an technologie- und designempfindliche Analogparameter stark erhöhen, um in der Fertigung eine gute Chipausbeute mit hohen Zuverlässigkeitsparametern der gefertigten Halbleiterspeicher zu gewährleisten.

Auch führt die immer mehr ansteigende Typenvielfalt der durch die Hardwareanbieter eingeführten Schaltkreise zu extrem steigenden Aufwand bei der Realisierung der Vielfalt des Chipdesigns in der Entwicklung und bei der Fertigung von Halbleiterspeichern und damit zu hohen Herstellungskosten. Hier sei beispielhaft die Vielfalt der Betriebspannungsbereiche, Busmasterfrequenzen bei Rechnerschaltkreisen genannt.

Die Aufgabe der Erfindung besteht darin, technologie -bzw. designempfindliche Analogparameter, aber auch digitale Eigenschaften, wie z.B. Funktionswahldaten, Typauswahl bereits vor oder während der Chip-Fertigung definierten Halbleiterspeicher-Spezifikationen anzupassen, um ein möglichst großes Typenspektrum, basierend auf einem einzigen Chipdesign bei maximaler Chipausbeute zu erreichen.

Die Aufgabe wird durch ein verfahren mit den Merkmalen des Anspruches 1 gelöst.

Die Aufgabe wird auch durch ein Verfahren mit den Merkmalen des Anspruches 2 gelöst.

Eine vorteilhafte Variante des Verfahrens sieht vor, dass einerseits zwischen Host-Computer und Halbleiterspeicher eine Steuerleitung in Abhängigkeit von der Host-Computersignalstellung speichernd oder lesend aktiviert wird, so dass auf Datenbereiche des Speicherzellen-Arrays oder des Redundanz-Speicherzellen-Arrays entsprechend zugegriffen werden kann. Anderseits überträgt die Halbleiterspeichersteuerung über einen internen Befehlsbus Schreib-Lese-Steuersequenzen an die Abgleichsteuerung. Diese generiert ihrerseits intern weitere Steuersignale.

Damit wird das Abgleich-Speicherzellen-Array in die Lage versetzt, Abgleich-Daten flüchtig und nichtflüchtig so zu speichern, dass sie zur Weiterverarbeitung in der Halbleiterspeichersteuerung bereitstehen. Eigenständig haben sie aber auf Übernahmeprozesse aus dem nichtflüchtigen in den flüchtigen Speicherteil sowie auf Lösch- und Programmierprozesse für den nichtflüchtigen Speicherteil von Speicherzellen-Array und Redundanz-Speicherzellen-Array während des Betriebes des Halbleiterspeichers keinen Einfluß.

In dieser Ausprägung des Verfahrens ist verwirklicht, dass der Abgleich-Steuer- und Programmierprozeß ohne Einfluß auf die Funktion der im normalen Betriebsmodus vorgenommenen Datenverarbeitung und Datenspeicherung in Speicher-Array und Redundanz-Speicher-Array ist. Vielmehr wird hierbei abgesichert, dass dem Anwender nicht zugängliche Schreib/Lese Steuer-Sequenzen von der Halbleiterspeicher-Steuerung an die Abgleich-Steuerung das Speichern/Lesen aus dem nichtflüchtigen Speicherteil des Abgleich-Speicherzellen-Arrays auslösen und die darin befindlichen Daten über eine Zwischenspeicherung im flüchtigen Speicherteil des Abgleich-Speicherzellen-Arrays der Halbleiterspeicher-Ssteuerung direkt zur Weiterverarbeitung zur Verfügung stellen.

Eine spezielle Gestaltung der vorteilhaften Variante des Verfahrens sieht vor, dass die Halbleiterspeicher-Steuerung zusätzlich über den internen Befehlsbus Test-Steuersequenzen generiert, die, infolge dieser Anforderung, ein Auslesen der Abgleich-Daten aus dem nichtflüchtigen Speicherteil des Abgleich-Speicherzellen-Array bewirken. Nach Wandlung der parallel bereitgestellten Abgleich-Daten, werden diese in einem seriellen Format an einem Pin des Halbleiterspeichers ausgegeben.

Eine weitere vorteilhafte Variante des Verfahrens sieht vor, dass eine durch die Halbleiterspeicher-Steuerung ausgelöste Übernahme der ausgelesenen Abgleich-Daten aus dem Abgleich-Speicherzellen-Array in das Speicherzellen-Array bzw. Redundanz-Speicherzellen-Array nur während der Betriebsspannungszuschaltung nach Erreichen einer intern erkannten Chip-Schaltspannung erfolgt.

Hierbei wird gewährleistet, dass das Bereitstellen der erforderlichen Abgleich-Daten, für die Initialisierung des Halbleiterspeichers, durch Betriebsspannungszuschaltung geschieht.

Eine für besondere Anwendungen vorgesehene Ausprägung des Verfahrens sieht vor, dass die Abgleichsteuerung eigenständig und unabhängig von den Steuersignalen der Halbleiterspeichersteuerung alle notwendigen Steuersignale zum Löschen und Programmieren der Abgleich-Daten für das Abgleich-Speicherzellen-Array selbst erzeugt. Diese spezielle Variante gewährleistet die weitestgehend eigenständige Funktion der Abgleich-Steuerung innerhalb des Halbleiterspeichers. Dies ist besonders vorteilhaft bei zeitkritischen Abläufen im Halbleiter-Speicherschaltkreis oder bei einer notwendigen Aufwandsminimierung beim Chipentwurf.

Die anordnungsseitige Lösung der Aufgabenstellung sieht vor, dass die elektrisch lösch- und programmierbare Array-Logik aus einer Halbleiterspeicher-Steuerung, einer Abgleich-Steuerung und einem Abgleich-Speicherzellen-Array besteht. Einerseits ist die Halbleiterspeicher-Steuerung mittels einer R/W Leitung und Datenspeicher-Steuerleitungen mit dem Speicherzellen-Array und dem Redundanz-Speicherzellen-Array, sowie über Hostcomputer-Steuerleitungen mit dem Host-Computer verbunden, und anderseits ist die Halbleiterspeicher-Steuerung über Abgleich-Steuersignalleitungen und internen Steuerbus mit der Abgleichsteuerung verbunden. Das Abgleich-Speicher-Array steht wiederum mit Leitungen des Adreßbusses in Verbindung und das Abgleich-Speicher-Array ist mit der Abgleichsteuerung intern über Abgleichspeicher-Steuerleitungen und außerdem über Halbleiterspeicher-Steuerleitungen mit der Halbleiterspeicher-Steuerung verbunden.

Weiterhin sieht die anordnungsseitige Lösung der Aufgabenstellung solch eine vorteilhafte Ausführung des flüchtigen Speicherteils des Abgleich-Speicher-Array vor, dass der für die flüchtige Datenspeicherung angeordnete Speicherteil des Abgleich-Speicherzellen-Arrays als flüchtige Speicherzellen mit kreuzgekoppelter Inverterstruktur ausgeführt werden.

Eine besonders vorteilhafte anordnungsseitige Lösung der Aufgabenstellung sieht für die flüchtige Speicherzellen vor, dass eine flüchtige Speicherzelle angeordnet ist, bestehend aus zwei FF-Inverter-Transistoren, die durch einen ersten n-Kanal-FET und einen zweiten n-Kanal-FET realisiert sind, sowie bestehend aus zwei jeweils zugehörigen Lastelementen, welche aus einem ersten p-Kanal-FET und einem zweiten p-Kanal-FET ausgeführt sind, wobei der erste n-Kanal-FET und der zweite n-Kanal-FET mit ihren Sourceanschlüssen verbunden sind und außerdem an diesen gemeinsamen Anschluss das schaltbare Massepotential geschaltet wird, dass das Gate des ersten n-Kanal-FET an den Drainanschluss des zweiten n-Kanal-FET und gleichzeitig an den Drainanschluss des zweiten p-Kanal-FET sowie an das Gate des ersten p-Kanal-FET geschaltet ist. Damit bildet es den invertierenden Ein- bzw. Ausgang der flüchtigen Speicherzelle. Das Gate des zweiten n-Kanal-FET ist an den Drainanschluss des ersten n-Kanal-FET und gleichzeitig an den Drainanschluss des ersten p-Kanal-FET sowie an das Gate des zweiten p-Kanal-FET geschaltet. Damit bildet es den nichtinvertierenden Ausgang der flüchtigen Speicherzelle. Die Sourceanschlüsse des ersten p-Kanal-FET und des zweiten p-Kanal-FET sind gemeinsam verbunden. Mit diesem gemeinsamen Anschluss werden sie an ein schaltbare Betriebspannungsquelle geschaltet.

Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden. In den zugehörigen Zeichnungen zeigen,

1 ein Blockschaltbild des Halbleiterspeichers im Funktion mit dem Host-Computer

2 ein Blockschaltbild der erfindungsgemäßen Abgleich-Steuerung mit dem erfindungsgemäßen Abgleich-Speicher-Array bestehend aus mehreren erfindungsgemäßen Abgleich-Speicherzellen

3 ein Blockschaltbild der erfindungsgemäßen Abgleichspeicherzelle

4 eine erfindungsgemäße Schaltungsanordnung der flüchtigen Speicherzelle

Wie in 3 ersichtlich, liegen eingangsseitig die Abgleichspeicher-Steuerleitung 15 und die bidirektionalen Halbleiterspeicher-Steuerleitungen 14 an der Abgleich-Speicherzelle 19 an und diese ist an Masse 39 und Vcc-Betriebsspannungsquelle 38 angeschlossen. Eine Leitung der Halbleiterspeicher-Steuerleitungen 14 führt das Eingangsignal fuseint-Signal 33 und dessen invertierte Ableitung fuseinc-Signal 46, welche über einen Inverter 27 gebildet wird, an den Eingangsmultiplexer 25 an und diese werden symmetrisch mittels fuseenc-Torsignal 34, LOW-aktiv, getort, so dass hierbei Signalleitung fc 47 durch fuseint-Signal 33 und Signalleitung ft 48 das fuseinc-Signal 46 repräsentieren. HIGH-Pegel des fuseenc-Torsignales 34 sperrt den Eingangsmultiplexer 25 für das Eingangssignal fuseint-Signal 33 und seine inverse Ableitung fuseinc 46 und führt zum hochohmigen Zustand der beiden Ausgänge des Eingangsmultiplexer 25 die mit den Signalleitungen fc 47 und ft 48 beschaltet sind. Diese paarweise und im Signalpegel antivalente Signalverarbeitung von Signalleitung fc 47 und Signalleitung ft 48 wird bei der Beschaltung des jeweiligen Knoten fortgesetzt, indem diese zusätzlich mit den Ein/Ausgängen der nichtflüchtigen Speicherzelle 20, den Ein/Ausgängen der flüchtigen Speicherzelle 21 sowie jeweils mit einem Anschluss der Vorbelegungsschalterbank 22 verbunden ist. Zusätzlich ist der mit Signalleitung ft 48 beschaltete Knoten mit einem Eingang des Treiber-Ausgangmultiplexers 26 verbunden, welcher mit dem enc-Torsignal 31 LOW-aktiv getort ist, so dass der gültige Signalpegel von Signalleitung ft 48 durch das am Ausgang des Treiber-Ausgangsmultiplexers 26 anliegende abglt-Ausgangssignal 41 repräsentiert wird.

High-Pegel des enc-Torsignals 31 sperrt den Treiber-Ausgangsmultiplexer 26 und setzt das abglt-Ausgangssignal 41 auf LOW und macht hiermit die Funktion der Abgleich-Speicherzelle 17 unwirksam.

Bei der Signalverarbeitung der Eingangssignaldaten und der Daten der nichtflüchtigen Speicherzelle 20 in der Abgleich-Speicherzelle 19 gilt grundsätzlich, dass diese Signalverarbeitung nur über das Einschreiben der Daten in die flüchtige Speicherzelle 21 erfolgen kann. Daher soll nachfolgend der Ablauf beim Einschreiben des Eingangssignals fuseeint-Signal 33 beschrieben werden, wobei hier von dem Einschreib-Ausgangszustand ausgegangen werden soll, bei dem der Eingangsmultiplexer 25 gesperrt ist, und damit seine Ausgänge hochohmig abgeschaltet sind, bei dem ebenfalls keine Aktivitäten an der nichtflüchtigen Speicherzelle 20 vorliegen und dadurch seine Ein/Ausgänge auch hochohmig abgeschaltet sind. Weiterhin ist die Vorbelegungschalterbank 22 über das iloadt-Signal 35, welches mit seinem LOW-Pegel am Steuereingang der Vorbelegungschalterbank 22 anliegt, ebenfalls hochohmig abgeschaltet. Sinnvollerweise wird vom Zustand des Treiber-Ausgangsmultiplexers 26 angenommen, dass er, mit einem enc-Signal 31, welches LOW-Pegel führt, durchgeschaltet ist.

Das Speichern in die flüchtige Speicherzelle 21 beginnt mit dem Abtrennen des Vssc-geschalteten Massepotentials 37 über Trennschalter- 24 mit LOW-belegten nlatcht-Signal 36 und Abtrennen von der Vcc-Betriebspannungsquelle 38 über Trennschalter+ 23 mit HIGH-belegtem platchc-Signal 32. Nach dem erfolgten Potentialfreischalten der flüchtigen Speicherzelle 21 werden die beiden Knoten, welche jeweils mit der Signalleitung fc 47 bzw. Sigalleitung ft 48 beschaltet sind, über die Vorbelegungsschalterbank 22 mit einem LOW-Potential vorbelegt, indem das iloadt-Signal 35, welches die Vorbelegungsschalterbank 22 ansteuert, von 0 auf ca. 1,6 V angehoben wird und damit die bidirektionalen Ein/Ausgänge der flüchtigen Speicherzelle 21, die hierbei eine Eingangsfunktion besitzen, auf LOW Potential definiert setzen.

Danach wird über den LOW-Pegel des fuseenc-Torsignales 34 der Eingangsmultiplexer 25 für den Signalverlauf des Eingangssignales fuseint-Signal 33 und seiner Inversion fuseenc-Signal 34 wirksam durchgeschaltet und die Ausgänge des Eingangsmultiplexers 25 verlassen ihre hochohmigen Zustände und legen einen, dem Eingangssignal entsprechenden, Pegel an die Signalleitung fc 47 und Signalleitung ft 48 an. Dadurch werden diese Pegel von der flüchtigen Speicherzelle 21 übernommen und gespeichert. Nachfolgend wird der Speichervorgang in den flüchtigen Speicher beendet, indem das fuseenc-Torsignal 34 mit HIGH-Pegel den Eingangsmultiplexer sperrt und seine Ausgänge den hochohmigen Zustand wieder einnehmen. Gleichzeitig wird das Vorbelegungspotential beseitigt, indem iloadt-Signal 35 LOW-Pegel führt und damit die Vorbelegungsschalterbank 22 abschaltet. In dessen Folge werden die Trennschalter- 24 für Vssc-geschaltete Massepotential 37 und Trennschalter+ 23 für die Betriebsspannungsquelle 38 mittels nlatcht-Signal 36 und plachc-Signal 32 durchgeschaltet und dadurch ist die Versorgung der flüchtigen Speicherzelle 21 gewährleistet und die eingespeicherten Daten werden gehalten und können mit dem Zustand des abglt-Ausgangssignal 41 bewertet werden oder nachfolgend in einem Speichervorgang der nichtflüchtigen Speicherzelle 20 eingelesen werden.

Der Speichervorgang für das Datenspeichern in den nichtflüchtigen Speicher 20 geht in seinem Ausgangszustand von einem Vorliegen einer gültigen Pegelbelegung auf der Signalleitung fc 47 und Signalleitung ft 48 aus, wobei über die Ein/Ausgänge, die hierbei als Eingänge eingestellt sind, die Daten von der nichtflüchtigen Speicherzelle 20 übernommen werden. Dem eigentlichen nichtflüchtigen Speichern wird ein Löschvorgang der nichtflüchtigen Speicherzelle 20 vorangestellt. Der Gesamtvorgang des Speicherns in die nichflüchtige Speicherzelle wird durch eine Sequenz der Signalpegel von vstr-Signal 28, vrcl-Signal 30 und Vsef-Signal 29 vorgenommen, wobei der Ausgangszustand dieser drei Signale 0V-Pegel aufweist. Für die flüchtige Speicherzelle 21 tritt hierbei insofern nur eine Abweichung vom Ausgangszustand ein, dass während des unmittelbaren Speichervorganges, also nur während des Anlegens einer Programmierspannung von ca.+12V an vsef-Signal 29, gleichzeitig das Vssc-geschaltete Massepotential 37 auf 1V angehoben wird.

Das Auslesen der gespeicherten Daten aus dem nichtflüchtigen Speicher 20 erfolgt weitestgehend ähnlich den Vorgängen beim Einschreiben des Eingangssignales. Auch kann vom selben Einschreib-Ausgangszustand ausgegangen werden. Die Abweichung besteht insofern, dass der Eingangsmultiplexer 25 gesperrt und seine Ausgänge auch hochohmig bleiben, dafür aber im Ablauf des Speicherns in die flüchtige Speicherzelle 21 an Stelle des Zuschalten des Eingangsignales hierbei der Speicherinhalt des nichtflüchtigen Speichers 20 an die Signalleitung fc 47 und Signalleitung ft 48 gelangen, indem Betriebsspannungspegel an vstr-Signal 28 und vrcl-signal 30 bei gleichzeitigen anliegendem 0V-Pegel an vsef-Signal 29 angelegt werden. Nach Beendigung des Auslesens werden alle Signale wieder auf den Ausgangszustand zurückgesetzt.

In 4 ist die erfindungsgemäße flüchtige Speicherzelle 21 dargestellt. Sie besteht aus einem ersten n-Kanal-FET 42 und einem zweiten n-Kanal-FET 43 sowie einem ersten p-Kanal-FET 44 und zweiten p-Kanal-FET 45 und bildet ein kreuzgekoppeltes Speicher-FF. Der Einschreibvorgang der Speicherinformation beginnt mit dem Trennen von Vcc-Betriebsspannungsquelle 38 und Vssc-geschaltetem Massepotential 37. Mit diesem Vorgang werden an die Drainanschlüsse von erstem n-Kanal-FET 42 und zweiten n-Kanal-FET, die gleichzeitig die Ein/Ausgänge der flüchtigen Speicherzelle 21 repräsentieren und auch die Verbindung zu Signalleitung fc 47 und Signalleitung ft 48 haben, auf Masse-Potential schwach vorbelegt. Danach gelangt die zu speichernde Signalbelegung in Gestalt des antivalenten Pegelpaares über Signalleitung fc 47 und Signalleitung ft 48 an die Drainanschlüsse von erstem n-Kanal-FET 42 und zweiten n-Kanal-FET 43.

Mit dem nachfolgenden Zuschalten von Vcc-Betriebsspannungsquelle 38 und Vssc-geschaltetem Massepotential 37 und gleichzeitigem Abschalten des Vorbelegungpotentials, beginnt das Speicher-FF der flüchtigen Speicherzelle 21 in einen stabilen Zustand zu kippen. Für den Zeitraum der ununterbrochenen Betriebsspannungsversorgung der flüchtigen Speicherzelle ist dadurch der gespeicherte Dateninhalt ständig auslesbar.

1Halbleiterspeicher 2Speicherzellen-Array 3Redundanz-Speicherzellen-Array 4Halbleiterspeicher-Steuerung 5Abgleich-Steuerung 6Abgleich-Speicherzellen-Array 7Adreß-Bus 8Datenbus 9Host-Computer 10Hostcomputer-Steuerleitungen 11Datenspeicher-Steuerleitungen 12interner Steuerbus 13Abgleich-Steuersignalleitungen 14Halbleiterspeicher+Array-Steuerbus 15Abgleichspeicher-Steuerleitung 16R/W-Leitung 17elektrisch lösch- und programmierbare Array-Logik 18Datenspeicher 19Abgleich-Speicherzelle 20nichtflüchtige Speicherzelle 21flüchtige Speicherzelle 22Vorbelegungs-Schalterbank 23Trennschalter+ 24Trennschalter- 25Eingangsmultiplexer 26Treiber-Ausgangsmultiplexer 27Inverter 28Vstr-Signal 29Vsef-Signal 30Vrcl-Signal 31enc-Signal 32platchc-Signal 33fuseint-Signal 34fuseenc-Torsignal 35iloadt-Signal 36nlatcht-Signal 37Vssc-geschaltetes Massepotential 38Vcc-Betriebsspannungsquelle 39Schaltungsmasse (Bulk) 40ft-Ausgangssignal 41abglt-Ausgangssignal Abgleich-Speicherzelle 42erster n-Kanal-FET 43zweiter n-Kanal-FET 44erster p-kanal-FET 45zweiter p-Kanal-FET 46fuseinc-Signal 47Signalleitung fc 48Signalleitung ft

Anspruch[de]
  1. Verfahren zum Abgleich von herstellungstechnologiebedingten technischen Kennwerten auf Sollkennwerte von einem HL-Speicher, bei dem Abgleichdaten nicht löschbar in einen Abgleichspeicher in den HL-Speicher gespeichert werden, dadurch gekennzeichnet, dass während eines Abgleichmodus, der nur beim Testen während des Fertigungsprozesses des einzelnen Halbleiterspeichers (1) vorgenommenen wird, die Abgleichdaten von einer externen Datenquelle in den nichtflüchtigen Teil des Abgleich-Speicherzellen-Arrays (6) innerhalb des Halbleiterspeichers (1) eingeschrieben werden und dass beim Betrieb des Halbleiterspeichers (1) nur während der Betriebsspannungszuschaltung nach Erreichen einer intern erkannten Chip-Schaltspannung*) folgt aus dem ursprünglichen Anspruch 4 der Anmeldung , d.h. vor Erreichen der vollen Betriebsspannung im Halbleiterspeicher (1), die in dem nichtflüchtigen Teil des Abgleich-Speicher-Arrays (6) gespeicherten Daten durch eine Abgleich-Steuerung (5) in den flüchtigen Teil des Abgleich-Speicherzellen-Arrays (6) des Halbleiterspeichers (1) gespeichert werden, dass dadurch die Halbleiterspeicher-Steuerung (4) mittels der Halbleiterspeicher-Steuerleitungen (14) eine Korrektur der technischen Kennwerte innerhalb des Halbleiterspeichers (1) vornimmt.
  2. Verfahren zum Abgleich technischer Funktions-Kennwerte von einem HL-Speicher, bei dem Abgleichdaten nicht löschbar in einen Abgleichspeicher in den HL-Speicher gespeichert werden, dadurch gekennzeichnet, dass während eines Abgleichmodus, der nur beim Testen während des Fertigungsprozesses des einzelnen Halbleiterspeichers (1) vorgenommenen wird, die Abgleichdaten von einer externen Datenquelle in den nichtflüchtigen Teil des Abgleich-Speicherzellen-Arrays (6) innerhalb des Halbleiterspeichers (1) eingeschrieben werden und dass beim Betrieb des Halbleiterspeichers (1) nur während der Betriebsspannungszuschaltung nach Erreichen einer intern erkannten Chip-Schaltspannung*) folgt aus dem ursprünglichen Anspruch 4 der Anmeldung , d.h. vor Erreichen der vollen Betriebsspannung im Halbleiterspeicher (1), die in dem nichtflüchtigen Teil des Abgleich-Speicher-Arrays (6) gespeicherten Daten durch eine Abgleich-Steuerung (5) in den flüchtigen Teil des Abgleich-Speicherzellen-Arrays (6) des Halbleiterspeichers (1) gespeichert werden, dass dadurch die Halbleiterspeicher-Steuerung (4) mittels der Halbleiterspeicher-Steuerleitungen (14) eine Einstellung technischer Funktions-Kennwerte innerhalb des Halbleiterspeichers (1) vornimmt.
  3. Verfahren nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, dass einerseits zwischen Host-Computer (9) und Halbleiterspeicher (1) eine Hostcomputer-Steuerleitung (10) in Abhängigkeit von der Signalausgabe des Host-Computers (9) speichernd oder lesend aktiviert wird, so dass auf Datenbereiche des Speicherzellen-Arrays (2) oder des Redundanz-Speicherzellen-Arrays (3) entsprechend zugegriffen werden kann und dass anderseits die Halbleiterspeicher-Steuerung (4) über einen internen Steuerbus (12) Schreib-Lese-Steuersequenzen an die Abgleich-Steuerung (5) überträgt, und diese ihrerseits intern weitere Steuersignale generiert, und damit das Abgleich-Speicherzellen-Array (6) in die Lage versetzt, Abgleich-Daten flüchtig und nichtflüchtig so zu speichern, dass sie zur Weiterverarbeitung an die Halbleiterspeicher-Steuerung (4) bereitgestellt werden, aber eigenständig auf Übernahmeprozesse aus dem nichtflüchtigen und flüchtigen Speicherteil sowie auf Lösch- und Programmierprozesse für den nichtflüchtigen Speicherteil von Speicherzellenarray (2) und Redundanz-Speicherzellenarray (3) keinen Einfluss während des Betriebes des Halbleiterspeichers (1) haben.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Halbleiterspeicher-Steuerung (4) zusätzlich über den internen Steuerbus (12) Test-Steuersequenzen generiert, die, infolge dieser Anforderung, ein Auslesen der Abgleich-Daten aus dem nichtflüchtigen Speicherteil des Abgleich-Speicherzellen-Array (6) bewirken, so dass nach Wandlung der parallel bereitgestellten Abgleich-Daten, diese in einem seriellen Format an einem Pin des Halbleiterspeichers ausgegebenen werden können.
  5. verfahren nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, dass eine einerseits durch die Halbleiterspeicher-Steuerung (4) ausgelöste Übernahme der Abgleich-Daten aus dem Abgleich-Speicherzellen-Array (6) und anderseits eine durch die Halbleiter-Speicher-Steuerung (4) ausgelöste Übernahme der Daten aus dem nichtflüchtigen Speicherteil des Speicherzellen-Arrays (2) und des Redundanz-Speicherzellen-Arrays (3) nur zeitlich getrennt nacheinander ablaufen können, wobei aber die Aktivierung dieser Daten-Übernahmeprozesse nur während der Betriebsspannungszuschaltung nach Erreichen einer intern erkannten Chip-Schaltspannung gleichzeitig geschieht.
  6. Verfahren nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, dass die Abgleich-Steuerung (5) eigenständig und unabhängig von den Steuersignalen der Halbleiterspeicher-Steuerung alle notwendigen Steuersignale zum Löschen und Programmieren der Abgleich-Daten für das Abgleich-Speicherzellen-Array selbst erzeugt.
  7. Anordnung eines Halbleiterspeichers zur Speicherung elektronischer Daten, welcher aus einem Datenspeicher (18) und einer elektrisch lösch- und programmierbaren Array-Logik (17) besteht, wobei der Datenspeicher aus einem Speicherzellen-Array (2) und einem Redundanz-Speicherzellen-Array (3) zusammengesetzt ist, verbunden über einen Adressbus (7), einen Datenbus (8) und Steuerleitungen mit einem Host-Computer (9) dadurch gekennzeichnet, dass die elektrisch lösch- und programmierbare Array-Logik (17) bestehend aus einer Halbleiterspeicher-Steuerung (4), einer Abgleichsteuerung (5) und einem Abgleich-Speicherzellen-Array (6) besteht, wobei einerseits die Halbleiterspeicher-Steuerung (4) mittels einer R/W Leitung (16) und Datenspeicher-Steuerleitungen (11) mit dem Speicherzellen-Array (2) und dem Redundanz-Speicherzellen-Array (3), sowie über Hostcomputer-Steuerleitungen (10) mit dem Host-Computer (9) verbunden ist, und anderseits die Halbleiterspeicher-Steuerung (4) über Abgleich-Steuersignalleitungen (13) und einen internen Steuerbus (12) mit der Abgleichsteuerung (5) verbunden ist, dass diese wiederum mit Leitungen des Adressbusses (7) in Verbindungen stehen, und dass die Abgleichsteuerung (5) intern über Abgleichspeicher-Steuerleitungen (15) und außerdem über Halbleiterspeicher-Steuerleitungen (14) mit der Halbleiterspeicher-Steuerung (4) verbunden ist.
  8. Anordnung nach Anspruch 7 dadurch gekennzeichnet, dass der für die flüchtige Datenspeicherung angeordnete Speicherteil des Abgleich-Speicherzellen-Arrays (6) als flüchtige Speicherzellen (21) mit kreuzgekoppelter Inverterstrukur ausgeführt sind.
  9. Anordnung nach Anspruch 8 dadurch gekennzeichnet, dass eine flüchtige Speicherzelle (21) angeordnet ist, bestehend aus zwei FF-Inverter-Transistoren, die durch einen ersten n-Kanal-FET (42) und einen zweiten n-Kanal-FET (43) realisiert sind, sowie bestehend aus zwei jeweils zugehörigen Lastelementen, welche aus einem ersten p-Kanal-FET (44) und einem zweiten p-Kanal-FET (45) ausgeführt sind, wobei der erste n-Kanal-FET (42) und der zweite n-Kanal-FET (43) mit ihren Sourceanschlüssen verbunden sind und außerdem an diesen gemeinsamen Anschluss das Vssc-geschaltete Massepotential (37) geschaltet wird, dass das Gate des ersten n-Kanal-FET (42) an den Drainanschluss des zweiten n-Kanal-FET (43) und gleichzeitig an den Drainanschluss des zweiten p-Kanal-FET (45) sowie an das Gate des ersten p-Kanal-FET geschaltet ist und damit den invertierenden Ein- bzw. Ausgang der flüchtigen Speicherzelle (21) bildet, dass das Gate des zweiten n-Kanal-FET (43) an den Drainanschluss des ersten n-Kanal-FET (42) angeschlossen und gleichzeitig an den Drainanschluss des ersten p-Kanal-FET (44) sowie an das Gate des zweiten p-Kanal-FET (45) geschaltet ist und damit den nichtinvertierenden Ausgang der flüchtigen Speicherzelle (21) bildet, dass die Sourceanschlüsse des ersten p-Kanal-FET (44) und des zweiten p-Kanal-FET (45) gemeinsam verbunden sind und mit diesem gemeinsamen Anschluss an eine Betriebspannungsquelle (38) geschaltet werden.
Es folgen 4 Blatt Zeichnungen






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