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Dokumentenidentifikation DE10124752B4 12.01.2006
Titel Schaltungsanordnung zum Auslesen und zum Speichern von binären Speicherzellensignalen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Pfefferl, Peter, 85635 Höhenkirchen-Siegertsbrunn, DE;
Savignac, Dominique, Dr., 85737 Ismaning, DE;
Chrysostomides, Athanasia, 81929 München, DE
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Anmeldedatum 21.05.2001
DE-Aktenzeichen 10124752
Offenlegungstag 02.01.2003
Veröffentlichungstag der Patenterteilung 12.01.2006
Veröffentlichungstag im Patentblatt 12.01.2006
IPC-Hauptklasse G11C 7/06(2006.01)A, F, I, ,  ,  ,   

Beschreibung[de]

Die vorliegende Erfindung betrifft binäre Speicherzellenfelder, und betrifft insbesondere eine Schaltungsanordnung zum Auslesen von binären Speicherzellensignalen aus einem Speicherzellenfeld und zum Speichern von binären Speicherzellensignalen in ein Speicherzellenfeld, bei dem eine Signaldurchlaufzeit der binären Speicherzellensignale minimiert ist.

Bei digitalen Speichern (RAM, DRAM, SRAM) muss eine digital in der Form von binären Speicherzellensignalen gespeicherte Information zu einem Ausgangsanschluss der Schaltungsanordnung (Chip) transferiert werden. In herkömmlicher Weise sind Speicherzellen in Speicherzellenfeldern angeordnet, die beispielsweise eine Größe von 512 × 128 aufweisen. Hierbei sind 512 Wortleitungen aktivierbar, um eine binäre Information in das jeweilige Speicherzellenfeld zu laden. Zum Auslesen der entsprechenden binären Information bzw. zum Übertragen von binären Speicherzellensignalen aus dem Speicherzellenfeld und zum Speichern von binären Speicherzellensignalen in das Speicherzellenfeld dienen in der o.a. Schaltungsanordnung 128 Bitleitungspaare.

Ein Bitleitungspaar besteht üblicherweise aus zwei Leitungen, die binär komplementäre Signalzustände aufweisen. Aufgrund der gewöhnlich hochkomplexen Schaltungsanordnung können die Bitleitungspaare nicht dazu verwendet werden, um binäre Speicherzellensignale direkt zu von außen zugänglichen Ausgangsanschlüssen weiterzuleiten. Neben einer komplexen Leitungsstruktur müssen die binären Speicherzellensignale außerdem noch in Erfassungsverstärkern bzw. Latches regeneriert bzw. verstärkt werden. Hierbei sind die Erfassungsverstärker zusammen mit unterschiedlichen Schalttransistorpaaren anzuordnen, um eine auf Bitleitungspaaren vorhandene Information schließlich zu einem Ausgangsanschluss abzuleiten.

1 zeigt eine bekannte Schaltungsanordnung zum Auslesen von binären Speicherzellensignalen aus Speicherzellenfeldern und zum Speichern von binären Speicherzellensignalen in Speicherzellenfelder, wobei einzelne Speicherzellenfelder SZF und Energieversorgungsleitungen (Power) in unterschiedlichen Ebenen angeordnet sind.

Derartige Speicherzellenfelder (zur Ausbildung von SRAMs, DRAMs) sind beispielsweise in der WO 00/57422 A1 und der DE 19917079.7, eingereicht am 15.04.99, beschrieben.

Üblicherweise sind mehrere Speicherzellenfelder zu einer Einheit zusammengefasst. Die binären Speicherzellensignale werden durch die Aktivierung von Wortleitungen WL auf Bitleitungspaare BL übertragen. Die binären Speicherzellensignale werden zu Erfassungsverstärkern S/A übertragen, wo die in der Regel sehr geringen Signalpegel, die beispielsweise 100 mV oder weniger betragen können, auf einen definierten logischen Pegel gebracht werden.

Über ein Spaltensteuersignal werden die verstärkten binären Speicherzellensignale mittels einer Lokaldatenleitungs-Schalteinheit auf ein Lokaldatenleitungspaar übertragen, das aus einer Lokaldatenleitung LDQ und einer komplementären Lokaldatenleitung bLDQ ausgebildet ist. Ein zentrales Element der in 1 gezeigten herkömmlichen Schaltungsanordnung wird in Form einer Hauptdatenleitungs-Schalteinheit MDQS bereitgestellt. Die auf den Lokaldatenleitungen bereitgestellten binären Zwischensignale werden in Abhängigkeit von einem über eine Zeilensteuerleitung zugeführten Zeilensteuersignal auf das Hauptdatenleitungspaar übertragen, das durch eine Hauptdatenleitung MDQ und eine komplementäre Hauptdatenleitung bMDQ ausgebildet ist.

Das Hauptdatenleitungspaar MDQ, bMDQ ist derart ausgelegt, dass die verstärkten, transferierten binären Speicherzellensignale zu externen Anschlusseinheiten (nicht gezeigt) transferierbar sind.

Ein Nachteil derartiger herkömmlicher Schaltungsanordnungen zum Auslesen von binären Speicherzellensignalen aus mindestens einem Speicherzellenfeld bzw. zum Speichern von binären Speicherzellensignalen in mindestens ein Speicherzellenfeld besteht darin, dass große Koppelkapazitäten zwischen der Hauptdatenleitung MDQ und der komplementären Hauptdatenleitung bMDQ sowie zwischen den Hauptdatenleitungen und anderen benachbarten Datenleitungen oder Energieleitungen auftreten. Derartige Koppelkapazitäten werden u.a. durch einen durch die herkömmliche Schaltungsauslegung bedingten geringen Abstand zwischen der Hauptdatenleitung MDQ und der komplementären Hauptdatenleitung bMDQ verursacht.

In nachteiliger Weise liegen diese beiden Leitungen weiterhin in einem vorgegebenen Abstand, der u.a. durch eine erforderliche Störunterdrückung vorgegeben ist, nebeneinander und verlaufen über die gesamte Chipfläche ohne Berücksichtigung des Ortes, an welchem Daten von Speicherzellenfeldern auf das Hauptdatenleitungspaar transferiert werden.

In einer weiteren nachteiligen Weise wird Chipfläche verbraucht, die keiner spezifischen Funktion dient. Eine Belegung von Abschnitten der Chipfläche mit nicht benötigten Hauptdatenleitungspaaren führt jedoch dazu, dass benötigte Hauptdatenleitungspaare in einem zu kleinen Abstand angeordnet werden müssen, wodurch eine Koppelkapazität zwischen der Hauptdatenleitung MDQ und der komplementären Hauptdatenleitung bMDQ weiter erhöht wird.

Eine derartige Erhöhung von Koppelkapazitäten führt in nachteiliger Weise zu einer Erhöhung von Signaldurchlaufzeiten für binäre Speicherzellensignale, die aus mindestens einem Speicherzellenfeld über Bitleitungspaare BL, einen Erfassungsverstärker S/A, ein Lokaldatenleitungspaar LDQ, bLDQ, eine Hauptdatenleitungs-Schalteinheit MDQS und ein Hauptdatenleitungspaar MDQ, bMDQ zu einer Anschlusseinheit (nicht gezeigt) für einen externen Anschluss zu transferieren sind.

Aufgrund von Schwankungen der Spezifikationen bei der Speicherherstellung, die durch die technologischen Herstellungsprozesse verursacht wird, wirken sich diese Erhöhungen einer Signaldurchlaufzeit auf eine Daten-Zugriffszeit nachteilig aus.

In der US 5,696,727 ist eine Halbleiterspeichervorrichtung offenbart, die mit einem Erfassungsverstärker versehen ist, wobei ein Hochgeschwindigkeitstrieb bei geringer Energieaufnahme ermöglicht wird. Die offenbarte Speichervorrichtung weist jedoch Energieleitungsbahnen senkrecht zu Hauptdatenleitungspaaren auf, so dass in nachteiliger Weise Koppelkapazitäten nicht vermieden werden können.

Ferner sind in der gezeigten Vorrichtung keine Speicherzellenbereiche vorgesehen, in welchen keine Hauptdatenleitungen eines Hauptdatenleitungspaares verlaufen. Somit ist es nicht möglich, die nachteilige Wirkung von elektrischen Kopplungen zu vermeiden. Wie in der Druckschrift US 5,696,727 beschrieben, verlaufen Hauptdatenleitungen stets über die gesamte Chipfläche, so dass Koppelkapazitäten eine erhebliche Rolle spielen können.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung zum Auslesen von binären Speicherzellensignalen aus mindestens einem Speicherzellenfeld bzw. zum Speichern von binären Speicherzellensignalen in mindestens einem Speicherzellenfeld bereitzustellen, bei der eine Signaldurchlaufzeit der binären Speicherzellensignale minimiert ist und bei der Koppelkapazitäten zwischen ersten und zweiten Hauptdatenleitungen verringert sind.

Diese Aufgabe wird erfindungsgemäß durch Schaltungsanordnung mit den Merkmalen des Anspruchs 1 gelöst.

Kern der Erfindung ist eine Schaltungsanordnung, bei der Koppelkapazitäten dadurch verringert werden, dass ein Abstand zwischen einer Hauptdatenleitung und einer entsprechenden komplementären Hauptdatenleitung oder einer anderen benachbarten Leitung vergrößert wird bzw. eine Länge eines Hauptdatenleitungspaars verringert wird.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.

Die erfindungsgemäße Schaltungsanordnung zum Auslesen von binären Speicherzellensignalen bzw. zum Speichern von binären Speicherzellensignalen in mindestens ein Speicherzellenfeld weist weiterhin auf:

  • a) mindestens ein Bitleitungspaar zum Anlegen von mindestens einem binären Speicherzellensignal in Reaktion auf eine Aktivierung einer Wortleitung;
  • b) mindestens einen Erfassungsverstärker zum Durchschalten des binären Speicherzellensignals von dem Bitleitungspaar auf ein Lokaldatenleitungspaar; und
  • c) mindestens eine Hauptdatenleitungs-Schalteinheit zum Durchschalten des verstärkten binären Speicherzellensignals von dem Lokaldatenleitungspaar auf mindestens ein Hauptdatenleitungspaar, das durch mindestens eine Hauptdatenleitung und mindestens eine komplementäre Hauptdatenleitung ausgebildet ist, wobei binäre Speicherzellensignale von in einem ersten Speicherzellenbereich angeordneten Speicherzellen zu mindestens einem ersten Hauptdatenleitungspaar und binäre Speicherzellensignale von in einem zweiten Speicherzellenbereich angeordneten Speicherzellen zu mindestens einem zweiten Hauptdatenleitungspaar transferiert werden.

Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung werden Koppelkapazitäten zwischen der zweiten Hauptdatenleitung und der zweiten komplementären Hauptdatenleitung durch eine Vergrößerung des Abstandes zwischen der zweiten Hauptdatenleitung und der zweiten komplementären Hauptdatenleitung in dem zweiten Speicherzellenbereich verringert.

Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden Koppelkapazitäten zwischen der ersten Hauptdatenleitung und der ersten komplementären Hauptdatenleitung durch eine Verringerung einer Leitungslänge der ersten Hauptdatenleitung und der ersten komplementären Hauptdatenleitung in dem ersten Speicherzellenbereich verringert.

Zeichnungen

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.

In den Zeichnungen zeigen:

1 eine herkömmliche Schaltungsanordnung zum Auslesen und zum Speichern von binären Speicherzellensignalen; und

2 ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zum Auslesen von binären Speicherzellensignalen aus bzw. zum Speichern von binären Speicherzellensignalen in erste und zweite Speicherzellenfelder.

Ausführungsbeispiele

Bei dem in 2 gezeigten Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung sind zwei Speicherzellenbereiche gezeigt, ein erster Speicherzellenbereich 100 und ein zweiter Speicherzellenbereich 200, wobei aus beiden Speicherzellenbereichen binäre Speicherzellensignale aus jeweiligen Speicherzellenfeldern ausgelesen bzw. in diese gespeichert werden müssen.

Nach einer Aktivierung durch ein Aktivierungssignal, das an eine Wortleitung 306 angelegt wird, wird mindestens ein binäres Speicherzellensignal an mindestens ein Bitleitungspaar 301 angelegt. Weiterhin erfolgt ein Durchschalten des binären Speicherzellensignals von der Speicherzelle über das Bitleitungspaar 301 auf mindestens einen Erfassungsverstärker 303 mittels mindestens einer Speicherzellenfeldschalteinheit (nicht gezeigt) in Abhängigkeit von mindestens einem über mindestens eine Speicherzellenfeldsteuerleitung (nicht gezeigt) zugeführten Speicherzellenfeldsteuersignal.

Nach einer Aufbereitung des binären Speicherzellensignals in dem Erfassungsverstärker 303 erfolgt ein Durchschalten eines binären Ausgangssignals des Erfassungsverstärkers 303 auf ein Lokaldatenleitungspaar 305, welches das verstärkte binäre Speicherzellensignal zu einer Hauptdatenleitungs-Schalteinheit 304 überträgt. Das binäre Ausgangssignal des Erfassungsverstärkers 303 wird in Abhängigkeit von einem über eine Zeilensteuerleitung (nicht gezeigt) zugeführten Zeilensteuersignal mittels der Hauptdatenleitungs-Schalteinheit 304 auf ein Hauptdatenleitungspaar, das aus einer Hauptdatenleitung und einer komplementären Hauptdatenleitung besteht, geschaltet.

Gemäß dem gezeigten Ausführungsbeispiel der vorliegenden Erfindung werden verstärkte, transferierte binäre Speicherzellensignale, die von Speicherzellen aus dem ersten Speicherzellenbereich 100 herrühren, über ein erstes Hauptdatenleitungspaar, das aus einer ersten Hauptdatenleitung 101 und einer ersten komplementären Hauptdatenleitung 102 ausgebildet ist, zu einem Ausgangsanschluss (nicht gezeigt) transferiert. Andererseits werden binäre Speicherzellensignale, die von Speicherzellen in dem zweiten Speicherzellenbereich 200 herrühren, über ein zweites Hauptdatenleitungspaar, das aus einer zweiten Hauptdatenleitung 201 und einer zweiten komplementären Hauptdatenleitung 202 ausgebildet wird, zu dem Ausgangsanschluss übertragen.

Wie in 2 veranschaulicht ist, verlaufen die erste Hauptdatenleitung 101 und die erste komplementäre Hauptdatenleitung 102 des ersten Hauptdatenleitungspaars nur in dem ersten Speicherzellenbereich, da das erste Hauptdatenleitungspaar nur mit binären Speicherzellensignalen aus dem ersten Speicherzellenbereich beaufschlagt wird. In dem gezeigten Ausführungsbeispiel ergibt sich somit eine Verringerung einer Leitungslänge um 50 %, was etwa eine entsprechende Verringerung einer Koppelkapazität zwischen der ersten Hauptdatenleitung 101 und der ersten komplementären Hauptdatenleitung 102 zur Folge hat.

Durch diese erfindungsgemäße Schaltungsanordnung wird somit eine Signaldurchlaufzeit von binären Speicherzellensignalen, die von Speicherzellen in dem ersten Speicherzellenbereich herrühren, beträchtlich verringert.

Die Leitungslängen des zweiten Hauptdatenleitungspaars, das aus der zweiten Hauptdatenleitung 201 und der zweiten komplementären Hauptdatenleitung 202 ausgebildet ist, können nicht verringert werden, da binäre Speicherzellensignale von dem zweiten Speicherzellenbereich 200 zu dem Ausgangsanschluss (nicht gezeigt) transferiert werden müssen. Durch eine Beschränkung einer Leitungslänge der ersten Hauptdatenleitung 101 und der ersten komplementären Hauptdatenleitung 102 auf den ersten Speicherzellenbereich 100 bietet sich jedoch, wie in 2 gezeigt, die Möglichkeit, den Abstand zwischen der zweiten Hauptdatenleitung 201 und der zweiten komplementären Hauptdatenleitung 202 in dem zweiten Speicherzellenbereich zu vergrößern.

In dem gezeigten Ausführungsbeispiel der vorliegenden Erfindung wird der Abstand zwischen der zweiten Hauptdatenleitung 201 und der zweiten komplementären Hauptdatenleitung 202 in dem zweiten Speicherzellenbereich 200 ungefähr verdoppelt, was in diesem Bereich ungefähr einer Halbierung der Koppelkapazitäten zwischen der zweiten Hauptdatenleitung 201 und der zweiten komplementären Hauptdatenleitung 202 entspricht. Weiterhin ist erkennbar, dass eine Energieversorgungsleitung 302, welche im allgemeinen zur Energieversorgung von Komponenten der Schaltungseinheit bereitgestellt ist, zwischen der zweiten Hauptdatenleitung 201 und der zweiten komplementären Hauptdatenleitung 202 angeordnet ist.

Die Energieversorgungsleitung 302 trägt weiter dazu bei, eine kapazitive Kopplung bzw. Koppelkapazitäten zwischen der zweiten Hauptdatenleitung 201 und der zweiten komplementären Hauptdatenleitung 202 zu verringern. Auf diese Weise wird eine Signaldurchlaufzeit von binären Speicherzellensignalen, die von Speicherzellen sowohl aus dem ersten Speicherzellenbereich 100 als auch dem zweiten Speicherzellenbereich 200 herrühren, beträchtlich verringert.

Weiterhin kann zur weiteren Verringerung von Koppelkapazitäten eine Energieversorgungsleitung 302 zwischen der ersten Hauptdatenleitung 101 und der zweiten Hauptdatenleitung 102 bereitgestellt werden.

Bezüglich der in 1 veranschaulichten, herkömmlichen Schaltungsanordnung wird auf die Beschreibungseinleitung verwiesen.


Anspruch[de]
  1. Schaltungsanordnung zum Auslesen und zum Speichern von binären Speicherzellensignalen aus mindestens einem Speicherzellenfeld, bei der eine Signaldurchlaufzeit der binären Speicherzellensignale von mindestens einer Speicherzelle zu mindestens einem Ausgangsanschluss verringert wird, mit:

    a) mindestens einem Bitleitungspaar (301) zum Anlegen von mindestens einem binären Speicherzellensignal;

    b) mindestens einen Erfassungsverstärker (303) zum Durchschalten des binären Speicherzellensignals von dem Bitleitungspaar (301) auf ein Lokaldatenleitungspaar (305); und

    c) mindestens einer Hauptdatenleitungs-Schalteinheit (304) zum Durchschalten des verstärkten binären Speicherzellensignals von dem Lokaldatenleitungspaar (305) auf mindestens ein Hauptdatenleitungspaar, das durch mindestens eine Hauptdatenleitung (101, 201) und mindestens eine komplementäre Hauptdatenleitung (102, 202) ausgebildet ist, wobei binäre Speicherzellensignale von in einem ersten Speicherzellenbereich (100) angeordneten Speicherzellen zu mindestens einem ersten Hauptdatenleitungspaar (101, 102) und binäre Speicherzellensignale von in einem zweiten Speicherzellenbereich (200) angeordneten Speicherzellen zu mindestens einem zweiten Hauptdatenleitungspaar (201, 202) transferiert werden,

    dadurch gekennzeichnet, dass

    d) zumindest eine Energieversorgungsleitung (302) zwischen der ersten Hauptdatenleitung (101) und der ersten komplementären Hauptdatenleitung (102) bereitgestellt ist, um Koppelkapazitäten zwischen der ersten Hauptdatenleitung (101) und der ersten komplementären Hauptdatenleitung (102) zu verringern; und

    e) zumindest eine Energieversorgungsleitung (302) zwischen der zweiten Hauptdatenleitung (201) und der zweiten komplementären Hauptdatenleitung (202) bereitgestellt ist, um Koppelkapazitäten zwischen der zweiten Hauptdatenleitung (201) und der zweiten komplementären Hauptdatenleitung (202) zu verringern, wobei

    f) die erste Hauptdatenleitung (101) und die erste komplementäre Hauptdatenleitung (102) des ersten Hauptdatenleitungspaars nur in dem ersten Speicherzellenbereich (100) verlaufen; und

    g) die zweite Hauptdatenleitung (201) und die zweite komplementäre Hauptdatenleitung (202) des zweiten Hauptdatenleitungspaars sowohl in dem ersten Speicherzellenbereich (100) als auch in dem zweiten Speicherzellenbereich (200) verlaufen.
  2. Schaltungsanordnung zum Auslesen und zum Speichern von binären Speicherzellensignalen nach Anspruch 1, dadurch gekennzeihnet, dass Koppelkapazitäten zwischen der zweiten Hauptdatenleitung (201) und der zweiten komplementären Hauptdatenleitung (202) durch eine Vergrößerung des Abstandes zwischen der zweiten Hauptdatenleitung (201) und der zweiten komplementären Hauptdatenleitung (202) in dem zweiten Speicherzellenbereich (200) verringert sind.
  3. Schaltungsanordnung zum Auslesen und zum Speichern von binären Speicherzellensignalen nach einem oder beiden der Ansprüche 1 und 2, dadurch gekennzeihnet, dass Koppelkapazitäten zwischen der ersten Hauptdatenleitung (101) und der ersten komplementären Hauptdatenleitung (102) durch eine Verringerung einer Leitungslänge der ersten Hauptdatenleitung (101) und der ersten komplementären Hauptdatenleitung (102) in dem ersten Speicherzellenbereich (100) verringert sind.
Es folgen 2 Blatt Zeichnungen






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