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Dokumentenidentifikation DE60107899T2 12.01.2006
EP-Veröffentlichungsnummer 0001158415
Titel Parallele Datenschnittstelle
Anmelder Texas Instruments Inc., Dallas, Tex., US
Erfinder Pickering, Andy, Rugby, GB
Vertreter Prinz und Partner GbR, 81241 München
DE-Aktenzeichen 60107899
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 25.05.2001
EP-Aktenzeichen 010001873
EP-Offenlegungsdatum 28.11.2001
EP date of grant 22.12.2004
Veröffentlichungstag im Patentblatt 12.01.2006
IPC-Hauptklasse G06F 13/42(2006.01)A, F, I, ,  ,  ,   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Schnittstelle oder auf eine andere Vorrichtung zum Empfangen paralleler gesendeter Datenströme.

Es gibt allgemein zwei wohl anerkannte Arten, auf denen Daten gesendet werden. Bei der seriellen Datenübertragung werden die Daten aufeinander folgend über einen einzelnen Übertragungskanal gesendet. Bei der parallelen Übertragung werden mehrere zugeordnete Kanäle bereitgestellt und die Daten gleichzeitig über mehrere Kanäle gesendet.

In irgendeinem Datenübertragungssystem werden die Daten allgemein in einer unveränderten Beziehung zu einem Taktsignal gesendet. Das heißt, ein Taktsignal definiert unveränderte Zeitschlitze und in jedem Zeitschlitz wird ein Daten-Bit gesendet. Nach dem Empfang des gesendeten Signals muss die Beziehung des empfangenen Signals zu den Datenschlitzen hergestellt werden, um die gesendeten Daten wiedergewinnen zu können. Wegen der Änderungen, die durch das Übertragungsmedium eingebracht werden, ist es nicht einfach möglich, einen Takt mit einer angemessenen Frequenz im Empfänger laufen zu lassen, ohne sicherzustellen, dass er mit den ankommenden Daten richtig synchronisiert ist.

In seriellen Übertragungssystemen kann ein geeignet synchronisierter Takt in der Empfängervorrichtung aus den empfangenen Daten selbst erzeugt werden oder kann die Datenfolge verwendet werden, um einen lokal erzeugten Takt zu synchronisieren, um die Daten wiedergewinnen zu können. Unter Verwendung der seriellen Datenübertragungstechnik sind durch solche Anordnungen hohe Datenübertragungsraten erzielt worden.

Die parallele Datenübertragung stellt weitere Probleme hinsichtlich der Datenwiedergewinnung. Insbesondere sind die Übertragungskenndaten von jedem der mehreren parallelen Kanäle nicht immer völlig gleich. Einige Änderungen können durch die physische Konstruktion der Übertragungswege (z. B. der Kabellängen) eingebracht werden, wobei diese durch einen angemessenen Entwurf minimiert werden können. Weitere Faktoren weisen eine Störung auf dem Weg auf, und es kommt vor, dass solche Umgebungsfaktoren einige Kanäle unterschiedlich von anderen beeinflussen. Eine Auswirkung dieser unterschiedlichen Kenndaten in den verschiedenen Kanälen ist, dass die Übertragungszeit von der Übertragung zum Empfang für alle Kanäle nicht völlig gleich sein kann. Dadurch kann es in der Empfängervorrichtung eine gewisse Abweichung von der richtigen Synchronisation zwischen den Kanälen geben, und dies ist als ALaufzeitunterschied@ bekannt.

Typischerweise kann ein Kanal in einem parallelen System verwendet werden, um ein Taktsignal zu senden, das verwendet werden kann, um die Daten im Empfänger wiederzugewinnen, wobei der Laufzeitunterschied außerdem die Zeitbeziehung zwischen dem Taktkanal und den Datenkanälen beeinflusst.

Es ist möglich, die Fehler, die durch den Laufzeitunterschied in einem parallelen Übertragungssystem zwischen den Datenkanälen und dem Taktkanal bewirkt werden, durch das Ergreifen von Schritten wie etwa das Begrenzen der Übertragungsstrecke und der Datenrate in jedem Kanal, zu vermeiden. Dies hat die Auswirkung, dass die Größe des eingebrachten Laufzeitunterschieds verglichen mit den Daten-Taktabständen klein ist, so dass sie die Daten-Wiedergewinnung nicht stört.

Jedoch gibt es, wenn sich die Bandbreitenerfordernisse in den Datenübertragungssystemen vergrößern, die Forderung nach der Fähigkeit, parallele Daten in jedem Kanal bei Datenraten zu senden, die sich jenen, die zuvor für die serielle Übertragung verwendet wurden, annähern. Bei solchen Datenraten haben die Probleme, die durch den Laufzeitunterschied in dem parallelen Übertragungskanal bewirkt werden, eine erhebliche Auswirkung auf die Fähigkeit, die empfangenen Daten wiederzugewinnen.

Ein Zugang ist, einen getrennten Datenwiedergewinnungstakt für jeden der parallelen Kanäle neu zu erstellen. Das ist jedoch für eine große Anzahl paralleler Datenkanäle unpraktisch und bewältigt außerdem den Mangel an Synchronisation zwischen den Datenkanälen nicht.

Die internationale Anmeldung WO99/05608 schlägt vor, ein Startbegrenzungszeichen in jedem der Datensignale zu senden, um zu ermöglichen, das ungefähre Bit-Zentrum der Datensignale auf der Empfängerseite zu erfassen. Diese Zentrumsproben entsprechen den laufzeitunterschiedskompensierten Datensignalen, die mit dem lokalen Takt synchronisiert sind.

Die vorliegende Erfindung schafft eine Vorrichtung zum Empfangen paralleler gesendeter Daten in mehreren Kanälen, die Mittel zum Erzeugen eines Taktsignals auf der Grundlage der empfangenen Daten und Mittel, die jedem der Kanäle zugeordnet sind, um Daten, die auf dem zugeordneten Kanal empfangen werden, mit dem erzeugten Taktsignal zu synchronisieren, umfasst.

In dieser Anordnung wird ein einzelnes Taktsignal erzeugt, das für alle Datenkanäle verwendet wird. Das bedeutet, dass die Vorrichtung leicht skalierbar ist, um die Daten aus einer großen Anzahl paralleler Kanäle zu empfangen.

Beim Synchronisieren aller Datenkanäle mit einem einzigen Takt entfernt die Vorrichtung außerdem den Laufzeitunterschied zwischen den Datenkanälen. Dadurch kann die Vorrichtung einfach die Datensignale wie empfangen, aber wiederausgerichtet für die nachfolgende Verarbeitung übergeben. Alternativ kann die Vorrichtung die Datenwiedergewinnung gleichzeitig mit der Wiederausrichtung der Kanäle ausführen.

Das Taktsignal kann auf der Grundlage eines einzelnen empfangenen Kanals erzeugt werden. Dieser Kanal kann ein Kanal sein, der für die Übertragung eines Taktsignals von dem Sender bestimmt ist. Alternativ kann dieser Kanal einer der Datenkanäle sein, in dem erwartet wird, dass es eine erhebliche Anzahl von Datenübergängen gibt.

Es kann außerdem möglich sein, das Taktsignal auf der Grundlage mehrerer paralleler Kanäle zu erzeugen.

Die Synchronisierung jedes Datenkanals mit dem Takt erfolgt vorzugsweise durch das Anlegen einer variablen Verzögerung an jeden der Datenkanäle. Außerdem wird das erzeugte Taktsignal vorzugsweise um die Hälfte der maximalen Verzögerung, die für jeden Datenkanal verfügbar ist, verzögert, so dass die Datenkanäle in Bezug auf den Takt wirksam vorgezogen oder retardiert werden.

Die Probleme, die durch die Erfindung gelöst werden, werden zusammen mit weiteren Merkmalen und Vorteilen in der folgenden Beschreibung einer bevorzugten Ausführungsform, die als nicht einschränkendes Beispiel gegeben wird, und mit Bezug auf die beigefügte Zeichnung vollständiger erläutert, in der:

1 ideale Takt- und Datensignale zeigt;

2 Takt- und Datensignale mit Laufzeitunterschied zeigt;

3 eine Skizze einer Hochgeschwindigkeits-Parallelschnittstelle zeigt;

4 ein Beispiel einer Phasen-Auswerteschaltung mit idealisierten Signalformen veranschaulicht;

5 eine Phasen-Auswerteschaltungs-Charakteristik zeigt;

6 eine Phasen-Auswerteschaltungs-Charakteristik mit einem Datenverzögerungs-Einstellbereich für ideal ausgerichtete Daten zeigt;

7 eine Phasen-Auswerteschaltungs-Charakteristik mit einem Datenverzögerungs-Einstellbereich für fehlausgerichtete Daten zeigt;

8 eine Phasen-Auswerteschaltungs-Charakteristik mit hohem Laufzeitunterschied und großer Td zeigt;

9 eine Phasen-Auswerteschaltungs-Charakteristik mit hohem Laufzeitunterschied und großer Td mit ARücksetz@-Verzögerung zeigt;

10 eine Leitung für variable Datenverzögerung auf der Grundlage eines Interpolators veranschaulicht; und

11 eine erweiterte Datenphaseninterpolator-Verzögerungsleitung für einen verbesserten Linearitätsbereich veranschaulicht.

1 veranschaulicht den Datensignal-Zeitablauf in einem typischen Datenübertragungssystem. Insbesondere zeigt 1 ein Taktsignal 10, das als Halbratentakt bekannt ist, wobei zwischen den Taktübergängen Datenschlitze definiert sind. Das ist durch den repräsentativen Datenstrom 12 mit den aufeinander folgenden Datenschlitzen 14 gezeigt. Es wird in der bevorzugten Ausführungsform angenommen, dass in einem der parallelen Kanäle ein Halbratentakt gesendet wird. Für die Datenwiedergewinnung ist es üblich, einen Vollratentakt mit einer doppelt so hohen Frequenz wie der des Halbratentakts neu zu bilden, der deshalb Übergänge in den Zentren jedes Datenschlitzes 14 sowie an den Begrenzungen besitzt.

2 ist ein Schema ähnlich der 1, das aber die Auswirkung des Laufzeitunterschieds in dem Übertragungskanal veranschaulicht. Im Vergleich mit dem Halbratentakt 10 ist ersichtlich, dass die Begrenzungen zwischen den Datenschlitzen in dem Datenstrom 22 im Ergebnis der Änderungen der Übertragungszeiten in den verschiedenen Kanälen von der Synchronisation mit den Taktübergängen wegdriften können.

Genauer wird der Laufzeitunterschied durch einen einzelnen Zeitwert spezifiziert, der den maximalen Ausrichtungsfehler zwischen irgendwelchen zwei Signalen in den parallelen gesendeten Signalen repräsentiert. Dieser wird als Ts definiert und deshalb kann schlimmstenfalls irgendein Daten-Bit in Bezug auf den Takt um bis zu Ts zu früh oder verspätet verschoben sein. Dieser Empfänger muss zum Beherrschen einer solchen Fehlausrichtung entworfen sein.

Eine Skizze des bevorzugten Parallelschnittstellen-Empfängersystems ist in 3 gezeigt. Dieses umfasst eine Taktwiedergewinnungsschaltung 30 und einen Satz von Schaltungen 40 zum Verringern des Datenlaufzeitunterschieds, eine für jedes Bit in dem Parallelbus. Das Grundprinzip des Systems ist, einen wiedergewonnenen Takt aus dem Takteingangssignal zu erzeugen und diesen auf jede der Schaltungen zum Verringern des Laufzeitunterschieds zu verteilen, wobei jedes der ankommenden Datensignale unter Verwendung einer Leitung für variable Verzögerung mit dem Takt in Ausrichtung verschoben wird.

Die Arbeitsweise der Schaltungen 40 zum Verringern des Laufzeitunterschieds wird unten ausführlicher beschrieben, wobei aber angemerkt wird, dass jede solche Schaltung eine variable Verzögerung 42 umfasst, die so beschaffen ist, dass sie eine variable Verzögerung zwischen 0 und Td an die empfangenen Daten anlegt. Die Verzögerung 42 wird durch ein Verzögerungsleitungs-Steuermittel 44 gesteuert, das auf der Grundlage eines Vergleichs zwischen den verzögerten Daten und der Auswirkung des Taktsignals durch die Phasen-Auswerteschaltung 46 arbeitet.

In der Taktwiedergewinnungsschaltung 30 wird außerdem eine Verzögerungsleitung 32 verwendet, wobei sie so festgesetzt ist, dass sie genau in der Mitte ihres Bereichs eine Verzögerung ergibt: d. h. die Verzögerungsleitung in dem Taktwiedergewinnungsblock wird auf 2Td festgesetzt. Das ermöglicht, dass die Daten in Bezug auf den Takt um ?2Td in den Blöcken 40 zum Verringern des Laufzeitunterschieds verschoben werden.

Das gezeigte Taktwiedergewinnungssystem basiert auf einer Phaseninterpolationstechnik, wobei eine Ausgabe-Taktphase aus einem Paar von Quadratur-Bezugstakten 35 durch deren Aufsummierung mit unterschiedlichen Wichtungen in einem Phaseninterpolator 34 erzeugt wird. In 3 haben die Bezugstakte (und folglich der ausgerichtete Datentakt) nominell die volle Datenrate. Es ist jedoch möglich, das System so anzupassen, dass es bei einem Halbratentakt arbeitet. Die Steuerung des Phaseninterpolators 34 wird durch eine Phasen-Auswerteschaltung 38 ausgeführt, um die Ausrichtung des wiedergewonnenen Takts 50 mit dem verzögerten Halbratentakt zu vergleichen. Dieser produziert daraufhin Steuersignale, die verwendet werden, um die Phaseninterpolator-Wichtungen einzustellen. Die Phaseninterpolatorsteuerung 36 wird allgemein mit Digitaltechniken durchgeführt, obwohl das in der GB-Patentanmeldung Nr. 0004298.6 beschriebene Analogverfahren ebenfalls verwendet werden kann.

Der wiedergewonnene Takt 50 wird auf jeden der Datenkanäle verteilt. In der Praxis muss Acht gegeben werden, um sicherzustellen, dass diese Taktverteilung nicht selbst einen Laufzeitunterschied aufweist. Die Schaltungen 40 zum Verringern des Datenlaufzeitunterschieds verwenden daraufhin die Phasen-Auswerteschaltungen 46, die mit denen im Taktwiedergewinnungsblock 30 völlig gleich sein können, um die Leitungen 42 für variable Verzögerung zu steuern sowie die Daten in Ausrichtung mit dem wiedergewonnenen Takt 50 zu verschieben.

Die Verzögerungsleitungen ermöglichen, dass die Daten in Bezug auf den Takt um ?2Td an die richtige Stelle verschoben werden, weshalb, um sicherzustellen, dass der Laufzeitunterschied an jedem Eingang aufgehoben werden kann, sichergestellt werden muss, dass 2Td > Ts ist.

Die genaue Implementierung der Phasen-Auswerteschaltungen 38, 46 ist kein Bestandteil dieser Erfindung. Jedoch liefert diese allgemein einfach einen Hinweis, entweder die Verzögerung zu vergrößern (über das Steuersignal AAuf@) oder die Verzögerung zu verringern (über das Steuersignal AAb@), falls die Daten zu früh bzw. verspätet sind. Ein einfaches Beispiel einer möglichen Phasen-Auswerteschaltungsanordnung 46 ist in 4A gezeigt. Diese Schaltung nimmt über die Zwischenspeicher 402, 403 einfach Abtastwerte der empfangenen Daten auf den positiven und negativen Flanken des Takts 50. Die Exklusiv-ODER-Funktion 404 erfasst die Veränderungen in dem Wert der Daten: Falls die Veränderung zwischen einer positiven Taktflanke und der darauf folgenden negativen Flanke erfolgt, wird sie als zu früh betrachtet und durch den Zwischenspeicher 405 ein AAuf@-Impuls erzeugt, wohingegen sie als verspätet betrachtet wird und durch den Zwischenspeicher 406 ein AAb@-Impuls erzeugt wird, falls die Veränderung zwischen einer negativen Taktflanke und der darauf folgenden positiven Flanke erfolgt. Auf diese Weise werden die Datenflanken in Ausrichtung mit den negativen Taktflanken gebracht, und deshalb wird die positive Taktflanke des Vollratentakts im Datenmittelpunkt zentriert, um die Datenbit-Werte optimal abzutasten. Dieser Zeitablauf ist in 4B veranschaulicht.

Dieses Verhalten der Phasen-Auswerteschaltung kann durch die in 5 gezeigte Charakteristik beschrieben werden. Es wird angemerkt, dass diese Charakteristik eine Periodizität vorweist, die durch ?2UI begrenzt ist, wobei UI ein AEinheitsabstand@ ist, der gleich der Periode eines einzelnen Datenbits ist. Dies ist eine notwendige Charakteristik einer Datenphasen-Auswerteschaltung.

In den Schaltungen 40 zum Verringern des Laufzeitunterschieds wird die Phasen-Auswerteschaltung 46 verwendet, um die Dateneingangs-Verzögerungsleitung zu steuern, um ihre Phase in Bezug auf den ausgerichteten Datentakt 50 einzustellen. 6 zeigt den Datensignal-Einstellbereich (?2Td) für ein ideal ausgerichtetes Eingangssignal, das der Phasen-Auswerteschaltungs-Charakteristik überlagert ist. 7 zeigt ein ähnliches Schema für fehlausgerichtete Daten: In diesem Fall sind die Daten verspätet und die Phasen-Auswerteschaltung gibt an, dass die Verzögerung reduziert werden muss. Dieses Schema veranschaulicht die vorstehende Bedingung, dass 2Td > Ts ist, um die Daten wieder zu zentrieren.

8 zeigt ein der 7 ähnliches Schema, aber mit einem höheren Wert des Laufzeitunterschieds und einem entsprechend vergrößerten Datenverzögerungs-Einstellbereich. Unter diesen Bedingungen ist es möglich, die Phase der Daten so einzustellen, dass sie in die angrenzende Bitperiode übergreift. Falls das System in diesen Zustand käme, würde die Phasen-Auswerteschaltung 46 die falsche Richtung angeben, um die Daten zu zentrieren (z. B. würde in 8 die Phasen-Auswerteschaltung eher versuchen, die Verzögerung zu vergrößern als sie zu reduzieren) und würde sich potentiell am Endhalt des Verzögerungsleitungs-Bereichs festfahren. Es ist ersichtlich, dass die Bedingung, dass dies erfolgt, Ts + 2Td > 2UI ist.

Um diese Erfordernisse zu erfüllen, ist der Bereich für Td deshalb wie folgt: Ts < 2Td < (2UI – Ts)

Diese Beschränkungen könnten sich als ernste Grenze für die Anwendbarkeit dieses Systems in der Realität erweisen, da Td Änderungen wegen Herstellungstoleranzen unterworfen ist, wohingegen irgendeine Vergrößerung von Ts zu einer Verringerung des tolerierbaren Bereichs von Td sowohl für seine Minimal- als auch seine Maximalwerte führt. Zum Beispiel hat Td keinen Fehlerspielraum, falls Ts = 3UI ist.

Um diese Beschränkungen zu mildern, ist es wünschenswert, die potentielle Festfahrbedingung abzuwenden. Tatsächlich ist es möglich, dies dadurch zu tun, dass die Steuerung der Verzögerungsleitung von ihrem Maximalwert zu ihrem Minimalwert und umgekehrt Azurückgesetzt wird@. Falls dies implementiert wird, erfolgt kein potentielles Festfahren, es sei denn, der Laufzeitunterschied und die Datenverzögerung sind ausreichend, um auf dem Zentrum des angrenzenden Daten-Bits, wie in 9 gezeigt ist, zu blockieren. Dies erfolgt nur, falls Ts + 2Td > 2UI ist. Dadurch sind die Einschränkungen für Td nun wie folgt: Ts < 2Td < (UI – Ts), was beträchtlich mehr Spielraum als im vorhergehenden Fall ergibt.

Es wird angemerkt, dass das Erfordernis, das Rücksetzen der Datenverzögerungsleitungen zu ermöglichen, wahrscheinlich eine digitale Lösung erfordert, um dies zu steuern.

Obwohl es verschiedene Standard-Arten gibt, die Leitung für variable Verzögerung zu implementieren, ist eine bevorzugte Implementierung in 10 gezeigt, wobei sie ein unverändertes Verzögerungselement 102 in Verbindung mit einem variablen Interpolator 104 nutzt. Der Phaseninterpolator 104 mischt das nicht verzögerte Signal D0 in variablen Verhältnissen mit dem maximal verzögerten Signal D1, um ein variables Verzögerungssignal auszugeben. Dies kann, wie veranschaulicht, durch ein Paar von Transistorpaaren 106, 107 implementiert werden, an das Differenzdarstellungen von D0 und D1 angelegt und in variablen Verhältnissen gemäß den Werten der Stromquellen I0, I1 gemischt werden. In diesem Schema werden die Vorströme I0 und I1 gegenläufig geändert, so dass der Gesamtstrom konstant ist.

Der Entwurf in 10 schafft eine gute Leistungsfähigkeit, vorausgesetzt, dass Td, verglichen mit der Daten-Bit-Periode, verhältnismäßig klein ist. Für höhere Werte von Td kann die Schaltung der 11 verwendet werden, die eher eine Anzahl von Verzögerungsstufen 112 als eine einzelne langsame Stufe (die dazu tendiert, die Hochgeschwindigkeits-Datensignal-Komponenten zu dämpfen) schafft. Diese kann daraufhin in Verbindung mit einem ähnlich dem in 10 gezeigten Mehrstufen-Interpolator verwendet werden. Falls erforderlich, kann die Verzögerungsleitung ferner mit einer großen Anzahl von Stufen erweitert sein. Dies tendiert dazu, sowohl die Linearität des Datenphasen-Interpolators zu verbessern als auch eine größere Änderung der Verzögerung zu ermöglichen.


Anspruch[de]
  1. Vorrichtung zum Empfangen paralleler gesendeter Daten über mehrere Kanäle, die umfasst:

    Mittel (30) zum Erzeugen eines Taktsignals (50) auf der Grundlage der empfangenen Daten; und

    Mittel (40), die jedem der Kanäle zugeordnet sind, um Daten, die auf dem zugeordneten Kanal empfangen werden, mit dem erzeugten Taktsignal (50) zu synchronisieren.
  2. Vorrichtung nach Anspruch 1, bei der die Mittel (30) zum Erzeugen eines Taktsignals Taktsignal-Verzögerungsmittel (32) aufweisen, die das Taktsignal (50) in Bezug auf ein Takteingangssignal, das aus den empfangenen Daten abgeleitet wird, um einen vorgegebenen Betrag verzögern.
  3. Vorrichtung nach Anspruch 2, bei der der vorgegebene Betrag die Hälfte einer maximalen Verzögerung (Td), die für jeden Datenkanal verfügbar ist, ist.
  4. Vorrichtung nach einem vorhergehenden Anspruch, bei der die Synchronisationsmittel (40) jeweils Mittel (42) für variable Verzögerung aufweisen, die an jeden der Kanäle eine variable Verzögerung anlegen.
  5. Vorrichtung nach Anspruch 4, bei der jedes der Mittel (42) für variable Verzögerung über einen Bereich verfügbarer Verzögerungen (0–Td) inkrementiert und so gesteuert wird, dass es auf seine maximale Verzögerung zurückgesetzt wird, falls die maximale Verzögerung (Td) nicht ausreicht, um eine Synchronisation zu erzielen, oder auf seine maximale Verzögerung (Td) zurückgesetzt wird, falls seine maximale Verzögerung nicht ausreicht, um eine Synchronisation zu erzielen.
  6. Vorrichtung nach Anspruch 4 oder Anspruch 5, bei der die Mittel (42) für variable Verzögerung Mittel (104) aufweisen, die ein nicht verzögertes Signal mit einem maximal verzögerten Signal in variablen Verhältnissen mischen, um ein Signal mit variabler Verzögerung auszugeben.
  7. Vorrichtung nach Anspruch 6, bei der die Mischungsmittel mehrere Verzögerungsstufen (112) aufweisen.
  8. Verfahren zum Synchronisieren von Datensignalen, die über mehrere Kanäle empfangen werden, wobei das Verfahren umfasst:

    Erzeugen eines Taktsignals (50) auf der Grundlage empfangener Daten; und

    Synchronisieren von auf jedem Kanal empfangenen Daten mit dem erzeugten Taktsignal (50).
  9. Verfahren nach Anspruch 8, bei dem das Taktsignal (50) in Bezug auf ein Takteingangssignal, das aus den empfangenen Daten abgeleitet wird, um einen vorgegebenen Betrag verzögert wird.
  10. Verfahren nach Anspruch 9, bei dem der vorgegebene Betrag die halbe maximale Verzögerung (Td), die für jeden Datenkanal verfügbar ist, ist.
  11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem eine variable Verzögerung auf jedem der Kanäle über einen Bereich verfügbarer Verzögerungen (0–Td) inkrementiert wird und bei dem die Verzögerung so gesteuert wird, dass sie auf ihr Minimum zurückgesetzt wird, falls die maximale Verzögerung nicht ausreicht, eine Synchronisation zu erzielen, und umgekehrt.
Es folgen 8 Blatt Zeichnungen






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