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Dokumentenidentifikation DE10323413B4 19.01.2006
Titel Prüfverfahren, Prüfsockel und Prüfanordnung für Hochgeschwindigkeits- Halbleiterspeichereinrichtungen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Herrmann, Konrad, 81379 München, DE;
Schellinger, Andreas, 80802 München, DE;
Mayer, Peter, 81739 München, DE;
Rohleder, Markus, 81541 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 23.05.2003
DE-Aktenzeichen 10323413
Offenlegungstag 23.12.2004
Veröffentlichungstag der Patenterteilung 19.01.2006
Veröffentlichungstag im Patentblatt 19.01.2006
IPC-Hauptklasse G11C 29/00(2006.01)A, F, I, ,  ,  ,   
IPC-Nebenklasse G01R 31/3181(2006.01)A, L, I, ,  ,  ,      

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zur parallelen Prüfung einer Mehrzahl von DRAMs mit jeweils einem Datenstrobeanschluss für ein Datenstrobesignal und mit Datenanschlüssen für zum Datenstrobesignal synchronisierte bidirektionale Datensignale. Die Erfindung bezieht sich ferner auf einen Prüfsockel und eine Prüfanordnung für ein solches Verfahren.

Eine Prüfung von Halbleiterspeichereinrichtungen, etwa DRAMs (dynamic random access memories), im Anschluss an deren Herstellung erfolgt im Hochvolumen an Prüfanordnungen mit einem automatisierten Testersystem (tester) und einem Zuführ- und Handlingsystem (handler). Die zu prüfenden Halbleiterspeichereinrichtungen werden vom Zuführ- und Handlingsystem Magazinen entnommen, jeweils einem Prüfsockel zugeführt und in diesen zur lötfreien elektrischen Kontaktierung eingelegt. Während der Prüfung werden durch das Zuführ- und Handlingsystem Umgebungsbedingungen, unter denen die Prüfung durchzuführen ist, etwa eine Umgebungstemperatur, eingestellt und kontrolliert. Nach der Prüfung werden die geprüften Halbleiterspeichereinrichtungen vom Zuführ- und Handlingsystem gemäß einem Prüfergebnis sortiert. Das Testersystem ist in der Umgebung des Zuführ- und Handlingsystems angeordnet. Im Testersystem werden die zur Prüfung der Halbleiterspeichereinrichtungen notwendigen Prüfsignale erzeugt und von den zu prüfenden Halbleiterspeichereinrichtungen im Zuge der Prüfung ausgegebene Datensignale ausgewertet. Vom Testersystem sind dazu elektrische Verbindungsleitungen zu einem dem Zuführ- und Handlingsystem zugeordneten, weit gehend prüflingsunspezifischen Testkopf geführt. Eine die Prüfsockel tragende Adaptereinheit (Hifix) vermittelt eine elektrische Verbindung zwischen den in den Prüfsockeln angeordneten und zu prüfenden Halbleiterspeichereinrichtungen und dem prüflingsunspezifischen Testkopf. Die Prüfsockel sind an eine Gehäuseform eines jeweils zu prüfenden Typs von Halbleiterspeichereinrichtungen angepasst. Die Adaptereinheit weist im einfachsten Fall lediglich eine prüflingsspezifische Verdrahtung zwischen den Prüfsockeln und einer Schnittstelle zum Testkopf auf.

Mit zunehmender maximaler Taktfrequenz der zu prüfenden Halbleiterspeichereinrichtungen steigen die Anforderungen an die Leistungsfähigkeit der Prüfanordnungen der beschriebenen Art. So werden auf Grafikkarten für PCs bezüglich einer Datenübertragungsrate zwischen einem Grafikspeicher und einem Grafikkontroller, der im Grafikspeicher abgelegte Bilddaten verwaltet, gegenwärtig Taktfrequenzen von 600 MHz realisiert. Für Halbleiterspeichereinrichtungen mit einem DDR(double data rate)-Interface als Datenübertragungsschnittstelle ergibt sich dann bezogen auf ein Datensignal eine Datenrate von 1200 Mbits/sec. Zur Prüfung eines Zeitverhaltens (timing), insbesondere das der Datenübertragungsschnittstelle zum Empfang und zur Ausgabe von Datensignalen der Hochgeschwindigkeits-Halbleiterspeichereinrichtungen, ist für den Betrieb der Prüfsignaleinheit des Testersystems eine bezogen auf die Taktfrequenz der zu prüfenden Halbleiterspeichereinrichtung höhere interne Taktfrequenz erforderlich, um die von den Halbleiterspeichereinrichtungen ausgegebenen Datensignale zeitlich mit ausreichender Genauigkeit aufzulösen und unzulässige Abweichungen im Zeitverhalten von gemäß einer Spezifikation zulässigen Abweichungen (timing margins) hinreichend genau zu unterscheiden. Ein Zeitaufwand, den Entwicklung und Erprobung solcher komplexer und spezialisierter Testersysteme erfordern, führt dazu, dass für jeweils die gerade schnellsten verfügbaren Halbleiterspeichereinrichtungen für einen längeren Zeitraum zunächst keine geeignete Testersysteme zur Verfügung stehen. Die Halbleiterspeichereinrichtungen werden daher zunächst üblicherweise schärfer geprüft als es gemäß den Spezifikationen notwendig ist. Die schärfere Prüfung führt zu einem hohen Ausbeuteverlust an Halbleiterspeichereinrichtungen, die in der Prüfung als fehlerhaft gewertet werden, obwohl sie die Spezifikationen erfüllen.

Als ein weiteres Problem stellt sich die Wahrung der Signalintegrität der zwischen dem Testersystem und dem Testkopf bzw. den Prüfsockeln übertragenen Prüf- bzw. Datensignale dar.

Derzeit sind Testersysteme bzw. Prüfanordnungen zur Prüfung von Hochgeschwindigkeits-Halbleiterspeichereinrichtungen mit einer Taktfrequenz von mehr als 533 MHz im Hochvolumen teuer und schwer verfügbar.

Ein Testsystem für Speichermodule ist in der US 6,480,799 B2 beschrieben. Ein zu prüfendes Speichermodul wird mittels eines Adapterverbinders mit einem Prozesserboard verbunden. Ein in den Adapterverbinder integrierter ASIC bildet eine Schnittstelle zwischen einem ersten Datenbus auf dem Prozessorboard und einem zweiten Datenbus auf dem Speichermodul.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Prüfverfahren zur Verfügung zu stellen, das die Prüfung einer Datenübertragungsschnittstelle von Hochgeschwindigkeits-Halbleiterspeichereinrichtungen im Hochvolumen mit einem Minimum an allein der Prüfumgebung zuzuschreibenden Ausbeuteverlusten ermöglicht. Ferner liegt der Erfindung als Aufgabe zugrunde, einen Prüfsockel und eine Prüfanordnung zur Verfügung zu stellen, die ein solches Prüfverfahren ermöglichen.

Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst. Ein die Aufgabe lösender Prüfsockel ist im Patentanspruch 4 und eine der Lösung der Aufgabe zugeordnete Prüfanordnung im Patentanspruch 9 angegeben. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.

Das erfindungsgemäße Prüfverfahren bezieht sich auf Hochgeschwindigkeits-Halbleiterspeichereinrichtungen, die in ihrer bestimmungsgemäßen Anwendung zum gemeinsamen Betrieb mit einer Speicherkontrolleinheit auf einer Speicherbaugruppe geeignet sind.

Die Speicherkontrolleinheit ist dabei in der Anwendung zusammen mit einer oder mehreren Halbleiterspeichereinrichtungen auf einer Leiterplatte der Speicherbaugruppe vorgesehen. Dabei ist es wesentlich, dass zumindest ein Datensignalbus unmittelbar, ohne Signalkonditioniermittel (buffer) oder Zwischenspeichermitteln (register), zwischen den korrespondierenden Datenübertragungsschnittstellen der Speicherkontrolleinheit und der Halbleiterspeichereinrichtung geführt ist. Signalkonditioniermittel und Zwischenspeichermitteln sind etwa für auf Speichermodulen (DIMMs, dual inline memory modules) angeordnete Halbleiterspeichereinrichtungen für Arbeitsspeicher von Standardrechnersystemen wie PCs bei hohen Datenübertragungsraten üblich.

Die Halbleiterspeichereinrichtungen werden mittels einer Prüfvorrichtung geprüft, wobei jeweils eine der Halbleiterspeichereinrichtungen mittels eines Zuführ- und Handlingsystems in einen Prüfsockel eingelegt wird, der jeweils eine Baustein-Schnittstelle zur Aufnahme und Kontaktierung der Halbleiterspeichereinrichtung und eine Tester-Schnittstelle zum Anschluss an die Prüfvorrichtung aufweist. Die Halbleiterspeichereinrichtung wird über einen Prüfsignalbus mit einer Prüfsignaleinheit der Prüfvorrichtung verbunden und von der Prüfsignaleinheit zur Ausgabe von Datensignalen auf den Prüfsignalbus angeregt. Die von der Halbleiterspeichereinrichtung ausgegebenen Datensignale werden von der Prüfsignaleinheit erfasst und ausgewertet. Das Ergebnis der Auswertung wird zu einer Prüfsteuereinheit übertragen, die mit der Prüfsignaleinheit verbunden ist und durch die ein Prüfablauf gesteuert wird.

Erfindungsgemäß wird als Prüfsignaleinheit eine Speicherkontrolleinheit oder eine aus einer Speicherkontrolleinheit abgeleitete vereinfachte Speicherkontrolleinheit vorgesehen und in unmittelbarer Nachbarschaft zur jeweils zu prüfenden Halbleiterspeichereinrichtung innerhalb des Prüfsockels angeordnet.

Die als Prüfsignaleinheit vorgesehene Speicherkontrolleinheit entspricht im einfachsten Fall einer Speicherkontrolleinheit aus einer Zielanwendung der zu prüfenden Halbleiterspeichereinrichtung, etwa einem Grafikkontroller für Grafikkarten von üblichen Datenverarbeitungsvorrichtungen wie PCs. Intern sind übliche Speicherkontrolleinheiten aus mehreren Funktionsblöcken aufgebaut, von denen nur ein Teil zur Prüfung der Halbleiterspeichereinrichtung erforderlich ist. Aus einer solchen Speicherkontrolleinheit ist in üblicher Technik eine vereinfachte Speicherkontrolleinheit als ASIC (applicationspecific integrated circuit) abzuleiten. Die vereinfachte Speicherkontrolleinheit kann zur Prüfung der Halbleiterspeichereinrichtung erforderliche zusätzliche Komponenten aufweisen. Entwurf und Herstellung einer vereinfachten Speicherkontrolleinheit sind gegenüber Veränderungen an den komplexen Testersystemen vergleichsweise unaufwändig, sowie schnell und kostengünstig durchzuführen.

Eine Prüfung insbesondere der die Hochgeschwindigkeitseigenschaften der Halbleiterspeichereinrichtungen bestimmenden Funktionseinheiten, etwa von Datenübertragungsschnittstellen bzw. Ausgangstreibern für an der Datenübertragungsschnittstelle ausgegebene Datensignale, erfolgt dann nicht auf Hochgeschwindigkeits-Testersystemen, sondern mittels einer Prüfanordnung, in der die Prüfsteuereinheit vom Typ einer die Halbleiterspeichereinrichtung in der Anwendung betreibenden Speicherkontrolleinheit vorgesehen und in eine zur Prüfung der Halbleiterspeichereinrichtungen im Hochvolumen geeignete Prüfumgebung integriert wird. Dadurch wird eine laufende Anpassung der Prüfbarkeit einer oberen Geschwindigkeitsgrenze der zu prüfenden Halbleiterspeichereinrichtungen an die von der Applikation bereit gestellte Taktfrequenz ermöglicht und ein Funktionstest an einen zur Prüfung von Halbleiterspeichereinrichtungen im Hochvolumen geeigneten Prüfaufbau angepasst.

Es werden erfindungsgemäß weiterhin die Eigenschaften und Resourcen üblicher Speicherkontrolleinheiten genutzt. Eine interne Taktfrequenz von Speicherkontrolleinheiten, etwa von in Logiktechnologie ausgeführten Grafikkontrollern, ist üblicherweise höher als die zur Datenübertragung zur Halbleiterspeichereinrichtung vorgesehene Taktfrequenz. Die interne Taktfrequenz und zeitliche Abstände zwischen Signalflanken kritischer Signale sind zum Zweck der Prüfung des Grafikkontrollers sowie zur Anpassung des Grafikkontrollers an eine Beschaltung in beschränktem Umfang programmierbar. Erfindungsgemäß wird diese Eigenschaft der Speicherkontrolleinheiten dahingehend genutzt, dass Datensignale in einer Weise ausgegeben werden, dass sie zum Test der Hochgeschwindigkeits-Halbleiterspeichereinrichtungen geeignet sind.

Gemäß dem im Grafikkontroller ablaufenden Prüfprogramm werden in bekannter Weise vom Grafikkontroller geeignete Testdaten erzeugt und als Prüfsignale zu den Halbleiterspeichereinrichtungen übertragen. In den Halbleiterspeichereinrichtungen werden die Testdaten abgespeichert und im weiteren Verlauf als Datensignale ausgegeben, die der Grafikkontroller empfängt und bewertet und im Vergleich zu den ursprünglichen Testdaten auswertet.

Für Testersysteme sind in der Regel periodische Kalibrierläufe vorgeschrieben, in deren Verlauf die von den Testersystemen ausgegebenen Prüfsignale bezüglich ihres Zeitverhaltens, ihres Pegels und einer Laufzeit auf zur Übertragung der Prüfsignale vorgesehenen Prüfsignalleitungen eines Prüfsignalbus laufend abgeglichen werden. Da sich die Eigenschaften der Prüfsignalleitungen bei jedem Eingriff in den Signalpfad der Prüfsignale ändern können, ist nach jedem solchem Eingriff, etwa einer Neuinstallation einer Adaptereinheit oder eine Neuinbetriebnahme eines Systemteils nach einer Abschaltzeit, eine erneute Kalibrierung notwendig. Da erfindungsgemäß der Prüfsignalbus lediglich im Bereich oder innerhalb des Prüfsockels ausgebildet ist, reduziert sich die Anzahl möglicher Auslöser für eine Kalibrierung. Ferner ist für die Kalibrierung nicht zwingend ein Testersystem notwendig und zieht daher nicht notwendigerweise eine Ausfallzeit eines Testersystem nach sich.

Eine Prüfung von Signal- und Triggerpegeln insbesondere der Datensignale erfolgt über eine entsprechende Programmierung der als Prüfsignaleinheiten betriebenen Speicherkontrolleinheiten. Die Möglichkeit dazu ergibt sich ähnlich wie oben daraus, dass in üblichen Speicherkontrolleinheiten, wie etwa Grafikkontrollern, zum Zweck der Anpassung der Speicherkontrolleinheit an verschiedene Umgebungen sowohl der Triggerpegel für empfangene Signale als auch der Signalpegel für ausgegebene Signale in beschränktem Umfang programmierbar ist. Sind die für die Spezifikation der Halbleiterspeichereinrichtungen notwendigen Trigger- bzw. Signalpegel nicht unmittelbar hinreichend genau durch eine entsprechende Programmierung der Grafikkontroller einstellbar, so wird in bevorzugter Weise eine Prüftemperatur so gewählt, dass eine mit einem Prüfpegel für Signal- bzw. Triggerpegel bei der Prüftemperatur durchgeführte Prüfung einer Prüfung mit den spezifizierten Pegeln bei der für die Prüfung spezifizierten Umgebungstemperatur im Wesentlichen äquivalent ist. Dazu ist es vorteilhaft, durch den Betrieb von Lüftern, die bevorzugt als Bestandteil der Prüfsockel vorgesehen sind, die Speicherkontrolleinheiten von den zu prüfenden Halbleiterspeichereinrichtungen thermisch zu entkoppeln.

Ein Prüfprogramm, das bevorzugt die Ausgabe der Testdaten durch die Speicherkontrolleinheiten, deren Zurücklesen aus den Halbleiterspeichereinrichtungen, sowie deren Bewertung in den Speicherkontrolleinheiten steuert, läuft in vorteilhafter Weise unabhängig von einem Testersystem ab. Dazu wird in bevorzugter Weise das Prüfprogramm für die Speicherkontrolleinheit jeweils in einem der Speicherkontrolleinheit zugeordneten Speicherkontrollprogrammspeicher hinterlegt.

Bevorzugt wird das Prüfverfahren an Prüfanordnungen mit einem Zuführ- und Handlingsystem durchgeführt, das einen Testkopf als vom Typ einer zu prüfenden Halbleiterspeichereinrichtung unabhängige Schnittstelle zu einem Testersystem bzw. zu einer Prüfvorrichtung und eine Adaptereinheit zur mechanischen und elektrischen Verbindung mindestens eines Prüfsockels mit dem Testkopf aufweist.

Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Speicherkontrolleinheit über ein Standardbussystem, etwa über ein Grafikkarten-Bussystem, von der Prüfsteuereinheit der Prüfvorrichtung gesteuert. Übliche Speicherkontrolleinheiten verfügen über eine solche Schnittstelle zu einem Standardbussystem, etwa Grafikkontroller über ein "accelerated graphic port (AGP)" als Schnittstelle zu einem AGP-Bussystem. Als Prüfsteuereinheit ist dann eine Datenverarbeitungsvorrichtung, die ebenfalls ein AGP aufweist, etwa eine Systemplatine eines PCs, vorteilhaft. Da eine Generierung von Prüfsignalen sowie Empfang und Auswertung von von den Halbleiterspeichereinrichtungen ausgegebenen Datensignalen bereits in den Speicherkontrolleinheiten erfolgt, ist in vorteilhafter Weise das üblicherweise vorzusehende hochkomplexe Testersystem durch einen kostengünstigen PC ersetzt.

Wird eine Mehrzahl von Prüfsockeln vorgesehen, so werden in bevorzugter Weise die jeweils einem der Prüfsockel zugeordneten Standardbussysteme durch eine Bus-Multiplexereinheit zu einem Multiplex-Standardbussystem zusammengefasst, so dass durch die Prüfsteuereinheit, bzw. die PC-Systemplatine, gleichzeitig mehrere Speicherkontrolleinheiten, also etwa Grafikkontroller, zu steuern sind. Ein in den Speicherkontrolleinheiten ablauffähiges Prüfprogramm wird von der Prüfsteuereinheit gleichzeitig zu den Speicherkontrolleinheiten, bzw. zu diesen zugeordneten Programmspeichern übertragen. In der Folge arbeiten die Speicherkontrolleinheiten das jeweils ihnen zugeordnete Prüfprogramm im Wesentlichen gleichzeitig ab und übertragen das Ergebnis über die Bus-Multiplexereinheit zur Prüfsteuereinheit, so dass in vorteilhafter Weise eine Mehrzahl von Halbleiterspeichereinrichtungen gleichzeitig zu prüfen ist.

Dem Grunde nach ist das erfindungsgemäße Verfahren für sämtliche Typen von Halbleiterspeichereinrichtungen geeignet. Insbesondere ist es aber bei der Prüfung von Datenübertragungsschnittstellen von Hochgeschwindigkeits-DRAMs mit jeweils einem Datenstrobeanschluss für ein Datenstrobesignal und mit Datenanschlüssen für zum Datenstrobesignal synchronisierte bidirektionale Datensignale vorteilhaft. Etwa bei DDR-DRAMS (double data rate DRAMs) werden sowohl bei der fallenden Flanke als auch bei der steigenden Flanke des Taktsignals Daten übertragen. Zur Synchronisation eines Datentransfers von und zu einer Halbleiterspeichereinrichtung mit einem DDR-Interface als Datenübertragungsschnittstelle wird ein aus dem üblichen Taktsignal CLK abgeleitetes Signal "data query strobe" DQS herangezogen. DQS entspricht einem Datenstrobesignal, das während des Lesens von Daten aus einer Halbleiterspeichereinrichtung analog den Datensignalen DQ von der Halbleiterspeichereinrichtung und beim Schreiben von Daten in die Halbleiterspeichereinrichtung entsprechend den Datensignalen DQ von der Speicherkontrolleinheit erzeugt wird. Beim Lesen aus der Halbleiterspeichereinrichtung wird DQS flankensynchron zu den Datensignalen DQ erzeugt. Die Speicherkontrolleinheit erwartet die Daten an den Datenleitungen nach jeder Flanke an DQS.

Übliche Testersysteme, die für Halbleiterspeichereinrichtung ohne DDR-Interface entworfen und ausgeführt sind, bewerten beim Auslesen von Daten aus den Halbleiterspeichereinrichtungen ein Datensignal synchron zu einem vom Testersystem selbst gesteuerten Lesevorgang. In der Anwendung wird aber gerade durch das Synchronisieren der Datenübertragung auf das Datenstrobesignal eine höhere Datenübertragungsrate zwischen den Halbleiterspeichereinrichtungen und der Speicherkontrolleinheit ermöglicht. Eine Geschwindigkeitssortierung der Halbleiterspeichereinrichtungen, die diesen Vorteil berücksichtigt, ist aber mit den üblichen Testersystemen nicht möglich. Erfolgt dagegen eine Geschwindigkeitsselektion der Halbleiterspeichereinrichtungen mit DDR-Interface durch eine als Prüfsteuereinheit betriebene Speicherkontrolleinheit, so werden die Datensignale DQ tatsächlich entsprechend der Anwendung synchron zu DQS bewertet. Die Halbleiterspeichereinrichtungen sind gemäß ihrer tatsächlichen Maximalfrequenz klassifizierbar. Ein Anteil von Halbleiterspeichereinrichtungen, der einer höheren Geschwindigkeitsklasse zugeordnet werden kann, wird auf diese Weise in vorteilhafter Weise gesteigert.

Die Durchführung des beschriebenen Verfahrens wird durch einen erfindungsgemäßen Prüfsockel ermöglicht.

Ein Prüfsockel zur Prüfung von zum Betrieb mit einer Speicherkontrolleinheit auf einer Speicherbaugruppe vorgesehenen Halbleiterspeichereinrichtungen mittels einer Prüfvorrichtung und einem Zuführ- und Handlingsystem weist eine Baustein-Schnittstelle zur Aufnahme und Kontaktierung der Halbleiterspeichereinrichtung und eine Tester-Schnittstelle zum Anschluss des Prüfsockels an ein Element der Prüfvorrichtung auf.

Erfindungsgemäß umfasst der Prüfsockel eine Speicherkontrolleinheit oder eine aus einer Speicherkontrolleinheit abgeleitete vereinfachte Speicherkontrolleinheit, die mit einer an der Baustein-Schnittstelle des Prüfsockels vorgesehenen Halbleiterspeichereinrichtung so verbunden ist, dass die dem Prüfsockel zugeordnete Halbleiterspeichereinrichtung von der Speicherkontrolleinheit bzw. der vereinfachten Speicherkontrolleinheit zu betreiben ist.

Bezüglich ihrer elektrischen Eigenschaften ist die Tester-Schnittstelle bevorzugt in der Art einer Grafikkartenschnittstelle, etwa als AGP, ausgebildet.

Zur thermischen Entkopplung der Speicherkontrolleinheit von der zu prüfenden Halbleiterspeichereinrichtung während eines Prüfablaufs, im Zuge dessen eine Prüfung bei unterschiedlichen Temperaturen erfolgen kann, umfasst der Prüfsockel in vorteilhafter Weise eine auf die Speicherkontrolleinheit oder die vereinfachte Speicherkontrolleinheit wirkende Kühleinrichtung, etwa einen Lüfter.

In bevorzugter Weise wird der Prüfsockel mit einer Leiterplatte vorgesehen, auf deren ersten Bestückungsseite ein durch das Zuführ- und Handlingsystem zu bestückender Bausteinsockel mit Kontaktelementen zur lötfreien Kontaktierung der Halbleiterspeichereinrichtung und auf deren der ersten Bestückungsseite gegenüberliegenden zweiten Bestückungsseite die Speicherkontrolleinheit bzw. vereinfachte Speicherkontrolleinheit angeordnet sind.

Eine erfindungsgemäße Prüfanordnung ermöglicht eine Prüfung von Halbleiterspeichereinrichtungen, die zusammen mit Speicherkontrolleinheiten zum Betrieb auf Speicherbaugruppen bestimmt sind. Die Prüfanordnung umfasst ein Zuführ- und Handlingsystem zum automatisierten Zuführen von zu prüfenden Halbleiterspeichereinrichtungen sowie eine Prüfvorrichtung mit einer Prüfsteuereinheit zur Steuerung eines Prüfablaufs und mit einer Prüfsignaleinheit. Die Prüfsignaleinheit ist mit der Prüfsteuereinheit und über einen Prüfsignalbus mit der zu prüfenden Halbleiterspeichereinrichtung verbunden und zur Ausgabe von Prüfsignalen sowie zum Empfang von von der Halbleiterspeichereinrichtung ausgegebenen Datensignalen geeignet. Ein weiterer Bestandteil der Prüfanordnung ist mindestens ein Prüfsockel zur Aufnahme und Kontaktierung einer der zu prüfenden Halbleiterspeichereinrichtungen. Erfindungsgemäß ist dabei der Prüfsockel in der oben beschriebenen Art ausgebildet.

Die Speicherkontrolleinheit ist bevorzugt über ein Standardbussystem mit einer Prüfsteuereinheit verbunden, die als standardisierte Datenverarbeitungsvorrichtung ausgebildet ist.

Bevorzugt umfasst die erfindungsgemäße Prüfanordnung eine zwischen den Prüfsockeln und der Datenverarbeitungsvorrichtung angeordnete Bus-Multiplexereinheit. Die Bus-Multiplexereinheit weist eine Mehrzahl von Schnittstellen zu den Standardbussystemen zu den Speicherkontrolleinheiten und eine weitere Schnittstelle zu einem Standardbussystem zur Datenverarbeitungsvorrichtung auf. Die Bus-Multiplexereinheit verteilt ein von der Datenverarbeitungsvorrichtung über das Standardbussystem ausgegebenes Prüfprogramm oder Steuerbefehle parallel an die angeschlossenen Prüfsockel, bzw. Speicherkontrolleinheiten. Die Speicherkontrolleinheiten übermitteln eine auf die geprüften Halbleiterspeichereinrichtungen bezogene gut/schlecht-Information zur Bus-Multiplexereinheit. Die Bus-Multiplexereinheit nimmt die Ergebnisse der Prüfung parallel auf und leitet sie an die Datenverarbeitungsvorrichtung zur weiteren Auswertung und Verarbeitung weiter.

In vorteilhafter Weise wird damit eine weit gehend gleichzeitige Prüfung einer Mehrzahl von Halbleiterspeichereinrichtungen ermöglicht.

Eine Ausführung der Prüfanordnung unter Verwendung herkömmlicher oder vereinfachter Speicherkontrolleinheiten (Grafikkontrollern) ermöglicht es, die Prüfung von Halbleiterspeichereinrichtungen mindestens bezüglich einer Geschwindigkeit einer Datenübertragungsschnittstelle unabhängig von der Verfügbarkeit geeigneter Testersysteme rasch zu realisieren und an sich ständig ändernde Anwendungen anzupassen. Die Prüfung von Komponenten der Datenübertragungsschnittstelle, die die Geschwindigkeit der Halbleiterspeichereinrichtung bestimmen, erfolgt ohne aufwändige Umrüstung existierender Testersysteme.

Nachfolgend wird die Erfindung anhand der Zeichnungen weiter erläutert, wobei für einander entsprechende Bauteile und Komponenten gleiche Bezugszeichen verwendet werden. Es zeigen:

1 eine schematische Darstellung einer herkömmlichen Prüfanordnung,

2 eine schematische Darstellung einer erfindungsgemäßen Prüfanordnung nach einem ersten Ausführungsbeispiel,

3 eine schematische Darstellung einer erfindungsgemäßen Prüfanordnung nach einem zweiten Ausführungsbeispiel,

4 einen schematischen Querschnitt durch einen erfindungsgemäßen Prüfsockel nach einem ersten Ausführungsbeispiel und

5 einen schematischen Querschnitt durch einen erfindungsgemäßen Prüfsockel nach einem zweiten Ausführungsbeispiel.

Eine zur Prüfung von Halbleiterspeichereinrichtungen 1 übliche Prüfanordnung ist in der 1 schematisch dargestellt. Die Prüfanordnung umfasst in diesem Fall ein automatisches Zuführ- und Handlingsystem 3, das die zu prüfenden Halbleiterspeichereinrichtungen 1 Prüfsockeln 2 zuführt und jeweils an einer Baustein-Schnittstelle 21 des Prüfsockel 2 vorsieht. Während der Prüfung steuert das Zuführ- und Handlingsystem 3 die für die Prüfung geforderten Umgebungsparameter, insbesondere die Umgebungstemperatur. Nach der Prüfung werden die Halbleiterspeichereinrichtungen 1 in Abhängigkeit eines individuellen Prüfungsergebnisses durch das Zuführ- und Handlingsystem 3 sortiert. Eine Generierung von Testdaten bzw. Prüfsignalen und eine Auswertung von von den Halbleiterspeichereinrichtungen 1 ausgegebenen Datensignalen erfolgt jeweils in einer abgesetzten Prüfvorrichtung 4, etwa einem Testersystem. Das Testersystem 4 umfasst eine Prüfsteuereinheit 40 und eine Prüfsignaleinheit 41. In der Prüfsignaleinheit 41 werden Prüfsignale erzeugt und über einen Prüfsignalbus 51 zu den in den Prüfsockeln 2 angeordneten und zu prüfenden Halbleiterspeichereinrichtungen 1 übertragen sowie von den Halbleiterspeichereinrichtungen 1 auf dem Prüfsignalbus 51 ausgegebene Datensignale empfangen und ausgewertet. Die Prüfsteuereinheit 40 steuert die Prüfsignaleinheit 41 und im Rahmen eines Prüfablaufs für die Halbleiterspeichereinrichtungen 1 über einen Steuerbus 52 das Zuführ- und Handlingsystem 3. Der Prüfsignalbus 51 ist über einen zwischen dem Testersystem 4 und dem Zuführ- und Handlingsystem 3 vermittelnden Testkopf 31 geführt. Eine Adaptereinheit 32 bildet eine elektrische und mechanische Schnittstelle zwischen den prüflingsspezifischen Prüfsockeln 2 und dem weit gehend prüflingsunspezifischen Testkopf 31. Die Prüfsockel 2 weisen jeweils neben der Baustein-Schnittstelle 21 zur Aufnahme und Kontaktierung der zu prüfenden Halbleiterspeichereinrichtung 1 eine Tester-Schnittstelle 22 zum Anschluss an die Prüfvorrichtung 4 oder Elemente der Prüfvorrichtung 4 über den Testkopf 31 auf.

Entsprechend dem in der 2 dargestellten Ausführungsbeispiel unterscheidet sich die erfindungsgemäße Prüfanordnung von der in der 1 dargestellten bekannten Prüfanordnung durch das Vorsehen von Speicherkontrolleinheiten 24, wie sie in der Anwendung der Halbleiterspeichereinrichtungen 1 vorgesehen werden, oder von vereinfachten, in der Funktion reduzierten Speicherkontrolleinheiten 24 als modifizierte Prüfsteuereinheiten 41', sowie durch deren Anordnung in unmittelbarer Nähe der jeweils zugeordneten Halbleiterspeichereinrichtung 1 als Bestandteil eines modifizierten Prüfsockels 2'. Ein resultierender modifizierter Prüfsignalbus 51' ist gegenüber dem Prüfsignalbus 51 der Prüfanordnung der 1 deutlich verkürzt und unkritisch. In den modifizierten Prüfsockeln 2' bzw. als Bestandteil der modifizierten Prüfsockel 2' sind als Speicherkontrolleinheiten 24 jeweils Grafikkontroller oder vereinfachte Grafikkontroller vorgesehen. Die Halbleiterspeichereinrichtungen 1 sind jeweils durch das Zuführ- und Handlingsystem 3 in einem Bauteilsockel 20 der Prüfsockel 2' einzulegen. Der Bauteilsockel 20 ist mit dem Grafikkontroller 24 des Prüfsockels 2' so verbunden, dass die in den Bauteilsockeln 20 eingelegten Halbleiterspeichereinrichtungen 1 von den Grafikkontrollern 24 zu betreiben sind. Die Prüfung der in den Bauteilsockeln 20 eingelegten Halbleiterspeichereinrichtungen 1 erfolgt im Rahmen eines Prüfablaufs durch ein in den Grafikkontrollern 24 ablaufendes Prüfprogramm oder über an die Grafikkontroller 24 übertragene Steuerbefehle. Die Steuerung des Zuführ- und Handlingsystems 3 im Zuge eines von einer Datenverarbeitungsvorrichtung 40' gesteuerten Prüfablaufs erfolgt über einen Steuerbus 52, der an eine standardisierte Schnittstelle der Datenverarbeitungsvorrichtung 40' angeschlossen ist.

Eine Tester-Schnittstelle 22 zwischen dem Prüfsockel 2' und einem prüflingsfernen Teil der Prüfvorrichtung 4 ist mindestens teilweise als Schnittstelle zu einem Standardbussystem, bei Vorsehen von Grafikkontrollern 24 als Prüfsignaleinheiten 41' etwa einem AGP-Bussystem, ausgebildet. Ist ferner als Prüfsteuereinheit eine Systemplatine 40' einer üblichen Datenverarbeitungsvorrichtung, etwa eines PCs, vorgesehen, dann basiert die Prüfanordnung auf verbreiteten, kostengünstigen Komponenten, zu deren Anpassung an die Erfordernisse innerhalb der Prüfanordnung ein breites Spektrum an Werkzeugen zur Verfügung steht. Zur im Wesentlichen simultanen Prüfung einer Mehrzahl von Halbleiterspeichereinrichtungen 1 wird zwischen den Prüfsockeln 2' und der Systemplatine 40' eine Bus-Multiplexereinheit 42 vorgesehen, die den Anschluss einer Mehrzahl von Standardbussystemen an die Standardbussystem-Schnittstelle der Systemplatine 40' ermöglicht.

Zur Prüfung wird das in den Grafikkontrollern 24 ablaufende Prüfprogramm in der Datenverarbeitungsvorrichtung 40' vorbereitet und gleichzeitig zu den an der Bus-Multiplexereinheit 42 angeschlossenen Grafikkontrollern 24 übertragen. Anschließend prüfen die Grafikkontroller 24 die Halbleiterspeichereinrichtungen 1 entsprechend dem Prüfprogramm im Wesentlichen simultan. Im Zuge des Prüfprogramms werden Muster für Testdaten, eine Taktfrequenz, Signal- und Triggerpegel sowie ein Versatz von Signalflanken zueinander verändert. Die Umgebungstemperatur wird durch das Zuführ- und Handlingsystem 3 eingestellt. Die Prüfergebnisse der Grafikkontroller 24 werden nach Ablauf der Prüfprogramme zur Datenverarbeitungsvorrichtung 40' übertragen.

Versorgungsspannungen, etwa eine Spannung VDD zur Versorgung interner Schaltkreise der Halbleiterspeichereinrichtungen und eine Spannung VDDQ zur Versorgung von Ausgangstreibern der Datenübertragungsschnittstelle der Halbleiterspeichereinrichtung, werden im Prüfablauf über steuerbare Spannungsversorgungen entsprechend den Spezifikationen eingestellt. Sind dazu weitere Hilfsschaltungen, etwa als Bestandteil der Prüfsockel 2', notwendig, so erfolgt deren Steuerung entweder im Rahmen des in den Grafikkontrollern 24 abgelegten Prüfprogramms durch die Grafikkontroller 24 oder über zusätzliche Kontrollereinheiten mit einer Schnittstelle zum Standardbussystem oder einer weiteren Schnittstelle zu einem parallel zum Standardbussystem geführten Sub-Steuerbus. Bei Bedarf sind die Prüfsockel 2' zusätzlich über den Testkopf 31 etwa mit Hilfsschaltungen oder einem Testersystem zu verbinden.

Die 3 zeigt in einer schematisierten Draufsicht eine Adaptereinheit 32 mit einer Mehrzahl von Prüfsockeln 2'. Jeweils einer Sockeleinheit 321 der Adaptereinheit 4 ist jeweils als Bestandteil des Prüfsockels 2' ein Bauteilsockel 20 zur Bestückung mit einer Halbleiterspeichereinrichtung 1 und eine als Grafikkontroller 24 ausgebildete Prüfsteuereinheit 41 zugeordnet. Jeder Grafikkontroller 24 ist über ein AGP-Bussystem mit einer Bus-Multiplexereinheit 42 verbunden. Die Bus-Multiplexereinheit 42 bündelt die AGP-Bussysteme in Richtung einer als Prüfsteuereinheit vorgesehenen Datenverarbeitungsvorrichtung 40' zu einem Multiplex-AGP-Bussystem 53'. Die Bus-Multiplexereinheit 42 ist innerhalb der Adaptereinheit 4, für den Fall, dass die Adaptereinheit 4 lediglich als Grundmontageplatte vorgesehen ist, auf der Grundmontageplatte der Adaptereinheit 4 oder im Bereich der Datenverarbeitungsvorrichtung 40' angeordnet.

Im in der 4 dargestellten Ausführungsbeispiel für einen Prüfsockel 2' ist der Prüfsockel 2' auf einer Grundmontageplatte 33 einer Adaptereinheit angeordnet. Ein Bausteinsockel 20 bildet eine Baustein-Schnittstelle 21 des Prüfsockels 2' aus. Der Bausteinsockel 20 ist einem Grafikkontroller 24 in der Funktion einer Prüfsignaleinheit 41 an einer Leiterplatte 23 gegenüberliegend angeordnet. Durch auf bzw. in der Leiterplatte 23 vorgesehene Leiterbahnen sind der Grafikkontroller 24 und Kontaktelemente des Bausteinsockels 20 so miteinander verbunden, dass eine im Bausteinsockel 20 eingelegte Halbleiterspeichereinrichtung 1 vom Grafikkontroller 24 betrieben werden kann. Eine Kühleinheit 25, etwa ein Lüfter, wirkt auf den Grafikkontroller 24 und entkoppelt ihn thermisch von der im Bausteinsockel 20 eingelegten Halbleiterspeichereinrichtung 1. Eine Tester-Schnittstelle 22 als Verbindung zu weiteren Teilen der Prüfvorrichtung ist in diesem Ausführungsbeispiel zur Grundmontageplatte 33 orientiert.

Demgegenüber bildet in der 5 ein auf die Leiterplatte 23 geführtes AGP-Bussystem 53 mindestens einen Teil der Tester-Schnittstelle 22 aus.

1Halbleiterspeichereinrichtung 2Prüfsockel 2'Prüfsockel 20Bausteinsockel 21Baustein-Schnittstelle 22Tester-Schnittstelle 23Leiterplatte 24Controllerbaustein/Speicherkontrolleinheit 25Kühleinheit 3Zuführ- und Handlingsystem 31Testkopf (Testhead) 32Adaptereinheit (Hifix) 321Sockeleinheit 33Grundmontageplatte 4Prüfvorrichtung 40Prüfsteuereinheit 40'Datenverarbeitungsvorrichtung 41Prüfsignaleinheit 42Bus-Multiplexereinheit 51Prüfsignalbus 51'Prüfsignalbus 52Steuerbus 53Standardbussystem 53'Multiplex-Standardbussystem

Anspruch[de]
  1. Verfahren zur parallelen Prüfung einer Mehrzahl von DRAMs (1) mit jeweils einem Datenstrobeanschluss für ein Datenstrobesignal und mit Datenanschlüssen für zum Datenstrobesignal synchronisierte bidirektionale Datensignale, die zum Betrieb mit einer Speicherkontrolleinheit auf einer Speicherbaugruppe vorgesehen sind, mittels einer Prüfvorrichtung (4) und Prüfsockeln (2) mit jeweils einer Baustein-Schnittstelle (21) zur Aufnahme und Kontaktierung der DRAMs (1) und einer Tester-Schnittstelle (23) zum Anschluss an die Prüfvorrichtung (4), wobei jeweils eine Speicherkontrolleinheit oder eine aus einer Speicherkontrolleinheit abgeleitete vereinfachte Speicherkontrolleinheit als Prüfsignaleinheit (41) vorgesehen und als dessen Bestandteil in den jeweiligen Prüfsockel (2) integriert ist, bei dem

    – die DRAMs (1) mittels eines Zuführ- und Handlingsystems (2) in die jeweiligen Prüfsockel eingelegt werden,

    – die DRAMs (1) jeweils über einen Prüfsignalbus (51) mit der jeweiligen Prüfsignaleinheit (41) verbunden und zur Ausgabe von Datensignalen auf den Prüfsignalbus (51) angeregt werden,

    – die von den DRAMs (1) ausgegebenen Datensignale von der jeweiligen Prüfsignaleinheit (41) erfasst und ausgewertet werden und

    – das Ergebnis der Auswertung zu einer mit den Prüfsignaleinheiten (41) verbundenen und einen Prüfablauf steuernden Prüfsteuereinheit (40) übertragen wird, wobei die in den Prüfsockeln (2) vorgesehenen DRAMs (1) weit gehend gleichzeitig geprüft werden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Zuführ- und Handlingsystem (2) mit einem Testkopf (31) als vom Typ der zu prüfenden DRAMs (1) unabhängige Schnittstelle zur Prüfvorrichtung (4) und einer Adaptereinheit (32) zur mechanischen und elektrischen Verbindung zwischen mindestens einem Prüfsockel (1) und dem Testkopf (31) vorgesehen wird.
  3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Prüfsignaleinheit (41) über ein Standardbussystem (53) von der Prüfsteuereinheit (40) der Prüfvorrichtung (4) gesteuert wird.
  4. Prüfsockel zur Prüfung eines DRAMs mit einem Datenstrobeanschluss für ein Datenstrobesignal und mit Datenanschlüssen für zum Datenstrobesignal synchronisierte bidirektionale Datensignale, das zum Betrieb mit einer Speicherkontrolleinheit auf einer Speicherbaugruppe vorgesehen ist, mittels einer Prüfvorrichtung (4) sowie eines Zuführ- und Handlingsystems (3), mit

    – jeweils einer Baustein-Schnittstelle (21) zur Aufnahme und Kontaktierung des DRAMs (1) und

    – einer Tester-Schnittstelle (23) zum Anschluss an die Prüfvorrichtung (4),

    gekennzeichnet durch

    einen Controllerbaustein (24), der in der Art der Speicherkontrolleinheit oder in der Art einer aus der Speicherkontrolleinheit abgeleiteten vereinfachten Speicherkontrolleinheit ausgebildet und in einer zum Betrieb der zu prüfenden DRAMs (1) geeigneten Weise mit der Baustein-Schnittstelle (21) verbunden ist.
  5. Prüfsockel nach Anspruch 4, dadurch gekennzeichnet durch eine in der Art einer Grafikkartenschnittstelle ausgebildete Tester-Schnittstelle (23).
  6. Prüfsockel nach einem der Ansprüche 4 oder 5, gekennzeichnet durch eine auf den Controllerbaustein (24) wirkende und von dem an der Baustein-Schnittstelle (21) kontaktierten DRAM (1) thermisch im Wesentlichen entkoppelte Kühleinheit (25).
  7. Prüfsockel nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die Baustein-Schnittstelle (21) in einem durch das Zuführ- und Handlingsystem (2) bestückbaren Bausteinsockel (20) integriert ist.
  8. Prüfsockel nach einem der Ansprüche 4 bis 7, gekennzeichnet durch eine Leiterplatte (23), auf deren ersten Bestückungsseite der Bausteinsockel (20) und auf deren der ersten Bestückungsseite gegenüberliegenden zweiten Bestückungsseite der Controllerbaustein (24) angeordnet ist.
  9. Prüfanordnung zur parallelen Prüfung einer Mehrzahl von zusammen mit jeweils einer Speicherkontrolleinheit zum Betrieb auf Speicherbaugruppen vorgesehenen DRAMs (1) mit

    – einem Zuführ- und Handlingsystem (3) zum automatisierten Zuführen der zu prüfenden DRAMs (1),

    – einer Mehrzahl von Prüfsockeln (2) zur Aufnahme und Kontaktierung der zu prüfenden und vom Zuführ- und Handlingsystem (3) zugeführten DRAM (1) und

    – einer Prüfvorrichtung (4) mit einer Prüfsteuereinheit (40) zur Steuerung eines Prüfablaufs und mit mit jeweils einem der zu prüfenden DRAMs (1) über einen Prüfsignalbus (51) verbundene Prüfsignaleinheiten (41) zur Ausgabe von Prüfsignalen und zum Empfang von von den DRAMs (1) ausgegebenen Datensignalen,

    gekennzeichnet durch

    eine Ausbildung des Prüfsockels (2) gemäß einem der Ansprüche 4 bis 8.
  10. Prüfanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Prüfsignaleinheit (41) über ein Standardbussystem (53) mit der als standardisierte Datenverarbeitungsvorrichtung (40') vorgesehenen Prüfsteuereinheit (40) verbunden ist.
  11. Prüfanordnung nach Anspruch 10, gekennzeichnet durch eine zwischen der Datenverarbeitungsvorrichtung (40') und einer Mehrzahl von Prüfsignaleinheiten (41) angeordnete und die Standardbussysteme (53) in Richtung der Datenverarbeitungsvorrichtung (40') zu einem Multiplex-Standardbussystem (53') zusammenfassende Bus-Multiplexereinheit (42).
Es folgen 3 Blatt Zeichnungen






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