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Dokumentenidentifikation DE102004006288B4 23.02.2006
Titel Integrierter Halbleiterspeicher mit redundanten Speicherzellen sowie Verfahren zum Testen eines integrierten Halbleiterspeichers mit redundanten Speicherzellen und Verfahren zum Betreiben eines integrierten Halbleiterspeichers mit redundanten Speicherzellen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Gruber, Arndt, 81369 München, DE;
Pfeiffer, Johann, 85521 Ottobrunn, DE;
Eggers, Georg Erhard, Dr., 80335 München, DE;
Schröder, Stephan, Dr., 81543 München, DE;
Pröll, Manfred, 84405 Dorfen, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 09.02.2004
DE-Aktenzeichen 102004006288
Offenlegungstag 08.09.2005
Veröffentlichungstag der Patenterteilung 23.02.2006
Veröffentlichungstag im Patentblatt 23.02.2006
IPC-Hauptklasse G11C 29/00(2006.01)A, F, I, ,  ,  ,   

Beschreibung[de]

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit redundanten Speicherzellen sowie ein Verfahren zum Testen eines derartigen integrierten Halbleiterspeichers und ein Verfahren zum Betreiben eines derartigen integrierten Halbleiterspeichers.

Bei einem integrierten Halbleiterspeicher, beispielsweise einem DRAM(= Dynamic Random Access Memory)-Halbleiterspeicher sind die Speicherzellen in einem matrixförmigen Speicherzellenfeld angeordnet, wobei die matrixförmige Gestalt des Speicherzellenfeldes sich aus den im wesentlichen vertikal verlaufenden Wortleitungen und horizontal verlaufenden Bitleitungen ergibt. Eine einzelne DRAM-Speicherzelle enthält einen Auswahltransistor, dessen steuerbare Strecke mit der ersten Elektrode eines Speicherkondensators verbunden ist. Die zweite Elektrode des Speicherkondensators ist mit einem Bezugspotential verbunden. Ein Steueranschluss des Auswahltransistors ist mit einer der Wortleitungen verbunden. Die steuerbare Strecke des Auswahltransistors ist mit einer der Bitleitungen verbunden. Damit stellt gewissermaßen jeder Kreuzungspunkt einer Wortleitung mit einer Bitleitung den Ort einer Speicherzelle dar. Zum Auslesen einer in der Speicherzelle gespeicherten Zellinformation wird der Auswahltransistor durch das Anlegen eines entsprechenden Spannungspotentials an die Wortleitung in den leitenden Zustand geschaltet. Die auf dem Speicherkondensator gespeicherte Ladung fließt über die steuerbare Strecke des Auswahltransistors zur Bitleitung und verändert deren Potential. Zur Bewertung der Zellinformation werden sogenannte Leseverstärker, die als Differenzverstärker ausgebildet sind, eingesetzt. Die Leseverstärker sind an das Ende der Bitleitung angeschlossen. Ein flächenoptimierter Einsatz der Leseverstärker setzt voraus, dass die Hälfte der an den Chip angelegten Daten, der sogenannten logischen Daten, innerhalb der Speicherzelle mit inverser Polarität abgespeichert werden. Dies bedeutet, dass logische Daten, die an einem Dateneingangsanschluss des integrierten Halbleiterspeichers mit einem hohen Spannungspegel angelegt werden, also dem logischen Zustand 1 entsprechen, im Speicherkondensator der zugehörigen Speicherzelle mit einem niedrigen elektrischen Ladungspegel, also dem logischen Zustand 0, abgespeichert werden. Ebenso werden logische Daten, die am Dateneingangsanschluss mit einem niedrigen Spannungspegel, also dem logischen Zustand 0, angelegt werden, im Speicherkondensator einer Speicherzelle mit einer hohen elektrischen Ladung, also dem logischen Zustand 1, abgespeichert werden. Die in der Speicherzelle abgespeicherte elektrische Ladung stellt die physikalische Zellinformation dar. Bei etwa der Hälfte der Speicherzellen entsprechen die physikalischen Zellinformationen, die sogenannten physikalischen Daten, nicht den an den Dateneingangsanschluss angelegten logischen Daten. Solche Speicherzellen werden als Complement-Zellen bezeichnet. Bei der anderen Hälfte der Speicherzellen entsprechen die physikalischen Daten den an den Dateneingangsanschluss angelegten logischen Daten. Solche Speicherzellen werden als True-Zellen bezeichnet.

1 zeigt einen Ausschnitt aus einem Speicherzellenfeld. Die vertikal verlaufenden Leitungen bilden die Wortleitungen, die horizontal verlaufenden Leitungen stellen die Bitleitungen dar. An dem Kreuzungspunkt einer Wort- und Bitleitung ist jeweils eine Speicherzelle angeordnet. Die mit SZ1 bezeichneten Speicherzellen stellen True-Zellen dar, wohingegen die mit SZ2 bezeichneten Speicherzellen als Complement-Zellen ausgebildet sind.

Zur Flächenoptimierung sind die Leseverstärker in einem ersten Streifen SF1 bzw. einem zweiten Streifen SF2 angeordnet. Die im ersten Streifen SF1 liegenden ersten Leseverstärker SAbc1, SAbc2 sind mit einem ersten sekundären Leseverstärker SSA1 verbunden. Die im zweiten Streifen SF2 liegenden zweiten Leseverstärker SAa1 und SAa2 bzw. SAd1 und SAd2 sind mit einem zweiten sekundären Leseverstärker SSA2 verbunden. Zwischen dem ersten und zweiten Leseverstärkerstreifen sind die Bitleitungen BL in Form eines Bitleitungstwists angeordnet. In 1 ist ein erster Bitleitungstwist zwischen den zweiten Leseverstärkern SAa und den ersten Leseverstärkern SAbc und ein zweiter Bitleitungstwist zwischen den ersten Leseverstärkern SAbc und den zweiten Leseverstärkern SAd dargestellt. Innerhalb des ersten Bitleitungstwists bzw. des zweiten Bitleitungstwists verlaufen die ersten und zweiten Wortleitungen WL1 und WL2 in einem Wortleitungsstreifen SFb bzw. SFd und einem Wortleitungsstreifen SFa bzw. SFc. Bei dem dargestellten Bitleitungstwist verlaufen die Bitleitungen zwischen den ersten und zweiten Leseverstärkern nicht parallel, sondern sind abschnittsweise zueinander versetzt. Durch die Anordnung der Bitleitungen in Form eines solchen Bitleitungstwists werden störende Kopplungseinflüsse zwischen den einzelnen Bitleitungen reduziert.

Die Speicherzellen, die sich an jedem Kreuzungspunkt einer Wort- und Bitleitung befinden, sind durch mehrere Adressbits adressierbar. Bei dem in 1 gezeigten Beispiel werden zur Adressierung einer Speicherzelle Z die Adressbits X0, ..., X10 verwendet, von denen der besseren Übersicht halber nur die Adressbits X0, X1, X9 und X10 dargestellt sind. Über die Adressbits X0 und X1 lassen sich in 1 beispielsweise Speicherzellen, die über die Wortleitungen N0, N1, N2 und N3 innerhalb der Wortleitungsstreifen SFb und SFd bzw. Speicherzellen, die über die Wortleitungen R0, R1, R2 und R3 innerhalb der Wortleitungsstreifen SFa und SFc ansteuerbar sind, auswählen. Die Adressbits X9 und X10 wählen dabei einen der vier Wortleitungsstreifen SFa, SFb, SFc und SFd aus. Die mit R bezeichneten Wortleitungen im Wortleitungsstreifen SFa und SFc steuern dabei redundante Speicherzellen an, wohingegen die mit N bezeichneten Wortleitungen im Wortleitungsstreifen SFb und SFd reguläre Speicherzellen ansteuern. Wenn eine reguläre Speicherzelle während des Herstellungsprozesses als fehlerhaft erkannt wurde, so wird im allgemeinen die fehlerhafte Speicherzelle durch eine redundante Speicherzelle ersetzt. Die Reparatur von fehlerhaften Speicherzellen ist durch die Anzahl vorhandener redundanter Speicherzellen, die etwa 1 bis 2 % aller Speicherzellen eines Speicherzellenfeldes ausmachen, begrenzt. Anhand des Speicherzellenfeldes von 1 wird im folgenden beschrieben, wie fehlerhafte Speicherzellen durch redundante Speicherzellen ersetzt werden.

Wenn beispielsweise während des Herstellungsprozesses ein Kurzschluss zwischen zwei Wortleitungen entstanden ist, so müssen alle Speicherzellen, die durch diese beiden Wortleitungen angesteuert werden, durch redundante Speicherzellen, die sich auf fehlerfreien Wortleitungen befinden, ersetzt werden. Um Kurzschlüsse zwischen Wortleitungen effizient reparieren zu können, sind die Wortleitungen zur Ansteuerung der redundanten Speicherzellen typischerweise in Quadrupeln angeordnet. Wenn beispielsweise zwischen der regulären Wortleitung N3 und N2 im Wortleitungsstreifen SFd ein Kurzschluss auftritt, so werden die Speicherzellen, die über die Wortleitungen N0, ..., N3 im Wortleitungsstreifen SFd angesteuert werden, durch redundante Speicherzellen, die über die redundanten Wortleitungen R0, ..., R3 im Wortleitungsstreifen SFc angesteuert werden, ersetzt. Dies bedeutet, dass reguläre fehlerhafte Speicherzellen des Wortleitungsstreifens SFd des zweiten Bitleitungstwists durch redundante Speicherzellen im Wortleitungsstreifen SFc ersetzt werden. Wenn Speicherzellen eines Wortleitungsstreifens durch redundante Speicherzellen eines anderen Wortleitungsstreifens innerhalb des gleichen Bitleitungstwists ersetzt werden, handelt es sich um eine sogenannte topologisch falsche Wortleitungsreparatur. Bei der topologisch falschen Wortleitungsreparatur bleibt die Zuordnung, der die Wortleitung kennzeichnenden Adressbits X0 und X1 von reparierten Speicherzellen einer fehlerhaften Wortleitung zu redundanten Speicherzellen einer redundanten Wortleitung erhalten. Beispielsweise werden die vom Leseverstärker SAd1 angesteuerten beiden Speicherzellen Z3, die über die kurzgeschlossenen regulären Wortleitungen N1 und N2 angesteuert werden, durch die beiden redundanten Speicherzellen Z3', die über die fehlerfreien redundanten Wortleitungen R1 und R2 angesteuert werden, ersetzt. Wie aus 1 ersichtlich ist, werden die fehlerhaften True-Speicherzellen Z3 durch die redundanten Complement-Speicherzellen Z3' ersetzt. Ebenso werden die vom Leseverstärker SAd1 angesteuerten beiden Speicherzellen Z4, die über die Wortleitungen N0 und N3 angesteuert werden, durch die beiden redundanten Speicherzellen Z4', die über die redundanten Wortleitung R0 und R3 angesteuert werden, ersetzt. Die fehlerhaften Complement-Speicherzellen Z4 werden also durch die redundanten True-Speicherzellen Z4' ersetzt.

Die Ersetzung von fehlerhaften Speicherzellen durch redundante Speicherzellen bzw. die Ersetzung fehlerhafter Wortleitungsquadrupel durch redundante Wortleitungsquadrupel erfolgt im allgemeinen während des Herstellungsprozesses eines integrierten Halbleiterspeichers auf Waferebene, im sogenannten Frontend einer Herstellungslinie. Am Ende des Herstellungsprozesses werden die fertigen integrierten Halbleiterspeicherchips im sogenannten Backend einer Herstellungslinie noch einmal abschließend auf Funktionstauglichkeit getestet. Anhand der 2 soll die prinzipielle Vorgehensweise beispielsweise im Rahmen eines sogenannten Retention-Tests erläutert werden. Bei einem Retention-Test wird getestet, ob die Speicherzellen eine Zellinformation in Form einer auf dem Speicherkondensator der Speicherzelle gespeicherten Ladung über einen längeren Zeitraum behalten oder, ob sich der Speicherkondensator beispielsweise über einen Leckpfad entlädt. Zu Beginn eines solchen Retention-Tests wird eine Information in die zu testende Speicherzelle eingelesen. Nach einer bestimmten Retention-Zeit T wird die Information aus der Speicherzelle wieder ausgelesen, um zu testen, ob die Ladung auf dem Speicherkondensator erhalten geblieben ist.

Die 2A bis 2F zeigen jeweils einen Datenein- und Datenausgangsanschluss DIO zum Ein- und Auslesen von Daten und einen Verstärker V, der mit einer Speicherzelle vom Speicherzellentyp SZ1 bzw. SZ2 verbunden ist. Die Speicherzelle ist stark vereinfacht dargestellt und enthält einen Speicherkondensator SC, dessen erste Elektrode mit dem Verstärker V und gleichzeitig über einen Leckpfad L mit einem Massebezugsanschluss M verbunden ist. Die zweite Elektrode ist ebenfalls mit dem Massebezugsanschluss M verbunden. Bei den Speicherzellen vom Speicherzellentyp SZ1 handelt es sich um True-Zellen, wohingegen die Speicherzellen vom Speicherzellentyp SZ2 Complement-Zellen darstellen.

2A und 2B zeigen zwei fehlerhafte True-Speicherzellen mit einem Leckpfad L. Zu Beginn des Retention-Tests wird eine 1-Information, also ein hoher Ladungspegel, an den Dateneingangsanschluss DIO angelegt und über den Verstärker V auf dem Speicherkondensator SC abgespeichert. 2B zeigt den Zustand der fehlerhaften True-Speicherzelle nach Ablauf der Retention-Zeit T. Der Speicherkondensator hat sich über den Leckpfad vollständig nach Masse entladen. Am Datenausgangsanschluss DIO entsteht eine 0-Information. Die Speicherzelle vom Speicherzellentyp SZ2 ist durch diesen Test eindeutig als fehlerhaft detektierbar.

2C und 2D zeigen eine fehlerhafte Complement-Speicherzelle mit einem Leckpfad L. Zu Beginn des Retention-Tests wird eine 1-Information, also ein hoher Ladungspegel, an den Dateneingangsanschluss DIO angelegt und über den Verstärker V und einen bidirektionalen Inverter Inv auf den Speicherkondensator SC invertiert, also mit einem niedrigen Ladungspegel, abgespeichert. 2D zeigt den Zustand der fehlerhaften Complement-Speicherzelle nach Ablauf der Retention-Zeit T. Der Speicherkondensator hat sich über den Leckpfad L vollständig nach Masse hin entladen. Der Leckpfad L bleibt bei diesem Test für eine Complement-Speicherzelle unentdeckt, da der bidirektionale Inverter den niedrigen Ladungspegel des Speicherkondensators wieder invertiert, so dass am Datenausgangsanschluss DIO nach Ablauf der Retention-Zeit T wieder die 1-Information, die zu Beginn des Retention-Tests in der fehlerhaften Complement-Speicherzelle abgespeichert worden ist, erscheint.

2E und 2F zeigen einen erfolgreichen Retention-Test zum Testen der gleichen Complement-Speicherzelle. Zu Beginn des Retention-Tests wird eine 0-Information, also ein niedriger Ladungspegel, an den Dateneingangsanschluss DIO angelegt und über den Verstärker V und den bidirektionalen Inverter Inv invertiert, also mit einem hohen Ladungspegel, abgespeichert. 2F zeigt den Zustand der fehlerhaften Complement-Speicherzelle nach Ablauf der Retention-Zeit T. Der Speicherkondensator, der über den Inverter zu Beginn des Retention-Tests mit einem hohen Ladungspegel aufgeladen wurde, hat sich nach Ablauf der Retention-Zeit T vollständig nach Masse hin entladen. Am Datenausgangsanschluss DIO erzeugt der bidirektionale Inverter und der Verstärker V eine 1-Information, die einem hohen Ladungspegel entspricht. Am Ende des Retention-Tests tritt also am Datenausgangsanschluss eine 1-Information auf, während zu Beginn des Retention-Tests eine 0-Information abgespeichert wurde. Die fehlerhafte Complement-Speicherzelle ist durch diesen Test eindeutig als fehlerhaft detektierbar.

Dies bedeutet, dass Complement-Speicherzellen im Rahmen eines Retention-Tests mit einer 0-Information am Datenein- und Datenausgangsanschluss getestet werden müssen, während True-Speicherzellen mit einer 1-Inforamtion am Datenein- und Datenausgangsanschluss getestet werden müssen. Wenn im Frontend im Rahmen einer topologisch falschen Wortleitungsreparatur eine fehlerhafte True-Speicherzelle durch eine redundante Complement-Speicherzelle ersetzt wurde, so sollten im Backend der Herstellungslinie Testdaten zum Testen dieser reparierten Speicherzelle invertiert an den Datenein- und Datenausgangsanschluss angelegt werden. Ansonsten bleiben fehlerhafte Speicherzellen unentdeckt.

Bisher wurden die Speicherzellen im Rahmen längerer Retention-Tests nur mit einer Datentopologie, also beispielsweise einer 1- oder 0-Information beschrieben, um Testzeit einzusparen. Anhand der Auswertung solcher Funktionstests ist bekannt, dass ein potentielles Risiko von unentdeckten fehlerhaften Speicherzellen auf mindestens 2.000 Speicherzellen pro topologisch falscher Wortleitungsreparatur für zirka 1 % der reparierbaren Halbleiterspeicherchips besteht. Dieses Risiko wird derzeit für besonders lange Funktionstests, wie beispielsweise spezielle Retention-Tests, in Kauf genommen. Für kürzere Tests wird versucht, diese Testlücke durch das Wiederholen des Tests mit invertierten Daten zu schließen. Dies hat jedoch im allgemeinen die doppelte Testzeit zur Folge.

Die Druckschrift DE 102 29 164 B4 beschreibt einen Speicherbaustein, bei dem fehlerhafte Speicherzellen durch eine Reparatureinheit von redundanten Speicherzellen ersetzt werden. Der Reparatureinheit wird dabei eine Information zugeführt, die eine Aussage darüber ermöglicht, ob eine redundante Wortleitung mit einer True- oder Komplement-Bitleitung in Verbindung steht. Die Information, ob es sich um eine True- oder Komplement-Bitleitung handelt, lässt sich bei einem Test der Speicherzellen vorteilhaft berücksichtigen, indem jede Speicherzelle gezielt auf ihren kritischen Zustand, beispielsweise auf einen physikalischen High-Pegel, überprüft werden kann.

Die Druckschrift US 6,292,383 B1 beschreibt einen DRAM-Halbleiterspeicher mit einer Bitleitungstwist-Architektur. Das Speicherzellenfeld umfasst wenigstens ein redundantes Wortleitungspaar mit redundanten Speicherzellen. Entsprechend ihrer Ankopplung an eine True- oder Komplement-Bitleitung wird in den redundanten Speicherzellen ein True- und ein Komplement-Wert eines Datums gespeichert. Da somit bei einem Zugriff auf redundante Speicherzellen sowohl der True-Datenwert als auch der Komplement-Datenwert auf ein angeschlossenes Bitleitungspaar eingekoppelt wird, brauchen keine Referenzzellen vorgesehen zu werden, über die ansonsten beim Auslesen einer Speicherzelle eine Potentialdifferenz auf einem Bitleitungspaar erzeugt werden müsste.

Die Aufgabe der Erfindung ist es, einen integrierten Halbleiterspeicher mit redundanten Speicherzellen anzugeben, mit dem topologisch falsch reparierte Speicherzellen zuverlässig testbar und betreibbar sind. Eine weitere Aufgabe der Erfindung ist es, ein Verfahren zum Testen eines integrierten Halbleiterspeichers anzugeben, durch das es ermöglicht wird, topologisch falsch reparierte Speicherzellen zuverlässig zu testen. Darüber hinaus ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers mit redundanten Speicherzellen anzugeben, durch das es ermöglicht wird, den integrierten Halbleiterspeicher beim Vorhandensein topologisch falsch reparierter Speicherzellen zuverlässig zu betreiben.

Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit redundanten Speicherzellen mit einem Speicherzellenfeld mit Speicherzellen eines ersten Speicherzellentyps und eines zweiten Speicherzellentyps, bei dem in den Speicherzellen des ersten Speicherzellentyps Daten entsprechend den an einem Dateneingangsanschluss anliegenden Daten abspeicherbar sind; bei dem in den Speicherzellen des zweiten Speicherzellentyps Daten zu den am Dateneingangsanschluss anliegenden Daten invertiert abspeicherbar sind; mit ersten Wortleitungen und zweiten Wortleitungen, wobei die ersten Wortleitungen innerhalb des Speicherzellenfeldes in einem ersten Streifen und die zweiten Wortleitungen innerhalb des Speicherzellenfeldes in einem zweiten Streifen angeordnet sind; bei dem die Speicherzellen über die ersten und zweiten Wortleitungen ansteuerbar sind; bei dem ein Teil der Speicherzellen als redundante Speicherzellen ausgebildet sind; bei dem eine fehlerhafte Speicherzelle eines Speicherzellentyps der ersten und zweiten Speicherzellentypen durch eine der redundanten Speicherzellen des gleichen Speicherzellentyps ersetzbar ist; bei dem eine fehlerhafte Speicherzelle eines Speicherzellentyps der ersten und zweiten Speicherzellentypen durch eine der redundanten Speicherzellen des anderen Speicherzellentyps ersetzbar ist. Der integrierte Halbleiterspeicher umfasst darüber hinaus eine Schaltung zur Dateninvertierung. Die Schaltung zur Dateninvertierung ist derart ausgebildet, dass Daten in die redundante Speicherzelle entsprechend den am Dateneingangsanschluss anliegenden Daten eingeschrieben werden, wenn die redundante Speicherzelle und die fehlerhafte Speicherzelle gleichen Speicherzellentypen zugehörig sind. Weiter ist die Schaltung zur Dateninvertierung derart ausgebildet ist, dass Daten in die redundante Speicherzelle zu den am Dateneingangsanschluss anliegenden Daten invertiert eingeschrieben werden, wenn als eine erste Bedingung erfüllt ist, dass die fehlerhafte Speicherzelle über eine der ersten Wortleitungen und die redundante Speicherzelle über eine der zweiten Wortleitungen ansteuerbar ist, und wenn als eine zweite Bedingung erfüllt ist, dass die fehlerhafte Speicherzelle und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind. Darüber hinaus ist die Schaltung zur Dateninvertierung derart ausgebildet, dass Daten invertiert zu den in die redundante Speicherzelle zuvor eingeschriebenen Daten ausgelesen werden, wenn als eine dritte Bedingung erfüllt ist, dass die fehlerhafte Speicherzelle über eine der ersten Wortleitungen und die redundante Speicherzelle über eine der zweiten Wortleitungen ansteuerbar ist, und wenn als eine vierte Bedingung erfüllt ist, dass die fehlerhafte Speicherzelle und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind.

In einer Weiterbildung umfasst der integrierte Halbleiterspeicher eine erste Steuereinheit mit einem ersten Ausgangsanschluss zur Erzeugung eines ersten Steuersignals, mit einem ersten Eingangsanschluss zum Anlegen einer Adresse einer der Speicherzellen des Speicherzellenfeldes und einem zweiten Eingangsanschluss zum Anlegen einer Adresse der fehlerhaften Speicherzelle. Er enthält ferner eine zweite Steuereinheit zur Erzeugung eines Steuersignals zur Dateninvertierung mit einem ersten Eingangsanschluss zum Anlegen des ersten Steuersignals. Die Schaltung zur Dateninvertierung umfasst einen Steueranschluss. Die zweite Steuereinheit ist eingangsseitig mit dem ersten Ausgangsanschluss der ersten Steuereinheit und ausgangsseitig mit dem Steueranschluss der Schaltung zur Dateninvertierung verbunden. Dem Steueranschluss der Schaltung zur Dateninvertierung ist das Steuersignal zur Dateninvertierung zuführbar. Die erste Steuereinheit ist derart ausgebildet ist, dass sie das erste Steuersignal erzeugt, wenn die angelegte Adresse einer der Speicherzellen mit der Adresse der fehlerhaften Speicherzelle übereinstimmt und die fehlerhafte Speicherzelle über eine der ersten Wortleitungen und die sie ersetzende redundante Speicherzelle über eine der zweiten Wortleitungen ansteuerbar ist. Die zweite Steuereinheit ist derart ausgebildet, dass sie das Steuersignal zur Dateninvertierung erzeugt, wenn ihr eingangsseitig das erste Steuersignal zugeführt wird und die fehlerhafte Speicherzelle und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind. Die Schaltung zur Dateninvertierung ist derart ausgebildet, dass bei einem Schreibzugriff Daten in die redundante Speicherzelle zu den am Dateneingangsanschluss anliegenden Daten invertiert eingeschrieben werden, wenn ihr eingangsseitig das Steuersignal zur Dateninvertierung zugeführt wird. Die Schaltung zur Dateninvertierung ist derart ausgebildet, dass bei einem Leszugriff Daten invertiert zu den in die redundante Speicherzelle zuvor eingeschriebenen Daten ausgelesen werden, wenn ihr eingangsseitig das Steuersignal zur Dateninvertierung zugeführt wird.

In einer Ausführungsform der Erfindung umfasst der integrierte Halbleiterspeicher ein Adressregister mit Adressanschlüssen und eine Speichereinheit zur Speicherung einer Adresse der fehlerhaften Speicherzelle, die durch die redundante Speicherzelle ersetzt wird. Der erste Eingangsanschluss der ersten Steuereinheit ist mit dem Adressregister verbunden. Der zweite Eingangsanschluss der ersten Steuereinheit ist mit der Speichereinheit verbunden.

In einer Weiterbildung umfasst die Adresse einer der Speicherzellen ein erstes Adressbit und ein zweites Adressbit. Das erste und zweite Adressbit der Adresse einer der Speicherzellen sind derart ausgebildet, dass durch eine logische Verknüpfung des ersten und zweiten Adressbits ein erster Logikpegel erzeugbar ist, wenn die Speicherzelle über eine der ersten Wortleitungen ansteuerbar ist. Das erste und zweite Adressbit der Adresse einer der Speicherzellen sind derart ausgebildet, dass durch eine logische Verknüpfung des ersten und zweiten Adressbits ein zweiter Logikpegel erzeugbar ist, wenn die Speicherzelle über eine der zweiten Wortleitungen ansteuerbar ist.

In einer anderen Ausgestaltungsform der Erfindung ist die logische Verknüpfung des ersten und zweiten Adressbits zur Erzeugung des ersten und zweiten Logikpegels als eine XOR-Verknüpfung ausgebildet.

In einer weiteren Ausbildung der Erfindung umfasst die erste Steuereinheit eine Vergleichsschaltung zur Erzeugung eines zweiten Steuersignals, ein logisches Gatter zur Erzeugung des ersten Steuersignals und eine Logikschaltung zur Erzeugung eines dritten Steuersignals. Der Vergleichsschaltung sind eingangsseitig die Adresse der fehlerhaften Speicherzelle und die an die Adressanschlüsse des Adressregisters angelegte Adresse zuführbar. Die Vergleichsschaltung ist ausgangsseitig mit dem zweiten Ausgangsanschluss der ersten Steuereinheit verbunden. Der Logikschaltung ist das erste und zweite Adressbit der fehlerhaften Speicherzelle zuführbar. Dem logischen Gatter ist das zweite Steuersignal und das dritte Steuersignal eingangsseitig zuführbar. Das logische Gatter ist ausgangsseitig mit dem ersten Ausgangsanschluss der ersten Steuereinheit verbunden.

In einer Weiterbildung ist die Vergleichsschaltung derart ausgebildet, dass sie das zweite Steuersignal erzeugt, wenn die an die Adressanschlüsse des Adressregisters angelegte Adresse einer der Speicherzellen mit der Adresse der fehlerhaften Speicherzelle übereinstimmt. Die Logikschaltung ist derart ausgebildet, dass sie das dritte Steuersignal erzeugt, wenn die fehlerhafte Speicherzelle über eine der ersten Wortleitungen und die sie ersetzende redundante Speicherzelle über eine der zweiten Wortleitungen ansteuerbar ist.

In einer Ausführungsform ist das logische Gatter der ersten Steuereinheit als Und-Gatter ausgebildet.

In einer weiteren Ausführungsform des integrierten Halbleiterspeichers ist die Speichereinheit derart ausgebildet, dass in ihr die Adresse der redundanten Speicherzelle, die die fehlerhafte Speicherzelle ersetzt, speicherbar ist. Ferner ist die Speichereinheit derart ausgebildet, dass eine Zuordnung der Adresse der fehlerhaften Speicherzelle zu der Adresse der die fehlerhafte Speicherzelle ersetzenden redundanten Speicherzelle ermöglicht wird.

In einer anderen Ausbildungsform ist die Speichereinheit zur Speicherung der Adresse der fehlerhaften Speicherzelle als Nachschlagetabelle zur Zuordnung der Adresse der fehlerhaften Speicherzelle zu der Adresse der redundanten Speicherzelle ausgebildet.

In einer Ausgestaltungsform ist die Logikschaltung der ersten Steuereinheit eingangsseitig mit dem zweiten Eingangsanschluss der ersten Steuereinheit verbunden. Die Logikschaltung der ersten Steuereinheit umfasst ein erstes logisches Gatter und ein zweites logisches Gatter mit jeweils einem Ausgangsanschluss. Die Logikschaltung der ersten Steuereinheit umfasst eine Auswerteschaltung, die eingangsseitig mit den Ausgangsanschlüssen des ersten und zweiten logischen Gatters verbunden ist. Dem ersten logischen Gatter ist das erste und zweite Adressbit der fehlerhaften Speicherzelle eingangsseitig zuführbar. Dem zweiten logischen Gatter der Logikschaltung ist das erste und zweite Adressbit der redundanten Speicherzelle eingangsseitig zuführbar. Das erste und zweite logische Gatter der Logikschaltung sind derart ausgebildet, dass das erste logische Gatter ausgangsseitig einen ersten Logikpegel erzeugt, wenn das dem ersten logischen Gatter eingangsseitig zugeführte erste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eine der ersten Wortleitungen ansteuerbar ist, und, dass das zweite logische Gatter ausgangsseitig einen ersten Logikpegel erzeugt, wenn das dem zweiten logischen Gatter eingangsseitig zugeführte erste und zweite Adressbit der redundanten Speicherzelle eine Speicherzelle adressieren, die über eine der ersten Wortleitungen ansteuerbar ist. Ferner sind das erste und zweite logische Gatter der Logikschaltung derart ausgebildet, dass das erste logische Gatter ausgangsseitig einen zweiten Logikpegel erzeugt, wenn das dem ersten logischen Gatter eingangsseitig zugeführten erste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eine der zweiten Wortleitungen ansteuerbar ist, und, dass das zweite logische Gatter ausgangsseitig einen zweiten Logikpegel erzeugt, wenn das dem zweiten logischen Gatter eingangsseitig zugeführten erste und zweite Adressbit der redundanten Speicherzelle eine Speicherzelle adressieren, die über eine der zweiten Wortleitungen ansteuerbar ist. Die Auswerteschaltung der Logikschaltung ist derart ausgebildet, dass sie ausgangsseitig das dritte Steuersignal erzeugt, wenn die ihr eingangsseitig zugeführten Logikpegel des ersten und zweiten logischen Gatters der Logikschaltung nicht übereinstimmen.

In einer Ausgestaltung sind das erste und zweite logische Gatter der Logikschaltung jeweils als XOR-Gatter ausgebildet.

In einer anderen Ausführungsform des integrierten Halbleiterspeichers ist die redundante Speicherzelle über eine der zweiten Wortleitungen ansteuerbar. Die Speichereinheit umfasst einen ersten Teilspeicher zur Speicherung der Adresse der fehlerhaften Speicherzelle, wobei die fehlerhafte Speicherzelle durch die redundante Speicherzelle ersetzbar ist.

In weiteren Ausbildungsform ist die Logikschaltung der ersten Steuereinheit mit dem zweiten Eingangsanschluss der ersten Steuereinheit verbindbar. Die Logikschaltung umfasst in dieser Ausbildungsform ein logisches Gatter, dem das erste und zweite Adressbit der im ersten Teilspeicher gespeicherten Adresse der fehlerhaften Speicherzelle zuführbar sind. Das logische Gatter der Logikschaltung ist derart ausgebildet, dass ausgangsseitig das dritte Steuersignal erzeugt wird, wenn das dem logischen Gatter eingangsseitig zugeführten erste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eine der ersten Wortleitungen ansteuerbar ist.

In einer Ausgestaltung ist das logische Gatter der Logikschaltung als XOR-Gatter ausgebildet.

In einer Weiterbildung ist die redundante Speicherzelle über eine der ersten Wortleitungen ansteuerbar. Die Speichereinheit umfasst einen zweiten Teilspeicher zur Speicherung der Adresse der fehlerhaften Speicherzelle, wobei die fehlerhafte Speicherzelle durch die redundante Speicherzelle ersetzbar ist.

In einer weiteren Ausführungsform ist die Logikschaltung der ersten Steuereinheit mit dem zweiten Eingangsanschluss der ersten Steuereinheit verbindbar. Die Logikschaltung umfasst in dieser Ausführungsform ein logisches Gatter, dem das erste und zweite Adressbit der im zweiten Teilspeicher gespeicherten Adresse der fehlerhaften Speicherzelle zuführbar ist. Das logische Gatter der Logikschaltung ist derart ausgebildet, dass ausgangsseitig das dritte Steuersignal erzeugt wird, wenn das dem logischen Gatter eingangsseitig zugeführte erste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eine der zweiten Wortleitungen ansteuerbar ist.

In einer Ausgestaltungsform ist das logische Gatter der Logikschaltung als negiertes XOR-Gatter ausgebildet.

In einer bevorzugten Implementierung umfasst der integrierte Halbleiterspeicher erste Leseverstärker und zweite Leseverstärker, wobei die ersten Leseverstärker innerhalb des Speicherzellenfeldes in einem ersten Streifen und die zweiten Leseverstärker innerhalb des Speicherzellenfeldes in einem zweiten Streifen angeordnet sind. Der zweiten Steuereinheit ist die Adresse der fehlerhaften Speicherzelle und die Adresse der an die Adressanschlüsse des Adressregisters angelegten Adresse einer Speicherzelle eingangsseitig zuführbar. Die zweite Steuereinheit umfasst einen ersten Teilspeicher zur Speicherung der Adresse einer ersten fehlerhaften Speicherzelle, wobei die erste fehlerhafte Speicherzelle über einen der ersten Leseverstärker ansteuerbar ist. Die zweite Steuereinheit umfasst einen zweiten Teilspeicher zur Speicherung der Adresse einer zweiten fehlerhaften Speicherzelle, wobei die zweite fehlerhafte Speicherzelle über einen der zweiten Leseverstärker ansteuerbar ist. Die zweite Steuereinheit umfasst weiterhin eine Vergleichsschaltung zur Erzeugung des Steuersignals zur Dateninvertierung. Dem ersten und zweiten Teilspeicher sind die Adressen der fehlerhaften Speicherzellen aus der Speichereinheit zuführbar. Die Vergleichsschaltung ist derart ausgebildet, dass sie das Steuersignal zur Dateninvertierung erzeugt, wenn ihr eingangsseitig das erste Steuersignal zugeführt wird und die ihr über das Adressregister zugeführte Adresse einer Speicherzelle mit der im zweiten Teilspeicher abgespeicherten Adresse der fehlerhaften Speicherzelle übereinstimmt.

In einer bevorzugten Ausführungsform umfasst die Schaltung zur Dateninvertierung einen steuerbaren Schalter, der über das Steuersignal zur Dateninvertierung steuerbar ist, und einen bidirektionalen Inverter. Der steuerbare Schalter ist derart ausgebildet, dass er bei Ansteuerung durch das Signal zur Dateninvertierung mit einem ersten Logikpegel die ihm vom Dateneingangsanschluss zugeführten Daten dem Datenanschluss des Speicherzellenfeldes über den bidirektionalen Inverter zuführt. Der steuerbare Schalter ist derart ausgebildet, dass er bei Ansteuerung durch das Signal zur Dateninvertierung mit einem zweiten Logikpegel die ihm vom Dateneingangsanschluss zugeführten Daten dem Datenanschluss des Speicherzellenfeldes zuführt.

In einer Weiterbildung des erfindungsgemäßen integrierten Halbleiterspeichers sind die ersten Leseverstärker mit einem ersten sekundären Leseverstärker verbunden. Die zweiten Leseverstärker sind mit einem zweiten sekundären Leseverstärker verbunden. Die am Datenanschluss des Speicherzellenfeldes über den bidirektionalen Inverter der Schaltung zur Dateninvertierung zugeführten Daten sind über ein Schaltmittel dem zweiten sekundären Leseverstärker zuführbar.

In einer anderen Ausführungsvariante des integrierten Halbleiterspeichers umfasst die Schaltung zur Dateninvertierung einen ersten steuerbaren Schalter mit einem Steueranschluss zum Anlegen des Steuersignals zu Dateninvertierung und einen zweiten steuerbaren Schalter mit einem Steueranschluss zum Anlegen des Steuersignals zur Dateninvertierung. Das Speicherzellenfeld umfasst eine erste Bitleitung und eine erste inverse Bitleitung, wobei sich die erste inverse Bitleitung auf einem zur ersten Bitleitung inversen Ladungspegel befindet. Weiter umfasst das Speicherzellenfeld eine zweite Bitleitung und eine zweite inverse Bitleitung, wobei sich die zweite inverse Bitleitung auf einem zur zweiten Bitleitung inversen Ladungspegel befindet. Die zweite Bitleitung und die zweite inverse Bitleitung sind mit der Eingangsseite der zweiten Leseverstärker verbunden. Die Schaltung zur Dateninvertierung ist derart ausgebildet, dass bei Ansteuerung mit dem Steuersignal zur Dateninvertierung mit einem ersten Logikpegel die erste Bitleitung über den ersten steuerbaren Schalter mit der zweiten inversen Bitleitung und die erste inverse Bitleitung über den zweiten steuerbaren Schalter mit der zweiten Bitleitung verbunden ist.

In einer Weiterbildung umfasst die Schaltung zur Dateninvertierung einen Steueranschluss zum Anlegen eines Steuersignals zum Aktivieren der zweiten Bitleitung und der zweiten inversen Bitleitung, ein logisches Und-Gatter zur Erzeugung eines Aktivierungssignals, einen dritten steuerbaren Schalter mit einem Steueranschluss zum Anlegen des Aktivierungssignals und einen vierten steuerbaren Schalter mit einem Steueranschluss zum Anlegen des Aktivierungssignals. Dem Und-Gatter ist eingangsseitig das Steuersignal zur Dateninvertierung negiert und das Steuersignal zum Aktivieren der zweiten Bitleitung und der zweiten inversen Bitleitung zuführbar. Die Schaltung zur Dateninvertierung ist derart ausgebildet, dass bei Ansteuerung mit dem Signal zur Dateninvertierung mit einem zweiten Logikpegel und dem Anlegen des Steuersignals zum Aktivieren der zweiten Bitleitung und der zweiten inversen Bitleitung die erste Bitleitung über den dritten steuerbaren Schalter mit der zweiten Bitleitung und die erste inverse Bitleitung über den vierten steuerbaren Schalter mit der zweiten inversen Bitleitung verbunden ist.

In einer weiteren Ausführungsform ist der erste Logikpegel als ein logischer High-Zustand ausgebildet und der zweite Logikpegel als ein logischer Low-Zustand ausgebildet.

In einer bevorzugten Implementierung sind die an die ersten Leseverstärker und zweiten Leseverstärker angeschlossenen Bitleitungen in Form eines Bitleitungstwists angeordnet.

Im folgenden wird ein Verfahren zum Testen eines integrierten Halbleiterspeichers beschrieben, das ebenfalls das Problem löst.

Die Verfahrensschritte sehen die Verwendung eines integrierten Halbleiterspeichers nach einem der oben beschriebenen Ausführungsformen vor.

Die erste Steuereinheit erzeugt das erste Steuersignal, wenn eine an die Adressanschlüsse des integrierten Halbleiterspeichers angelegte Adresse die fehlerhafte Speicherzelle adressiert und die fehlerhafte Speicherzelle über eine der ersten Wortleitungen und die sie ersetzende redundante Speicherzelle über eine der zweiten Wortleitungen ansteuerbar ist. Die Schaltung zur Dateninvertierung schreibt die Daten invertiert zu den am Dateneingangsanschluss anliegenden Daten in die redundante Speicherzelle ein, wenn die erste Steuereinheit das erste Steuersignal erzeugt und die fehlerhafte Speicherzelle und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind. Nachfolgend werden die Daten durch die Schaltung zur Dateninvertierung invertiert zu den in die redundante Speicherzelle zuvor invertiert eingeschriebenen Daten ausgelesen, wenn die erste Steuereinheit das erste Steuersignal erzeugt und die fehlerhafte Speicherzelle und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind.

In einer weiteren Implementierung des Verfahrens zum Testen eines erfindungsgemäßen integrierten Halbleiterspeicher erzeugt die zweite Steuereinheit das Steuersignal zur Dateninvertierung, wenn die erste Steuereinheit das erste Steuersignal erzeugt und die fehlerhafte Speicherzelle und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind. Die Daten werden durch die Schaltung zur Dateninvertierung invertiert zu den am Dateneingangsanschluss anliegenden Daten in die redundante Speicherzelle eingeschrieben, wenn die zweite Steuereinheit das Steuersignal zur Dateninvertierung erzeugt. Nachfolgend werden die Daten durch die Schaltung zur Dateninvertierung invertiert zu den in der redundante Speicherzelle zuvor invertiert eingeschriebenen Daten ausgelesen, wenn die zweite Steuereinheit das Steuersignal zur Dateninvertierung erzeugt.

In einer Weiterbildung des Verfahrens zum Testen eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der fehlerhaften Speicherzelle in der Speichereinheit gespeichert.

In einer Weiterbildung des Verfahrens zum Testen eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der die fehlerhafte Speicherzelle ersetzenden redundanten Speicherzelle in der Speichereinheit gespeichert. Die Vergleichsschaltung vergleicht eine an die Adressanschlüsse angelegte Adresse mit der in der Speichereinheit gespeicherten Adresse der fehlerhaften Speicherzelle. Die erste Steuereinheit erzeugt das zweite Steuersignal, wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt. Mittels einer logischen Verknüpfung des ersten und zweiten Adressbits wertet die Logikschaltung das erste und zweite Adressbit der fehlerhaften Speicherzelle und der sie ersetzenden redundanten Speicherzelle aus. Die Logikschaltung erzeugt das dritte Steuersignal, wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen und die sie ersetzende redundante Speicherzelle durch eine der zweiten Wortleitungen ansteuerbar ist. Die erste Steuereinheit erzeugt das erste Steuersignal, wenn die Vergleichsschaltung das zweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.

In einer weiteren Ausgestaltungsform des Verfahrens zum Testen eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der fehlerhaften Speicherzelle im ersten Teilspeicher der Speichereinheit gespeichert, wenn die die fehlerhafte Speicherzelle ersetzende redundante Speicherzelle über eine der zweiten Wortleitungen ansteuerbar ist. Die Vergleichsschaltung vergleicht eine an die Adressanschlüsse angelegte Adresse mit der im ersten Teilspeicher der Speichereinheit gespeicherten Adresse der fehlerhaften Speicherzelle. Die erste Steuereinheit erzeugt das zweite Steuersignals, wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt. Mittels einer logischen Verknüpfung des ersten und zweiten Adressbits wertet die Logikschaltung der ersten Steuereinheit das erste und zweite Adressbit der fehlerhaften Speicherzelle aus. Das logische Gatter der Logikschaltung erzeugt das dritten Steuersignal, wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen ansteuerbar ist. Die erste Steuereinheit erzeugt das erste Steuersignal, wenn die Vergleichsschaltung das zweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.

In einer weiteren Ausführungsform des Verfahrens zum Testen eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der fehlerhaften Speicherzelle im zweiten Teilspeicher der Speichereinheit gespeichert, wenn die die fehlerhafte Speicherzelle ersetzende redundante Speicherzelle über eine der ersten Wortleitungen ansteuerbar ist. Die Vergleichsschaltung vergleicht eine an die Adressanschlüsse angelegte Adresse mit der im zweiten Teilspeicher der Speichereinheit gespeicherten Adresse der fehlerhaften Speicherzelle. Die erste Steuereinheit erzeugt das zweite Steuersignal, wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt. Mittels einer logischen Verknüpfung des ersten und zweiten Adressbits wertet die Logikschaltung der ersten Steuereinheit das erste und zweite Adressbit der fehlerhaften Speicherzelle aus. Das logische Gatter der Logikschaltung erzeugt das dritte Steuersignal, wenn die fehlerhafte Speicherzelle durch eine der zweiten Wortleitungen ansteuerbar ist. Die erste Steuereinheit erzeugt das erste Steuersignal, wenn die Vergleichsschaltung das zweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.

In einer weiteren Implementierung des Verfahrens zum Testen eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der fehlerhaften Speicherzelle im ersten Teilspeicher der zweiten Steuereinheit gespeichert, wenn die fehlerhafte Speicherzelle über einen der ersten Leseverstärker ansteuerbar ist. Die Adresse der fehlerhaften Speicherzelle wird im zweiten Teilspeicher der zweiten Steuereinheit gespeichert, wenn die fehlerhafte Speicherzelle über einen der zweiten Leseverstärker ansteuerbar ist. Die Schaltung zur Dateninvertierung erzeugt das Steuersignal zur Dateninvertierung, wenn die erste Steuereinheit das erste Steuersignal erzeugt und die an die Adressanschlüsse des Adressregisters angelegte Adresse mit der im zweiten Teilspeicher der zweiten Steuereinheit abgespeicherten Adresse der fehlerhaften Speicherzelle übereinstimmt.

Im folgenden wird ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers beschrieben, das ebenfalls das Problem löst:

Die Verfahrensschritte sehen die Verwendung eines integrierten Halbleiterspeichers nach einem der oben beschriebenen Ausführungsformen vor.

Die erste Steuereinheit erzeugt das erste Steuersignal, wenn eine an die Adressanschlüsse des integrierten Halbleiterspeichers angelegte Adresse die fehlerhafte Speicherzelle adressiert und die fehlerhafte Speicherzelle über eine der ersten Wortleitungen und die sie ersetzende redundante Speicherzelle über eine der zweiten Wortleitungen ansteuerbar ist. Die Schaltung zur Dateninvertierung schreibt die Daten invertiert zu den am Dateneingangsanschluss anliegenden Daten in die redundante Speicherzelle ein, wenn die erste Steuereinheit das erste Steuersignal erzeugt und die fehlerhafte Speicherzelle und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind. Nachfolgend werden die Daten durch die Schaltung zur Dateninvertierung invertiert zu den in die redundante Speicherzelle zuvor invertiert eingeschriebenen Daten ausgelesen, wenn die erste Steuereinheit das erste Steuersignal erzeugt und die fehlerhafte Speicherzelle und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind.

In einer weiteren Implementierung des Verfahrens zum Betreiben eines erfindungsgemäßen integrierten Halbleiterspeicher erzeugt die zweite Steuereinheit das Steuersignal zur Dateninvertierung, wenn die erste Steuereinheit das erste Steuersignal erzeugt und die fehlerhafte Speicherzelle und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind. Die Daten werden durch die Schaltung zur Dateninvertierung invertiert zu den am Dateneingangsanschluss anliegenden Daten in die redundante Speicherzelle eingeschrieben, wenn die zweite Steuereinheit das Steuersignal zur Dateninvertierung erzeugt. Nachfolgend werden die Daten durch die Schaltung zur Dateninvertierung invertiert zu den in der redundante Speicherzelle zuvor invertiert eingeschriebenen Daten ausgelesen, wenn die zweite Steuereinheit das Steuersignal zur Dateninvertierung erzeugt.

In einer Weiterbildung des Verfahrens zum Betreiben eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der fehlerhaften Speicherzelle in der Speichereinheit gespeichert.

In einer Weiterbildung des Verfahrens zum Betreiben eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der die fehlerhafte Speicherzelle ersetzenden redundanten Speicherzelle in der Speichereinheit gespeichert. Die Vergleichsschaltung vergleicht eine an die Adressanschlüsse angelegte Adresse mit der in der Speichereinheit gespeicherten Adresse der fehlerhaften Speicherzelle. Die erste Steuereinheit erzeugt das zweite Steuersignal, wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt. Mittels einer logischen Verknüpfung des ersten und zweiten Adressbits wertet die Logikschaltung das erste und zweite Adressbit der fehlerhaften Speicherzelle und der sie ersetzenden redundanten Speicherzelle aus. Die Logikschaltung erzeugt das dritte Steuersignal, wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen und die sie ersetzende redundante Speicherzelle durch eine der zweiten Wortleitungen ansteuerbar ist. Die erste Steuereinheit erzeugt das erste Steuersignal, wenn die Vergleichsschaltung das zweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.

In einer weiteren Ausgestaltungsform des Verfahrens zum Betreiben eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der fehlerhaften Speicherzelle im ersten Teilspeicher der Speichereinheit gespeichert, wenn die die fehlerhafte Speicherzelle ersetzende redundante Speicherzelle über eine der zweiten Wortleitungen ansteuerbar ist. Die Vergleichsschaltung vergleicht eine an die Adressanschlüsse angelegte Adresse mit der im ersten Teilspeicher der Speichereinheit gespeicherten Adresse der fehlerhaften Speicherzelle. Die erste Steuereinheit erzeugt das zweite Steuersignals, wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt. Mittels einer logischen Verknüpfung des ersten und zweiten Adressbits wertet die Logikschaltung der ersten Steuereinheit das erste und zweite Adressbit der fehlerhaften Speicherzelle aus. Das logische Gatter der Logikschaltung erzeugt das dritten Steuersignal, wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen ansteuerbar ist. Die erste Steuereinheit erzeugt das erste Steuersignal, wenn die Vergleichsschaltung das zweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.

In einer weiteren Ausführungsform des Verfahrens zum Betreiben eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der fehlerhaften Speicherzelle im zweiten Teilspeicher der Speichereinheit gespeichert, wenn die die fehlerhafte Speicherzelle ersetzende redundante Speicherzelle über eine der ersten Wortleitungen ansteuerbar ist. Die Vergleichsschaltung vergleicht eine an die Adressanschlüsse angelegte Adresse mit der im zweiten Teilspeicher der Speichereinheit gespeicherten Adresse der fehlerhaften Speicherzelle. Die erste Steuereinheit erzeugt das zweite Steuersignal, wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt. Mittels einer logischen Verknüpfung des ersten und zweiten Adressbits wertet die Logikschaltung der ersten Steuereinheit das erste und zweite Adressbit der fehlerhaften Speicherzelle aus. Das logische Gatter der Logikschaltung erzeugt das dritte Steuersignal, wenn die fehlerhafte Speicherzelle durch eine der zweiten Wortleitungen ansteuerbar ist. Die erste Steuereinheit erzeugt das erste Steuersignal, wenn die Vergleichsschaltung das zweite Steuersignal und die Logikschaltung das dritte Steuersignal erzeugt.

In einer weiteren Implementierung des Verfahrens zum Betreiben eines erfindungsgemäßen integrierten Halbleiterspeichers wird die Adresse der fehlerhaften Speicherzelle im ersten Teilspeicher der zweiten Steuereinheit gespeichert, wenn die fehlerhafte Speicherzelle über einen der ersten Leseverstärker ansteuerbar ist. Die Adresse der fehlerhaften Speicherzelle wird im zweiten Teilspeicher der zweiten Steuereinheit gespeichert, wenn die fehlerhafte Speicherzelle über einen der zweiten Leseverstärker ansteuerbar ist. Die Schaltung zur Dateninvertierung erzeugt das Steuersignal zur Dateninvertierung, wenn die erste Steuereinheit das erste Steuersignal erzeugt und die an die Adressanschlüsse des Adressregisters angelegte Adresse mit der im zweiten Teilspeicher der zweiten Steuereinheit abgespeicherten Adresse der fehlerhaften Speicherzelle übereinstimmt.

Die Erfindung wird im folgenden anhand der in den Figuren dargestellten Ausführungsbeispiele näher erläutert. Es zeigen:

1 eine erste Ausführungsform eines Speicherzellenfeldes gemäß der Erfindung,

2A2F einen Retentiontest einer Speicherzelle eines ersten und zweiten Speicherzellentyps,

3 eine erste Ausführungsform eines integrierten Halbleiterspeichers gemäß der Erfindung,

4 eine erste Ausführung der Logikschaltung eines integrierten Halbleiterspeichers gemäß der Erfindung,

5 eine zweite Ausführungsform eines Speicherzellenfeldes gemäß der Erfindung,

6 eine Ausführungsform einer ersten Steuereinheit und einer Speichereinheit eines integrierten Halbleiterspeichers gemäß der Erfindung,

7 eine erste Ausführungsform einer Schaltung zur Dateninvertierung gemäß der Erfindung,

8 eine zweite Ausführungsform einer Schaltung zur Dateninvertierung gemäß der Erfindung.

3 zeigt eine erste Ausführungsform eines integrierten Halbleiterspeichers mit redundanten Speicherzellen. Anhand der 3 soll im folgenden der integrierte Halbleiterspeicher mit redundanten Speicherzellen beschrieben werden, sowie ein Verfahren zum Testen und Betreiben eines solchen integrierten Halbleiterspeichers erläutert werden. Der integrierte Halbleiterspeicher 100 umfasst eine erste Steuereinheit 10 zur Steuerung des integrierten Halbleiterspeichers und ein Speicherzellenfeld 20 mit Speicherzellen eines ersten Speicherzellentyps SZ1 und eines zweiten Speicherzellentyps SZ2. Der Aufbau des Speicherzellenfeldes entspricht dem in 1 dargestellten Speicherzellenfeld. Die Speicherzellen des ersten Speicherzellentyps sind als Complement-Speicherzellen, die des zweiten Speicherzellentyps sind als True-Speicherzellen ausgebildet. Der integrierte Halbleiterspeicher umfasst ferner eine Speichereinheit 30 zur Speicherung von Adressen von Speicherzellen des integrierten Halbleiterspeichers, eine Decoderschaltung 40 zur Ansteuerung von ersten Wortleitungstreibern 80 und zweiten Wortleitungstreibern 90. Die ersten und zweiten Wortleitungstreiber 80 und 90 dient zur Ansteuerung von Wortleitungen bzw. damit verbundenen Speicherzellen des Speicherzellenfeldes 20, wobei die zweiten Wortleitungstreiber 90 insbesondere zur Ansteuerung redundanter Wortleitungen bzw. damit verbundener redundanter Speicherzellen ausgebildet sind. Der integrierte Halbleiterspeicher umfasst darüber hinaus eine zweite Steuereinheit 50 zur Erzeugung eines Steuersignals DIS zur Dateninvertierung, eine Schaltung zur Dateninvertierung 60, sowie ein Adressregister 70. Der integrierte Halbleiterspeicher weist Adressanschlüsse X0, X1, ..., X9, X10 auf zum Anlegen jeweils eines Adressbits einer Adresse der Speicherzelle, die mit dem Adressregister 70 verbunden sind. Er weist ferner einen Datenein- und Datenausgangsanschluss DIO, der mit der Schaltung 60 zur Dateninvertierung verbunden ist, auf.

Die Speichereinheit 30 zur Speicherung von Adressen von Speicherzellen des Speicherzellenfeldes 20 ist ausgangsseitig mit einem zweiten Eingangsanschluss E10b der ersten Steuereinheit 10, mit einem zweiten Eingangsanschluss E50b der zweiten Steuereinheit 50 und einer Eingangsseite der Decoderschaltung 40 verbunden. Das Adressregister 70 ist mit einem ersten Eingangsanschluss E10a der ersten Steuereinheit 10, einem dritten Eingangsanschluss E50c der zweiten Steuereinheit 50 sowie der Eingangsseite der Decoderschaltung 40 verbunden. Die erste Steuereinheit 10 weist einen ersten Ausgangsanschluss A10a zur Erzeugung eines ersten Steuersignals ZS, das einem ersten Eingangsanschluss E50a der zweiten Steuereinheit 50 zugeführt wird und einen zweiten Ausgangsanschluss A10b zur Erzeugung eines zweiten Steuersignals RMS auf, das einer Eingangsseite der Decoderschaltung 40 zugeführt wird. Die zweite Steuereinheit 50 zur Erzeugung des Steuersignals zur Dateninvertierung DIS führt dieses Steuersignal dem Steueranschluss S60a der Schaltung 60 zur Dateninvertierung zu. Die Schaltung 60 zur Dateninvertierung ist eingangsseitig mit dem externen Anschluss DIO zum Ein- und Auslesen von Daten und ausgangsseitig mit dem Datenanschluss D20 des Speicherzellenfeldes 20 verbunden. Die Decoderschaltung 40 ist ausgangsseitig über die ersten Wortleitungstreiber 80 mit einem ersten Eingangsanschluss E20a des Speicherzellenfeldes 20 zur Ansteuerung von regulären Speicherzellen bzw. regulären Wortleitungen verbunden und über zweite Wortleitungstreiber 90 mit einem zweiten Eingangsanschluss E20b des Speicherzellenfeldes 20 zur Ansteuerung von redundanten Speicherzellen bzw. redundanten Wortleitungen verbunden.

Wie bei der Beschreibung der 1 bereits erwähnt wurde, lassen sich während des Herstellungsprozesses eines derart aufgebauten integrierten Halbleiterspeichers im sogenannten Frontend einer Herstellungslinie fehlerhafte Speicherzellen durch redundante Speicherzellen ersetzen. Während dieses Reparaturvorgangs werden die Adressen der reparierten Speicherzellen und die Adressen der redundanten Speicherzellen in der Speichereinheit 30 zur Speicherung von Adressen des integrierten Halbleiterspeichers gespeichert. Jeder Adresse Xrep einer reparierten Speicherzelle wird dabei eindeutig die Adresse Xred der sie ersetzenden redundanten Speicherzelle zugeordnet. In einer möglichen Ausführungsform ist die Speichereinheit 30 als eine Nachschlagetabelle (Lookup-Tabelle) 31 ausgebildet, die die Abbildung der Adressen Xrep der reparierten Speicherzellen zur Adresse Xred der sie ersetzenden redundanten Speicherzelle ermöglicht. Gleichzeitig werden die Adressen der reparierten Speicherzellen innerhalb der zweiten Steuereinheit 50 in einem ersten Teilspeicher 51 bzw. einem zweiten Teilspeicher 52 abgespeichert. Im ersten Teilspeicher 51 werden die Adressen derjenigen reparierten Speicherzellen, die von den Leseverstärkern SAbc des ersten Leseverstärkerstreifens SF1 angesteuert werden, abgespeichert. Im zweiten Teilspeicher 52 werden die Adressen Xrep derjenigen Speicherzellen, die von den Leseverstärkern SAa und SAd des zweiten Leseverstärkerstreifens SF2 des Speicherzellenfeldes 20 angesteuert werden, abgespeichert. Beim Testen einer Speicherzelle des Speicherzellenfeldes 20 werden an die Adressanschlüsse X0, X1, ..., X9, X10 die Adressbits der zu testenden Speicherzelle angelegt und in das Adressregister 70 eingelesen. Das Adressregister 70 führt diese Adresse über den ersten Eingangsanschluss E10a der ersten Steuereinheit 10 einer Eingangsseite einer Vergleichsschaltung 13 zu. Gleichzeitig werden dem zweiten Eingangsanschluss E10b der ersten Steuereinheit 10 nacheinander die Adressen Xrep der reparierten Speicherzellen zugeführt. Die Vergleichsschaltung 13 vergleicht die an die Adressanschlüsse X0, X1, ..., X9, X10 extern angelegte Adresse der zu testenden Speicherzelle mit den Adressen Xrep der reparierten Speicherzellen und erzeugt ausgangsseitig das zweite Steuersignal RMS, das sie dem zweiten Ausgangsanschluss A10b der ersten Steuereinheit 10 und einem UND-Gatter 12 zuführt, wenn die an die Adressanschlüsse des Adreßregisters angelegte Adresse mit der Adresse einer der fehlerhaften Speicherzellen übereinstimmt. Die Adresse der reparierten Speicherzelle wird des weiteren über den zweiten Eingangsanschluss E10b der ersten Steuereinheit dem Eingangsanschluss E11a einer Logikschaltung 11 zugeführt. Die Logikschaltung 11 erzeugt an ihrem Ausgangsanschluss A11a ein drittes Steuersignal S3, wenn die reparierte Speicherzelle und die redundante Speicherzelle innerhalb eines Bitleitungstwists von unterschiedlichen Wortleitungen WL1 und WL2, die unterschiedlichen Wortleitungsstreifen SFa und SFb bzw. SFc und SFd zugehörig sind, angesteuert werden. Das dritte Steuersignal S3 kennzeichnet damit eine topologisch falsche Wortleitungsreparatur. Das UND-Gatter 12 erzeugt ausgangsseitig das erste Steuersignal ZS mit einem logischen 1-Pegel, wenn die angelegte Adresse eine reparierte Speicherzelle adressiert und die fehlerhafte Speicherzelle topologisch falsch repariert wurde. Im Falle einer topologisch richtigen Wortleitungsreparatur, wenn also die reparierten Speicherzellen und die redundanten Speicherzellen im gleichen Wortleitungsstreifen eines Bitleitungstwists liegen, erzeugt das UND-Gatter 12 das erste Steuersignal ZS mit einem logischen 0-Pegel.

Das erste Steuersignal wird über den ersten Ausgangsanschluss A10a der ersten Steuereinheit 10 dem ersten Eingangsanschluss E50a der zweiten Steuereinheit 50 zugeführt. Die zweite Steuereinheit 50 umfasst neben dem ersten Teilspeicher 51 zur Speicherung der Adressen Xrep der reparierten Speicherzellen, die von den Leseverstärkern SAbc des ersten Leseverstärkerstreifens SF1 angesteuert werden, und dem zweiten Teilspeicher 52 zur Speicherung der Adressen Xrep der reparierten Speicherzellen, die von den Leseverstärkern SAa und SAd des zweiten Leseverstärkerstreifens SF2 angesteuert werden, eine Vergleichsschaltung 53. Der Vergleichsschaltung 53 werden die Adressbits der extern angelegten Adressen einer Speicherzelle SZ über das Adressregister 70 eingangsseitig zugeführt. Wenn die Vergleichsschaltung 53 eingangsseitig von dem logischen 1-Pegel des ersten Steuersignals ZS angesteuert wird, so vergleicht sie die ihr eingangsseitig vom Adressregister 70 zugeführte Adresse mit den im ersten und zweiten Teilspeicher 51 und 52 abgespeicherten Adressen Xrep der reparierten Speicherzellen.

Wie der 1 zu entnehmen ist, werden fehlerhafte Speicherzellen Z1 und Z2 im Wortleitungsstreifen SFb, die von den Leseverstärkern SAbc des ersten Leseverstärkerstreifens SF1 angesteuert werden, durch redundante Speicherzellen Z1' und Z2' im Wortleitungsstreifen SFa ersetzt. Dabei werden fehlerhafte True-Speicherzellen, beispielsweise die Speicherzellen Z2, durch redundante True-Zellen, beispielsweise die Speicherzellen Z2', ersetzt. Ebenso werden fehlerhafte Complement-Speicherzellen, beispielsweise die Speicherzellen Z1, durch redundante Complement-Speicherzellen, beispielsweise die Speicherzellen Z1', ersetzt. In diesem Fall wirkt sich eine topologisch falsche Wortleitungsreparatur auf das Testen von Speicherzellen nicht kritisch aus. Um reparierte Speicherzellen, die von den Leseverstärkern des ersten Leseverstärkerstreifens SF1 angesteuert werden, zu testen, müssen an den externen Datenein- und Datenausgangsanschluss DIO angelegte Daten nicht invertiert eingelesen werden.

Wenn die der zweiten Steuereinheit 50 über den dritten Eingangsanschluss E50c zugeführte externe Adresse mit einer Adresse des ersten Teilspeichers übereinstimmt, so handelt es sich bei der adressierten Speicherzelle um eine fehlerhafte Speicherzelle, die von einem der Leseverstärker SAbc des ersten Leseverstärkerstreifens SF1 angesteuert wird. In diesem Fall erzeugt die Vergleichsschaltung 53 das Steuersignal DIS zur Dateninvertierung mit einem 0-Pegel.

Umgekehrt werden fehlerhafte Speicherzellen Z3 und Z4 im Wortleitungsstreifen SFd, die von den Leseverstärkern SAd des zweiten Leseverstärkerstreifens SF2 angesteuert werden, durch redundante Speicherzellen Z3' und Z4' im Wortleitungsstreifen SFc ersetzt. Dabei werden fehlerhafte True-Speicherzellen, beispielsweise die Speicherzellen Z3, durch redundante Complement-Speicherzellen, beispielsweise die Speicherzellen Z3', ersetzt. Ebenso werden fehlerhafte Complement-Speicherzellen, beispielsweise die Speicherzellen Z4, durch redundante True-Speicherzellen, beispielsweise die Speicherzellen Z4', ersetzt. Um reparierte Speicherzellen, die von den zweiten Leseverstärkern SFd des zweiten Leseverstärkerstreifens SF2 angesteuert werden, dennoch zuverlässig zu testen, müssen an den externen Datenein- und Datenausgangsanschluss DIO angelegte Daten invertiert in die redundanten Speicherzellen Z3' und Z4' eingelesen werden.

Wenn die der zweiten Steuereinheit über den dritten Eingangsanschluss E50c extern zugeführte Adresse mit einer Adresse des zweiten Teilspeichers 52 übereinstimmt, so handelt es sich bei der adressierten Speicherzelle um eine fehlerhafte Speicherzelle, die von einem der Leseverstärker SAa oder SAd des zweiten Leseverstärkerstreifens SF2 angesteuert wird. Die Vergleichsschaltung 53 ist derart ausgebildet, dass sie in diesem Fall das Steuersignal DIS zur Dateninvertierung mit einem logischen 1-Pegel erzeugt. Die zweite Steuereinheit 50 führt das ausgangsseitig erzeugte Steuersignal DIS zur Dateninvertierung dem Steueranschluss S60a der Schaltung 60 zur Dateninvertierung zu. Wenn die zweite Steuereinheit das Steuersignal zur Dateninvertierung DIS mit einem logischen 1-Pegel erzeugt, so wird der steuerbare Schalter 61 so geschaltet, dass der Datenein- und Datenausgangsanschluss DIO über einen bidirektionalen Inverter 62 mit dem Datenanschluss D20 des Speicherzellenfeldes 20 verbunden ist. Wenn die zweite Steuereinheit hingegen das Steuersignal DIS zur Dateninvertierung mit einem logischen 0-Pegel erzeugt, so wird der steuerbare Schalter 61 so geschaltet, dass der externe Datenein- und Datenausgangsanschluss DIO direkt mit dem Datenanschluss D20 des Speicherzellenfeldes 20 verbunden wird.

Die Decoderschaltung 40 steuert die ersten regulären Wortleitungstreiber 80 an, wenn die Adresse der an die Adressanschlüsse des Adreßregisters 70 angelegten Adresse nicht mit der Adresse einer reparierten Speicherzelle übereinstimmt. In diesem Fall wird die Decoderschaltung 40 von der ersten Steuereinheit nicht mit dem zweiten Steuersignal RMS angesteuert. Sie steuert in diesem Fall über die ersten Wortleitungstreiber 80 die Wortleitung der Speicherzelle an, die über die an die externen Adressanschlüsse X0, X1, ..., X9, X10 angelegten Adressbits adressiert wird. Wenn die Decoderschaltung von der ersten Steuereinheit 10 mit dem zweiten Steuersignal RMS angesteuert wird, so steuert sie über die zweiten Wortleitungstreiber 90 eine der redundanten Wortleitungen an. Die Adresse der anzusteuernden redundanten Speicherzelle wird der Decoderschaltung 40 in diesem Fall von der Speichereinheit 30 zugeführt.

4 zeigt eine Ausführungsform der Vergleichsschaltung 11 der ersten Steuereinheit 10 von 3. Die Vergleichsschaltung 11 erzeugt an ihrem Ausgangsanschluss A11a das dritte Steuersignal S3 mit einem logischen 1-Pegel, wenn im Speicherzellenfeld eine topologisch falsche Wortleitungsreparatur stattgefunden hat. Bei der topologisch falschen Wortleitungsreparatur werden fehlerhafte Speicherzellen im Wortleitungsstreifen SFa, SFc bzw. im Wortleitungsstreifen SFb, SFd eines Bitleitungstwists durch redundante Speicherzellen im Wortleitungsstreifen SFb, SFd bzw. im Wortleitungsstreifen SFa, SFc des entsprechenden Bitleitungstwists ersetzt. Wie bei dem in 1 gezeigten Speicherzellenfeld ersichtlich ist, ermöglicht eine XOR-Verknüpfung der Adressbits X9 und X10 der Adresse einer Speicherzelle die eindeutige Zuordnung der entsprechenden Speicherzelle zu den ersten Wortleitungen WL1 des Wortleitungsstreifens SFb, SFd bzw. zu den zweiten Wortleitungen des Wortleitungsstreifens SFa, SFc. Die XOR-Verknüpfung der Adressbits X9 und X10 der Adresse einer Speicherzelle, die über eine der ersten Wortleitungen WL1 eines Bitleitungstwists angesteuert wird, ergibt eine logische 1. Die XOR-Verknüpfung der Adressbits X9 und X10 der Adresse einer Speicherzelle, die von den zweiten Wortleitungen WL2 angesteuert wird, ergibt eine logische 0. Diese Eigenschaft des Speicherzellenfeldes wird bei der Ausgestaltung der Vergleichsschaltung 11 der ersten Steuereinheit 10 zu Nutze gemacht. Die Vergleichsschaltung 11 umfasst eine Registerschaltung 110 mit einem ersten Teilregister 111 zur Speicherung der Adressbits Xrep der reparierten Speicherzelle und ein zweites Teilregister 112 zur Speicherung der Adressbits Xred der sie ersetzenden redundanten Speicherzelle, ein erstes logisches Gatter 120, ein zweites logisches Gatter 130 sowie eine Auswerteschaltung 140. Die Registerschaltung 110 ist mit dem Eingangsanschluss E11a der Vergleichsschaltung 11 verbunden. Der Registerschaltung 110 werden über diesen Eingangsanschluss die Adressen Xrep der reparierten Speicherzellen und die Adresse Xred der sie ersetzenden redundanten Speicherzelle zugeführt. Die einzelnen Adressbits der reparierten Speicherzellen werden im ersten Teilregister 111 und die Adressbits der redundanten Speicherzellen werden im zweiten Teilregister 112 abgespeichert. Das erste Teilregister führt dem ersten logischen Gatter 120 die Adressbits X9 und X10 der reparierten Speicherzelle zu, wohingegen das zweite Teilregister 112 den zweiten logischen Gatter 130 die Adressbits X9 und X10 der redundanten Speicherzelle zuführt. Das erste und zweite Teilregister sind als XOR-Gatter ausgebildet. Wenn die reparierte Speicherzelle bzw. die redundante Speicherzelle über eine der ersten Wortleitungen WL1 ansteuerbar ist, so erzeugt das erste XOR-Gatter 120 bzw, das zweite XOR-Gatter 130 ausgangsseitig eine logische 1. Wenn die reparierte Speicherzelle bzw. die redundante Speicherzelle über eine der zweiten Wortleitungen WL2 ansteuerbar ist, so erzeugt das erste XOR-Gatter 120 bzw. das zweite XOR-Gatter 130 ausgangsseitig eine logische 0. Die Ausgangsseite A120a und A130a des ersten und zweiten XOR-Gatters 120, 130 ist mit einer Eingangsseite der Auswerteschaltung 140 verbunden. Die Auswerteschaltung 140 erzeugt ausgangsseitig das dritte Steuersignal S3 mit einem logischen 0-Pegel, wenn die ihr von dem XOR-Gatter 120 und dem XOR-Gatter 130 zugeführten logischen Signalpegel übereinstimmen bzw. das dritte Steuersignal S3 mit einem logischen 1-Pegel, wenn die ihr vom ersten XOR-Gatter 120 und vom zweiten XOR-Gatter 130 zugeführten logischen Signalpegel nicht übereinstimmen. Wenn das dritte Steuersignal S3 den logischen 0-Pegel annimmt, so liegen damit die reparierte Speicherzelle und die sie ersetzende redundante Speicherzelle auf dem gleichen Wortleitungsstreifen innerhalb eines Bitleitungstwists. Wenn das dritte Steuersignal S3 den logischen 1-Pegel annimmt, so liegen die reparierten Speicherzelle und die sie ersetzende redundante Speicherzelle auf unterschiedlichen Wortleitungsstreifen innerhalb eines Bitleitungstwists. Der logische Signalpegel des dritten Steuersignals S3 gestattet also eine Aussage, ob eine topologisch falsche Wortleitungsreparatur vorliegt.

Es sei darauf hingewiesen, dass die Funktionsweise des in der 3 dargestellten integrierten Halbleiterspeichers sowie die in der 4 dargestellte Ausführungsform der Logikschaltung eines derart ausgebildeten integrierten Halbleiterspeichers beispielhaft anhand der in 1 dargestellten Ausführung eines Speicherzellenfeldes beschrieben wurde, jedoch nicht auf diese Ausgestaltungsform des Speicherzellenfeldes beschränkt ist. In der Figur befinden sich aus Gründen der besseren Übersicht redundante Wortleitungen und Speicherzellen nur im Wortleitungsstreifen SFa bzw. SFc. Im allgemeinen befinden sich auch in den gegenüberliegenden Wortleitungsstreifen eines Bitleitungstwists, also in 1 beispielsweise auch im Wortleitungsstreifen SFb und SFd, redundante Wortleitungen und Speicherzellen.

5 zeigt eine zweite Ausführungsform eines Speicherzellenfeldes mit Speicherzellen eines ersten Speicherzellentyps, beispielsweise True-Zellen, und Speicherzellen eines zweiten Speicherzellentyps, beispielweise Complement-Zellen. Das Speicherzellenfeld umfasst einen ersten sekundären Leseverstärker SSA1 und einen zweiten sekundären Leseverstärker SSA2. Der erste sekundäre Leseverstärker SSA1 steuert die Leseverstärker SAbc1 und SAbc2, die in einem ersten Leseverstärkerstreifen SF1 liegen, an. Der zweite sekundäre Leseverstärker SSA2 steuert die zweiten Leseverstärker SAa1, SAa2, SAd1 und SAd2 an, die in einem zweiten Leseverstärkerstreifen SF2 liegen.

Zwischen den Leseverstärkern SAbc1, SAbc2 und den Leseverstärkern SAa1, SAa2 befindet sich ein erster Bitleitungstwist. Die Speicherzellen dieses ersten Bitleitungstwists befinden sich in einem Wortleitungsstreifen SFa bzw. einem Wortleitungsstreifen SFb. Im ersten Bitleitungstwist befinden sich redundante Wortleitungen R0, R1 im Wortleitungsstreifen SFa, wohingegen sich die redundanten Wortleitungen R2 und R3 im Wortleitungsstreifen SFb befinden.

Wenn zwischen den regulären Wortleitungen N0 und N1 im Wortleitungsstreifen SFb ein Kurzschluss auftritt, so werden die beiden fehlerhaften Wortleitungen durch die redundanten Wortleitungen R0 und R1 im Wortleitungsstreifen SFa ersetzt. Die Complement-Zelle Z5 im Wortleitungsstreifen SFb, die von dem ersten Leseverstärker SAbc1 im ersten Leseverstärkerstreifen SF1 angesteuert wird, wird durch die Complement-Zelle Z5' im Wortleitungsstreifen SFa, die ebenfalls vom Leseverstärker SAbc1 im ersten Leseverstärkerstreifen SF1 angesteuert wird, ersetzt. Die True-Zelle Z6 im Wortleitungsstreifen SFb wird durch die True-Zelle Z6' im Wortleitungsstreifen SFa ersetzt.

Wenn zwischen den regulären Wortleitungen N2 und N3 im Wortleitungsstreifen SFa ein Kurzschluss auftritt, so werden die beiden fehlerhaften Wortleitungen N2 und N3 durch die redundanten Wortleitungen R2 und R3 im Wortleitungsstreifen SFb ersetzt. Die Complement-Zelle Z9 im Wortleitungsstreifen SFa, die von dem zweiten Leseverstärker SAa2 im zweiten Leseverstärkerstreifen SF2 angesteuert wird, wird durch die True-Zelle Z9' im Wortleitungsstreifen SFb, die ebenfalls vom zweiten Leseverstärker SAa2 des zweiten Leseverstärkerstreifen SF2 angesteuert wird, ersetzt. Die True-Zelle Z10 im Wortleitungsstreifen SFa wird durch die Complement-Zelle Z10' im Wortleitungsstreifen SFb ersetzt.

Zwischen den ersten Leseverstärkern SAbc1, SAbc2 und den zweiten Leseverstärkern SAd1, SAd2 befindet sich ein zweiter Bitleitungstwist. Die Speicherzellen dieses zweiten Bitleitungstwists befinden sich in einem Wortleitungsstreifen SFc bzw. einem Wortleitungsstreifen SFd. Im zweiten Bitleitungstwist befinden sich redundante Wortleitungen R0 und R1 im Wortleitungsstreifen SFc, während sich die redundanten Wortleitungen R2, R3 im Wortleitungsstreifen SFd befinden. Wenn zwischen den regulären Wortleitungen N0 und N1 im Wortleitungsstreifen SFd ein Kurzschluss auftritt, so werden die beiden fehlerhaften Wortleitungen N0 und N1 durch die redundanten Wortleitungen R0 und R1 im Wortleitungsstreifen SFc ersetzt. Die Complement-Zelle Z7 im Wortleitungsstreifen SFd, die von dem Leseverstärker SAd1 im zweiten Leseverstärkerstreifen SF2 angesteuert wird, wird durch die True-Zelle Z7' im Wortleitungsstreifen SFc, die ebenfalls vom Leseverstärker SAd1 angesteuert wird, ersetzt. Die True-Speicherzelle Z8 im Wortleitungsstreifen SFd wird durch die Complement-Zelle Z8' im Wortleitungsstreifen SFc ersetzt.

Bei der in 5 gezeigten Ausführungsform des Speicherzellenfeldes werden fehlerhafte Speicherzellen eines Speicherzellentyps, die von dem ersten sekundären Leseverstärker SSA1 angesteuert werden, bzw. fehlerhafte Speicherzellen, die von den ersten Leseverstärkern SAbc im ersten Leseverstärkerstreifen SF1 angesteuert werden, durch redundante Speicherzellen des gleichen Speicherzellentyps ersetzt. Wie der 5 weiter entnehmbar ist, sind den Speicherzellen des Wortleitungsstreifens SFa die Adressbits X9 = 1 und X10 = 1 zugeordnet und den Speicherzellen des Wortleitungsstreifens SFc die Adressbits X9 = 0 und X10 = 0 zugeordnet. Den Speicherzellen des Wortleitungsstreifens SFb sind die Adressbits X9 = 0 und X10 = 1 zugeordnet und den Speicherzellen des Wortleitungsstreifens SFd sind die Adressbits X9 = 1 und X10 = 0 zugeordnet. Eine XOR-Verknüpfung der beiden Adressbits X9 XOR X10 liefert für Speicherzellen des Wortleitungsstreifens SFa und SFc eine logische 0 und für Speicherzellen des Wortleitungsstreifens SFb und SFd eine logische 1. Die XOR-Verknüpfung der Adressbits X9 XOR X10 einer Speicherzelle liefert damit eine eindeutige Zuordnung, ob sich die Speicherzelle über eine der zweiten Wortleitungen WL2 des Wortleitungsstreifens SFa bzw. SFc oder durch eine der ersten Wortleitungen WL1 des Wortleitungsstreifens SFb bzw. SFd ansteuern läßt.

Um die redundanten Speicherzellen des in 5 dargestellten Speicherzellenfeldes zuverlässig zu testen und entsprechend zu betreiben, werden die erste Steuereinheit 10 und die Speichereinheit 30 gegenüber dem in 3 gezeigten Ausführungsbeispiel des integrierten Halbleiterspeichers modifiziert. 6 zeigt die modifizierte erste Steuereinheit 10' sowie die modifizierte Speichereinheit 30'. Die modifizierte Speichereinheit 30' enthält einen ersten Teilspeicher T1 und einen zweiten Teilspeicher T2. Im ersten Teilspeicher T1 sind die Adressen 31 der reparierten Speicherzellen, die durch redundante Speicherzellen der redundanten Wortleitung R0 ersetzt werden, und die Adressen 32 der reparierten Speicherzellen, die durch redundante Speicherzellen der redundanten Wortleitung R1 ersetzt werden, abgespeichert. Die redundanten Wortleitungen R0 und R1 gehören zu den zweiten Wortleitungen WL2 im Wortleitungsstreifen Sfa und SFc. Die XOR-Verknüpfung der Adressbits X9 XOR X10 dieser Speicherzellen ergibt, wie im Ausführungsbeispiel der 5 gezeigt, eine logische 0. Im zweiten Teilspeicher T2 sind die Adressen 33 der reparierten Speicherzellen, die durch redundante Speicherzellen der Wortleitung R2 ersetzt werden, und die Adressen 34 der reparierten Speicherzellen, die durch redundante Speicherzellen der redundanten Wortleitung R3 ersetzt werden, abgespeichert. Diese redundanten Wortleitungen R2 und R3 gehören zu den ersten Wortleitungen WL1 im Wortleitungsstreifen SFb und SFd. Die XOR-Verknüpfung der Adressbits X9 XOR X10 dieser Speicherzellen ergibt, wie im Ausführungsbeispiel der 5 gezeigt, eine logische 1.

Die Adressen Xrep der reparierten Speicherzellen des ersten Teilspeichers T1 und des zweiten Teilspeichers T2 werden dem zweiten Eingangsanschluss E10b der ersten Steuereinheit 10' zugeführt. Ein mit dem zweiten Eingangsanschluss E10b verbundener Umschalter 16 führt die Adressen des ersten Teilspeichers T1 einer ersten Schaltungskomponente SK1 zu, wohingegen er die Adressen der reparierten Speicherzellen des zweiten Teilspeichers T2 einer zweiten Schaltungskomponente SK2 zuführt. Die erste Schaltungskomponente SK1 umfasst eine Logikschaltung 11a, ein UND-Gatter 12a und eine Vergleichsschaltung 13a. Der Vergleichsschaltung 13a werden eingangsseitig über den mit dem Adressregister 70 verbundenen ersten Eingangsanschluss E10a die Adressbits einer extern angelegten Adresse zugeführt. Ebenso werden ihr über den Umschalter 16 die Adressbits einer reparierten Speicherzelle des ersten Teilspeichers zugeführt. Wenn beide Adressen übereinstimmen, erzeugt die Vergleichsschaltung ausgangsseitig ein zweites Steuersignal RMS1 mit einem logischen 1-Pegel und führt das zweite Steuersignal RMS1 der Eingangsseite des UND-Gatters 12a und einem ODER-Gatter 14 zu. Der Logikschaltung 11a werden eingangsseitig über den Umschalter 16 die Adressbits Xrep einer reparierten Speicherzelle des ersten Teilspeichers zugeführt. Die Logikschaltung 11a führt über ein XOR-Gatter G11a eine XOR-Verknüpfung der Adressbits X9 und X10 der ihr zugeführten Adresse Xrep durch. Sie erzeugt ausgangsseitig ein drittes Steuersignal S31 mit einem logischen 1-Pegel, wenn die reparierte Speicherzelle von einer der ersten Wortleitungen WL1 des Wortleitungsstreifens SFb oder SFd der 5 angesteuert wird, bzw. das dritte Steuersignal S31 mit einem logischen 0-Pegel, wenn die reparierten Speicherzellen von einer der zweiten Wortleitungen WL2 des Wortleitungsstreifens SFa oder SFc der 5 angesteuert wird. Das dritte Steuersignal wird der Eingangsseite des UND-Gatters 12a zugeführt. Das UND-Gatter 12a erzeugt ausgangsseitig ein erstes Steuersignal ZS1 mit einem logischen 1-Pegel, wenn die extern angelegte Adresse mit der Adresse einer reparierten Speicherzelle übereinstimmt und eine topologisch falsche Wortleitungsreparatur stattgefunden hat. In allen anderen Fällen erzeugt das UND-Gatter 12a ausgangsseitig das erste Steuersignal ZS1 mit einem logischen 0-Pegel.

Die zweite Schaltungskomponente SK2 umfasst eine Logikschaltung 11b, ein UND-Gatter 12b und eine Vergleichsschaltung 13b. Der Aufbau und die Funktionsweise der zweiten Schaltungskomponente SK2 entspricht im wesentlichen dem Aufbau und der Funktionsweise der ersten Schaltungskomponente SK1. Daher soll hier nur auf die Unterschiede eingegangen werden. Der zweiten Schaltungskomponente SK2 werden über den Umschalter 16 eingangsseitig die Adressen Xrep der reparierten Speicherzellen des zweiten Teilspeichers zugeführt. Die Vergleichsschaltung 13b erzeugt ausgangsseitig das zweite Steuersignal RMS2, wenn die an die Adressanschlüsse des Adressregisters extern angelegte Adresse einer Speicherzelle mit einer Adresse Xrep des zweiten Teilspeichers T2 übereinstimmt und führt das zweite Steuersignal RMS2 ausgangsseitig dem UND-Gatter 12b und dem ODER-Gatter 14 zu. Die Logikschaltung 11b ist im Gegensatz zur Logikschaltung der ersten Schaltungskomponente SK1 als negiertes XOR-Gatter G11b ausgebildet. Somit ist gewährleistet, dass sie das dritte Steuersignal S32 mit einem logischen 1-Pegel erzeugt, wenn die reparierte Speicherzelle von einer der zweiten Wortleitungen WL2 des Wortleitungsstreifens SFa oder SFc angesteuert wird bzw. das dritte Steuersignal S32 mit einem logischen 0-Pegel, wenn die reparierte Speicherzelle im Wortleitungsstreifen SFb oder SFd liegt. Das UND-Gatter 12b erzeugt ausgangsseitig das erste Steuersignal ZS2 mit einem logischen 1-Pegel, wenn die an die Adressanschlüsse des Adressregisters extern angelegte Adresse nicht mit der Adresse einer reparierten Speicherzelle übereinstimmt und eine topologisch falsche Wortleitungsreparatur stattgefunden hat. In allen anderen Fällen erzeugt das UND-Gatter 12b ausgangsseitig das erste Steuersignal ZS2 mit einem logischen 0-Pegel.

Die ersten bzw. zweiten Schaltungskomponenten SK1 bzw. SK2 führen die von ihnen erzeugten ersten Steuersignale ZS1 bzw. ZS2 der Eingangsseite eines ODER-Gatters 15 zu, das ausgangsseitig mit dem ersten Ausgangsanschluss A10a der ersten Steuereinheit 10' verbunden ist. Das ODER-Gatter 15 gewährleistet, dass das erste Steuersignal ZS der ersten Steuereinheit 10' genau dann erzeugt wird, wenn eine der ersten und zweiten Schaltungskomponenten SK1 und SK2 eines der ersten Steuersignale ZS1 und ZS2 erzeugt haben. Die erste bzw. zweite Schaltungskomponente SK1 bzw. SK2 führen die von ihnen erzeugten zweiten Steuersignale RMS1 bzw. RMS2 der Eingangsseite eines ODER-Gatters 14 zu, das ausgangsseitig mit dem zweiten Ausgangsanschluss A10b der ersten Steuereinheit 10' verbunden ist. Das ODER-Gatter 14 gewährleistet, dass das zweite Steuersignal RMS der ersten Steuereinheit 10' genau dann erzeugt wird, wenn eine der ersten und zweiten Schaltungskomponenten SK1 und SK2 eines der zweiten Steuersignale RMS1 und RMS2 erzeugt haben.

7 zeigt eine erste Ausführungsform der Dateninvertierung redundanter Speicherzellen, bei der die Dateninvertierung ausserhalb des Speicherzellenfeldes vorgenommen wird. Dargestellt ist die Schaltung zur Dateninvertierung 60, die mit der in 3 bereits beschriebenen Schaltung zur Dateninvertierung übereinstimmt, und ein Ausschnitt einer Ausgestaltung des Speicherzellenfeldes 20. Wenn dem Steueranschluss S60a der Schaltung zur Dateninvertierung 60 das Steuersignal DIS zur Dateninvertierung mit einem niedrigen Pegel zugeführt wird, wird der steuerbare Schalter 61 derart geschaltet, dass am externen Datenein- und Datenausgangsanschluss DIO angelegte Daten dem Datenanschluss D20 des Speicherzellenfeldes 20 direkt zugeführt werden. Wenn die zweite Steuereinheit 50 das Signal zur Dateninvertierung mit einem hohen Pegel erzeugt und dem Steueranschluss S60a der Schaltung zur Dateninvertierung 60 zuführt, so wird der steuerbare Schalter 61 derart geschaltet, dass an den Datenein- und Datenausgangsanschluss angelegte Daten dem Datenanschluss D20 über den bidirektionalen Inverter 62 zugeführt werden. In diesem Fall liegen die Daten am Datenanschluss D20 invertiert an.

Das Speicherzellenfeld 20 enthält einen Multiplexer MUX, der mit dem Datenanschluss D20 verbunden ist. Der Multiplexer steuert ausgangsseitig einen ersten sekundären Leseverstärker SSA1 bzw. einen zweiten sekundären Leseverstärker SSA2 an. Der erste sekundäre Leseverstärker SSA1 steuert erste primäre Leseverstärker SA1, die im ersten Leseverstärkerstreifen SF1 des Speicherzellenfeldes liegen, an. Der zweite sekundäre Leseverstärker SSA2 steuert zweite primäre Leseverstärker SA2 an, die im zweiten Leseverstärkerstreifen SF2 des Speicherzellenfeldes liegen. Zwischen den Leseverstärkerstreifen der primären Leseverstärker SA1 und SA2 sind True- und Complement-Speicherzellen mit Bitleitungen BL eines Bitleitungstwists, wie beispielsweise in den Ausführungsformen des Speicherzellenfeldes der 1 oder 5 dargestellt ist, angeordnet. Wie bereits anhand der Speicherzellenfelder der 1 und 5 beschrieben worden ist, werden in redundante Speicherzellen, die von dem zweiten sekundären Leseverstärker SSA2 bzw. von den primären Leseverstärkern SAa bzw. SAd des zweiten Leseverstärkerstreifens SF2 angesteuert werden, die am Datenein- und Datenausgangsanschluss DIO angelegten Daten invertiert abgespeichert. In redundante Speicherzellen, die von dem ersten sekundären Leseverstärker SSA1 bzw. von primären Leseverstärkern SAbc des ersten Leseverstärkerstreifens SF1 angesteuert werden, werden die Daten so eingeschrieben, wie sie am Datenein- und Datenausgangsanschluss extern angelegt worden sind.

8 zeigt eine weitere Ausführungsform der Schaltung zur Dateninvertierung 60', bei der die Invertierung der Daten innerhalb des Speicherzellenfeldes vorgenommen wird. Da nur Daten redundanter Speicherzellen, die von dem zweiten sekundären Leseverstärker SSA2 bzw. die von primären Leseverstärkern im zweiten Leseverstärkerstreifen SF2 angesteuert werden, invertiert werden, sind bei dem hier dargestellten Speicherzellenfeld nur die mit dem zweiten sekundären Leseverstärker SSA2 verbundenen Komponenten abgebildet. Dem sekundären Leseverstärker SSA2 des Speicherzellenfeldes 20 werden die am Datenein- und Datenausgangsanschluss DIO extern angelegten Daten über den Datenanschluss D20 direkt bzw, über den bidirektionalen Inverter Inv invertiert zugeführt. Der sekundäre Leseverstärker SSA2 speist die Daten ausgangsseitig auf die sogenannte Master-Datenleitung MDQ bzw. die invertierten Daten auf die inverse Master-Datenleitung MDQb ein. Die Schalttransistoren 21 und 22 verbinden die Master-Datenleitung MDQ mit der inversen Lokal-Datenleitung LDQb und die inverse Master-Datenleitung MDQb mit der Lokal-Datenleitung LDQ. Die Schalttransistoren 23 und 24 verbinden die Master-Datenleitung MDQ mit der sogenannten Lokal-Datenleitung LDQ und die inverse Master-Datenleitung MDQb mit der zugehörigen inversen Lokal-Datenleitung LDQb. Die Lokal-Datenleitung LDQ und die inverse Lokal-Datenleitung LDQb sind mit den primären Leseverstärkern SAa1 und SAd1 des zweiten Leseverstärkerstreifens SF2 verbunden. Die primären Leseverstärker steuern die True- und Complement-Speicherzellen an, die mit Bitleitungen BL eines Bitleitungstwists, wie beispielsweise anhand der Ausführungsformen des Speicherzellenfeldes der 1 und 5 dargestellt worden ist, verbunden sind. Die Schalttransistoren 23 und 24 werden über ein UND-Gatter 25 angesteuert. Einer Eingangsseite des UND-Gatters 25 wird das Steuersignal zur Dateninvertierung DIS negiert zugeführt. Ebenso wird dem UND-Gatter 25 eingangsseitig ein Aktivierungssignal SB2 zugeführt. Das Aktivierungssignal SB2 dient als Steuersignal, um die Master-Datenleitung bzw. die inverse Master-Datenleitung über Schaltmittel, beispielsweise die Schalttransistoren 23 und 24, mit der Lokal-Datenleitung bzw. der inversen Lokal-Datenleitung zu verbinden. Wenn das Steuersignal DIS zur Dateninvertierung von der zweiten Steuereinheit 50 mit einem hohen Pegel, entsprechend der logischen 1, an das UND-Gatter 25 angelegt wird und gleichzeitig das Aktivierungssignal SB2 dem UND-Gatter 25 eingangsseitig zugeführt wird, so erzeugt das UND-Gatter 25 ausgangsseitig ein Steuersignal AS mit einem niedrigen Pegel, entsprechend der logischen 0. Dadurch bleiben die beispielsweise vom n-leitenden Typ ausgebildeten Schalttransistoren 23 und 24 gesperrt. Wenn das Steuersignal zur Dateninvertierung DIS von der zweiten Steuereinheit 50 mit einem niedrigen Pegel erzeugt wird und zusätzlich das Aktivierungssignal SB2 an das UND-Gatter 25 angelegt wird, so werden die Schalttransistoren 23 und 24 durch das Steuersignal AS mit einem hohen Pegel angesteuert. Die Schalttransistoren 23 und 24 werden dadurch leitend gesteuert, so dass die Master-Datenleitung MDQ mit der Lokal-Datenleitung LDQ und die inverse Master-Datenleitung MDQb mit der inversen Lokal-Datenleitung LDQb verbunden ist. In diesem Fall tritt keine Dateninvertierung auf.

Umgekehrt werden durch den hohen Pegel des Steuersignals zur Dateninvertierung DIS die vom n-leitenden Typ ausgebildeten Schalttransistoren 21 und 22 leitend gesteuert, so dass die Lokal-Datenleitung LDQ mit der inversen Master-Datenleitung MDQb und die inverse Lokal-Datenleitung LDQb mit der Master-Datenleitung MDQ verbunden ist. Dadurch werden die Daten in die mit den primären Leseverstärkern SAa1 und SAd1 des zweiten Leseverstärkerstreifens SF2 verbundenen redundanten Speicherzellen invertiert eingeschrieben.

Wenn Daten bei einem Schreibzugriff auf den integrierten Halbleiterspeicher in die redundante Speicherzelle invertiert zu den am Datenein- und Datenausgangsanschluss angelegten Daten eingeschrieben worden sind, so müssen diese Daten bei einem Lesezugriff auch wieder invertiert ausgelesen werden. Es sei angemerkt, dass die beiden Schaltung 60 und 60' zur Dateninvertierung bei einem Lesezugriff ebenfalls durch Ansteuerung mit dem Steuersignal DIS zur Dateninvertierung das invertierte Auslesen aus den redundanten Speicherzellen ermöglichen.

Da die Umschaltung des steuerbaren Schalters 61 der ersten Ausführungsform sowie die Umschaltung der Schalttransistoren 24 und 25 der zweiten Ausführungsform der Dateninvertierung bereits zum Zeitpunkt des Anlegens einer Adresse an die externen Adressanschlüsse X0, X1, ..., X9, X10 des Adressregisters 70 vollzogen wird, ist die Dateninvertierung für beide Lösungen zeitlich völlig unkritisch.

Bei einem Vergleich der in 7 gezeigte Ausführungsform der Dateninvertierung mit der in 8 gezeigten Ausführungsform ist ersichtlich, dass im Gegensatz zur Schaltung 60' die Schaltung 60 keine zusätzlichen Schalttransistoren benötigt. Dadurch kann entsprechend Chipfläche eingespart werden.

AAusgangsanschluss ASAktivierungssignal BLBitleitung DDatenanschluss des Speicherzellenfeldes DIODateneingangsanschluss DISSteuersignal zur Dateninvertierung EEingangsanschluss GGatter InvInverter LLeckpfad LDQLokal-Datenleitung MBezugspotentialanschluss MDQMaster-Datenleitung MUXMultiplexer Nreguläre Wortleitung Rredundante Wortleitung RMSzweites Steuersignal SSteueranschluss SALeseverstärker SBSteuersignals zum Aktivieren einer Bitleitung SCSpeicherkondensator SFLeseverstärkerstreifen SKSchaltungskomponente SSAsekundärer Leseverstärker SZSpeicherzellentyp TZeitspanne T1, T2Teilspeicher der Speichereinheit VVerstärker WLWortleitung X0, ..., X10Adressbits XredAdresse der redundanten Speicherzelle XrepAdresse der fehlerhaften Speicherzelle Zfehlerhafte Speicherzelle Z'redundante Speicherzelle ZSerstes Steuersignal 10erste Steuereinheit 11Logikschaltung 12Und-Gatter 13Vergleichsschaltung 14, 15Oder-Gatter 16Umschalter 20Speicherzellenfeld 21, ..., 24Schalttransistoren 25Und-Gatter 30Speichereinheit 31, ..., 34Adressspeicher der Speichereinheit 40Dekoderschaltung 50zweite Steuereinheit 60Schaltung zur Dateninvertierung 61steuerbarer Schalter 62bidirektionaler Inverter 70Adressregister 80Wortleitungstreiber regulärer Wortleitungen 90Wortleitungstreiber redundanter Wortleitungen 100integrierter Halbleiterspeicher 110Register 111, 112Teilregister der Logikschaltung 120, 130XOR-Gatter 140Auswerteschaltung

Anspruch[de]
  1. Integrierter Halbleiterspeicher mit redundanten Speicherzellen

    – mit einem Speicherzellenfeld (20) mit Speicherzellen (Z, Z') eines ersten Speicherzellentyps (SZ1) und eines zweiten Speicherzellentyps (SZ2),

    – bei dem in den Speicherzellen des ersten Speicherzellentyps (SZ1) Daten entsprechend den an einem Dateneingangsanschluss (DIO) anliegenden Daten abspeicherbar sind,

    – bei dem in den Speicherzellen des zweiten Speicherzellentyps (SZ2) Daten zu den am Dateneingangsanschluss (DIO) anliegenden Daten invertiert abspeicherbar sind,

    – mit ersten Wortleitungen (WL1) und zweiten Wortleitungen (WL2), wobei die ersten Wortleitungen innerhalb des Speicherzellenfeldes in einem ersten Streifen (SFa, SFc) und die zweiten Wortleitungen innerhalb des Speicherzellenfeldes in einem zweiten Streifen (SFb, SFd) angeordnet sind,

    – bei dem die Speicherzellen über die ersten und zweiten Wortleitungen (WL1, WL2) ansteuerbar sind,

    – bei dem ein Teil der Speicherzellen als redundante Speicherzellen (Z') ausgebildet sind,

    – bei dem eine fehlerhafte Speicherzelle (Z) eines Speicherzellentyps (SZ1, SZ2) der ersten und zweiten Speicherzellentypen durch eine der redundanten Speicherzellen (Z') des gleichen Speicherzellentyps (SZ1, SZ2) ersetzbar ist,

    – bei dem eine fehlerhafte Speicherzelle eines Speicherzellentyps (SZ1, SZ2) der ersten und zweiten Speicherzellentypen durch eine der redundanten Speicherzellen des anderen Speicherzellentyps (SZ2, SZ1) ersetzbar ist, - mit einer Schaltung zur Dateninvertierung (60),

    – bei dem die Schaltung zur Dateninvertierung derart ausgebildet ist, dass Daten in die redundante Speicherzelle entsprechend den am Dateneingangsanschluss anliegenden Daten eingeschrieben werden, wenn die redundante Speicherzelle (Z1', Z2') und die fehlerhafte Speicherzelle (Z1, Z2) gleichen Speicherzellentypen zugehörig sind,

    – bei dem die Schaltung zur Dateninvertierung derart ausgebildet ist, dass Daten in die redundante Speicherzelle (Z3', Z4') zu den am Dateneingangsanschluss anliegenden Daten invertiert eingeschrieben werden, wenn als eine erste Bedingung erfüllt ist, dass die fehlerhafte Speicherzelle (Z3, Z4) über eine der ersten Wortleitungen (WL1) und die redundante Speicherzelle (Z3', Z4') über eine der zweiten Wortleitungen (WL2) ansteuerbar ist, und wenn als eine zweite Bedingung erfüllt ist, dass die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichen Speicherzellentypen zugehörig sind,

    – bei dem die Schaltung zur Dateninvertierung derart ausgebildet ist, dass Daten invertiert zu den in die redundante Speicherzelle (Z3', Z4') zuvor eingeschriebenen Daten ausgelesen werden, wenn als eine dritte Bedingung erfüllt ist, dass die fehlerhafte Speicherzelle (Z3, Z4) über eine der ersten Wortleitungen (WL1) und die redundante Speicherzelle (Z3', Z4') über eine der zweiten Wortleitungen (WL2) ansteuerbar ist, und wenn als eine vierte Bedingung erfüllt ist, dass die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichen Speicherzellentypen zugehörig sind.
  2. Integrierter Halbleiterspeicher nach Anspruch 1,

    – mit einer ersten Steuereinheit (10, 10') mit einem ersten Ausgangsanschluss (A10a) zur Erzeugung eines ersten Steuersignals (ZS), mit einem ersten Eingangsanschluss (E10a) zum Anlegen einer Adresse einer der Speicherzellen des Speicherzellenfeldes und einem zweiten Eingangsanschluss (E10b) zum Anlegen einer Adresse der fehlerhaften Speicherzelle,

    – mit einer zweiten Steuereinheit (50) zur Erzeugung eines Steuersignals (DIS) zur Dateninvertierung mit einem ersten Eingangsanschluss (E50a) zum Anlegen des ersten Steuersignals (ZS),

    – bei dem die Schaltung zur Dateninvertierung (60) einen Steueranschluss (S60a) umfasst,

    – bei dem die zweite Steuereinheit (50) eingangsseitig mit dem ersten Ausgangsanschluss (A10a) der ersten Steuereinheit (10) und ausgangsseitig mit dem Steueranschluss der Schaltung zur Dateninvertierung (60) verbunden ist,

    – bei dem dem Steueranschluss (S60a) der Schaltung zur Dateninvertierung das Steuersignal (DIS) zur Dateninvertierung zuführbar ist,

    – bei dem die erste Steuereinheit (10, 10') derart ausgebildet ist, dass sie das erste Steuersignal (ZS) erzeugt, wenn die angelegte Adresse einer der Speicherzellen mit der Adresse der fehlerhaften Speicherzelle übereinstimmt und die fehlerhafte Speicherzelle über eine der ersten Wortleitungen (WL1) und die sie ersetzende redundante Speicherzelle über eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – bei dem die zweite Steuereinheit (50) derart ausgebildet ist, dass sie das Steuersignal (DIS) zur Dateninvertierung erzeugt, wenn ihr eingangsseitig das erste Steuersignal (ZS) zugeführt wird und die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzende redundante Speicherzelle unterschiedlichen Speicherzellentypen zugehörig sind,

    – bei dem die Schaltung zur Dateninvertierung (60) derart ausgebildet ist, dass bei einem Schreibzugriff Daten in die redundante Speicherzelle (Z3', Z4') zu den am Dateneingangsanschluss (DIO) anliegenden Daten invertiert eingeschrieben werden, wenn ihr eingangsseitig das Steuersignal (DIS) zur Dateninvertierung zugeführt wird,

    – bei dem die Schaltung zur Dateninvertierung (60) derart ausgebildet ist, dass bei einem Lesezugriff Daten invertiert zu den in die redundante Speicherzelle (Z3', Z4') zuvor eingeschriebenen Daten ausgelesen werden, wenn ihr eingangsseitig das Steuersignal (DIS) zur Dateninvertierung zugeführt wird.
  3. Integrierter Halbleiterspeicher nach Anspruch 2,

    – mit einem Adressregister (70) mit Adressanschlüssen (X0, X1, ..., X9, X10),

    – mit einer Speichereinheit (30, 30') zur Speicherung einer Adresse (Xrep) der fehlerhaften Speicherzelle, die durch die redundante Speicherzelle ersetzt wird,

    – bei dem der erste Eingangsanschluss (E10a) der ersten Steuereinheit (10, 10') mit dem Adressregister (70) verbunden ist,

    – bei dem der zweite Eingangsanschluss (E10b) der ersten Steuereinheit (10, 10') mit der Speichereinheit (30, 30') verbunden ist.
  4. Integrierter Halbleiterspeicher nach Anspruch 3,

    – bei dem die Adresse einer der Speicherzellen ein erstes dressbit (X9) und ein zweites Adressbit (X10) umfasst,

    – bei dem das erste und zweite Adressbit der Adresse einer der Speicherzellen derart ausgebildet sind, dass durch eine logische Verknüpfung des ersten und zweiten Adressbits (X9, X10) ein erster Logikpegel erzeugbar ist, wenn die Speicherzelle über eine der ersten Wortleitungen (WL1) ansteuerbar ist,

    – bei dem das erste und zweite Adressbit der Adresse einer der Speicherzellen derart ausgebildet ist, dass durch eine logische Verknüpfung des ersten und zweiten Adressbits (X9, X10) ein zweiter Logikpegel erzeugbar ist, wenn die Speicherzelle über eine der zweiten Wortleitungen (WL2) ansteuerbar ist.
  5. Integrierter Halbleiterspeicher nach Anspruch 4, bei dem die logische Verknüpfung des ersten und zweiten Adressbits (X9, X10) zur Erzeugung des ersten und zweiten Logikpegels als eine XOR-Verknüpfung ausgebildet ist.
  6. Integrierter Halbleiterspeicher nach einem der Ansprüche 4 oder 5,

    – bei dem die erste Steuereinheit (10, 10') eine Vergleichsschaltung (13, 13a, 13b) zur Erzeugung eines zweiten Steuersignals (RMS), ein logisches Gatter (12, 12a, 12b) zur Erzeugung des ersten Steuersignals (ZS) und eine Logikschaltung (11, 11a, 11b) zur Erzeugung eines dritten Steuersignals (S3) umfasst,

    – bei dem der Vergleichsschaltung (13, 13a, 13b) eingangsseitig die Adresse (Xrep) der fehlerhaften Speicherzelle und die an die Adressanschlüsse (X0, X1, ..., X9, X10) des Adressregisters (70) angelegte Adresse zuführbar ist,

    – bei dem die Vergleichsschaltung (13, 13a, 13b) ausgangsseitig mit dem zweiten Ausgangsanschluss (A10b) der ersten Steuereinheit verbunden ist,

    – bei dem der Logikschaltung (11, 11a, 11b) das erste und zweite Adressbit (X9, X10) der fehlerhaften Speicherzelle zuführbar ist,

    – bei dem dem logischen Gatter (12, 12a, 12b) das zweite Steuersignal (RMS) und das dritte Steuersignal (S3) eingangsseitig zuführbar ist,

    – bei dem das logische Gatter (12, 12a, 12b) ausgangsseitig mit dem ersten Ausgangsanschluss (A10a) der ersten Steuereinheit verbunden ist.
  7. Integrierter Halbleiterspeicher nach Anspruch 6,

    – bei dem die Vergleichsschaltung (13, 13a, 13b) derart ausgebildet ist, dass sie das zweite Steuersignal (RMS) erzeugt, wenn die an die Adressanschlüsse des Adressregisters (70) angelegte Adresse einer der Speicherzellen mit der Adresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt,

    – bei dem die Logikschaltung (11, 11a, 11b) derart ausgebildet ist, dass sie das dritte Steuersignal (S3, 531, S32) erzeugt, wenn die fehlerhafte Speicherzelle (Z3, Z4) über eine der ersten Wortleitungen (WL1) und die sie ersetzende redundante Speicherzelle (Z3', Z4') über eine der zweiten Wortleitungen (WL2) ansteuerbar ist.
  8. Integrierter Halbleiterspeicher nach Anspruch 7, bei dem das logische Gatter (12, 12a, 12b) der ersten Steuereinheit als Und-Gatter ausgebildet ist.
  9. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder 8,

    – bei dem die Speichereinheit (30) derart ausgebildet ist, dass in ihr die Adresse (Xred) der redundanten Speicherzelle, die die fehlerhafte Speicherzelle ersetzt, speicherbar ist,

    – bei dem die Speichereinheit (30) derart ausgebildet ist, dass eine Zuordnung der Adresse (Xrep) der fehlerhaften Speicherzelle zu der Adresse (Xred) der die fehlerhafte Speicherzelle ersetzenden redundanten Speicherzelle ermöglicht wird.
  10. Integrierter Halbleiterspeicher nach Anspruch 9, bei dem die Speichereinheit (30) zur Speicherung der Adresse der fehlerhaften Speicherzelle als eine Nachschlagetabelle (31) zur Zuordnung der Adresse der fehlerhaften Speicherzelle zu der Adresse der redundanten Speicherzelle ausgebildet ist.
  11. Integrierter Halbleiterspeicher nach einem der Ansprüche 9 oder 10,

    – bei dem die Logikschaltung (11) der ersten Steuereinheit (10) eingangsseitig mit dem zweiten Eingangsanschluss (E10b) der ersten Steuereinheit (10) verbunden ist,

    – bei dem die Logikschaltung (11) der ersten Steuereinheit (10) ein erstes logisches Gatter (120) und ein zweites logisches Gatter (130) mit jeweils einem Ausgangsanschluss (A120a, A130a) umfasst,

    – bei dem die Logikschaltung (11) der ersten Steuereinheit (10) eine Auswerteschaltung (140) umfasst, die eingangsseitig mit den Ausgangsanschlüssen des ersten und zweiten logischen Gatters verbunden ist,

    – bei dem dem ersten logischen Gatter (120) das erste und zweite Adressbit (X9, X10) der fehlerhaften Speicherzelle (Z3, Z4) eingangsseitig zuführbar ist,

    – bei dem dem zweiten logischen Gatter (130) der Logikschaltung das erste und zweite Adressbit (X9, X10) der redundanten Speicherzelle (Z3', Z4') eingangsseitig zuführbar ist,

    – bei dem das erste und zweite logische Gatter der Logikschaltung derart ausgebildet sind, dass das erste logische Gatter ausgangsseitig (A120a, A120b) einen ersten Logikpegel erzeugt, wenn das dem ersten logischen Gatter eingangsseitig zugeführte erste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eine der ersten Wortleitungen (WL1) ansteuerbar ist, und, dass das zweite logische Gatter ausgangsseitig (A120b) einen ersten Logikpegel erzeugt, wenn das dem zweiten logischen Gatter eingangsseitig zugeführte erste und zweite Adressbit der redundanten Speicherzelle eine Speicherzelle adressieren, die über eine der ersten Wortleitungen (WL1) ansteuerbar ist,

    – bei dem das erste und zweite logische Gatter der Logikschaltung derart ausgebildet sind, dass das erste logische Gatter ausgangsseitig (A120a) einen zweiten Logikpegel erzeugt, wenn das dem ersten logischen Gatter eingangsseitig zugeführte erste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eine der zweiten Wortleitungen (WL2) ansteuerbar ist, und, dass das zweite logische Gatter ausgangsseitig (A120b) einen zweiten Logikpegel erzeugt, wenn das dem zweiten logischen Gatter eingangsseitig zugeführte erste und zweite Adressbit der redundanten Speicherzelle eine Speicherzelle adressieren, die über eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – bei dem die Auswerteschaltung der Logikschaltung derart ausgebildet ist, dass sie ausgangsseitig (A11a) das dritte Steuersignal (S3) erzeugt, wenn die ihr eingangsseitig zugeführten Logikpegel des ersten und zweiten logischen Gatters der Logikschaltung nicht übereinstimmen.
  12. Integrierter Halbleiterspeicher nach Anspruch 11, bei dem das erste und zweite logische Gatter (120, 130) der Logikschaltung (11) jeweils als XOR-Gatter ausgebildet sind.
  13. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder 8,

    – bei dem die redundante Speicherzelle (Z7', Z8') über eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – bei dem die Speichereinheit (30') einen ersten Teilspeicher (T1) zur Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle umfasst, wobei die fehlerhafte Speicherzelle (Z7, Z8) durch die redundante Speicherzelle (Z7', Z8') ersetzbar ist.
  14. Integrierter Halbleiterspeicher nach Anspruch 13,

    – bei dem die Logikschaltung (11a) der ersten Steuereinheit (10') mit dem zweiten Eingangsanschluss (E10b) der ersten Steuereinheit (10') verbindbar ist,

    – bei dem die Logikschaltung (11a) ein logisches Gatter (G11a) umfasst,

    – bei dem dem logischen Gatter (G11a) das erste und zweite Adressbit (X9, X10) der im ersten Teilspeicher (T1) gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle (Z7, Z8) zuführbar ist,

    – bei dem das logische Gatter (G11a) der Logikschaltung (11a) derart ausgebildet ist, dass ausgangsseitig das dritte Steuersignal (S31) erzeugt wird, wenn das dem logischen Gatter eingangsseitig zugeführte erste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eine der ersten Wortleitungen (WL1) ansteuerbar ist.
  15. Integrierter Halbleiterspeicher nach Anspruch 14,

    – bei dem das logische Gatter (G11a) der Logikschaltung (11a) als XOR-Gatter ausgebildet ist.
  16. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder 8,

    – bei dem die redundante Speicherzelle (Z9', Z10') über eine der ersten Wortleitungen (WL1) ansteuerbar ist,

    – bei dem die Speichereinheit einen zweiten Teilspeicher (T2) zur Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle (Z9, Z10) umfasst, wobei die fehlerhafte Speicherzelle durch die redundante Speicherzelle ersetzbar ist.
  17. Integrierter Halbleiterspeicher nach Anspruch 16,

    – bei dem die Logikschaltung (11b) der ersten Steuereinheit (10') mit dem zweiten Eingangsanschluss (E10b) der ersten Steuereinheit (10') verbindbar ist,

    – bei dem die Logikschaltung (11b) ein logisches Gatter (G11b) umfasst,

    – bei dem dem logischen Gatter (G11b) das erste und zweite Adressbit (X9, X10) der im zweiten Teilspeicher (T2) gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle zuführbar ist,

    – bei dem das logische Gatter der Logikschaltung derart ausgebildet ist, dass ausgangsseitig das dritte Steuersignal (S32) erzeugt wird, wenn das dem logischen Gatter eingangsseitig zugeführte erste und zweite Adressbit der fehlerhaften Speicherzelle eine Speicherzelle adressieren, die über eine der zweiten Wortleitungen (WL2) ansteuerbar ist.
  18. Integrierter Halbleiterspeicher nach Anspruch 17, bei dem das logische Gatter (G11b) der Logikschaltung (11b) als negiertes XOR-Gatter ausgebildet ist.
  19. Integrierter Halbleiterspeicher nach einem der Ansprüche 3 bis 18,

    – mit ersten Leseverstärkern (SAbc) und zweiten Leseverstärkern (SAa, SAd), wobei die ersten Leseverstärker innerhalb des Speicherzellenfeldes in einem ersten Streifen (SF1) und die zweiten Leseverstärker innerhalb des Speicherzellenfeldes in einem zweiten Streifen (SF2) angeordnet sind,

    – bei dem der zweiten Steuereinheit (50) die Adresse (Xrep) der fehlerhaften Speicherzelle und die Adresse der an die Adressanschlüsse des Adressregisters (70) angelegten Adresse einer Speicherzelle eingangsseitig zuführbar ist,

    – bei dem die zweite Steuereinheit (50) einen ersten Teilspeicher (51) zur Speicherung der Adresse einer ersten fehlerhaften Speicherzelle (Z1, Z2) umfasst, wobei die erste fehlerhafte Speicherzelle über einen der ersten Leseverstärker (SAbc1) ansteuerbar ist,

    – bei dem die zweite Steuereinheit (50) einen zweiten Teilspeicher (52) zur Speicherung der Adresse (Xrep) einer zweiten fehlerhaften Speicherzelle (Z3, Z4) umfasst, wobei die zweite fehlerhafte Speicherzelle über einen der zweiten Leseverstärker (SAd1) ansteuerbar ist,

    – bei dem die zweite Steuereinheit eine Vergleichsschaltung (53) zur Erzeugung des Steuersignals (DIS) zur Dateninvertierung umfasst,

    – bei dem dem ersten und zweiten Teilspeicher die Adressen der fehlerhaften Speicherzellen (Xrep) aus der Speichereinheit (30) zuführbar sind,

    – bei dem die Vergleichsschaltung (53) derart ausgebildet ist, dass sie das Steuersignal (DIS) zur Dateninvertierung erzeugt, wenn ihr eingangsseitig (E50a) das erste Steuersignal (ZS) zugeführt wird und die ihr über das Adressregister zugeführte Adresse einer Speicherzelle mit der im zweiten Teilspeicher (52) abgespeicherten Adresse der fehlerhaften Speicherzelle übereinstimmt.
  20. Integrierter Halbleiterspeicher nach Anspruch 19,

    – bei dem die Schaltung zur Dateninvertierung (60) einen steuerbaren Schalter (61), der über das Steuersignal (DIS) zur Dateninvertierung steuerbar ist, und einen bidirektionalen Inverter (62) umfasst,

    – bei dem der steuerbare Schalter (61) derart ausgebildet ist, dass er bei Ansteuerung durch das Signal zur Dateninvertierung (DIS) mit einem ersten Logikpegel die ihm vom Dateneingangsanschluss (DIO) zugeführten Daten dem Datenanschluss (D20) des Speicherzellenfeldes über den bidirektionalen Inverter (62) zuführt,

    – bei dem der steuerbare Schalter (61) derart ausgebildet ist, dass er bei Ansteuerung durch das Signal zur Dateninvertierung (DIS) mit einem zweiten Logikpegel die ihm vom Dateneingangsanschluss (DIO) zugeführten Daten dem Datenanschluss (D20) des Speicherzellenfeldes (20) zuführt.
  21. Integrierter Halbleiterspeicher nach Anspruch 20,

    – bei dem die ersten Leseverstärker (SAbc) mit einem ersten sekundären Leseverstärker (SSA1) verbunden sind,

    – bei dem die zweiten Leseverstärker (SAa, SAd) mit einem zweiten sekundären Leseverstärker (SSA2) verbunden sind,

    – bei dem die am Datenanschluss (D20) des Speicherzellenfeldes (20) über den bidirektionalen Inverter (62) der Schaltung zur Dateninvertierung (60) zugeführten Daten über ein Schaltmittel (MUX) dem zweiten sekundären Leseverstärker (SSA2) zuführbar sind.
  22. Integrierter Halbleiterspeicher nach Anspruch 19,

    – bei dem die Schaltung zur Dateninvertierung (60') einen ersten steuerbaren Schalter (21) mit einem Steueranschluss (S60a') zum Anlegen des Steuersignals (DIS) zu Dateninvertierung und einen zweiten steuerbaren Schalter (22) mit einem Steueranschluss (S60a') zum Anlegen des Steuersignals zur Dateninvertierung umfasst,

    – bei dem das Speicherzellenfeld (20) eine erste Bitleitung (MDQ) und eine erste inverse Bitleitung (MDQb) umfasst, wobei sich die erste inverse Bitleitung auf einem zur ersten Bitleitung inversen Ladungspegel befindet,

    – bei dem das Speicherzellenfeld (20) eine zweite Bitleitung (LDQ) und eine zweite inverse Bitleitung (LDQb) umfasst, wobei sich die zweite inverse Bitleitung auf einem zur zweiten Bitleitung inversen Ladungspegel befindet,

    – bei dem die zweite Bitleitung (LDQ) und die zweite inverse Bitleitung (LDQb) mit der Eingangsseite (ESAa1, ESAd1) der zweiten Leseverstärker (SAa1, SAd1) verbunden sind,

    – bei dem die Schaltung zur Dateninvertierung (60') derart ausgebildet ist, dass bei Ansteuerung mit dem Steuersignal (DIS) zur Dateninvertierung mit einem ersten Logikpegel die erste Bitleitung (MDQ) über den ersten steuerbaren Schalter (21) mit der zweiten inversen Bitleitung (LDQb) und die erste inverse Bitleitung (MDQb) über den zweiten steuerbaren Schalter (22) mit der zweiten Bitleitung (LQD) verbunden ist.
  23. Integrierter Halbleiterspeicher nach Anspruch 22,

    – bei dem die Schaltung zur Dateninvertierung (60') einen Steueranschluss (S60b') zum Anlegen eines Steuersignals (SB2) zum Aktivieren der zweiten Bitleitung (LDQ) und der zweiten inversen Bitleitung (LDQb), ein logisches Und-Gatter (25) zur Erzeugung eines Aktivierungssignals (AS), einen dritten steuerbaren Schalter (23) mit einem Steueranschluss (S60c') zum Anlegen des Aktivierungssignals (AS) und einen vierten steuerbaren Schalter (24) mit einem Steueranschluss (S60c') zum Anlegen des Aktivierungssignals (AS) aufweist,

    – bei dem dem Und-Gatter (25) eingangsseitig das Steuersignal zur Dateninvertierung (DIS) negiert und das Steuersignal (SB2) zum Aktivieren der zweiten Bitleitung und der zweiten inversen Bitleitung zuführbar ist,

    – bei dem die Schaltung zur Dateninvertierung (60') derart ausgebildet ist, dass bei Ansteuerung mit dem Signal zur Dateninvertierung (DIS) mit einem zweiten Logikpegel und dem Anlegen des Steuersignals (SB2) zum Aktivieren der zweiten Bitleitung und der zweiten inversen Bitleitung die erste Bitleitung (MDQ) über den dritten steuerbaren Schalter (23) mit der zweiten Bitleitung (LDQ) und die erste inverse Bitleitung (MDQb) über den vierten steuerbaren Schalter (24) mit der zweiten inversen Bitleitung (LDQb) verbunden ist.
  24. Integrierter Halbleiterspeicher nach einem der Ansprüche 4 bis 23,

    – bei dem der erste Logikpegel als ein logischer High-Zustand ausgebildet ist und,

    – bei dem der zweite Logikpegel als ein logischer Low-Zustand ausgebildet ist.
  25. Integrierter Halbleiterspeicher nach einem der Ansprüche 19 bis 24, bei dem an die ersten Leseverstärker (SAbc) und zweiten Leseverstärker (SAa, SAd) angeschlossenen Bitleitungen (BL) in Form eines Bitleitungstwists angeordnet sind.
  26. Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 25 umfassend die folgenden Schritte:

    – Vorsehen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 25,

    – Erzeugen des ersten Steuersignals (ZS) durch die erste Steuereinheit (10, 10'), wenn eine an die Adressanschlüsse (X0, X1, ..., X9, X10) des integrierten Halbleiterspeichers angelegte Adresse die fehlerhafte Speicherzelle (Z3, Z4) adressiert und die fehlerhafte Speicherzelle (Z3, Z4) über eine der ersten Wortleitungen (WL1) und die sie ersetzende redundante Speicherzelle (Z3', Z4') über eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – Einschreiben von Daten invertiert zu den am Dateneingangsanschluss (DIO) anliegenden Daten in die redundante Speicherzelle (Z3', Z4') durch die Schaltung zur Dateninvertierung (60, 60'), wenn die erste Steuereinheit (10, 10') das erste Steuersignal (ZS) erzeugt und die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichen Speicherzellentypen (SZ1, SZ2) zugehörig sind und nachfolgend,

    – Auslesen von Daten invertiert zu den in die redundante Speicherzelle (Z3', Z4') zuvor invertiert eingeschriebenen Daten durch die Schaltung zur Dateninvertierung (60, 60'), wenn die erste Steuereinheit (10, 10') das erste Steuersignal (ZS) erzeugt und die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichen Speicherzellentypen (SZ1, SZ2) zugehörig sind.
  27. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 26 umfassend die folgenden Schritte:

    – Erzeugen des Steuersignals (DIS) zur Dateninvertierung durch die zweite Steuereinheit (50), wenn die erste Steuereinheit (10) das erste Steuersignal (ZS) erzeugt und die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichen Speicherzellentypen (SZ1, SZ2) zugehörig sind,

    – Einschreiben von Daten invertiert zu den am Dateneingangsanschluss (DIO) anliegenden Daten in die redundante Speicherzelle (Z3', Z4') durch die Schaltung zur Dateninvertierung, wenn die zweite Steuereinheit (50) das Steuersignal (DIS) zur Dateninvertierung erzeugt und nachfolgend,

    – Auslesen von Daten invertiert zu den in der redundanten Speicherzelle (Z3', Z4') zuvor invertiert eingeschriebenen Daten durch die Schaltung zur Dateninvertierung, wenn die zweite Steuereinheit (50) das Steuersignal (DIS) zur Dateninvertierung erzeugt.
  28. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 27 umfassend die folgenden Schritte: Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle in der Speichereinheit (30, 30').
  29. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 28 umfassend die folgenden Schritte:

    – Speicherung der Adresse (Xred) der die fehlerhafte Speicherzelle ersetzenden redundanten Speicherzelle in der Speichereinheit (30),

    – Vergleichen einer an die Adressanschlüsse angelegten Adresse mit der in der Speichereinheit (30) gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle durch die Vergleichsschaltung (13),

    – Erzeugen des zweiten Steuersignals (RMS) durch die erste Steuereinheit (10), wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt,

    – Auswerten des ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle und der sie ersetzenden redundanten Speicherzelle mittels einer logischen Verknüpfung des ersten und zweiten Adressbits durch die Logikschaltung (11),

    – Erzeugen des dritten Steuersignals (S3) durch die Logikschaltung (11), wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen (WL1) und die sie ersetzende redundante Speicherzelle durch eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – Erzeugen des ersten Steuersignals (ZS) durch die erste Steuereinheit (10), wenn die Vergleichsschaltung (13) das zweite Steuersignal (RMS) und die Logikschaltung (11) das dritte Steuersignal (S3) erzeugt.
  30. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 28 umfassend die folgenden Schritte:

    – Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle (Z7, Z8) im ersten Teilspeicher (T1) der Speichereinheit (30'), wenn die die fehlerhafte Speicherzelle ersetzende redundante Speicherzelle (Z7', Z8') über eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – Vergleichen einer an die Adressanschlüsse (X0, X1, ..., X9, X10) angelegten Adresse mit der im ersten Teilspeicher (T1) der Speichereinheit (30') gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle (Z7, Z8) durch die Vergleichsschaltung (13a),

    – Erzeugen des zweiten Steuersignals (RMS) durch die erste Steuereinheit (10'), wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt,

    – Auswerten des ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle (Z7, Z8) mittels einer logischen Verknüpfung des ersten und zweiten Adressbits durch die Logikschaltung (11a) der ersten Steuereinheit (10'),

    – Erzeugen des dritten Steuersignals (S31) durch das logische Gatter (G11a) der Logikschaltung (11a), wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen (WL1) ansteuerbar ist,

    – Erzeugen des ersten Steuersignals (ZS) durch die erste Steuereinheit, wenn die Vergleichsschaltung (13a) das zweite Steuersignal (RMS1) und die Logikschaltung (11a) das dritte Steuersignal (S31) erzeugt.
  31. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 28 umfassend die folgenden Schritte:

    – Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle im zweiten Teilspeicher (T2) der Speichereinheit (30'), wenn die die fehlerhafte Speicherzelle (Z9, Z10) ersetzende redundante Speicherzelle (Z9', Z10') über eine der ersten Wortleitungen (WL1) ansteuerbar ist,

    – Vergleichen einer an die Adressanschlüsse (X0, X1, ..., X9, X10) angelegten Adresse mit der im zweiten Teilspeicher (T2) der Speichereinheit (30') gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle (Z9, Z10) durch die Vergleichsschaltung (13b),

    – Erzeugen des zweiten Steuersignals (RMS) durch die erste Steuereinheit (10'), wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt,

    – Auswerten des ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle (Z9, Z10) mittels einer logischen Verknüpfung des ersten und zweiten Adressbits durch die Logikschaltung (11b) der ersten Steuereinheit (10'),

    – Erzeugen des dritten Steuersignals (S32) durch das logische Gatter (G11b) der Logikschaltung (11b), wenn die fehlerhafte Speicherzelle durch eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – Erzeugen des ersten Steuersignals (ZS) durch die erste Steuereinheit, wenn die Vergleichsschaltung (13b) das zweite Steuersignal (RMS2) und die Logikschaltung (11b) das dritte Steuersignal (S32) erzeugt.
  32. Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 29 bis 31 umfassend die folgenden Schritte:

    – Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle (Z1, Z2, Z5, Z6) im ersten Teilspeicher (51) der zweiten Steuereinheit (50), wenn die fehlerhafte Speicherzelle über einen der ersten Leseverstärker (SAbc) ansteuerbar ist,

    – Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle (Z3, Z4, Z7, Z8) im zweiten Teilspeicher (52) der zweiten Steuereinheit (50), wenn die fehlerhafte Speicherzelle über einen der zweiten Leseverstärker (SAa, SAd) ansteuerbar ist,

    – Erzeugen des Steuersignals (DIS) zur Dateninvertierung durch die Schaltung zur Dateninvertierung (60, 60'), wenn die erste Steuereinheit (10, 10') das erste Steuersignal (ZS) erzeugt und die an die Adressanschlüsse des Adressregisters angelegte Adresse mit der im zweiten Teilspeicher (52) der zweiten Steuereinheit (50) abgespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt.
  33. Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 25 umfassend die folgenden Schritte:

    – Vorsehen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 25,

    – Erzeugen des ersten Steuersignals (ZS) durch die erste Steuereinheit (10, 10'), wenn eine an die Adressanschlüsse (X0, X1, ..., X9, X10) des integrierten Halbleiterspeichers angelegte Adresse die fehlerhafte Speicherzelle (Z3, Z4) adressiert und die fehlerhafte Speicherzelle (Z3, Z4) über eine der ersten Wortleitungen (WL1) und die sie ersetzende redundante Speicherzelle (Z3', Z4') über eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – Einschreiben von Daten invertiert zu den am Dateneingangsanschluss (DIO) anliegenden Daten in die redundante Speicherzelle (Z3', Z4') durch die Schaltung zur Dateninvertierung (60, 60'), wenn die erste Steuereinheit (10, 10') das erste Steuersignal (ZS) erzeugt und die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichen Speicherzellentypen (SZ1, SZ2) zugehörig sind und nachfolgend,

    – Auslesen von Daten invertiert zu den in die redundante Speicherzelle (Z3', Z4') zuvor invertiert eingeschriebenen Daten durch die Schaltung zur Dateninvertierung (60, 60'), wenn die erste Steuereinheit (10) das erste Steuersignal (ZS) erzeugt und die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichen Speicherzellentypen (SZ1, SZ2) zugehörig sind.
  34. Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach Anspruch 33 umfassend die folgenden Schritte:

    – Erzeugen des Steuersignals (DIS) zur Dateninvertierung durch die zweite Steuereinheit (50), wenn die erste Steuereinheit (10) das erste Steuersignal (ZS) erzeugt und die fehlerhafte Speicherzelle (Z3, Z4) und die sie ersetzende redundante Speicherzelle (Z3', Z4') unterschiedlichen Speicherzellentypen (SZ1, SZ2) zugehörig sind,

    – Einschreiben von Daten invertiert zu den am Dateneingangsanschluss (DIO) anliegenden Daten in die redundante Speicherzelle (Z3', Z4') durch die Schaltung zur Dateninvertierung, wenn die zweite Steuereinheit (50) das Steuersignal (DIS) zur Dateninvertierung erzeugt und nachfolgend,

    – Auslesen von Daten invertiert zu den in der redundanten Speicherzelle (Z3', Z4') zuvor invertiert eingeschriebenen Daten durch die Schaltung zur Dateninvertierung, wenn die zweite Steuereinheit (50) das Steuersignal (DIS) zur Dateninvertierung erzeugt.
  35. Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach Anspruch 34 umfassend die folgenden Schritte:

    Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle in der Speichereinheit (30, 30').
  36. Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach Anspruch 35 umfassend die folgenden Schritte:

    – Speicherung der Adresse (Xred) der die fehlerhafte Speicherzelle ersetzenden redundanten Speicherzelle in der Speichereinheit (30),

    – Vergleichen einer an die Adressanschlüsse angelegten Adresse mit der in der Speichereinheit (30) gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle durch die Vergleichsschaltung (13, 13a, 13b),

    – Erzeugen des zweiten Steuersignals (RMS) durch die erste Steuereinheit (10), wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt,

    – Auswerten des ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle und der sie ersetzenden redundanten Speicherzelle mittels einer logischen Verknüpfung des ersten und zweiten Adressbits durch die Logikschaltung (11),

    – Erzeugen des dritten Steuersignals (S3) durch die Logikschaltung (11), wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen (WL1) und die sie ersetzende redundante Speicherzelle durch eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – Erzeugen des ersten Steuersignals (ZS) durch die erste Steuereinheit (10), wenn die Vergleichsschaltung (13) das zweite Steuersignal (RMS) und die Logikschaltung (11) das dritte Steuersignal (S3) erzeugt.
  37. Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach Anspruch 35 umfassend die folgenden Schritte:

    – Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle (Z7, Z8) im ersten Teilspeicher (T1) der Speichereinheit (30'), wenn die die fehlerhafte Speicherzelle ersetzende redundante Speicherzelle (Z7', Z8') über eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – Vergleichen einer an die Adressanschlüsse (X0, X1, ..., X9, X10) angelegten Adresse mit der im ersten Teilspeicher (T1) in der Speichereinheit (30') gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle (Z7, Z8) durch die Vergleichsschaltung (13a),

    – Erzeugen des zweiten Steuersignals (RMS) durch die erste Steuereinheit (10'), wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt,

    – Auswerten des ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle (Z7, Z8) mittels einer logischen Verknüpfung des ersten und zweiten Adressbits durch die Logikschaltung (11a) der ersten Steuereinheit (10'),

    – Erzeugen des dritten Steuersignals (S31) durch das logische Gatter (G11a) der Logikschaltung (11a), wenn die fehlerhafte Speicherzelle durch eine der ersten Wortleitungen (WL1) ansteuerbar ist,

    – Erzeugen des ersten Steuersignals (ZS) durch die erste Steuereinheit, wenn die Vergleichsschaltung (13a) das zweite Steuersignal (RMS1) und die Logikschaltung (11a) das dritte Steuersignal (S31) erzeugt.
  38. Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach Anspruch 35 umfassend die folgenden Schritte:

    – Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle im zweiten Teilspeicher (T2) der Speichereinheit (30'), wenn die die fehlerhafte Speicherzelle (Z9, Z10) ersetzende redundante Speicherzelle (Z9', Z10') über eine der ersten Wortleitungen (WL1) ansteuerbar ist,

    – Vergleichen einer an die Adressanschlüsse (X0, X1, ..., X9, X10) angelegten Adresse mit der im zweiten Teilspeicher (T2) der Speichereinheit (30') gespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle (Z9, Z10) durch die Vergleichsschaltung (13b),

    – Erzeugen des zweiten Steuersignals (RMS) durch die erste Steuereinheit (10'), wenn die an die Adressanschlüsse angelegte Adresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt,

    – Auswerten des ersten und zweiten Adressbits (X9, X10) der fehlerhaften Speicherzelle (Z9, Z10) mittels einer logischen Verknüpfung des ersten und zweiten Adressbits durch die Logikschaltung (11b) der ersten Steuereinheit (10'),

    – Erzeugen des dritten Steuersignals (S32) durch das logische Gatter (G11b) der Logikschaltung (11b), wenn die fehlerhafte Speicherzelle durch eine der zweiten Wortleitungen (WL2) ansteuerbar ist,

    – Erzeugen des ersten Steuersignals (ZS) durch die erste Steuereinheit, wenn die Vergleichsschaltung (13b) das zweite Steuersignal (RMS2) und die Logikschaltung (11b) das dritte Steuersignal (S32) erzeugt.
  39. Verfahren zum Betreiben eines integrierten Halbleiterspeichers nach einem der Ansprüche 36 bis 38 umfassend die folgenden Schritte:

    – Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle (Z1, Z2, Z5, Z6) im ersten Teilspeicher (51) der zweiten Steuereinheit (50), wenn die fehlerhafte Speicherzelle über einen der ersten Leseverstärker (SAbc) ansteuerbar ist,

    – Speicherung der Adresse (Xrep) der fehlerhaften Speicherzelle (Z3, Z4, Z7, Z8) im zweiten Teilspeicher (52) der zweiten Steuereinheit (50), wenn die fehlerhafte Speicherzelle über einen der zweiten Leseverstärker (SAa, SAd) ansteuerbar ist,

    – Erzeugen des Steuersignals (DIS) zur Dateninvertierung durch die Schaltung zur Dateninvertierung (60, 60'), wenn die erste Steuereinheit (10, 10') das erste Steuersignal (ZS) erzeugt und die an die Adressanschlüsse des Adressregisters angelegte Adresse mit der im zweiten Teilspeicher (52) der zweiten Steuereinheit (50) abgespeicherten Adresse (Xrep) der fehlerhaften Speicherzelle übereinstimmt.
Es folgen 8 Blatt Zeichnungen






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