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Dokumentenidentifikation DE102004036702A1 23.03.2006
Titel Integrierter Halbleiterspeicher mit Testschaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Stavrou, Evangelos, Dr., 81737 München, DE;
Pröll, Manfred, 84405 Dorfen, DE;
Wirker, Björn, 82276 Adelshofen, DE;
Kliewer, Jörg, Dr., 81737 München, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 29.07.2004
DE-Aktenzeichen 102004036702
Offenlegungstag 23.03.2006
Veröffentlichungstag im Patentblatt 23.03.2006
IPC-Hauptklasse G11C 29/00(2006.01)A, F, I, 20051228, B, H, DE
Zusammenfassung Ein integrierter Halbleiterspeicher (100) umfasst eine Fehleranalyseschaltung (20) zur Durchführung eines Soll-Ist-Datenvergleichs zwischen Solldaten (SD1, ..., SD4) und Testdaten (TD1, ..., TD4), die in Speicherzellen (SZ) während des Funktionstests abgespeichert werden. Die Fehleranalyseschaltung erzeugt aus dem Vergleich jeweils eines Testdatums der Testdaten (TD1, ..., TD4) mit einem dem jeweiligen Testdatum zugehörigen Solldatum (SD1, ..., SD4) in jeweiligen Vergleicherschaltungen (21, ..., 24) jeweils ein Vergleichsdatum (VD21, ..., VD24). Die Vergleichsdaten (VD21, ..., VD24) werden in einer Komprimierungseinheit (25) zu einem komprimierten Fehlerdatum (FD) komprimiert, das über einen externen Datenanschluss (D4) auslesbar ist. Der integrierte Halbleiterspeicher verfügt zusätzlich über eine Schalteinheit (36a, 26b), die zwischen die jeweiligen Vergleicherschaltungen (21, ..., 24) und die Komprimierungsschaltung (25) geschaltet ist. In einem Testbetriebszustand sind die von den Vergleicherschaltungen erzeugten Vergleichsdaten (VD21, ..., VD24) an mindestens einem der externen Datenanschlüsse (D4) auslesbar.

Beschreibung[de]

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einer Testschaltung zur Durchführung eines Funktionstests des integrierten Halbleiterspeichers.

Integrierte Halbleiterspeicher, beispielsweise DRAM (Dynamic Random Access Memory)-Halbleiterspeicher, werden während und nach ihrer Produktion umfangreichen Funktionstests unterzogen, um die Qualität der Speicherbausteine sicherzustellen. Der Großteil der dabei innerhalb des Speicherzellenfeldes auftretenden Fehler sind Einzelbitausfälle. Es treten jedoch auch Fehler auf, die Teile oder sogar ganze Bit- und Wortleitungen betreffen. Dieses Fehlerbild lässt sich sehr leicht anhand der ausfallenden Datenleitungen identifizieren, die dann in charakteristischen Gruppen auftreten. Wenn Einzelbitfehler oder auch fehlerhafte Bit- und Wortleitungen auftreten, wird im Rahmen einer Fehleranalyse untersucht, ob der Speicherchip noch reparierbar ist, indem beispielsweise fehlerhafte Bit- und Wortleitungen durch redundante fehlerfreie Bit- und Wortleitungen ersetzt werden.

Um Testzeit zu sparen, werden oftmals viele Einzeltestdaten unter Verwendung eines sogenannten Advanced Compression Testmode (ACTM) zu einem einzigen pass/fail-Testdatum komprimiert. 4 zeigt dazu einen integrierten Halbleiterspeicher 200 mit einem Speicherzellenfeld 10. Das Speicherzellenfeld umfasst Speicherzellen SZ, die matrixförmig entlang von horizontal verlaufenden Bitleitungen BL und vertikal verlaufenden Wortleitungen WL angeordnet sind. Im Ausführungsbeispiel der 4 sind die Speicherzellen SZ als DRAM-Speicherzellen ausgebildet. Innerhalb des Speicherzellenfeldes 10 ist dazu eine DRAM-Speicherzelle SZ exemplarisch dargestellt. Die Speicherzelle SZ umfasst einen Auswahltransistor AT, über den ein Speicherkondensator SC im leitenden Zustand des Auswahltransistors mit der angeschlossenen Bitleitung BL verbunden ist. Durch das leitend Steuern des Auswahltransistors AT lassen sich somit Daten in die Speicherzellen einschreiben bzw. aus ihnen auslesen.

Der integrierte Halbleiterspeicher enthält ferner eine Steuerschaltung 40, die für die Steuerung der unterschiedlichen Prozesse beim Lesen und Schreiben, aber auch beim Testen des Speichers verantwortlich ist. Beim Einschreiben bzw. Auslesen von Daten erzeugt die Steuerschaltung 40 ausgangsseitig ein Steuersignal N mit einem ersten Zustand, mit dem erste steuerbare Schalter NS1, NS2, NS3 und NS4 in den leitenden Zustand schaltbar sind. Der in 4 dargestellte integrierte Halbleiterspeicher wird beispielsweise in einer Organisationsform x4 betrieben. Bei dieser Organisationsform werden gleichzeitig vier Daten in das Speicherzellenfeld eingeschrieben bzw. aus ihm ausgelesen. Beim Auslesen von Daten aus vier Speicherzellen SZ des Speicherzellenfeldes 10 steuert die Steuerschaltung 40 die steuerbaren Schalter NS mit dem Steuersignal N an. Dadurch werden die aus dem Speicherzellenfeld herausführenden Datenleitungen DL mit externen Datenanschlüssen D1, D2, D3 und D4 verbunden.

Der integrierte Halbleiterspeicher umfasst ferner eine Fehleranalyseschaltung 20, die über zweite steuerbare Schalter TS1, TS2, TS3 und TS4 mit den Datenleitungen DL verbunden ist. Die Fehleranalyseschaltung 20 weist des Weiteren eine Komprimierungseinheit 25 zur ausgangsseitigen Erzeugung eines komprimierten Fehlerdatums FD sowie Vergleicherschaltungen 21, 22, 23 und 24 zur Erzeugung von Vergleichsdaten VD21, VD22, VD23 und VD24 auf. Jede der Vergleicherschaltungen ist eingangsseitig über die zweiten steuerbaren Schalter TS1, TS2, TS3 und TS4 mit jeweils einer Datenleitung DL und einem Register einer Registerschaltung 30 verbunden. Die von den Vergleicherschaltungen ausgangsseitig erzeugten Vergleichsdaten werden der Komprimierungseinheit 25 zugeführt. Die Komprimierungseinheit 25 leitet das von ihr ausgangsseitig erzeugte komprimierte Fehlerdatum FD einem der externen Datenanschlüsse, im Ausführungsbeispiel der 4 dem Datenanschluss D4, zu. Die Vergleicherschaltungen sind beispielsweise als EXOR-Gatter 21,..., 24 ausgebildet und die Komprimierungseinheit ist als ein OR-Gatter 25 ausgebildet.

Im Folgenden wird die Funktionsweise der beschriebenen Schaltungskomponenten zur Durchführung eines Funktionstests des integrierten Halbleiterspeichers 200 beschrieben. Zur Durchführung des Funktionstests wird die Steuerschaltung 40 an einem externen Steueranschluss S40 von einem Testmodussignal TMS angesteuert. Sie erzeugt daraufhin das erste Steuersignal N mit einem zweiten Zustand, das den ersten steuerbaren Schaltern NS1, NS2, NS3 und NS4 zugeführt wird, wodurch diese in den sperrenden Zustand geschaltet werden. Die Datenleitungen DL sind somit nicht mehr mit den externen Datenanschlüssen D1,..., D4 verbunden.

Zu Beginn des Funktionstests generiert die Steuerschaltung 40 Daten D, die sie der Registerschaltung 30 zuführt. Im Ausführungsbeispiel der 4 werden Daten D1, D2, D3 und D4 in vier Registern zwischengespeichert. Diese werden als Testdaten TD1, TD2, TD3 und TD4 in den Speicherzellen SZ des Speicherzellenfeldes 10 abgespeichert. Dazu werden sie von der Registerschaltung 30 dem Speicherzellenfeld 10 zugeführt.

Nach dem Abspeichern der Testdaten in den Speicherzellen SZ erzeugt die Steuerschaltung 40 ausgangsseitig ein Steuersignal T mit einem ersten Zustand, wodurch die zweiten steuerbaren Schalter TS1, TS2, TS3 und TS4 leitend gesteuert werden. Dadurch werden die in den Speicherzellen gespeicherten Testdaten, die im Falle fehlerhafter Speicherzellen im Allgemeinen nicht mehr mit den in der Registerschaltung 30 zwischengespeicherten Daten D1, D2, D3 und D4 übereinstimmen, jeweils einer ersten Eingangsseite einer jeden der Vergleicherschaltungen 21,..., 24 zugeführt. Einer zweiten Eingangsseite einer jeden der Vergleicherschaltungen werden die in der Registerschaltung 30 zwischengespeicherten Daten D1,..., D4 als Solldaten SD1,..., SD4 zugeführt. Die Vergleicherschaltungen vergleichen jeweils die ihnen eingangsseitig zugeführten Testdaten TD mit den ihnen zugeführten Solldaten SD. Die Vergleicherschaltungen sind dabei derart ausgebildet, dass sie zu jeweils einem Testdatum der Testdaten das jeweilige Vergleichsdatum VD21,..., VD24 mit einem ersten Datenwert erzeugen, wenn das Testdatum mit dem zugeordneten Solldatum übereinstimmt. Das jeweilige Vergleichsdatum VD21,..., VD24 wird andererseits mit einem zweiten Datenwert erzeugt, wenn das der jeweiligen Vergleicherschaltung zugeführte Testdatum von dem dieser Vergleicherschaltung zugeführten Solldatum verschieden ist.

Die Komprimierungseinheit 25 erzeugt aus den Datenwerten der ihr eingangsseitig zugeführten Vergleichsdaten ausgangsseitig das komprimierte Fehlerdatum FD mit einem ersten Datenwert, wenn alle Testdaten TD1,..., TD4 mit den ihnen zugeordneten Solldaten SD1,..., SD4 übereinstimmen. Das komprimierte Fehlerdatum wird mit einem zweiten Datenwert erzeugt, wenn mindestens ein Testdatum der Testdaten TD1,..., TD4 von dem Solldatum, das diesem Testdatum zugeordnet ist, verschieden ist. Das komprimierte Fehlerdatum FD stellt somit eine Pass-/Fail-Information dar, die angibt, ob beim Abspeichern der Solldaten SD in den Speicherzellen SZ ein Fehler aufgetreten ist. Diese Pass-/Fail-Information kann extern an einem der Datenanschlüsse, im Ausführungsbeispiel der 4 dem externen Datenanschluss D4, abgegriffen werden.

Die bei der Funktionsprüfung verwendeten Testsysteme verfügen nur über eine begrenzte Anzahl an Testerkanälen. Durch das Komprimieren des Vergleichs der einzelnen Testdaten TD1, TD2, TD3 und TD4 mit ihren zugehörigen Solldaten SD1, SD2, SD3 und SD4 auf ein einziges komprimiertes Fehlerdatum FD, gelingt es jedoch, mit einem solchen Testsystem viele Speicherbausteine parallel zu testen. In gegenwärtigen Implementierungen des ACTM wird der Chip intern in einer x16 Organisationsform betrieben, um die interne Parallelität weiter zu erhöhen und somit Testzeit zu sparen. Dies bedeutet, dass an Stelle der in der 4 der Einfachheit halber dargestellten vier Datenleitungen nunmehr 16 Datenleitungen parallel angesteuert werden. Dadurch lassen sich jeweils 16 Testdaten mit ihren zugehörigen Solldaten vergleichen. Für einen DDR (Double Data Rate)-DRAM-Speicher können zusätzlich noch zwei aufeinanderfolgende Testdaten (Burst) in ein Datum komprimiert werden. Effektiv werden somit 32 Testdatenbits auf ein Testbit komprimiert.

Der oben beschriebene Kompressionstestmodus liefert jedoch im Fehlerfall keine Information, welche der 4 oder 16 Speicherzellen fehlerhaft war oder in welchen Speicherbereichen des Speicherzellenfeldes Speicherzellen ausgefallen sind bzw. welche Adressen fehlerhafte Speicherzellen ansteuern. Darüber hinaus kann je nach Kompressionsgrad die Information, welche Bit-, Wort- oder Datenleitung DL von einem Fehler betroffen ist, verloren gehen. Ebenso geht die Information verloren, welche Datenpolarität in einer Speicherzelle fehlerhaft abgespeichert worden ist, also beispielsweise, ob ein Null-Pegel oder ein Eins-Pegel zum Ausfall der Speicherzelle geführt hat und somit für diese Speicherzelle oder diesen Speicherbereich kritisch ist. Der hohe Grad der Kompression lässt auch keinen Rückschluss mehr zu, ob bestimmte Datentopologien zum Einschreiben bzw. Auslesen sich als kritisch in Bezug auf Fehler erwiesen haben. Gerade für die physikalische Fehleranalyse ist es jedoch erforderlich, dass sowohl der genaue Ort der Speicherzelle, die von einem Ausfall betroffen ist, lokalisierbar ist, als auch, dass die Datenpolarität, bei der eine Speicherzelle ausfällt, bekannt ist.

Eine Möglichkeit, das Problem zu umgehen, besteht darin, den integrierten Halbleiterspeicher nicht im Advanced Compression Test Mode zu betreiben, sondern stattdessen die aus dem Speicherzellenfeld ausgelesenen Testdaten TD1, TD2, TD3 und TD4 über die ersten steuerbaren Schalter NS1, NS2, NS3 und NS4 direkt den externen Datenanschlüssen D1,..., D4 zuzuführen. Da ein integrierter Halbleiterspeicher aber im Allgemeinen die Solldaten nur im ACTM-Testbetrieb intern erzeugt und den Speicherzellen als Testdaten zuführt, müssten diese Soll- bzw. Testdaten extern generiert werden und zu Beginn des Funktionstests über die externen Datenanschlüsse D1,..., D4 in das Speicherzellenfeld eingelesen werden. Da die für einen Test verwendeten Datentopologien jedoch oftmals recht komplex sind, würde diese Lösung einen erheblichen Zeitaufwand darstellen. Ebenso müssten Prüfprogramme, die derzeit den ACTM benutzen, umgeschrieben werden, was teilweise nicht möglich ist. Aus diesen Gründen ist es sinnvoll, einmal in den ACTM umgesetzte Prüfprogramme möglichst auch zur physikalischen Fehleranalyse von Bausteinen einzusetzen.

Die Aufgabe der vorliegenden Erfindung ist es daher, einen integrierten Halbleiterspeicher mit einer Testschaltung zur Durchführung eines Funktionstests anzugeben, die eine Information liefert, welche der zu testenden Speicherzellen fehlerhaft ist. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Funktionstest des integrierten Halbleiterspeicher anzugeben, das einen Rückschluss zulässt, welche der getesteten Speicherzellen fehlerhaft ist.

Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit Datenanschlüssen zum Ein- und Auslesen von Daten, mit einem Speicherzellenfeld mit Speicherzellen zum Abspeichern von Testdaten, wobei die Testdaten intern generiert werden. Der erfindungsgemäße integrierte Halbleiterspeicher weist darüber hinaus eine Fehleranalyseschaltung zur Durchführung eines Soll-Ist-Datenvergleichs von den in den Speicherzellen abgespeicherten Testdaten mit zu den abgespeicherten Testdaten zugehörigen Solldaten auf. Der Fehleranalyseschaltung sind mehrere Testdaten und die zu den mehreren Testdaten zugehörigen Solldaten zuführbar. Die Fehleranalyseschaltung ist derart ausgebildet ist, dass sie zu den mehreren der ihr zugeführten Testdaten ein komprimiertes Fehlerdatum mit einem ersten Datenwert erzeugt, wenn die zu den mehreren Testdaten zugeordneten Solldaten mit den mehreren Testdaten übereinstimmen, und dass sie zu den mehreren der ihr zugeführten Testdaten das komprimierte Fehlerdatum mit einem zweiten Datenwert erzeugt, wenn mindestens ein Testdatum der mehreren Testdaten von dem dem mindestens einen Testdatum zugeordneten Solldatum verschieden ist. Des Weiteren ist die Fehleranalyseschaltung derart ausgebildet ist, dass sie zu jeweils einem Testdatum der mehreren Testdaten ein Vergleichsdatum mit dem ersten Datenwert erzeugt, wenn das eine Testdatum mit dem dem einen Testdatum zugeordneten Solldatum übereinstimmt, und dass sie zu jeweils einem Testdatum der mehreren Testdaten das Vergleichsdatum mit dem zweiten Datenwert erzeugt, wenn das eine Testdatum von dem dem einen Testdatum zugeordneten Solldatum verschieden ist. Das komprimierte Fehlerdatum ist über einen der Datenanschlüsse und die Vergleichsdaten sind über mindestens einen der Datenanschlüsse auslesbar.

Durch das gezielte Auslesen der Vergleichsdaten einzelner Speicherzellen lässt sich darauf zurückschließen, welche einzelnen Speicherzellen bzw. welche Adressbereiche von Speicherzellen in einem Speicherzellenfeld von Fehlern betroffen sind. Der erfindungsgemäße integrierte Halbleiterspeicher weist darüber hinaus den Vorteil auf, dass er zur Durchführung des Funktionstests wie bisher im Advanced Compression Test Mode betrieben werden kann. Somit ist es nicht erforderlich neue Prüfprogramme zu implementieren, die beispielsweise Soll- bzw. Testdaten erzeugen müssten. Da die Datentopologie bzw. die Datenpolarität, die in jeder der zu testenden Speicherzellen während des Funktionstests abgespeichert wird, über die Solldaten bekannt ist und der Inhalt jeder einzelnen Speicherzelle bewertet werden kann, lassen sich Rückschlüsse zu, welche Datentopologien bzw. Datenpolaritäten sich in Speicherzellen als besonders kritisch erweisen.

Nach einem weiteren Merkmal des erfindungsgemäßen integrierten Halbleiterspeichers umfasst die Fehleranalyseschaltung eine Komprimierungseinheit zur Erzeugung des komprimierten Fehlerdatums und Vergleicherschaltungen zur Erzeugung der Vergleichsdaten. Die Fehleranalyseschaltung weist eine Schalteinheit auf, der die Vergleichsdaten zuführbar sind. Die Schalteinheit ist dabei derart ausgebildet, dass sie in einer ersten Konfiguration wahlweise die ihr zugeführten Vergleichsdaten der Komprimierungseinheit zuführt oder in einer zweiten Konfiguration die ihr zugeführten Vergleichsdaten mindestens einem der Datenanschlüsse zuführt.

In einer Ausführungsform des integrierten Halbleiterspeichers ist die Schalteinheit ausgangsseitig mit jeweils einem der Datenanschlüsse verbunden. Die Schalteinheit ist dabei derart ausgebildet, dass sie in der zweiten Konfiguration jeweils ein Vergleichsdatum der ihr zugeführten Vergleichsdaten jeweils einem der Datenanschlüsse zuführt.

In einer Weiterbildung des integrierten Halbleiterspeichers weist die Schalteinheit steuerbare Schalter auf. Jeweils einer der steuerbaren Schalter ist mit jeweils einer der Vergleicherschaltungen verbunden. Die steuerbaren Schalter sind derart ausgebildet, dass sie in der ersten Konfiguration der Schalteinheit jeweils ein Vergleichsdatum der ihr zugeführten Vergleichsdaten der Komprimierungseinheit zuführen. Darüber hinaus sind die steuerbaren Schalter derart ausgebildet, dass sie in der zweiten Konfiguration der Schalteinheit jeweils ein Vergleichsdatum der ihr zugeführten Vergleichsdaten jeweils einem der Datenanschlüsse zuführen.

Gemäß einem weiteren Merkmal des integrierten Halbleiterspeichers weisen die steuerbaren Schalter jeweils einen ersten aktivierbaren Verstärker und einen zweiten aktivierbaren Verstärker auf. Die ersten aktivierbaren Verstärker sind eingangsseitig jeweils mit einer der Vergleicherschaltungen und ausgangsseitig jeweils mit einem der Datenanschlüsse verbunden. Die zweiten aktivierbaren Verstärker sind eingangsseitig jeweils mit einer der Vergleicherschaltungen und ausgangsseitig jeweils mit einem Eingangsanschluss der Komprimierungseinheit verbunden. Die ersten aktivierbaren Verstärker sind derart ausgebildet, dass sie bei Ansteuerung mit einem ersten Zustand eines Steuersignals das ihnen jeweilig eingangseitig zugeführte Vergleichsdatum verstärken und jeweils dem mit ihnen verbundenen Datenanschluss zuführen. Ferner sind die zweiten aktivierbaren Verstärker derart ausgebildet, dass sie bei Ansteuerung mit einem zweiten Zustand des Steuersignals das ihnen eingangsseitig jeweilig zugeführte Vergleichsdatum verstärken und jeweils dem mit ihnen verbundenen Eingangsanschluss der Komprimierungseinheit zuführen.

In einer Weiterbildung des integrierten Halbleiterspeichers sind die ersten und zweiten aktivierbaren Verstärker jeweils als CMOS-Transfergates ausgebildet.

In einer anderen Ausführungsvariante des erfindungsgemäßen integrierten Halbleiterspeichers ist die Schalteinheit ausgangsseitig mit einem der Datenanschlüsse verbunden. Die Schalteinheit ist dabei derart ausgebildet, dass sie in einer zweiten Konfiguration der Schalteinheit ein Vergleichsdatum der ihr zugeführten Vergleichsdaten dem einen der Datenanschlüsse zuführt.

In einer weiteren Ausgestaltungsform des integrierten Halbleiterspeichers ist der Schalteinheit ein Steuersignal zuführbar. Die Schalteinheit ist dabei derart ausgebildet, dass sie je nach einem Zustand des Steuersignals ein Vergleichsdatum der eingangsseitig zugeführten Vergleichsdaten auswählt, welches dem einen der Datenanschlüsse zugeführt wird.

In einer Ausführung ist die Schalteinheit der Fehleranalyseschaltung als ein Multiplexer ausgebildet.

In einer Weiterbildung des integrierten Halbleiterspeichers ist die Komprimierungseinheit der Fehleranalyseschaltung als ein OR-Gatter ausgebildet. Die Vergleicherschaltungen der Fehleranalyseschaltung sind jeweils als EXOR-Gatter ausgebildet.

Nach einem weiteren Merkmal umfasst der integrierter Halbleiterspeicher eine Registerschaltung zur Speicherung von Daten. Die in der Registerschaltung gespeicherten Daten sind den Speicherzellen einerseits als Testdaten zuführbar und sind andererseits den Vergleicherschaltungen als Solldaten zuführbar.

Darüber hinaus kann der integrierte Speicher erste steuerbaren Schalter aufweisen. Jeweils ein Testdatum der Testdaten ist über jeweils einen der ersten steuerbaren Schalter jeweils einem der Datenanschlüsse zuführbar.

Nach einem weiteren Merkmal umfasst der integrierte Halbleiterspeicher zweite steuerbare Schalter. Jeweils ein Testdatum der Testdaten ist über einen der zweiten steuerbaren Schalter einer der Vergleicherschaltungen der Fehleranalyseschaltung zuführbar.

In einer weiteren Ausführungsform ist der erfindungsgemäße integrierte Halbleiterspeicher in einem Normalbetriebszustand betreibbar. Er umfasst eine Steuerschaltung zur Erzeugung von Steuersignalen und Daten. Die Steuerschaltung ist derart ausgebildet, dass sie im Normalbetriebszustand des integrierten Halbleiterspeichers ein erstes Steuersignal zur Ansteuerung der ersten steuerbaren Schalter erzeugt, so dass jeweils ein Testdatum der Testdaten jeweils über einen der ersten steuerbaren Schalter jeweils einem der Datenanschlüsse zugeführt wird.

In einer anderen Ausgestaltungsform ist der erfindungsgemäße integrierte Halbleiterspeicher in einem Testbetriebszustand betreibbar. Die Steuerschaltung ist dabei derart ausgebildet, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers die Daten erzeugt und in der Registerschaltung zwischenspeichert. Die Steuerschaltung ist derart ausgebildet, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers ein zweites Steuersignal zur Ansteuerung der zweiten steuerbaren Schalter erzeugt, so dass jeweils ein Testdatum der Testdaten jeweils über einen der zweiten steuerbaren Schalter jeweils einer der Vergleicherschaltungen zugeführt wird.

In einer anderen Ausbildung des integrierten Halbleiterspeichers ist die Steuerschaltung derart ausgebildet, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers ein drittes Steuersignal mit einem ersten Zustand erzeugt, so dass die Schalteinheit der Fehleranalyseschaltung die ihr zugeführten Vergleichsdaten der Komprimierungseinheit zuführt. Des Weiteren ist die Steuerschaltung derart ausgebildet, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers das dritte Steuersignal mit einem zweiten Zustand erzeugt, so dass die Schalteinheit der Fehleranalyseschaltung die ihr zugeführten Vergleichsdaten dem mindestens einen der Datenanschlüsse zuführt.

Im Folgenden wird ein Verfahren zum Testen eines integrierten Halbleiterspeichers beschrieben, das ebenfalls das Problem löst. Gemäß dem Verfahren werden Testdaten in Speicherzellen eingeschrieben, wobei die Testdaten intern in dem integrierten Halbleiterspeicher generiert werden. Anschließend werden die Testdaten aus den Speicherzellen ausgelesen. Jeweils ein Testdatum der ausgelesenen Testdaten wird mit jeweils einem dem ausgelesenem Testdatum zugeordneten Solldatum verglichen. Zu einem Testdatum wird ein zugehöriges Vergleichsdatum mit einem ersten Datenwert erzeugt, wenn das Testdatum mit dem Solldatum übereinstimmt. Das zu dem Testdatum zugehörige Vergleichsdatum wird mit einem zweiten Datenwert erzeugt, wenn das Testdatum von dem Solldatum verschieden ist. Die Vergleichsdaten werden wahlweise entweder über jeweils einen externen Datenanschluss ausgelesen oder es wird ein komprimiertes Fehlerdatum durch eine logische Verknüpfung der Vergleichsdaten erzeugt und über einen der externen Datenanschlüsse ausgelesen.

Nach einer Weiterbildung des erfindungsgemäßen Verfahrens zum Testen eines integrierten Halbleiterspeichers werden Testdaten in Speicherzellen eingeschrieben, wobei die Testdaten intern in dem integrierten Halbleiterspeicher generiert werden. Die Testdaten werden anschließend aus den Speicherzellen ausgelesen. Nachfolgend wird ein Testdatum eines der ausgelesenen Testdaten mit jeweils einem dem Testdatum zugeordneten Solldatum verglichen. Zu einem Testdatum wird ein zugehöriges Vergleichsdatum mit einem ersten Datenwert erzeugt, wenn das Testdatum mit dem Solldatum übereinstimmt. Das zu dem Testdatum zugehörige Vergleichsdatums wird mit einem zweiten Datenwert erzeugt, wenn das Testdatum von dem Solldatum verschieden ist. Wahlweise wird ein Vergleichsdatums der Vergleichsdaten über einen externen Datenanschluss ausgelesen oder es wird ein komprimiertes Fehlerdatum durch eine logische Verknüpfung der Vergleichsdaten erzeugt und über einen externen Datenanschluss ausgelesen.

Die Erfindung wird im Folgenden anhand der Figuren, die Ausführungsbeispiele der Erfindung zeigen, näher erläutert. Es zeigen:

1 eine Ausführungsform eines integrierten Halbleiterspeichers zur Durchführung eines Funktionstests gemäß der Erfindung,

2 eine Ausführungsform einer Schalteinheit zur Durchführung des Funktionstests gemäß der Erfindung,

3 eine Ausführungsform einer Fehleranalyseschaltung zur Durchführung des Funktionstests gemäß der Erfindung,

4 einen integrierten Halbleiterspeicher zur Durchführung des Funktionstests gemäß dem Stand der Technik.

1 zeigt eine Ausführungsform eines integrierten Halbleiterspeichers 100a zur Durchführung eines Funktionstests des integrierten Halbleiterspeichers gemäß der Erfindung. Schaltungskomponenten des erfindungsgemäßen integrierten Halbleiterspeichers 100a, die identisch sind mit Schaltungskomponenten des in der 4 beschriebenen integrierten Halbleiterspeichers 200 gemäß dem Stand der Technik, sind mit gleichen Bezugszeichen versehen. Zur Erläuterung ihrer Funktionsweise wird auf die Beschreibung der 4 verwiesen.

Die Fehleranalyseschaltung 20 des erfindungsgemäßen integrierten Halbleiterspeichers 100a weist zusätzlich zu den Komponenten des integrierten Halbleiterspeichers 200 eine Schalteinheit 26a auf, der die Vergleichsdaten VD21,..., VD24 eingangsseitig von den Vergleicherschaltungen zugeführt werden. Die Schalteinheit 26a ist über Ausgangsanschlüsse A26a, A26b, A26c und A26d jeweils mit einem der externen Datenanschlüsse D1,..., D4 verbunden. Des Weiteren ist sie ausgangsseitig mit Eingangsanschlüssen E25a, E25b, E25c und E25d der Komprimierungseinheit 25 verbunden. Die Schalteinheit 26a ist dabei derart ausgebildet, dass sie wahlweise in einer ersten Konfiguration die ihr zugeführten Vergleichsdaten VD21,..., VD24 jeweils einem der Eingangsanschlüsse E25a,..., E25d der Komprimierungseinheit 25 zuführt oder in einer zweiten Konfiguration jeweils einem der externen Datenanschlüsse D1,..., D4 ein Vergleichsdatum der Vergleichsdaten VD21,..., VD24 zuführt. Zum Wechsel zwischen der ersten und zweiten Konfiguration wird die Schalteinheit 26a von der Steuerschaltung 40 mit einem Steuersignal S angesteuert.

Da die Datenwerte der Vergleichsdaten eine Information enthalten, ob das in den Speicherzellen abgespeicherte Testdatum mit dem zugehörigen Solldatum übereinstimmt oder von ihm verschieden ist, lässt sich somit an den externen Datenanschlüssen D1,..., D4 eine Pass-/Fail-Information abgreifen, die einen Rückschluss zulässt, welche der Speicherzellen bei dem Funktionstest ausgefallen ist. Der externe Datenanschluss D1 wird beispielsweise von der Schalteinheit 26a mit dem Vergleichsdatum VD21 angesteuert, das eine Information darüber enthält, ob die Speicherzelle, in der das Testdatum TD1 abgespeichert worden ist, fehlerhaft ist. Dem externen Datenanschluss D2 wird beispielsweise von der Schalteinheit 26a das Vergleichsdatum VD22 zugeführt, das eine Information darüber enthält, ob die Speicherzelle, in der das Testdatum TD2 abgespeichert worden ist, fehlerhaft ist. Entsprechendes gilt für die Speicherzellen, in denen das Testdatum TD3 und TD4 abgespeichert worden ist.

2 zeigt eine Ausführungsform der Schalteinheit 26a der Fehleranalyseschaltung 20. Die Schalteinheit 26a weist steuerbare Schalter S21 und S22 auf. Die steuerbaren Schalter sind dabei jeweils eingangsseitig mit einer der Vergleicherschaltungen 21 und 22 verbunden. Die steuerbaren Schalter S21 und S22 sind derart ausgebildet, dass sie in der ersten Konfiguration der Schalteinheit 26a jeweils ein Vergleichsdatum der ihr zugeführten Vergleichsdaten VD21,..., VD24 jeweils einem der Eingangsanschlüsse E25a,..., E25d der ersten Komprimierungseinheit 25 zuführen. Die steuerbaren Schalter sind darüber hinaus derart ausgebildet, dass sie in der zweiten Konfiguration der Schalteinheit 26a jeweils ein Vergleichsdatum der ihr zugeführten Vergleichsdaten VD21,..., VD24 jeweils einem der Ausgangsanschlüsse A26a,..., A26d und somit jeweils einem der externen Datenanschlüsse D1,..., D4 zuführen.

Die steuerbaren Schalter weisen dabei eine Ausgestaltung und zugehörige interne Verschaltung auf, wie sie exemplarisch in der 2 anhand des steuerbaren Schalters 521 dargestellt ist. Der steuerbare Schalter S21 enthält einen ersten aktivierbaren Verstärker 27 und einen zweiten aktivierbaren Verstärker 28. Der erste aktivierbare Verstärker 27 ist eingangsseitig mit der Vergleicherschaltung 21 und ausgangsseitig über den Ausgangsanschluss A26a der Schalteinheit 26a mit dem ersten externen Datenanschluss D1 verbunden. Der zweite aktivierbare Verstärker 28 ist eingangsseitig mit der Vergleicherschaltung 21 und ausgangsseitig mit dem Eingangsanschluss E25a der ersten Komprimierungseinheit 25 verbunden. Die beiden aktivierbaren Verstärker 27 und 28 lassen sich durch das von der Steuerschaltung 40 erzeugte Steuersignal S steuern.

Durch Ansteuerung der Steuerschaltung 40 mit dem Testmodussignal TMS werden der Fehleranalyseschaltung 20 durch das leitend Steuern der zweiten steuerbaren Schalter TS1,..., TS4 die Testdaten TD1,..., TD4 zugeführt.

Wenn die Steuerschaltung 40 nachfolgend mit einem Testmodussignal TM1 angesteuert wird, steuert sie die Schalteinheit 26a mit einem ersten Zustand des Steuersignals S an, wodurch der erste aktivierbare Verstärker 27 aktiviert wird. Im aktivierten Zustand verstärkt er das ihm eingangsseitig von der Vergleicherschaltung zugeführte Vergleichsdatum VD21 und führt es dem externen Datenanschluss D1 zu. Ebenso werden auch die übrigen steuerbaren Schalter, die mit den Vergleicherschaltungen 22, 23 und 24 verbunden sind und von denen in der 2 nur der steuerbare Schalter 22 gezeigt ist, derart aktiviert, dass sie das ihnen zugeführte Vergleichsdatum VD22, VD23 und VD24 den mit ihnen verbundenen externen Datenanschlüssen D2, D3 und D4 zuführen.

Wenn die Steuerschaltung 40 nachfolgend hingegen mit einem Testmodussignal TM2 angesteuert wird, steuert sie die Schalteinheit 26a mit einem zweiten Zustand des Steuersignals S an, wodurch der zweite aktivierbare Verstärker 28 aktiviert. Im aktivierten Zustand verstärkt dieser das ihm von der Vergleicherschaltung 21 zugeführte Vergleichsdatum VD21 und führt es über den Eingangsanschluss E25a der Komprimierungseinheit 25 zu. Ebenso werden durch Ansteuerung der weiteren steuerbaren Schalter, die mit den Vergleicherschaltungen verbunden sind und von denen in der 2 der Einfachheit halber nur der steuerbare Schalter 522 dargestellt ist, die weiteren Vergleichsdaten VD22, VD23 und VD24 den weiteren Eingangsanschlüssen E25b, E25c und E25d der Komprimierungsschaltung 25 zugeführt. Die aktivierbaren Verstärker 26 und 27 können beispielsweise als CMOS-Transfergates ausgebildet sein.

3 zeigt einen Ausschnitt des erfindungsgemäßen Halbleiterspeichers 100b, der gegenüber der in der 1 dargestellten Ausführungsvariante modifiziert ist. Im Gegensatz zu der Ausführungsvariante der in der 1 dargestellten Schalteinheit 26a weist die Fehleranalyseschaltung 20 in der 3 eine Schalteinheit 26b auf, die ausgangsseitig mit einem einzigen externen Datenanschluss, beispielsweise dem externen Datenanschluss D4, verbunden ist. Ansonsten ist sie, wie in der Ausführungsform der Schalteinheit 26a der 1, ausgangsseitig mit der Komprimierungseinheit 25 verbunden.

Die Schalteinheit 26b ist über das Anlegen des Steuersignals S, das von der Steuerschaltung 40 erzeugt wird, steuerbar. Die Schalteinheit 26b ist in dieser Ausführungsform derart ausgebildet, dass sie je nach Zustand des Steuersignals S ein Vergleichsdatum der Vergleichsdaten VD21,..., VD24 auswählt und dieses dem externen Datenanschluss D4 zuführt.

Durch Ansteuerung der Steuerschaltung 40 mit dem Testmodussignal TMS werden der Fehleranalyseschaltung 20 durch das leitend Steuern der zweiten steuerbaren Schalter TS1,..., TS4 die Testdaten TD1,..., TD4 zugeführt.

Wenn die Steuerschaltung 40 nachfolgend mit einem Testmodussignal TM1 angesteuert wird, so erzeugt sie je nach Zustand des Testmodussignals TM1 einen Zustand des Steuersignals S. Je nach Zustand des Steuersignals S wählt die Schalteinheit 26b jeweils eines der Vergleichsdaten VD21,..., VD24 aus, das sie dann dem externen Datenanschluss D4 zuführt. Wenn die Steuerschaltung 40 nachfolgend hingegen mit dem Testmodussignal TM2 angesteuert wird, steuert sie ausgangsseitig die Schalteinheit 26b mit dem zweiten Zustand des Steuersignals S an. Die Schalteinheit 26b führt bei dieser Art der Ansteuerung die Vergleichsdaten der Komprimierungseinheit 25 zu.

Somit ermöglicht diese Ausführungsform der Fehleranalyseschaltung 20 das gezielte Auslesen einer Pass-/Fail-Information einer bestimmten Speicherzelle, die im Testbetriebszustand des erfindungsgemäßen integrierten Halbleiterspeichers 100b mit einer der Vergleicherschaltungen verbunden ist. Die Schalteinheit der Fehleranalyseschaltung kann in dieser Ausführungsform als ein Multiplexer 26b ausgebildet sein.

10Speicherzellenfeld 20Fehleranalyseschaltung 21, 22, 23, 24Vergleicherschaltungen 25Komprimierungseinheit 26Schalteinheit 27, 28aktivierbare Verstärker 30Registerschaltung 40Steuerschaltung 100Erfindungsgemäßer integrierter Halblei terspeicher 200Integrierter Halbleiterspeicher gemäß dem Stand der Technik ATAuswahltransistor BLBitleitung DExterner Datenanschluss DLDatenleitung DSDaten FDkomprimiertes Fehlerdatum GExterner Datenanschluss N, T, SSteuersignale NS, TSSteuerbare Schalter S21, S22Steuerbarer Schalter SCSpeicherzelle SDSolldaten SZSpeicherzelle TDTestdaten TM, TMSTestmodussignal VDVergleichsdatum WLWortleitung

Anspruch[de]
  1. Integrierter Halbleiterspeicher

    – mit Datenanschlüssen (D1,..., D4) zum Ein- und Auslesen von Daten (TD1,..., TD4),

    – mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ) zum Abspeichern von Testdaten (TD1,..., TD4), wobei die Testdaten (TD1,..., TD4) intern generiert werden,

    – mit einer Fehleranalyseschaltung (20) zur Durchführung eines Soll-Ist-Datenvergleichs von den in den Speicherzellen (SZ) abgespeicherten Testdaten (TD1,..., TD4) mit zu den abgespeicherten Testdaten zugehörigen Solldaten (SD1,..., SD4),

    – bei dem der Fehleranalyseschaltung (20) mehrere Testdaten (TD1,..., TD4) und die zu den mehreren Testdaten zugehörigen Solldaten (SD1;..., SD4) zuführbar sind,

    – bei dem die Fehleranalyseschaltung (20) derart ausgebildet ist, dass sie zu den mehreren der ihr zugeführten Testdaten ein komprimiertes Fehlerdatum (FD) mit einem ersten Datenwert erzeugt, wenn die zu den mehreren Testdaten zugeordneten Solldaten mit den mehreren Testdaten übereinstimmen, und dass sie zu den mehreren der ihr zugeführten Testdaten das komprimierte Fehlerdatum (FD) mit einem zweiten Datenwert erzeugt, wenn mindestens ein Testdatum (TD1) der mehreren Testdaten von dem dem mindestens einen Testdatum zugeordneten Solldatum (SD1) verschieden ist,

    – bei dem die Fehleranalyseschaltung (20) derart ausgebildet ist, dass sie zu jeweils einem Testdatum (TD1) der mehreren Testdaten ein Vergleichsdatum (VD21) mit dem ersten Datenwert erzeugt, wenn das eine Testdatum (TD1) mit dem dem einen Testdatum zugeordneten Solldatum (SD1) übereinstimmt, und dass sie zu jeweils einem Testdatum (TD1) der mehreren Testdaten das Vergleichsdatum (VD21) mit dem zweiten Datenwert erzeugt, wenn das eine Testdatum (TD1) von dem dem einen Testdatum zugeordneten Solldatum (SD1) verschieden ist,

    – bei dem das komprimierte Fehlerdatum (FD) über einen der Datenanschlüsse (D4) und die Vergleichsdaten (VD21,..., VD24) über mindestens einen der Datenanschlüsse (D1,... D4) auslesbar sind.
  2. Integrierter Halbleiterspeicher nach Anspruch 1,

    – bei dem die Fehleranalyseschaltung (20) eine Komprimierungseinheit (25) zur Erzeugung des komprimierten Fehlerdatums (FD) und Vergleicherschaltungen (21,..., 24) zur Erzeugung der Vergleichsdaten (VD21,..., VD24) aufweist,

    – bei dem die Fehleranalyseschaltung (20) eine Schalteinheit (26a, 26b) aufweist, der die Vergleichsdaten (VD21,..., VD24) zuführbar sind,

    – bei dem die Schalteinheit (26a, 26b) derart ausgebildet ist, dass sie in einer ersten Konfiguration wahlweise die ihr zugeführten Vergleichsdaten (VD21,..., VD24) der Komprimierungseinheit (25) zuführt oder in einer zweiten Konfiguration die ihr zugeführten Vergleichsdaten (VD21,..., VD24) mindestens einem der Datenanschlüsse (D1,..., D4) zuführt.
  3. Integrierter Halbleiterspeicher nach Anspruch 2,

    – bei dem die Schalteinheit (26a) ausgangsseitig (A26a,..., A26d) mit jeweils einem der Datenanschlüsse (D1,..., D4) verbunden ist,

    – bei dem die Schalteinheit (26a) derart ausgebildet ist, dass sie in der zweiten Konfiguration jeweils ein Vergleichsdatum der ihr zugeführten Vergleichsdaten (VD21,..., VD24) jeweils einem der Datenanschlüsse (D1,..., D4) zuführt.
  4. Integrierter Halbleiterspeicher nach Anspruch 3,

    – bei dem die Schalteinheit (26a) steuerbare Schalter (S21, S22) aufweist,

    – bei dem jeweils einer der steuerbaren Schalter (S21, S22) mit jeweils einer der Vergleicherschaltungen (21, 22) verbunden ist,

    – bei dem die steuerbaren Schalter (S21, S22) derart ausgebildet sind, dass sie in der ersten Konfiguration der Schalteinheit (26a) jeweils ein Vergleichsdatum der ihr zugeführten Vergleichsdaten (VD21,..., VD24) der Komprimierungseinheit (25) zuführt,

    – bei dem die steuerbaren Schalter (S21, S22) derart ausgebildet sind, dass sie in der zweiten Konfiguration der Schalteinheit (26a) jeweils ein Vergleichsdatum der ihr zugeführten Vergleichsdaten (VD21,..., VD24) jeweils einem der Datenanschlüsse zuführt.
  5. Integrierter Halbleiterspeicher nach Anspruch 4,

    – bei dem die steuerbaren Schalter (S21, S22) jeweils einen ersten aktivierbaren Verstärker (27) und einen zweiten aktivierbaren Verstärker (28) aufweisen,

    – bei dem die ersten aktivierbaren Verstärker (27) eingangsseitig jeweils mit einer der Vergleicherschaltungen (21) und ausgangsseitig (A26a) jeweils mit einem der Datenanschlüsse (D1) verbunden sind,

    – bei dem die zweiten aktivierbaren Verstärker (28) eingangsseitig jeweils mit einer der Vergleicherschaltungen (21) und ausgangsseitig jeweils mit einem Eingangsanschluss (E25A) der Komprimierungseinheit (25) verbunden sind,

    – bei dem die ersten aktivierbaren Verstärker (27) derart ausgebildet sind, dass sie bei Ansteuerung mit einem ersten Zustand eines Steuersignals (S) das ihnen jeweilig eingangseitig zugeführte Vergleichsdatum (VD21) verstärken und jeweils dem mit ihnen verbundenen Datenanschluss (D1) zuführen,

    – bei dem die zweiten aktivierbaren Verstärker (28) derart ausgebildet sind, dass sie bei Ansteuerung mit einem zweiten Zustand des Steuersignals (S) das ihnen eingangsseitig jeweilig zugeführte Vergleichsdatum (VD21) verstärken und jeweils dem mit ihnen verbundenen Eingangsanschluss (E25A) der Komprimierungseinheit (25) zuführen.
  6. Integrierter Halbleiterspeicher nach Anspruch 5,

    – bei dem die ersten und zweiten aktivierbaren Verstärker jeweils als CMOS-Transfergates (27, 28) ausgebildet sind.
  7. Integrierter Halbleiterspeicher nach Anspruch 2,

    – bei dem die Schalteinheit (26b) ausgangsseitig (A26d) mit einem der Datenanschlüsse (D4) verbunden ist,

    – bei dem die Schalteinheit (26b) derart ausgebildet ist, dass sie in einer zweiten Konfiguration der Schalteinheit (26b) ein Vergleichsdatum (VD21) der ihr zugeführten Vergleichsdaten (VD21,..., VD24) dem einen der Datenanschlüsse (D4) zuführt.
  8. Integrierter Halbleiterspeicher nach Anspruch 7,

    – bei dem der Schalteinheit (26b) ein Steuersignal (S) zuführbar ist,

    – bei dem die Schalteinheit (26b) derart ausgebildet ist, dass sie je nach einem Zustand des Steuersignals (S) ein Vergleichsdatum (VD21) der eingangsseitig zugeführten Vergleichsdaten auswählt, welches dem einen der Datenanschlüsse (D4) zugeführt wird.
  9. Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder 8,

    – bei dem die Schalteinheit der Fehleranalyseschaltung (20) als ein Multiplexer (26b) ausgebildet ist.
  10. Integrierter Halbleiterspeicher nach einem der Ansprüche 2 bis 9,

    – bei dem die Komprimierungseinheit der Fehleranalyseschaltung (20) als ein OR-Gatter (25) ausgebildet ist,

    – bei dem die Vergleicherschaltungen der Fehleranalyseschaltung (20) jeweils als EXOR-Gatter (21, 22, 23, 24) ausgebildet sind.
  11. Integrierter Halbleiterspeicher nach einem der Ansprüche 2 bis 10,

    – mit einer Registerschaltung (30) zur Speicherung von Daten (DS1, DS2, DS3, DS4),

    – bei dem die in der Registerschaltung (30) gespeicherten Daten den Speicherzellen (SZ) zuführbar sind,

    – bei dem die in der Registerschaltung (30) gespeicherten Daten den Vergleicherschaltungen (21,..., 24) zuführbar sind.
  12. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 11,

    – mit ersten steuerbaren Schaltern (NS1,..., NS4),

    – bei dem jeweils ein Testdatum (TD1) der Testdaten über jeweils einen der ersten steuerbaren Schalter (NS1) jeweils einem der Datenanschlüsse (D1) zuführbar ist.
  13. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 12,

    – mit zweiten steuerbaren Schaltern (TS1,..., TS4),

    – bei dem jeweils ein Testdatum (TD1) der Testdaten über einen der zweiten steuerbaren Schalter (TS1) einer der Vergleicherschaltungen (21) der Fehleranalyseschaltung (20) zuführbar ist.
  14. Integrierter Halbleiterspeicher nach einem der Ansprüche 12 oder 13,

    – der in einem Normalbetriebszustand betreibbar ist,

    – mit einer Steuerschaltung (40) zur Erzeugung von Steuersignalen (N, T, S) und Daten (DS),

    – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie im Normalbetriebszustand des integrierten Halbleiterspeichers ein erstes Steuersignal (N) zur Ansteuerung der ersten steuerbaren Schalter (NS1,..., NS4) erzeugt, so dass jeweils ein Testdatum (TD1) der Testdaten jeweils über einen der ersten steuerbaren Schalter (NS1) jeweils einem der Datenanschlüsse (D1) zugeführt wird.
  15. Integrierter Halbleiterspeicher nach Anspruch 14,

    – der in einem Testbetriebszustand betreibbar ist,

    – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers die Daten (D1,..., D4) erzeugt und in der Registerschaltung (30) zwischenspeichert,

    – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers ein zweites Steuersignal (T) zur Ansteuerung der zweiten steuerbaren Schalter (TS1,..., TS4) erzeugt, so dass jeweils ein Testdatum (TD1) der Testdaten jeweils über einen der zweiten steuerbaren Schalter (TS1) jeweils einer der Vergleicherschaltungen (21) zugeführt wird.
  16. Integrierter Halbleiterspeicher nach Anspruch 15,

    – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers ein drittes Steuersignal (S) mit einem ersten Zustand erzeugt, so dass die Schalteinheit (26a, 26b) der Fehleranalyseschaltung (20) die ihr zugeführten Vergleichsdaten (VD21,..., VD24) der Komprimierungseinheit (25) zuführt,

    – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers das dritte Steuersignal (S) mit einem zweiten Zustand erzeugt, so dass die Schalteinheit (26a, 26b) der Fehleranalyseschaltung (20) die ihr zugeführten Vergleichsdaten (VD21,..., VD24) dem mindestens einen der Datenanschlüsse (D1,..., D4) zuführt.
  17. Verfahren zum Testen eines integrierten Halbleiterspeichers umfassend die folgenden Schritte:

    – Einschreiben von Testdaten (TD1,..., TD4) in Speicherzellen (SZ), wobei die Testdaten (TD1,..., TD4) intern in dem integrierten Halbleiterspeicher generiert werden,

    – Auslesen der Testdaten (TD1,..., TD4) aus den Speicherzellen (SZ),

    – Vergleichen jeweils eines Testdatums (TD1) der ausgelesenen Testdaten mit jeweils einem dem ausgelesenem Testdatum zugeordneten Solldatum (SD1),

    – Erzeugen eines zu einem Testdatum (TD1) zugehörigen Vergleichsdatums (VD21) mit einem ersten Datenwert, wenn das Testdatum mit dem Solldatum übereinstimmt, und Erzeugen des zu dem Testdatum (TD1) zugehörigen Vergleichsdatums (VD21) mit einem zweiten Datenwert, wenn das Testdatum von dem Solldatum verschieden ist,

    – wahlweise entweder Auslesen der Vergleichsdaten über jeweils einen externen Datenanschluss (D1,..., D4) oder Erzeugen eines komprimierten Fehlerdatums (FD) durch eine logische Verknüpfung der Vergleichsdaten (VD21,..., VD24) und Auslesen des komprimierten Fehlerdatums (FD) über einen der externen Datenanschlüsse (D4).
  18. Verfahren zum Testen eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte:

    – Einschreiben von Testdaten (TD1,..., TD4) in Speicherzellen (SZ), wobei die Testdaten (TD1,..., TD4) intern in dem integrierten Halbleiterspeicher generiert werden,

    – Auslesen der Testdaten (TD1,..., TD4) aus den Speicherzellen (SZ),

    – Vergleichen eines Testdatums (TD1) eines der ausgelesenen Testdaten mit jeweils einem dem Testdatum zugeordneten Solldatum (SD1),

    – Erzeugen eines zu einem Testdatum (TD1) zugehörigen Vergleichsdatums (VD21) mit einem ersten Datenwert, wenn das Testdatum mit dem Solldatum übereinstimmt und Erzeugen des zu dem Testdatum (TD1) zugehörigen Vergleichsdatums (VD21) mit einem zweiten Datenwert, wenn das Testdatum von dem Solldatum verschieden ist,

    – wahlweise Auslesen eines Vergleichsdatums (VD21) der Vergleichsdaten über einen externen Datenanschluss (D4) oder Erzeugen eines komprimierten Fehlerdatums (FD) durch eine logische Verknüpfung der Vergleichsdaten und Auslesen des komprimierten Fehlerdatums (FD) über den externen Datenanschluss (D4).
Es folgen 4 Blatt Zeichnungen






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