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Dokumentenidentifikation DE10034231B4 13.04.2006
Titel Leseverstärkerschaltung zur Verwendung in einem Halbleiterspeicherbauelement
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Lee, Dong-Woo, Seoul, KR;
Im, Heung-Soo, Suwon, KR
Vertreter Kahler, Käck & Mollekopf, 86899 Landsberg
DE-Anmeldedatum 14.07.2000
DE-Aktenzeichen 10034231
Offenlegungstag 12.04.2001
Veröffentlichungstag der Patenterteilung 13.04.2006
Veröffentlichungstag im Patentblatt 13.04.2006
IPC-Hauptklasse G11C 7/06(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 7/12(2006.01)A, L, I, 20051017, B, H, DE   G11C 16/26(2006.01)A, L, I, 20051017, B, H, DE   G11C 17/18(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft integrierte Halbleiterschaltungsbauelemente und insbesondere eine Leseverstärkerschaltung eines Halbleiterspeicherbauelements.

Eine herkömmliche Leseverstärkerschaltung, die von einem Halbleiterspeicherbauelement verwendet wird, ist in 1 dargestellt. Das Speicherbauelement umfaßt eine Datenleitung DL, die über einen PMOS-Transistor MP2 mit einer Versorgungsspannung verbunden ist, einen NMOS-Transistor MN2, der durch ein Spaltenansteuersignal Ysel geschaltet wird, und eine Bitleitung BL, die über den NMOS-Transistor MN2 mit der Datenleitung DL verbunden ist. Zwischen der Bitleitung BL und der Erdung ist nur ein Speicherzellentransistor MC abgebildet. Es ist jedoch für Fachleute offensichtlich, daß mehr Speicherzellentransistoren (nicht dargestellt) dazwischen angeschlossen sein können.

Der herkömmliche Leseverstärker umfaßt einen Differenzverstärker 10 vom Stromspiegeltyp und eine Pseudo- bzw. Leerdatenleitung DDL, die zur Datenleitung DL symmetrisch ist. Die Leerdatenleitung DDL ist über einen PMOS-Transistor MP1 mit einer Versorgungsspannung verbunden. Sie umfaßt einen NMOS-Transistor MN1 im Ein-Zustand, eine Pseudobit- bzw. Leerbitleitung DBL, die über einen NMOS-Transistor MN1 mit der Leerdatenleitung DDL gekoppelt ist, und eine Pseudo- bzw. Leerspeicherzelle, die aus Leer-Speicherzellentransistoren DMC1 und DMC2 besteht, welche zwischen der Leerbitleitung DBL und einer Erdung in Reihe geschaltet sind. Hierbei wird der NMOS-Transistor MN1 verwendet, um dieselbe RC-Last vorzusehen wie der NMOS-Transistor MN2, der durch das Spaltenansteuersignal Ysel geschaltet wird.

Die PMOS-Transistoren MP1 und MP2 bilden einen Stromspiegel, um die Datenleitung DL und die Leerdatenleitung DDL mit gegenseitig derselben Menge an Strom zu versorgen. Ein Eingang IN1 des Differenzverstärkers 10 ist mit der Leerdatenleitung DDL gekoppelt und dessen anderer Eingang IN2 ist mit der Datenleitung DL gekoppelt. Der Differenzverstärker 10 erkennt eine Spannungsdifferenz zwischen der Datenleitung DL und der Leerdatenleitung DDL, um ein Signal Saus mit einem niedrigen Logikpegel oder einem hohen Logikpegel als Erkennungsergebnis auszugeben.

In 1 weist jeder Leer-Speicherzellentransistor DMC1 bzw. DMC2 dieselbe Größe und Kennlinie auf wie der Speicherzellentransistor MC im Ein-Zustand. Gemäß dieser Struktur entspricht ein Strom, der durch die Leer-Speicherzellentransistoren DMC1 und DMC2 fließt (nachstehend als Leerzellenstrom bezeichnet), der Hälfte eines Stroms, der durch den Speicherzellentransistor MC im Ein-Zustand fließt (nachstehend als Ein-Zellen-Strom bezeichnet). Das heißt, der Leerzellenstrom weist einen Zwischenwert des Ein- und des Aus-Zellen-Stroms auf. Wenn ein Strom (nachstehend als Aus-Zellen-Strom bezeichnet), der über eine Speicherzelle MC im Aus-Zustand fließt, idealerweise '0' ist, entspricht hierin der Leerzellenstrom der Hälfte des Ein-Zellen-Stroms. Ein Diagramm, das eine ideale Beziehung zwischen dem Ein-Zellen-Strom, dem Aus-Zellen-Strom und dem Leerzellenstrom zeigt, ist in 2 dargestellt.

In 2 ist zu sehen, daß der Leerzellenstrom gemäß dem Zwischenwert von sowohl dem Ein-Zellen-Strom als auch dem Aus-Zellen-Strom zunimmt, wenn die Versorgungsspannung zunimmt. In einer Leseverstärkerschaltung, die gemäß einer solchen Stromkennlinie entworfen ist, entspricht eine Spannung der Leerdatenleitung DDL einer Zwischenspannung zwischen einer ersten Spannung und einer zweiten Spannung. Die erste Spannung ist eine Spannung, die auf der Datenleitung DL induziert wird, wenn sich eine Speicherzelle MC im Ein-Zustand befindet, und die zweite Spannung ist eine Spannung, die auf der Datenleitung DL induziert wird, wenn sich die Speicherzelle MC im Aus-Zustand befindet. Daher kann ein zufriedenstellender Lesespielraum bzw. -toleranzbereich für den Speicherzellentransistor im Ein-Zustand und den Speicherzellentransistor im Aus-Zustand ausreichend sichergestellt werden.

In der herkömmlichen Leseverstärkerschaltung wird der Leerzellenstrom, der den Zwischenwert des Ein-Zellen-Stroms aufweist (wenn der Aus-Zellen-Strom '0' ist), durch Schalten von zwei Leer-Speicherzellentransistoren in Reihe, welche jeweils dieselbe Kennlinie und Größe aufweisen wie der Speicherzellentransistor im Ein-Zustand, erhalten. Aber es hat sich als sehr schwierig erwiesen, das theoretische Ideal von 2 zu erreichen. Dies liegt daran, daß im allgemeinen ein Strom, der über den Speicherzellentransistor MC fließt, ein Strom ist, der mit dem Durchlauf durch verschiedene Elemente, wie z.B. einen Kettenansteuertransistor, eine RC-Last oder dergleichen, erhalten wird. Das Problem bestand darin, daß die Kennlinien der verschiedenen Elemente aufgrund einer Anzahl von Faktoren, wie z.B. Schwankungen bei der Verarbeitung, einer unterschiedlichen Betriebsspannung oder einer unterschiedlichen Betriebstemperatur, variieren können. Dies verursacht, daß der Leerzellenstrom auf weniger oder mehr als den Zwischenwert des Ein-Zellen-Stroms festgelegt wird, was einen verringerten Ein-Zellen-Spielraum und Aus-Zellen-Spielraum erzeugt.

Ein häufiges Ergebnis ist in 3 zu sehen. Der Leerzellenstrom liegt nicht in der Mitte der Kurven des Ein-Zellen-Stroms und des Aus-Zellen-Stroms. Bei einigen Extremwerten einer kleinen Spannung liegt der Leerzellenstrom nicht einmal zwischen den Kurven. Folglich wird bei dem Leseverstärker-Schaltungsschema, das den Leerzellenstrom unter Verwendung der zwei in Reihe geschalteten Leer-Speicherzellentransistoren erzeugt, der Lesespielraum für entweder den Speicherzellentransistor im Aus-Zustand oder den Speicherzellentransistor im Ein-Zustand gegenüber dem, was in 2 dargestellt ist, verringert. Und in einigen extremen Fällen verschwindet er. Tatsächlich kann der Leerzellenstrom sogar höher sein als der Ein-Zellen-Strom. Das heißt, die Spannung der Leerdatenleitung DDL kann niedriger sein als die Spannung der Datenleitung DL, wenn sich die Speicherzelle im Ein-Zustand befindet, oder kann höher sein als die Spannung der Datenleitung DL, wenn sich die Speicherzelle im Aus-Zustand befindet.

Die EP 0 492 382 A2 offenbart eine Leseverstärkerschaltung für einen EPROM, bei der ein Differenzverstärker in Stromspiegelanordnung geschaltet ist. Dabei ist der Differenzverstärker auf der einen Seite über eine erste Datenleitung (Bitline) mit einer Speicherzelle aus einem Speicherarray verbunden und auf der anderen Seite über eine zweite Datenleitung mit Dummy- bzw. Leer-Speicherzellen in einer zusätzlichen Spalte des Speicherarrays. Beim Ansteuern der auszulesenden Speicherzelle wird über eine Wortleitung auch die entsprechende Dummy-Speicherzelle in der selektierten Reihe des Speicherarrays freigeschaltet. Bei der ersten Datenleitung ist gegen die Versorgungsspannung ein Lasttransistor vorgeschaltet und bei der zweiten Datenleitung sind gegen die Versorgungsspannung zwei parallelgeschaltete Lasttransistoren vorgeschaltet. Da alle Lasttransistoren gleich dimensioniert sind, ist der Strom in der zweiten Datenleitung doppelt so hoch als in der ersten Datenleitung. Die Dummy-Speicherzellen sind im logischen 0-bzw. Aus-Zustand.

Die US 5,355,333 schlägt eine ähnliche Anordnung wie die obige Schrift vor, wobei wiederum eine zusätzliche Spalte mit Leer-Speicherzellen vorgesehen ist. Anstelle von zwei der zweiten Datenleitung zugeordneten Lasttransistoren werden unterschiedlich große Lasttransistoren für die erste und zweite Datenleitung vorgeschlagen. Auch hier sind die Leer-Speicherzellen im logischen Aus-Zustand.

Es ist Aufgabe der Erfindung, eine Leseverstärkerschaltung mit einem mittels Stromspiegelung arbeitenden Differenzverstärker bereitzustellen, bei der der für die Stromspiegelung notwendige Schaltungsaufbau vereinfacht ist.

Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen sind Gegenstand von Unteransprüchen.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung unter Bezugnahme auf den Stand der Technik näher erläutert. Es zeigen:

1 einen Schaltplan, der eine herkömmliche Leseverstärkerschaltung darstellt;

2 ein Diagramm, das eine theoretisch ideale Beziehung eines Leerzellenstroms zwischen einem Ein-Zellen-Strom und einem Aus-Zellen-Strom einer Schaltung gemäß 1 wiedergibt;

3 ein Diagramm, das ein reales Verhalten eines Leerzellenstroms relativ zu einem Ein-Zellen-Strom und einem Aus-Zellen-Strom in der Schaltung von 1 zeigt;

4 ein bevorzugtes Ausführungsbeispiel einer erfindungsgemäßen Leseverstärkerschaltung; und

5 ein modifiziertes Ausführungsbeispiel einer erfindungsgemäßen Leseverstärkerschaltung.

4 ist ein bevorzugtes Ausführungsbeispiel einer erfindungsgemäßen Leseverstärkerschaltung. In 4 sind einige der Elementarbestandteile identisch zu jenen in 1 und sind mit denselben Bezugsziffern bezeichnet. Eine Datenleitung DL, die über einen PMOS-Transistor MP14 mit der Versorgungsspannung verbunden ist, dient als Hauptlast. Ein NMOS-Transistor MN12 wird durch ein Spaltenansteuersignal Ysel geschaltet. Eine Bitleitung BL ist über einen NMOS-Transistor MN12 mit der Datenleitung DL gekoppelt. Ein Speicherzellentransistor MC ist zwischen die Bitleitung BL und die Erdung geschaltet.

Die Leseverstärkerschaltung der vorliegenden Erfindung umfaßt einen Differenzverstärker 100 vom Stromspiegeltyp. Eine Pseudo- bzw. Leerdatenleitung DDL ist über zwei PMOS-Transistoren MP10 und MP12, die jeweils als Blindlast arbeiten, mit einer Versorgungsspannung verbunden. Die Schaltung umfaßt auch einen NMOS-Transistor MN10 im Ein-Zustand, eine Pseudobit- bzw. Leerbitleitung DBL, die über den NMOS-Transistor MN10 mit der Leerdatenleitung DDL verbunden ist, und einen Pseudo- bzw. Leer-Speicherzellentransistor DMC, der zwischen die Leerbitleitung DBL und eine Erdung geschaltet ist. Der Differenzverstärker 100 erkennt eine Spannungsdifferenz zwischen der Datenleitung DL und der Leerdatenleitung DDL, um gemäß einem Erkennungsergebnis ein Signal Saus mit entweder einem niedrigen Logikpegel oder einem-hohen Logikpegel auszugeben.

In 4 weisen die PMOS-Transistoren MP10 und MP12 jeweils dieselbe Größe und Kennlinie auf wie der PMOS-Transistor MP14 und sind so konfiguriert, daß sie ein Doppellastschema aufweisen. Die PMOS-Transistoren MP10, MP12 und MP14, die jeweils als Last dienen, bilden einen Stromspiegel. Das heißt, die Gates der Transistoren MP10, MP12 und MP14 sind gemeinsam mit der Leerdatenleitung DDL gekoppelt, wie in 4 dargestellt.

Der Leer-Speicherzellentransistor DMC kann auf mehrere Arten implementiert werden. Wenn er als Transistor implementiert wird, weist er dieselbe Größe und Kennlinie auf wie der Speicherzellentransistor MC in einem Ein-Zustand. Das heißt, ein Leerzellenstrom, der über den Leer-Speicherzellentransistor DMC fließt, entspricht dem Ein-Zellen-Strom. Nachstehend wird der Ein-Zellen-Strom mit einem Symbol "Iein" bezeichnet. Da er dieselbe Kennlinie und Größe aufweist wie der Speicherzellentransistor MC im Ein-Zustand, entlädt der Leer-Speicherzellentransistor DMC einen Leerzellenstrom, der dem Ein-Zellen-Strom Iein entspricht. In diesem Fall wird ein Strom auf der Leerdatenleitung DDL, der dem Ein-Zellen-Strom Iein entspricht, durch die PMOS-Transistoren MP10 und MP12, die jeweils als Blindlast (oder Stromquelle) dienen, geliefert. Da sie zueinander dieselbe Größe und Kennlinie aufweisen, versorgen die jeweiligen PMOS-Transistoren MP10 und MP12 die Leerdatenleitung DDL mit einem Strom Iein/2, der der Hälfte des Ein-Zellen-Stroms Iein entspricht. Kurzgefaßt versorgt der PMOS-Transistor MP14, der als Hauptlast dient, die Datenleitung DL mit einem Strom Iein/2, der der Hälfte des Ein-Zellen-Stroms Iein entspricht, da er einen Stromspiegel mit den PMOS-Transistoren MP10 und MP12 bildet und dieselbe Größe und Kennlinie aufweist wie die Transistoren MP10 und MP12.

Ein Ladestrom, der von der Versorgungsspannung über die PMOS-Transistoren MP10 und MP12 zur Leerdatenleitung DDL fließt, nimmt ab, wenn eine Spannung der Leerdatenleitung DDL zunimmt. Andererseits nimmt ein Entladestrom, der von der Leerdatenleitung DDL über den Leer-Speicherzellentransistor DMC zur Erdung fließt, zu, wenn die Spannung der Leerdatenleitung DDL zunimmt. Daher wird die Spannung der Leerdatenleitung DDL durch das Gleichgewicht zwischen dem Ladestrom und dem Entladestrom festgelegt. Ein Ladestrom, der von der Versorgungsspannung über den PMOS-Transistor MP14 zur Datenleitung DL fließt, nimmt ab, wenn eine Spannung der Datenleitung DL zunimmt.

Wenn sich der Speicherzellentransistor MC im Ein-Zustand befindet, wird der Ein-Zellen-Strom Iein durch diesen entladen, welcher größer ist als ein Ladestrom Iein/2, der von der Versorgungsspannung über den PMOS-Transistor MP14 in die Datenleitung DL geliefert wird. Daher ist eine Spannung der Datenleitung DL geringer als eine Spannung der Leerdatenleitung DDL. Wenn sich andererseits der Speicherzellentransistor MC im Aus-Zustand befindet, wird ein Ladestrom, der von der Versorgungsspannung über den PMOS-Transistor MP14 zur Datenleitung DL geliefert wird, zunehmend aufgeladen. Daher ist die Spannung der Datenleitung DL höher als die Spannung der Leerdatenleitung DDL. Eine Differenz zwischen der Spannung der Datenleitung DL und der Spannung der Leerdatenleitung DDL wird durch den Differenzverstärker 100 erkannt.

Im Fall der herkömmlichen Leseverstärkerstruktur wird unter Verwendung eines Leerzellenstroms, der durch zwei in Reihe geschaltete Leer-Speicherzellentransistoren erhalten wird, zur Datenleitung DL ein Strom geliefert, der dem Leerzellenstrom entspricht. Bei einer solchen Leseverstärkerstruktur ist es aufgrund der Betrachtung aller vorstehend beschriebenen verschiedenen Elemente sehr schwierig, einen Leerzellenstrom mit einem Zwischenwert des Ein-Zellen-Stroms und des Aus-Zellen-Stroms zu erhalten.

Gemäß der Leseverstärkerstruktur der vorliegenden Erfindung wird jedoch eine Leerspeicherzelle unter Verwendung von nur einem Speicherzellentransistor im Ein-Zustand realisiert, und eine Blindlast zum Versorgen einer Leerdatenleitung mit einem Ladestrom wird unter Verwendung der vorstehend erwähnten Doppellaststruktur realisiert. Daher ist es sehr leicht, einen Ladestrom zu erhalten, der einen Zwischenwert des Ein-Zellen-Stroms und des Aus-Zellen-Stroms aufweist und der zur Datenleitung DL geliefert werden soll. Folglich wird nicht nur eine Umkehrerscheinung zwischen dem Leerzellenstrom und dem Ein/Aus-Zellen-Strom (siehe 3), sondern auch eine Verringerung eines Ein/Aus-Zellen-Spielraums verhindert (oder minimiert). Das heißt, ein stabiler Ein/Aus-Zellen-Lesespielraum kann sichergestellt werden.

Die vorliegende Erfindung funktioniert, indem sie den Stromspiegel nicht zu einem 1:1-Spiegel macht, sondern ein anderes Verhältnis vorsieht. Um das ideale Verhalten von 2 zu erreichen, ist ein Verhältnis von 2:1 bevorzugt. Dieses Verhältnis kann mit den drei gezeigten ähnlichen PMOS-Transistoren erreicht werden. Obwohl in den Figuren nicht dargestellt, ist es für Fachleute offensichtlich, daß die Blindlast (die aus zwei PMOS-Transistoren besteht) unter Verwendung eines einzelnen PMOS-Transistors, um den Ein-Zellen-Strom zu liefern, realisiert werden kann. Der einzelne Transistor weist eine andere Kennlinie, wie z.B. eine andere Größe usw., auf, wie auf dem Fachgebiet von Stromspiegeln bekannt ist. Was mit PMOS-Transistoren erreicht wird, kann außerdem mit NMOS-Transistoren usw. erreicht werden.

Es ist zu erkennen, daß die Erfindung andere Leistungen gestattet. Insbesondere muß der Differenzverstärker 100 von 4 kein Eingangssignal von der Leerdatenleitung DDL aufweisen. Der 2:1-Stromspiegel erzeugt eine solche stabile Leerzellenstrom-Kennlinie, daß nur die Datenleitung abgetastet werden muß. Dies kann mit einem Puffer zum Ausgeben eines Erkennungsergebnisses entsprechend einer auf der Datenleitung abgetasteten Spannung durchgeführt werden.

5 ist ein modifiziertes Ausführungsbeispiel der erfindungsgemäßen Leseverstärkerschaltung. In 5 sind die Elementarbestandteile, die zu jenen in 4 identisch sind, mit denselben Bezugsziffern bezeichnet und auf deren Beschreibung wird somit verzichtet. Es ist für Fachleute offensichtlich, daß die Leseverstärkerschaltung von 5 dieselbe Wirkung aufweist wie jene von 4.

Die Leseverstärkerschaltung von 5 ist identisch zu jener von 4, außer daß der Differenzverstärker gegen einen Inverter INV1 ausgetauscht ist und ein PMOS-Transistor MP16 darin hinzugefügt ist. Der Inverter INV1 ist ein Puffer zum Erkennen eines Spannungspegels der Datenleitung DL gemäß einem Ein/Aus-Zustand des Speicherzellentransistors MC. Der PMOS-Transistor MP16 wird durch ein Leseverstärkungs-Freigabesignal SAE geschaltet, welches nur während einer Leseoperation auf einen hohen Pegel aktiviert werden kann. Bedeutenderweise muß der Inverter INV kein Eingangssignal von der Leerdatenleitung DDL empfangen.

Es ist zu beachten, daß, obwohl die bevorzugten Ausführungsbeispiele, wie vorstehend beschrieben, eine Leseverstärkerschaltung für einen Masken-ROM betreffen, die vorliegende Erfindung nicht so begrenzt werden soll und auf einen breiten Bereich von Halbleiterspeicherbauelementen angewendet werden kann, wobei jede Speicherzelle einen MOS-Transistor solcher Bauelemente wie EPROM- und EEPROM-Bauelementen umfaßt.


Anspruch[de]
  1. Leseverstärkerschaltung zum Auslesen eines logischen Zustandes einer Speicherzelle (MC), aufweisend:

    eine erste Datenleitung (DL), die mit der Speicherzelle (MC) verbunden ist;

    eine zweite Datenleitung (DDL), die mit einer Leer-Speicherzelle (DMC) verbunden ist, wobei die Leer-Speicherzelle nur eine Speicherzelle im logischen Ein-Zustand umfasst;

    eine erste Last (MP14), die mit der ersten Datenleitung (DL) verbunden ist, um der ersten Datenleitung einen ersten Ladestrom zuzuführen;

    eine zweite Last (MP10, MP12), die mit der zweiten Datenleitung (DDL) verbunden ist, um der zweiten Datenleitung einen zweiten, vom ersten Ladestrom verschiedenen Ladestrom zuzuführen, wobei der erste Ladestrom kleiner ist als ein über die Speicherzelle (MC) entladener Strom, die im Ein-Zustand ausgelesen wird.
  2. Leseverstärkerschaltung nach Anspruch 1, wobei der erste Ladestrom der Hälfte des Entladestroms entspricht, der über die sich im Ein-Zustand befindliche Speicherzelle (MC) entladen wird.
  3. Leseverstärkerschaltung nach Anspruch 1, wobei die Leer-Speicherzelle (DMC) ein mit einer Spannungsversorgung verbundenes Gate und einen mit der zweiten Datenleitung (DDL) verbundenen Drain aufweist.
  4. Leseverstärkerschaltung nach Anspruch 1, wobei die Speicherzelle (MC) ein mit einer Wortleitung (WL) verbundenes Gate und einen mit der ersten Datenleitung (DL) verbundenen Drain aufweist.
  5. Leseverstärkerschaltung nach Anspruch 1, welche einen Puffer (INV) zum Ausgeben eines Erkennungsergebnisses entsprechend der auf der ersten Datenleitung (DL) abgetasteten Spannung aufweist.
  6. Leseverstärkerschaltung nach Anspruch 5, wobei der Puffer (INV) einen Inverter aufweist mit einem Eingangsanschluss, der mit der ersten Datenleitung (DL) verbunden ist, und einem Ausgangsanschluss zum Ausgeben des Erkennungsergebnisses.
  7. Leseverstärkerschaltung nach Anspruch 6, welche ferner einen PMOS-Transistor (MP16) aufweist mit einer mit einer Versorgungsspannung verbundenen Source, einem mit der ersten Datenleitung (DL) verbundenen Drain und einem Gate zum Empfangen eines Leseverstärkungs-Freigabesignals (SAE).
Es folgen 3 Blatt Zeichnungen






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B Arbeitsverfahren; Transportieren
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