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Dokumentenidentifikation DE10113714B4 13.04.2006
Titel Eingabe/Ausgabe-Abtastverstärkerschaltung für ein Halbleiterspeicherbauelement
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Sim, Jae-Yoon, Kyonggi, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 19.03.2001
DE-Aktenzeichen 10113714
Offenlegungstag 04.10.2001
Veröffentlichungstag der Patenterteilung 13.04.2006
Veröffentlichungstag im Patentblatt 13.04.2006
IPC-Hauptklasse G11C 7/06(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 7/10(2006.01)A, L, I, 20051017, B, H, DE   G11C 11/419(2006.01)A, L, I, 20051017, B, H, DE   H03F 3/347(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung bezieht sich auf eine Eingabe/Ausgabe-Abtastverstärkerschaltung für ein Halbleiterspeicherbauelement, das wenigstens ein Paar von Bitleitungen und ein zugehöriges Paar von Eingabe/Ausgabe(E/A)-Leitungen aufweist, an welche die Eingabe/Ausgabe(E/A)-Abtastverstärkerschaltung ankoppelbar ist. Die E/A-Abtastverstärkerschaltung ist insbesondere in dynamischen Speicherbauelementen mit wahlfreiem Zugriff (DRAMs) verwendbar.

Halbleiterspeicherbauelemente, insbesondere DRAM-Bauelemente, beinhalten üblicherweise ein Feld von in einer Matrix mit mehreren Zeilen und mehreren Spalten angeordneten Speicherzellen sowie Schaltkreise zum Zugreifen auf die Speicherzellen und Übertragen von aus den Speicherzellen ausgelesenen Daten nach außen. Es ist bekannt, dass ein entsprechender Übertragungspfad, der eine Speicherzelle mit einem externen Bereich verbindet, ein Paar von Bitleitungen BLn, BLnB, die mit einer Speicherzelle MC verknüpft sind, ein Paar von Eingabe/Rusgabe-Leitungen IOi, IOiB, die zu dem Bitleitungspaar gehören, sowie ein Paar von Dateneingabe-/Datenausgabeleitungen DIOj, DIOjB umfasst, die zu dem E/A-Leitungspaar gehören, wie in 1 für eine entsprechende herkömmliche Anordnung gezeigt.

Konkret überträgt das E/A-Leitungspaar IOi, IOiB Zellendaten, die auf ein Bitleitungspaar geladen wurden, über Transistoren T1 und T2 (oder eine Spaltenpassier-Torschaltung) zu einem Eingabe/Ausgabe-Multiplexer 12, wobei die Transistoren T1 und T2 über eine Spaltenauswahlleitung CSL angewählt werden. Mit dem E/A-Multiplexer 12 sind in nicht gezeigter Weise mehrere Eingabe/Ausgabe-Leitungspaare verbunden, die zu dem Paar von Dateneingabe-/Datenausgabeleitungen DIOj, DIOjB gehören. Mit anderen Worten verbindet ein E/A-Multiplexer 12 eines von mehreren E/A-Leitungspaaren mit demjenigen Paar von Dateneingabe-/Datenausgabeleitungen DIOj, DIOjB, das Zellendaten über den E/A-Multiplexer 12 zu einer Dateneingabe-/Datenausgabe-Abtastverstärkerschaltung 20 überträgt. Da die Abmessung eines Bitleitungsabtastverstärkers 24 klein ist und die Last der E/A-Leitungen und Dateneingabe-/Datenausgabeleitungen sehr hoch ist, wird die E/A-Abtastverstärkerschaltung 20 zur erneuten Verstärkung eines Signals am Ende des Dateneingabe-/Datenausgabeleitungspaars DIOj, DIOjB verwendet.

Im allgemeinen werden Verstärker, die zur Verstärkung von E/A-Signalen in einem Speicherbauelement verwendet werden, in solche vom Stromabtasttyp und solche vom Spannungsabtasttyp klassifiziert. Was die Betriebseigenschaften betrifft, besitzt ein Verstärker vom Spannungsabtasttyp, im folgenden als Spannungsabtastverstärker bezeichnet, eine niedrigere Antwortgeschwindigkeit als ein Verstärker vom Stromabtasttyp, nachfolgend als Stromabtastverstärker bezeichnet. Mit anderen Worten wird, da der Spannungsabtastverstärker ein Signal derart verstärkt, dass es eine große Schwingungsweite besitzt, relativ viel Zeit zur Signalübertragung benötigt. Andererseits verstärkt der Stromabtastverstärker ein Signal derart, dass es eine kleine Schwingungsweite aufweist, so dass zur Signalübertragung verglichen mit dem Spannungsabtastverstärker nur wenig Zeit benötigt wird.

Wie aus 1 weiter ersichtlich, beinhaltet die herkömmliche E/A-Abtastverstärkerschaltung 20 einen Stromabtastverstärker 14, einen Spannungsabtastverstärker 16 und eine Zwischenspeicherschaltung 18. Der Stromabtastverstärker 14, der eine hohe Betriebsgeschwindigkeit aufweist, verstärkt Datensignale bzw. Differenzsignale verschiedener Pegel auf den Dateneingabe-/Datenausgabeleitungen DIOj, DIOjB, und der Spannungsabtastverstärker 16 verstärkt nochmals die Datensignale CSA, CSAB vom Stromabtastverstärker 14. Anschließend wandelt die Zwischenspeicherschaltung 18 die Spannungspegel der Datensignale DIF, DIFB vom Spannungsabtastverstärker in CMOS-Pegel und überträgt entsprechende Datensignale DOUT, DOUTB auf CMOS-Pegeln zu einer Ausgabepufferschaltung 22. 2 zeigt ein detailliertes Schaltbild einer möglichen Realisierung der herkömmlichen E/A-Abtastverstärkerschaltung 20 und der Ausgabepufferschaltung 22. Weitere, ähnliche Realisierungen sind in der prioritätsälteren, nachveröffentlichten Offenlegungsschrift DE 100 22 770 A1 offenbart.

Wie aus 2 ersichtlich, sind der Stromabtastverstärker 14 und der Spannungsabtastverstärker 16 aktiviert, wenn ein als "IOSAE" bezeichnetes Signal auf einem hohen Logikpegel liegt. Der Stromabtastverstärker 14 weist zwei PMOS-Transistoren MP1, MP2 und drei NMOS-Transistoren MN1, MN2, MN3 auf, die in der in 2 gezeigten Weise verschaltet sind, und tastet Signale auf den Dateneingabe-/Datenausgabeleitungen DIOj, DIOjB ab und verstärkt diese. Der Spannungsabtastverstärker 16 weist zwei Differenzverstärker auf, von denen jeder aus zwei PMOS-Transistoren und drei NMOS-Transistoren besteht, die in der in 2 illustrierten Weise verschaltet sind. Der Spannungsabtastverstärker 16 empfängt die Datensignale CSA, CSAB vom Stromabtastverstärker 14 und verstärkt die Spannungspegel dieser empfangenen Signale, um Datensignale DIF, DIFB mit verstärkten Spannungspegeln abzugeben. Die Zwischenspeicherschaltung 18 wandelt die Spannungspegel dieser Datensignale DIF, DIFB in CMOS-Pegel um, wozu sie vier PMOS-Transistoren MP7, MP8, MP9, MP10 und drei NMOS-Transistoren MN9, MN10, MN11 aufweist, die in der in 2 gezeigten Weise verschaltet sind.

Im Betrieb werden, wenn das Signal IOSAE von einem niedrigen auf einen hohen Logikpegel übergeht, der Stromabtastverstärker 14 und der Spannungsabtastverstärker 16 der E/A-Abtastverstärkerschaltung 20 gleichzeitig aktiviert. Zu den Dateneingabe-/Datenausgabeleitungen DIOj, DIOjB übertragene Datensignale werden vom Stromabtastverstärker 14 abgetastet und verstärkt, und die solchermaßen verstärkten Datensignale CSA, CSAB werden zum Spannungsabtastverstärker 16 übertragen. Dieser verstärkt die Datensignale CSA, CSAB des Stromabtastverstärkers 14, wobei von den von ihm verstärkten Datensignalen DIF, DIFB eines mit einem hohen Logikpegel einen Spannungspegel von etwa 1,5V aufweist. Die Zwischenspeicherschaltung 18 wird dann deaktiviert, wenn ein mit "LAT" bezeichnetes Signal auf niedrigem Logikpegel liegt. In diesem Fall sind ihre Ausgangsanschlüsse DOUT, DOUTB über die PMOS-Transistoren MP9 und MP10 mit derselben Spannung VDD vorgespannt. Die Zwischenspeicherschaltung 18 ist bei hohem Logikpegel des Signals LAT aktiviert, um dann die Ausgangssignale DIF, DIFB des Spannungsabtastverstärkers 16 zwischenzuspeichern. Zu diesem Zeitpunkt weist von den Ausgangssignalen DOUT, DOUTB der Zwischenspeicherschaltung eines mit hohem Logikpegel einen CMOS-Pegel auf, d.h. einen Speisespannungs(VDD)-Pegel.

Da in der herkömmlichen E/A-Abtastverstärkerschaltung 20 die Signale DOUT und DOUTB von der Zwischenspeicherschaltung 18 relativ rasch ausgegeben werden, ist die Lesedauer des DRAM-Bauelements (oder eine Spaltenadressen-Zugriffszeit) reduziert. Wenn jedoch ein Zeitpunkt des Übergangs von niedrigem zu hohem Pegel zu rasch gesetzt wird, werden zuvor abgegebene Datensignale, d.h. Ausgangssignale des Spannungsabtastverstärkers, der Zwischenspeicherschaltung 18 als Eingangssignale zugeführt, was als ungültiger Abtastbetrieb bezeichnet wird. Wie aus 2 ersichtlich, weisen die kreuzgekoppelten PMOS-Transistoren MP7 und MP8 der Zwischenspeicherschaltung 18 eine Charakteristik derart auf, dass dadurch weiterhin ein zwischengespeicherter Wert beibehalten wird. Im Fall der Zuführung ungültiger Daten zur Zwischenspeicherschaltung 18 puffern die kreuzgekoppelten PMOS-Transistoren MP7 und MP8 die ungültigen Daten. Da die zwischengespeicherten ungültigen Daten in momentan eingegebene, gültige Daten umzukehren sind, benötigt die Ausgabe der gültigen Daten relativ viel Zeit. Um einen stabilen Betrieb der Zwischenspeicherschaltung 18 sicherzustellen, ist daher eine vorgegebene Zeittoleranz, siehe Tmargin in 4, zum Zeitpunkt eines Übergangs von niedrigem auf hohen Pegel des der Zwischenspeicherschaltung 18 zugeführten Signals LAT vorgesehen. Dies bedeutet, dass die Lesedauer des DRAM-Bauelements durch den Zeitpunkt des Übergangs von niedrigem auf hohen Pegel (bzw. einen Aktivierungszeitpunkt) des Signals LAT begrenzt ist.

In der Patentschrift US 6.037.807 ist eine Abtastverstärkerschaltung offenbart, die Eingangssignale von Bitleitungen empfängt und einen kreuzgekoppelten Verstärker sowie zwei Differenzverstärker beinhaltet. Die Eingangssignale werden von kreuzgekoppelten Feldeffekttransistoren des kreuzgekoppelten Verstärkers zwischengespeichert und als verstärkte Ausgangssignale abgegeben. Letztere werden parallel den beiden Differenzverstärkern zugeführt, die daraus komplementäre Ausgangssignale erzeugen. Die beiden Differenzverstärker beinhalten jeweils eine Stromspiegelschaltung mit einem dazu parallel geschalteten Feldeffekttransistor, der durch ein Abtastfreigabesignal ansteuerbar ist, um wahlweise die Abgabe der Abtastverstärkerausgangssignale zu sperren oder freizugeben.

In dem Zeitschriftenaufsatz E. Seevinck et al., „Current-Mode Techniques for High-Speed VLSI Circuits with Application to Current Sense Amplifier for CMOS SRAM's", IEEE Journal of Solid-State Circuits, Band 26, Nr. 4, April 1991, S. 525, ist eine bestimmte, für CMOS-SRAM-Bauelemente geeignete Konfiguration einer Stromabtastverstärkerschaltung beschrieben.

Bei einem in der Patentschrift US 5.631.865 offenbarten Halbleiterspeicherbauelement ist ein Abtastverstärker mit einem komplementären Datenbusleitungspaar verbunden, wobei ihm eine ebenfalls mit dem Datenbusleitungspaar verbundene Lastschaltung zugeordnet ist, um die Datenbusleitungen während eines Standby-Zustands des Speicherbauelements auf ein vorgegebenes Rücksetzspannungspotential zu setzen, das zwischen Differenzspannungspegeln von Übertragungssignalen liegt, die während eines Datenlesevorgangs auf dem Datenbusleitungspaar anstehen. Zur Festlegung des Rücksetzspannungspotentials beinhaltet die Lastschaltung vier Widerstandsschaltungen zwischen je einer der beiden Datenbusleitungen und je einem Versorgungsspannungsanschluss mit hohem bzw. niedrigem Versorgungsspannungspotential.

Der Erfindung liegt als technisches Problem die Bereitstellung einer E/A-Abtastverstärkerschaltung für ein Halbleiterspeicherbauelement zugrunde, mit der sich die Lesedauer verringern lässt.

Die Erfindung löst dieses Problem durch die Bereitstellung einer E/A-Abtastverstärkerschaltung mit den Merkmalen des Anspruchs 1.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Eine vorteilhafte, nachfolgend näher beschriebene Ausführungsform der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

1 ein Blockschaltbild eines Datenausgabepfades eines herkömmlichen dynamischen Speicherbauelementes mit wahlfreiem Zugriff mit E/A-Abtastverstärkerschaltung,

2 ein Schaltbild einer möglichen Realisierung der E/A-Abtastverstärkerschaltung von 1,

3 ein Schaltbild einer erfindungsgemäßen E/A-Abtastverstärkerschaltung und

4 ein zeitliches Signalverlaufsdiagramm zur Veranschaulichung der Betriebsweise der erfindungsgemäßen E/A-Abtastverstärkerschaltung von 3.

3 zeigt eine erfindungsgemäße E/A-Abtastverstärkerschaltung, wobei gleiche Komponenten wie bei der herkömmlichen Schaltung von 2 mit denselben Bezugszeichen versehen sind. Die erfindungsgemäße E/A-Abtastverstärkerschaltung 20' von 3 ist mit Dateneingabe-/Datenausgabeleitungen DIOj und DIOjB verbunden und weist einen Stromabtastverstärker 14', einen Spannungsabtastverstärker 16' und eine Zwischenspeicherschaltung 18' auf. Der Stromabtastverstärker 14' und der Spannungsabtastverstärker 16' besitzen dieselbe Funktionalität wie die entsprechenden Komponenten der herkömmlichen E/A-Abtastverstärkerschaltung von 2, so dass diesbezüglich auf deren obige Beschreibung verwiesen werden kann.

Die Zwischenspeicherschaltung 18' von 3 beinhaltet zwei Differenzverstärker DF1 und DF2, von denen jeder aus zwei PMOS-Transistoren und drei NMOS-Transistoren besteht, die in der in 3 gezeigten Weise verschaltet sind. Jeder Differenzverstärker DF1 und DF2 empfängt Signale DIF und DIFB vom Spannungsabtastverstärker 16' einer vorgehenden Stufe als Eingangssignale und weist einen jeweiligen Ausgangsanschluss zum Abgeben zugehöriger Ausgangssignale DOUT und DOUTB auf. Des weiteren weist die Zwischenspeicherschaltung 18' zwei Widerstände R1 und R2 sowie einen PMOS-Transistor MP24 auf, die einen Verstärkungsänderungsschaltkreis bilden. Ein Ende des Widerstands R1 ist an den Ausgangsanschluss DOUT des Differenzverstärkers DF1 angeschlossen, und ein Ende des Widerstands R2 ist an den Ausgangsanschluss DOUTB des Differenzverstärkers DF2 angeschlossen. Zwischen den anderen Enden der Widerstände R1 und R2 ist ein Source/Drain-Kanal des PMOS-Transistors MP24 eingeschleift, an dessen Gate-Elektrode ein LAT-Signal, d.h. ein Zwischenspeichersignal angelegt wird.

Die Widerstände R1 und R2 und der PMOS-Transistor MP24 bewirken eine Änderung der Spannungsverstärkung jedes Differenzverstärkers DF1 und DF2 in Abhängigkeit vom Logikpegel des Signals LAT. Speziell ist, wenn das Signal LAT auf niedrigem Logikpegel liegt, der PMOS-Transistor MP24 leitend geschaltet, so dass die Ausgangsanschlüsse DOUT und DOUTB der Zwischenspeicherschaltung 18' über die Widerstände R1 und R2 und den PMOS-Transistor MP24 elektrisch verbunden sind. In diesem Fall wird der Ausgangswiderstand jedes Differenzverstärkers DF1 und DF2 klein, so dass die Spannungsverstärkung jedes Differenzverstärkers DF1 und DF2 reduziert ist. Beispielsweise hat die Spannungsverstärkung jedes Differenzverstärkers DF1, DF2 zu diesem Zeitpunkt den Wert eins. Wenn andererseits das Signal LAT auf hohem Logikpegel liegt, ist der PMOS-Transistor MP24 sperrend geschaltet, so dass die Ausgangsanschlüsse DOUT und DOUTB der Zwischenspeicherschaltung 18' nicht miteinander elektrisch verbunden sind. Da dadurch der Ausgangswiderstand jedes Differenzverstärkers DF1 und DF2 verglichen mit dem vorigen Zustand, in welchem die Ausgangsanschlüsse elektrisch verbunden waren, erhöht ist, ist die Spannungsverstärkung jedes Differenzverstärkers DF1 und DF2 erhöht. Folglich kann die Spannungsverstärkung jedes Differenzverstärkers DF1 und DF2 in Abhängigkeit davon geändert werden, ob sich der PMOS-Transistor MP24 im sperrend oder leitend geschalteten Zustand befindet.

4 zeigt den zeitlichen Verlauf von Signalen zur Erläuterung der Betriebsweise der erfindungsgemäßen E/A-Abtastverstärkerschaltung von 3. Nachstehend wird auf den Betrieb der erfindungsgemäßen E/A-Abtastverstärkerschaltung anhand der 3 und 4 näher eingegangen.

Wenn ein Lesevorgang beginnt, wird zuerst eine Wortleitung WLm ausgewählt. Daten, die in einer mit der ausgewählten Wortleitung verbundenen Speicherzelle MC gespeichert sind, werden zu einem Bitleitungspaar BLn, BLnB übertragen. Die mit der ausgewählten Speicherzelle verknüpften Bitleitungen BLn, BLnB sind über Transistoren T1 und T2, die durch eine Spaltenauswahlleitung CSL angesteuert werden, mit Eingabe/Ausgabe-Leitungen IOi und IOiB verbunden. Das Paar von E/A-Leitungen ist über einen Eingabe/Ausgabe-Multiplexer 12 mit zugehörigen Dateneingabe-/Datenausgabeleitungen DIOj und DIOjB verbunden. Wie in 4 veranschaulicht, sind zu diesem Zeitpunkt der Stromabtastverstärker 14', der Spannungsabtastverstärker 16' und die Zwischenspeicherschaltung 18' der E/A-Abtastverstärkerschaltung 20' auf einem hohen Logikpegel des Signals IOSAE aktiviert. Zu den Dateneingabe-/Datenausgabeleitungen DIOj und DIOjB übertragene Datensignale werden durch den Stromabtastverstärker 14' abgetastet und verstärkt, und die abgetasteten und verstärkten Datensignale CSA und CSAB werden dem Spannungsabtastverstärker 16' zugeführt. Dieser verstärkt nochmals die ihm vom Stromabtastverstärker 14' zugeführten Datensignale CSA und CSAB.

Wenn das Signal LAT auf niedrigem Logikpegel liegt, sind die Ausgangsanschlüsse DOUT und DOUTB der Zwischenspeicherschaltung 18' elektrisch über die Widerstände R1 und R2 und den PMOS-Transistor MP24 verbunden. Dies bedeutet, dass die Spannungsverstärkung der jeweiligen Differenzverstärker DF1 und DF2 in der Zwischenspeicherschaltung 18' als Differenzverstärker mit niedrigerer Spannungsverstärkung fungiert. Die Zwischenspeicherschaltung 18' gibt daher die Signale DOUT und DOUTB abhängig von Logikpegeln ungültiger oder gültiger Eingangssignale DIF und DIFB ab. Mit anderen Worten gibt die Zwischenspeicherschaltung 18' ihre Ausgangssignale DOUT und DOUTB direkt proportional zu Spannungspegeln ihrer Eingangssignale DIF und DIFB ab. Da zu diesem Zeitpunkt die Spannungsverstärkung jedes Differenzverstärkers DF1 und DF2 abgesenkt ist, liegen die Ausgangssignale DOUT bzw. DOUTB nicht auf einem CMOS-Pegel. Wenn das Signal LAT einen Übergang von niedrigem auf hohen Pegel zeigt, sind die Ausgangsanschlüsse DOUT und DOUTB der Zwischenspeicherschaltung 18' nicht miteinander elektrisch verbunden. Dies bedeutet, dass jeder Differenzverstärker DF1 und DF2 als ein Verstärker mit hoher Spannungsverstärkung arbeitet, wodurch die Spannungspegel der Eingangssignale DIF und DIFB jeweils in einen CMOS-Pegel gewandelt werden.

In einem Fall, in welchem ein ungültiger Abtastvorgang ausgeführt wird, wie er oben beschrieben wurde (bzw. in einem Fall, in welchem das Signal LAT rasch zugeführt wird, so dass zuvor abgegebene Datensignale als Eingangssignale an die Zwischenspeicherschaltung 18' angelegt werden), kann es sein, dass die Ausgangssignale DOUT und DOUTB der Zwischenspeicherschaltung 18' als ungültige Daten abgegeben werden. Da jedoch bei der erfindungsgemäßen Zwischenspeicherschaltung 18' die kreuzgekoppelten PMOS-Transistoren mit einer Charakteristik der Beibehaltung vorhergehender Daten nicht vorhanden sind, wird keine Zeitdauer benötigt, um die ungültigen Daten in momentane gültige Daten umzuwandeln. Daher wird keine Zeittoleranz Tmargin des Signals LAT zur Sicherstellung eines stabilen Betriebs der Zwischenspeicherschaltung 18' benötigt, wie dies bei der herkömmlichen Zwischenspeicherschaltung 18 von 1 der Fall ist, so dass sich die Lesedauer für das DRRM-Bauelement durch Verwendung der erfindungsgemäßen E/A-Rbtastverstärkerschaltung verkürzt.


Anspruch[de]
  1. Eingabe/Ausgabe-Abtastverstärkerschaltung für ein Halbleiterspeicherbauelement, das wenigstens ein Paar von Bitleitungen (BLn, BLnB) und ein Paar von zugehörigen Eingabe/Ausgabe-Leitungen (IOi, IOiB) aufweist, an welche die Eingabe/Ausgabe-Abtastverstärkerschaltung ankoppelbar ist, mit

    – einem Stromabtastverstärker (14') zum Abtasten einer Stromdifferenz zwischen den Eingabe/Ausgabe-Leitungen, um zugehörige Differenzsignale (CSA, CSAB) abzugeben,

    – einem Spannungsabtastverstärker (16') zum Verstärken von Spannungen der Differenzsignale vom Stromabtastverstärker und

    – einer Zwischenspeicherschaltung (18') zum Zwischenspeichern der Differenzsignale vom Spannungsabtastverstärker in Reaktion auf ein Zwischenspeichersignal (LAT), die einen ersten Differenzverstärker (DF1), der die Differenzsignale vom Spannungsabtastverstärker (16') empfängt, einen zweiten Differenzverstärker (DF2), der die Differenzsignale vom Spannungsabtastverstärker empfängt, und zwischen die Ausgangsanschlüsse des ersten und zweiten Differenzverstärkers eingeschleifte Mittel (R1, R2, MP24) aufweist, um eine Spannungsverstärkung des ersten und zweiten Differenzverstärkers, wenn diese aktiviert sind, in Reaktion auf das Zwischenspeichersignal (LAT) zu ändern,

    – wobei der Stromabtastverstärker (14'), der Spannungsabtastverstärker (16') und die Zwischenspeicherschaltung (18') durch ein Freigabesignal (IOSAE) aktiviert werden.
  2. Eingabe/Ausgabe-Abtastverstärkerschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, dass die zwischen die Ausgangsanschlüsse des ersten und zweiten Differenzverstärkers eingeschleiften Mittel folgende Elemente umfassen:

    – ein erstes Widerstandselement (R1), das mit einem Ende an den Ausgangsanschluss (DOUT) des ersten Differenzverstärkers (DF1) angeschlossen ist,

    – ein zweites Widerstandselement (R2), das mit einem Ende an den Ausgangsanschluss (DOUTB) des zweiten Differenzverstärkers (DF2) angeschlossen ist, und

    – einen zwischen die anderen Enden des ersten und zweiten Widerstandselements eingeschleiften Schalttransistor (MP24), der in Abhängigkeit vom Logikpegel des Zwischenspeichersignals (LAT) leitend und sperrend geschaltet wird.
  3. Eingabe/Ausgabe-Abtastverstärkerschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, dass der Schalttransistor ein PMOS-Transistor (MP24) ist.
  4. Eingabe/Ausgabe-Abtastverstärkerschaltung nach Anspruch 2 oder 3, weiter dadurch gekennzeichnet, dass die Spannungsverstärkung des ersten und des zweiten Differenzverstärkers bei einem niedrigen Logikpegel des Zwischenspeichersignals niedriger als bei einem hohen Logikpegel des Zwischenspeichersignals ist.
Es folgen 4 Blatt Zeichnungen






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