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Dokumentenidentifikation DE60021041T2 04.05.2006
EP-Veröffentlichungsnummer 0001096502
Titel Nichtflüchtiger Speicher und Steuerungsverfahren dafür
Anmelder Rohm Co. Ltd., Kyoto, JP
Erfinder Fujimori, Yoshikazu, Kyoto-shi, JP
Vertreter TBK-Patent, 80336 München
DE-Aktenzeichen 60021041
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 11.10.2000
EP-Aktenzeichen 001221001
EP-Offenlegungsdatum 02.05.2001
EP date of grant 29.06.2005
Veröffentlichungstag im Patentblatt 04.05.2006
IPC-Hauptklasse G11C 11/22(2006.01)A, F, I, 20051017, B, H, EP

Beschreibung[de]
TECHNISCHES GEBIET UND HINTERGRUND DER ERFINDUNG

Die Erfindung bezieht sich auf einen nichtflüchtigen Speicher sowie auf ein Verfahren zu dessen Ansteuerung und betrifft insbesondere einen nichtflüchtigen Speicher, bei dem einer Lesetoleranz ein ausreichender Wert zugeordnet und Störungen beim Einschreiben in eine benachbarte Speicherzelle verhindert werden können, sodass weitgehend keine Funktionsbeeinträchtigungen auftreten.

In Betracht gezogener Stand der Technik

Für eine Speicherzelle, bei der in einer Matrix angeordnete jeweilige Speichertransistoren einen MFMIS-Aufbau aufweisen, der ein Beispiel für einen Halbleiterspeicher darstellt, bei dem Daten elektrisch eingeschrieben und sodann in einem stromversorgungslosen Zustand gespeichert werden können, ist z.B. ein 1T/2C-Speicherzellenaufbau vorgeschlagen worden, der in der in 10 veranschaulichten Weise jeweils aus einem gewählten Transistor und zwei Speicherkondensatoren besteht. Bei diesem Aufbau ist jeweils die eine Elektrode der Speicherkondensatoren mit der Gate-Elektrode des gewählten Transistors verbunden, während die andere Elektrode der Speicherkondensatoren mit dem Source-Bereich bzw. dem Drain-Bereich des gewählten Transistors verbunden ist. Hierdurch tritt das Problem auf, dass die Source/Drain-Spannung VSD und die Gate-Spannung VG nicht unabhängig voneinander eingestellt werden können.

Bei diesem Halbleiterspeicher sind die Source-Bereiche der jeweiligen Speicherzellen einer jeden Zeile in Querrichtung in Form einer Bitleitung BL1, BL2, ... zusammengeschaltet, während die Drain-Bereiche der jeweiligen Speicherzellen einer jeden Spalte in Längsrichtung in Form einer Wortleitung WL1, WL2, ... zusammengeschaltet sind.

Für einen solchen Speicherzellenaufbau ist bereits ein Feldeffekttransistor mit einem MFMIS-Aufbau vorgeschlagen worden, bei dem eine metallische Schicht (M) und eine Isolierschicht (I) zwischen einem Ferroelektrikum und einem Halbleiter als Pufferschicht angeordnet sind, wie dies in 11 in Form einer Schnittansicht veranschaulicht ist. Ein solcher Feldeffekttransistor mit MFMIS-Aufbau wird durch aufeinanderfolgende Laminierung einer Gate-Oxidschicht 3, eines schwebenden Gates 4, einer ferroelektrischen Schicht 5 und eines Steuergates 6 auf einem zwischen einem Source-Bereich S und einem Drain-Bereich D eines Halbleitersubstrats 1 ausgebildeten Kanalbereich gebildet.

Wenn bei dieser Struktur das Halbleitersubstrat 1 installiert bzw. angeschlossen ist und eine positive Spannung an das Steuergate 6 in der in 12A veranschaulichten Weise angelegt wird, tritt normalerweise eine Polarisation in der ferroelektrischen Schicht 5 auf. Auch nach Abschaltung der an das Steuergate 6 angelegten Spannung wird in einem Kanalbildungsbereich durch remanente Polarisation der ferroelektrischen Schicht 5 eine negative Ladung erzeugt. Dies wird als Zustand "1" bezeichnet.

Wenn dagegen eine negative Spannung an das Steuergate 6 angelegt wird, tritt in der ferroelektrischen Schicht 5 eine Polarisation in umgekehrter Richtung auf. Auch nach Abschaltung der an das Steuergate 6 angelegten Spannung wird dann in dem Kanalbildungsbereich durch remanente Polarisation der ferroelektrischen Schicht 5 eine positive Ladung erzeugt. Dies wird als Zustand "0" bezeichnet. Wie vorstehend beschrieben, kann somit eine Information "1" oder "0" in den Feldeffekttransistor eingeschrieben werden. Die 12A und 12B zeigen jeweils einen Zustand, bei dem die Information "1" bzw. "0" eingeschrieben ist.

Die eingeschriebene Information wird ausgelesen, indem eine Lesespannung Vr an das Steuergate angelegt wird. Diese Lesespannung Vr ist auf einen zwischen einer Schwellenspannung Vtn1 im Zustand "1" und einer Schwellenspannung Vth0 im Zustand "0" liegenden Wert eingestellt. Wenn beim Anlegen der Lesespannung Vr an das Steuergate 6 ermittelt wird, ob ein Drainstrom fließt oder nicht, kann somit unterschieden werden, ob die eingeschriebene Information den Wert "1" oder "0" besitzt.

Mit Hilfe eines Feldeffekttransistors mit MFMIS-Aufbau kann somit in der vorstehend beschriebenen Weise eine Speicherzelle aus einem Element aufgebaut und ein nichtlöschender zerstörungsfreier Lesevorgang in zufriedenstellender Weise durchgeführt werden.

Auf diese Weise können beide Werte identifiziert werden.

Wenn jedoch die Kapazitäten Cf1 und Cf2 der Speicherkondensatoren auf Grund einer Gate-Isolierschicht ausreichend größer als die Kapazität Cox ist, nimmt die Gate-Spannung VG normalerweise den halben Wert von VSD an, wobei die Beziehung zwischen dem Drain-Strom ID und der Source-/Drain-Spannung VSD beim Einschreiben von "1" und Einschreiben von "0" jeweils durch die in den 12A und 12B veranschaulichte Beziehung gegeben ist, während beim Auslesen zur Identifizierung dieser Werte die Einstellung einer Zwischenspannung erforderlich ist. Wenn somit in der in 13 veranschaulichten Weise die Lesespannung Vr auf einen zwischen dem Minimalpegel beim Einschreiben von "1" und dem Maximalpegel beim Einschreiben von "0" liegenden Wert eingestellt wird, tritt das Problem auf, dass zwischen den Werten "1" und "0" nur eine geringe Lesetoleranz besteht. Bei einer mit dem Wert "0" beschriebenen Zelle kann daher eine Koerzitivfeldstärke überschritten werden, sodass die Beurteilung erfolgt, dass der Wert "1" in eine Zelle eingeschrieben worden ist, die mit dem Wert "0" beschrieben sein sollte, was somit zu dem entgegengesetzten Ergebnis führt.

Demzufolge ist ein nichtflüchtiger Speicher wünschenswert, bei dem eine zuverlässige Lesecharakteristik erhalten werden kann, indem einer Lesetoleranz ein hoher Wert eingeräumt wird, ohne dass dies ein fehlerhaftes Auslesen zur Folge hat.

Weiterhin ist bereits ein Speicher bekannt, bei dem Speichertransistoren mit einem solchen MFMIS-Aufbau in Matrixform angeordnet sind. Bei einem derartigen Speicher, der ein Beispiel für einen Halbleiterspeicher darstellt, bei dem Daten elektrisch eingeschrieben und in einem stromversorgungslosen Zustand gespeichert werden können und Speichertransistoren mit einem MFMIS-Aufbau in Form einer Matrix angeordnet sind, wird im wesentlichen eine Speicherzelle von einem Speichertransistor gebildet, wobei die Speicherzellen dann z.B. in der in 14 veranschaulichten Weise in Längsrichtung und Querrichtung angeordnet sind. Bei diesem Halbleiterspeicher sind der Source-Bereich einer jeden Speicherzelle in einer jeden Zeile in Querrichtung mit einer Source-Leitung SL1, SL2, ... und der Drain-Bereich einer jeden Speicherzelle in jeder Spalte in Längsrichtung mit einer Drain-Leitung DL1, DL2, ... verbunden, während ein Substratpotential an eine rückwärtige Gate-Leitung BL1, BL2, ... angelegt und das Steuergate einer jeden Speicherzelle in einer jeden Zeile in Querrichtung mit einer Wortleitung WL1, WL2, ..., WLn verbunden sind.

In Bezug auf den Aufbau der Speicherzelle wird in der durch die erläuternden Schnittansichten gemäß den 15A und 15B veranschaulichten Weise ein Feldeffekttransistor mit MFMIS-Aufbau vorgeschlagen, bei dem eine metallische Schicht (M) und eine Isolierschicht (I) als Pufferschicht zwischen einem Ferroelektrikum und einem Halbleiter angeordnet sind. Ein Feldeffekttransistor mit einem solchen MFMIS-Aufbau wird durch aufeinanderfolgende Laminierung einer Gate-Oxidschicht 105, eines schwebenden Gates 106, einer ferroelektrischen Schicht 107 und eines Steuergates 108 auf einem zwischen einem Source-Bereich 102 und einem Drain-Bereich 103 auf einem Halbleitersubstrat 101 ausgebildeten Kanalbereich 104 gebildet.

Wenn bei diesem Aufbau das Halbleitersubstrat 101 angeordnet bzw. angeschlossen ist und in der in 15A veranschaulichten Weise eine positive Spannung an das Steuergate 108 angelegt wird, tritt normalerweise in der ferroelektrischen Schicht 107 eine Polarisation auf. Auch bei Abschaltung der an das Steuergate 108 angelegten Spannung wird in einem Kanalbildungsbereich CH durch remanente Polarisation der ferroelektrischen Schicht 107 eine negative Ladung erzeugt.

Dies wird als Zustand des Wertes "1" bezeichnet.

Wenn dagegen eine negative Spannung an das Steuergate 108 angelegt wird, tritt in der ferroelektrischen Schicht 107 eine Polarisation in der umgekehrten Richtung auf. Auch wenn die an das Steuergate 108 angelegte Spannung abgeschaltet wird, wird dann in dem Kanalbildungsbereich CH durch remanente Polarisation der ferroelektrischen Schicht 107 eine positive Ladung erzeugt. Dies wird als Zustand des Wertes "0" bezeichnet.

In der vorstehend beschriebenen Weise kann somit die Information "1" oder die Information "0" in den Feldeffekttransistor eingeschrieben werden.

Das Auslesen der eingeschriebenen Informationen erfolgt durch Anlegen einer Lesespannung Vr an das Steuergate. Diese Lesespannung Vr wird auf einen zwischen der Schwellenspannung Vth1 im Zustand "1" und der Schwellenspannung Vtn0 im Zustand "0" liegenden Wert eingestellt. Wenn somit die Lesespannung Vr an das Steuergate 108 angelegt und ermittelt wird, ob ein Drainstrom fließt oder nicht, kann beurteilt werden, ob die eingeschriebene Information den Wert "1" oder "0" aufweist.

Durch Verwendung eines Feldeffekttransistors mit einem MFMIS-Aufbau kann somit in der vorstehend beschriebenen Weise eine Speicherzelle von einem Element gebildet und ein nichtlöschender bzw. zerstörungsfreier Lesevorgang in zufriedenstellender Weise durchgeführt werden.

Wenn sich jedoch beim Einschreiben von Daten in eine ausgewählte Zelle diese Zelle in dem vorstehend beschriebenen Schreibzustand befindet, werden die Source-Leitung SL und die Wortleitung WL der jeweiligen Zelle gleichzeitig auch von der benachbarten Zelle in der gleichen Zeile verwendet, während die rückwärtige Gate-Leitung BL und die Drain-Leitung DL gleichzeitig bei einer benachbarten Zelle in der gleichen Spalte Verwendung finden. Auch bei einer nicht ausgewählten Zelle gilt somit VF = VC bis VF = 1/3 VC, sodass eine elektrische Koerzitivfeldstärke überschritten werden kann und das Einschreiben im Gegensatz zu dem beabsichtigten Schreibvorgang bei einer nicht zu beschreibenden Zelle erfolgt.

Demzufolge ist auch ein nichtflüchtiger Speicher wünschenswert, bei dem eine zuverlässige Schreibcharakteristik erhalten werden kann, ohne ein fehlerhaftes Auslesen einer Speicherzelle zu verursachen.

Weiterhin sind aus der US-A-5 856 688 integrierte Speicherschaltungsbauelemente bekannt, die eine Gateoxid-Isolierschicht auf der Oberfläche eines einen großvolumigen Bereich eines ersten Leitfähigkeitstyps umfassenden Halbleitersubstrats und in diesem bis zur Oberfläche verlaufende beabstandete Source- und Drain-Bereiche eines zweiten Leitfähigkeitstyps aufweisen. Außerdem sind in jeder Einheitszelle vorzugsweise ein erstes und ein zweites getrenntes Steuergate angeordnet, die gegenüber der Oberfläche verlaufen. Zwischen dem ersten und dem zweiten Steuergate ist eine ferroelektrische Isolierschicht vorgesehen und dient als nichtflüchtiges Datenspeichermedium, wenn es in einem vorgegebenen Zustand polarisiert ist. Außerdem ist ein schwebendes Gate vorgesehen, das im Querschnitt vorzugsweise C-förmig ausgestaltet ist. Hierbei ist das schwebende Gate mit einer zwischen dem ersten Steuergate und einer ersten elektrischen Isolierschicht angeordneten ersten Verlängerung und einer zwischen dem ersten Steuergate und der ferroelektrischen Isolierschicht angeordneten zweiten Verlängerung versehen. Außerdem ist das erste Steuergate durch eine zwischen dem ersten Steuergate und der ersten Verlängerung angeordnete zweite elektrische Isolierschicht und eine zwischen dem ersten Steuergate und der zweiten Verlängerung angeordnete dritte elektrische Isolierschicht von dem schwebenden Gate elektrisch isoliert. Gemäß einer bevorzugten Ausgestaltung ist hierbei die Dicke der zweiten elektrischen Isolierschicht größer als die Dicke der dritten elektrischen Isolierschicht, wobei allerdings die Dielektrizitätskonstante der dritten elektrischen Isolierschicht vorzugsweise größer als die Dielektrizitätskonstante der zweiten elektrischen Isolierschicht ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine erste Aufgabe der Erfindung besteht darin, einen nichtflüchtigen Speicher anzugeben, bei dem eine zuverlässige Lesecharakteristik erhalten werden kann, indem einer Lesetoleranz ein hoher Wert zugeordnet wird, ohne dass dies ein fehlerhaftes Auslesen zur Folge hat.

Eine zweite Aufgabe der Erfindung besteht darin, einen nichtflüchtigen Speicher anzugeben, mit dem eine zuverlässige Schreibcharakteristik erhalten werden kann, ohne dass dies ein fehlerhaftes Einschreiben bei einer Speicherzellenanordnung zur Folge hat.

Diese Aufgaben werden durch einen nichtflüchtigen Speicher gemäß Patentanspruch 1 sowie durch ein Verfahren zur Ansteuerung des nichtflüchtigen Speichers gemäß Patentanspruch 6 gelöst.

Erfindungsgemäß sind ein Steuergate mit einer Wortleitung, einem Source-Bereich mit einer Source-Leitung und ein Drain-Bereich mit einer Drain-Leitung verbunden, eine Leitung mit schwebendem Potential vorgesehen, die von derart angeordneten Schreibgates gebildet wird, dass ein Kondensator zwischen der Leitung mit schwebendem Potential und dem schwebenden Gate ausgebildet ist, die Wortleitung und die Source-Leitung in der gleichen Zeile einer Matrix miteinander verbunden, die Drain-Leitung und die Leitung mit schwebendem Potential in der gleichen Spalte der Matrix miteinander verbunden und die Source/Drain-Spannung und die Gate-Spannung in einem nichtflüchtigen Speicher unabhängig voneinander einstellbar, wobei in der Matrix Transistoren mit einem MFMIS-Aufbau angeordnet sind, der durch aufeinanderfolgendes Laminieren eines schwebenden Gates, einer ferroelektrischen Schicht und einer Steuerelektrode über einer Gate-Isolierschicht auf der Oberfläche eines Halbleitersubstrats zwischen einem auf dem Halbleitersubstrat ausgebildeten Source-Bereich und Drain-Bereich gebildet wird.

Weiterhin umfasst eine Speicherzelle einen Feldeffekttransistor mit MFMIS-Aufbau, der durch aufeinanderfolgendes Laminieren eines schwebenden Gates, einer ferroelektrischen Schicht und einer Steuerelektrode über einer Gate-Isolierschicht auf der Oberfläche eines Halbleitersubstrats zwischen einem auf der Oberfläche des Halbleitersubstrats ausgebildeten Source-Bereich und Drain-Bereich gebildet wird, wobei das schwebende Gate auf einer Element-Isolationsschicht ausgedehnt bzw. verlängert sowie mit einer Kondensator-Isolierschicht zwischen dem schwebenden Gate und einem auf der Element-Isolationsschicht ausgebildeten Schreibgate versehen ist und einen Kondensator bildet.

Da bei einem solchen MFMIS-Transistor die Source/Drain-Spannung und die Gate-Spannung unabhängig voneinander eingestellt werden können, kann ein nichtflüchtiger Speicher erhalten werden, bei dem die Lesetoleranz in der durch die Strom/Spannungscharakteristik gemäß 4 veranschaulichten Weise einen hohen Wert annehmen kann, sodass ein fehlerhaftes Auslesen weitgehend reduziert und eine hohe Zuverlässigkeit gewährleistet sind.

Da außerdem der Kondensator von dem auf der Element-Isolationsschicht ausgedehnten schwebenden Gate gebildet wird, kann zusätzlich zu dem vorstehend beschriebenen Vorteil gemäß einem weiteren Vorteil der Erfindung die vorstehend beschriebene Struktur ohne Vergrößerung des Bereichs einer Zelle realisiert werden.

Da weiterhin eine Gate-Elektrode mit einer Wortleitung, ein Source-Bereich mit einer Source-Leitung und ein Drain-Bereich mit einer Drain-Leitung verbunden sind und ein Halbleitersubstrat derart ausgestaltet ist, dass es bei jeder Spalte isoliert und mit einer rückwärtigen Gate-Leitung verbunden ist, sodass eine unabhängige Spannungszuführung erfolgen und das Potential der Source-Leitung und das Potential der Drain-Leitung bei jeder Zeile und Spalte jeweils auf ein schwebendes Potential oder auf Massepotential eingestellt werden können, vergrößert sich eine Verarmungsschicht in dem Kanalbereich eines ferroelektrischen Transistors, der eine einer ausgewählten Zelle benachbarte, nicht ausgewählte Zelle bildet, indem das Source/Drain-Potential auf einem gewünschten Wert gehalten und die Bildung einer Inversionsschicht verhindert wird, wenn Daten in die ausgewählte Zelle eines nichtflüchtigen Speichers eingeschrieben werden, bei dem ferroelektrische Transistoren in Matrixform angeordnet sind, die durch Laminieren einer Gate-Elektrode über zumindest einer ersten ferroelektrischen Schicht auf der Oberfläche eines Halbleitersubstrats zwischen einem auf dem Halbleitersubstrat ausgebildeten Source-Bereich und Drain-Bereich gebildet werden.

Erfindungsgemäß wird eine Verarmungsschicht im Kanalbereich eines ferroelektrischen Transistors einer nicht ausgewählten Zelle vergrößert, indem bei einer gewählten Zelle der Source-Bereich oder der Drain-Bereich an Massepotential gelegt, das Source/Drain-Potential einer nicht gewählten Zelle an zumindest einer benachbarten Leitung der gewählten Zelle schwebend und auf einem gewünschten Wert gehalten und das Fließen eines Drain-Stroms verhindert werden, wenn Daten in die gewählte Zelle eines nichtflüchtigen Speichers eingeschrieben werden, bei dem durch Laminieren einer Gate-Elektrode über zumindest einer ersten ferroelektrischen Schicht auf der Oberfläche eines Halbleitersubstrats zwischen einem auf dem Halbleitersubstrat jeweils ausgebildeten Source-Bereich und Drain-Bereich gebildete ferroelektrische Transistoren in einer Matrix angeordnet sind, wobei die Gate-Elektrode mit einer Wortleitung, der Source-Bereich mit einer Source-Leitung und der Drain-Bereich mit einer Drain-Leitung verbunden sind und das Halbleitersubstrat bei jeder Spalte isoliert und mit einer rückwärtigen Gate-Leitung verbunden ist, sodass eine unabhängige Spannungszuführung erfolgen und das Potential der Source-Leitung und das Potential der Drain-Leitung bei jeder Zeile und Spalte jeweils auf ein schwebendes Potential oder auf Massepotential eingestellt werden können.

Wie in dem Ersatzschaltbild gemäß 16 veranschaulicht ist, sind bei einem solchen MFMIS-Transistor ein von der ferroelektrischen Schicht 7 abhängiger Kondensator Cf, ein von der Gate-Oxidschicht 5 abhängiger Kondensator Cox sowie ein von der Verarmungsschicht abhängiger Kondensator CD in Reihe geschaltet. Wenn somit eine Spannung V zwischen dem Substrat 1 und dem Steuergate 8 anliegt, lässt sich diese Spannung gemäß der nachstehenden Gleichung (1) in die Spannungen Vf, Vox und VD unterteilen: V = Vf + Vox + VD CfVf = CoxVox = CDVD = q(1)

q
Ladungsmenge des Kondensators

Das durch die nachstehende Gleichung angegebene Spannungspotential Vf liegt somit an dem Kondensator Cf in Abhängigkeit von der ferroelektrischen Schicht 7 an: Vf = CfCoxCD/(CfCox + CoxCD + CDCf)·VG(2)

Wenn sich somit der Source-Bereich und der Drain-Bereich in einem schwebenden Zustand befinden, breitet sich eine Verarmungsschicht in der in 9A veranschaulichten Weise aus, sodass sich die Kapazität CD der Verarmungsschicht vergrößert. Die an dem Ferroelektrikum anliegende Spannung VF verringert sich somit in der durch die nachstehende Gleichung angegebenen Weise: VF = {CfCoxCD/(CfCox + CoxCD + CDCf)}·VG(A)

Wenn daher dieser Zustand bei einer nicht ausgewählten Zelle herbeigeführt wird, lassen sich Funktionsbeeinträchtigungen bei dieser nicht ausgewählten Zelle verringern.

Wenn dagegen der Source-Bereich und der Drain-Bereich an Masse liegen und Elektronen von den Source/Drain-Bereichen zu dem Kanalbereich in der in 9B veranschaulichten Weise geführt und eine Inversionsschicht erzeugt werden, ergibt sich die an dem Ferroelektrikum anliegende Spannung VF folgendermaßen: VF = {CfCox/(Cf + Cox)}·VG(B)

Erfindungsgemäß wird somit bei einer zum Einschreiben ausgewählten Zelle eine ausreichende Spannung VF an die ferroelektrische Schicht angelegt, während bei einer benachbarten Zelle der Source-Bereich und der Drain-Bereich schwebend gehalten, die Verarmungsschicht in dem Kanalbereich des Feldeffekttransistors vergrößert, die an dem Ferroelektrikum anliegende Spannung VF durch Vergrößerung der Kapazität der Verarmungsschicht verringert und damit ein fehlerhaftes Einschreiben verhindert werden, sodass der in 9A veranschaulichte Zustand realisiert wird.

Mit Ausnahme einer gewählten Zelle wird somit bei einer Zelle mit einer Potentialdifferenz zwischen der Wortleitung und der rückwärtigen Gate-Leitung deren Potential derart eingestellt, dass das Potential an dem einer Zeile entsprechenden Source-Bereich und das Potential an dem einer Spalte entsprechenden Drain-Bereich nicht beide den Wert 0 annehmen, sämtliche nicht ausgewählten Zellen in den Zustand gemäß 9B überführt werden, die an dem Ferroelektrikum anliegende Spannung durch das an die ausgewählte Zelle angelegte Potential verringert wird und auf diese Weise Funktionsbeeinträchtigungen verhindert werden.

Die Erfindung wird nachstehend anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die zugehörigen Zeichnungen näher beschrieben. Es zeigen:

1 ein Ersatzschaltbild eines nichtflüchtigen Speichers gemäß einem ersten Ausführungsbeispiel der Erfindung,

2A und 2B eine Draufsicht und eine Schnittansicht des nichtflüchtigen Speichers,

3 die an jede Zeile des nichtflüchtigen Speichers anzulegende Spannung,

4 eine Beziehung zwischen der Source/Drain-Spannung und dem Drain-Strom des nichtflüchtigen Speichers,

5 ein Ersatzschaltbild eines nichtflüchtigen Speichers gemäß einem zweiten Ausführungsbeispiel der Erfindung,

6 einen Signalzustand beim Einschreiben von "1" in eine ausgewählte Zelle des nichtflüchtigen Speichers gemäß dem zweiten Ausführungsbeispiel der Erfindung,

7 einen Signalzustand beim Einschreiben von "0" in eine ausgewählte Zelle des nichtflüchtigen Speichers gemäß dem zweiten Ausführungsbeispiel der Erfindung,

8 einen Signalzustand beim Auslesen des nichtflüchtigen Speichers gemäß dem zweiten Ausführungsbeispiel der Erfindung,

9A und 9B Darstellungen zur Veranschaulichung des der Erfindung zu Grunde liegenden Funktionsprinzips,

10 eine Speicherzelle des Standes der Technik,

11 den Aufbau eines nichtflüchtigen Speichers gemäß dem Stand der Technik,

12A und 12B einen Signalzustand beim Einschreiben von "1" und "0" bei einer ausgewählten Zelle des bekannten nichtflüchtigen Speichers,

13 eine Lesetoleranz bei einem nichtflüchtigen Speicher des Standes der Technik,

14 ein Ersatzschaltbild eines nichtflüchtigen Speichers des Standes der Technik,

15A und 15B den Aufbau eines nichtflüchtigen Speichers des Standes der Technik, und

16 ein Ersatzschaltbild einer Zelle des bekannten nichtflüchtigen Speichers.

DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSBEISPIELE

Nachstehend werden unter Bezugnahme auf die Zeichnungen ein erfindungsgemäßer nichtflüchtiger Speicher sowie dessen Ansteuerverfahren näher beschrieben.

In 1 ist eine Schaltungsanordnung dargestellt, die ein Ausführungsbeispiel des erfindungsgemäßen nichtflüchtigen Speichers veranschaulicht, bei dem aus Speichertransistoren mit MFMIS-Aufbau bestehende Speicherzellen auf einem Halbleitersubstrat in Form einer Matrix angeordnet sind. Durch Aufbau einer Speicherzelle in Form eines Speichertransistors und Anordnung der Speicherzellen in Längs- und Querrichtung sind der Source-Bereich einer jeden Speicherzelle in einer jeweiligen Zeile in Querrichtung mit einer jeweiligen Source-Leitung SL1, SL2, ..., und der Drain-Bereich einer jeden Speicherzelle in einer jeweiligen Zeile in Längsrichtung mit einer jeweiligen Drain-Leitung DL1, DL2, ..., verbunden, wobei die Elektrode (ein Schreibgate) eines unter einem schwebenden Gate ausgebildeten Kondensators in Spaltenrichtung als jeweilige Leitung FL1, FL2, ... mit schwebendem Potential angeordnet und das Steuergate einer jeden Speicherzelle einer jeweiligen Leitung in der Querrichtung mit einer jeweiligen Wortleitung WL1, WL2, ..., WLn verbunden sind, sodass die Source/Drain-Spannung und die Gate-Spannung unabhängig voneinander eingestellt und eine ausreichende Lesetoleranz erhalten werden können.

Bei den Spaltenleitungen, durch die die jeweilige Spalte der in der Längsrichtung gemäß 1 angeordneten Speicherzellen ausgewählt wird, können bei diesem Ausführungsbeispiel annähernd 6 oder 8 Spalten z.B. gemeinsam ausgewählt und das Potential für die Daten in den ausgewählten Spalten gemeinsam eingestellt werden. Jede Speicherzelle in der Längsrichtung gemäß 1 ist derart aufgebaut, dass der Drain-Bereich eines jeden Transistors angeschlossen und eine Drain-Leitung DL gebildet werden, Kondensatorelektroden (Schreibgates) angeschlossen und eine Leitung FL mit schwebendem Potential gebildet werden und das Potential für Daten in der gewählten Spalte gemeinsam eingestellt werden kann.

Weiterhin sind die in der Querrichtung gemäß 1 angeordneten jeweiligen Speicherzellen derart aufgebaut, dass der Source-Bereich eines jeden Transistors angeschlossen und eine Source-Leitung SL gebildet werden, das Steuergate angeschlossen und eine Wortleitung WL gebildet werden und das Potential für Daten in der gewählten Zeile gemeinsam eingestellt werden kann.

Eine Zelleneinheit dieser Speicherzelle ist in der in den 2A und 2B veranschaulichten Weise dadurch gekennzeichnet, dass bei einem Feldeffekttransistor mit MFMIS-Aufbau, bei dem ein schwebendes Gate 4, eine ferroelektrische Schicht 5 und ein Steuergate 6 aufeinanderfolgend über einer Gate-Isolierschicht 3 auf der Oberfläche eines Halbleitersubstrats 1 zwischen einem auf der Oberfläche des Halbleitersubstrats jeweils ausgebildeten Source-Bereich und Drain-Bereich laminiert sind, das schwebende Gate auf einer Element-Isolationsschicht ausgedehnt bzw. verlängert und mit einer Kondensator-Isolierschicht 8 zwischen dem schwebenden Gate und einer auf der Element-Isolationsschicht ausgebildeten Kondensatorelektrode 7 versehen ist, sodass ein Kondensator gebildet wird. Eine Zelleneinheit ist somit dadurch gekennzeichnet, dass die Kondensatorelektrode 7 als Schreibgate in einem dicht bei dem Schreibgate 4 liegenden Bereich einen in Richtung des Schreibgates vorspringenden Bereich 7P umfasst und ein Kondensator in einem Bereich gebildet wird, in dem sich der vorspringende Bereich 7P und das schwebende Gate 4 überdecken.

Bei diesem Aufbau werden Daten durch ein übliches Verfahren wie im Falle einer bekannten Bauart ausgelesen, jedoch kann die Lesetoleranz zwischen "1" und "0" in der in 4 veranschaulichten Weise einen ausreichenden Wert aufweisen, indem das Potential einer jeden Zeile gemäß 3 eingestellt wird, wodurch ein Speicher erhalten werden kann, der weitgehend funktionsstörungsfrei ist.

Hierbei sind jeweils aus einem Speichertransistor 10, einem Kondensator 11 und einem Schalttransistor 12 in Form eines MFMIS-Aufbaus bestehende Speicherzellen auf einem Halbleitersubstrat in Form einer Matrix angeordnet. Eine Speicherzelle besteht aus einem Speichertransistor, wobei die Speicherzellen in Längs- und Querrichtung angeordnet sind. Bei diesem Aufbau einer Speicherzelle durch einen Speichertransistor und Anordnung der Speicherzelle in Längs- und Querrichtung sind in der vorstehend beschriebenen Weise der Source-Bereich einer jeden Speicherzelle in einer jeweiligen Zeile in Querrichtung zur Verhinderung eines fehlerhaften Auslesen über eine Diode zur Bildung einer Source-Leitung SL1, SL2, ... und der Drain-Bereich einer jeden Speicherzelle in einer jeweiligen Spalte in Längsrichtung zur Bildung einer Drain-Leitung DL1, DL2, ... angeschlossen, ein Substratpotential an eine rückwärtige Gate-Leitung BL1, BL2, ... angelegt und das Steuergate einer jeden Speicherzelle in einer jeweiligen Zeile in Querrichtung zur Bildung einer Wortleitung WL1, WL2, ... angeschlossen.

Ferner werden bei den Spaltenleitungen, durch die eine jeweilige Spalte der in der Längsrichtung gemäß 5 angeordneten Speicherzellen ausgewählt wird, bei diesem Ausführungsbeispiel annähernd 6 oder 8 Spalten z.B. gemeinsam ausgewählt, sodass das Potential für Daten in den jeweils ausgewählten Spalten gemeinsam eingestellt werden kann.

Weiterhin sind die in der Querrichtung gemäß 5 angeordneten Speicherzellen derart aufgebaut, dass der Source-Bereich eines jeden Transistors mit einer Source-Leitung SL und das schwebende Gate mit einer Wortleitung WL verbunden sind und das Potential für Daten in der jeweils gewählten Zeile gemeinsam eingestellt werden kann.

Nachstehend werden ein Verfahren zum Löschen des nichtflüchtigen Speichers sowie ein Verfahren zum Einschreiben und Auslesen von Daten in den/aus dem nichtflüchtigen Speicher näher beschrieben. Da der Potentialpegel jedoch in Abhängigkeit von dem verwendeten Bauelement unterschiedlich ausfallen kann, wird nachstehend ein Ausführungsbeispiel näher beschrieben, bei dem ein Absolutwert Verwendung findet.

Wenn zunächst ein Einschreibvorgang zum Einschreiben des Zustands bzw. Wertes "1" in eine ausgewählte Zelle Cse erfolgt, werden gemäß der in 3 angegebenen Tabelle eine Impulsspannung Vcc mit hohem Potential an eine Wortleitung WL1 angelegt, eine Source-Leitung SL1 offen (schwebend) gehalten, eine Drain-Leitung DL1 an Masse gelegt (0 V) und ein Substratpotential BL1 (FL1) auf Massepotential gebracht. An die Wortleitung WL2 einer benachbarten Zelle wird eine Spannung mit einem Wert von 1/3 Vcc angelegt, während eine Drain-Leitung DL2 offen (schwebend) gehalten und ein Subtratpotential BL2 auf 2/3 Vcc eingestellt werden.

Wenn dagegen ein Einschreibvorgang zum Einschreiben des Zustands bzw. Wertes "0" in eine ausgewählte Zelle Cse erfolgt, werden gemäß 3 die Wortleitung WL1 an Masse gelegt, die Source-Leitung SL1 offen (schwebend) gehalten, die Drain-Leitung DL1 an Masse (0V) gelegt und das Substratpotential BL1 auf Vcc eingestellt. An die Wortleitung WL2 der benachbarten Zelle wird dann eine Spannung mit dem Wert 2/3 Vcc angelegt, während die Source-Leitung SL2 offen (schwebend) gehalten und die Drain-Leitung DL2 ebenfalls offen (schwebend) gehalten werden.

Zur Aufrechterhaltung des gelöschten Zustands einer Speicherzelle werden mit Ausnahme einer Source-Leitung, in die über eine Wortleitung gemeinsam der Wert "0" eingeschrieben wird, eine Source-Leitung schwebend gehalten oder eine Drain-Leitung an Vcc gelegt. Wenn dagegen der Wert "1" eingeschrieben wird, werden zur Aufrechterhaltung des gelöschten Zustands einer Speicherzelle mit Ausnahme der Source-Leitung, in die Daten einzuschreiben sind, eine Source-Leitung schwebend gehalten oder eine Drain-Leitung an Massepotential gelegt.

Wenn dagegen beim Auslesen in der in 3 angegebenen Weise ein Bezugspotential Vr an das Steuergate eines Transistors der ausgewählten Zelle Cse angelegt wird, wird einer Source-Leitung SL eine feste Spannung VSA zugeführt, die in dieser Form abgegeben wird, da in der vorstehend beschriebenen Weise kaum ein Strom fließt, wenn der Datenwert "1" vorliegt, während bei Vorliegen des Datenwertes "0" die Festspannung und deren Abfall auf einen niedrigen Spannungswert erfasst wird, da in diesem Falle in der vorstehend beschriebenen Weise bei einem Datenwert "0" ein Strom fließt. Auf diese Weise können die Werte "1" und "0" identifiziert werden, ohne dass eine Funktionsbeeinträchtigung bei einer benachbarten Zelle erfolgt.

Bei einer ausgewählten Zelle, die die jeweils zu beschreibende Zelle darstellt, wird somit eine ausreichende Spannung VF an die ferroelektrische Schicht angelegt, während bei einer benachbarten Zelle die anliegende Spannung verringert wird, sodass die Toleranz zwischen "0" und "1" einen hohen Wert annehmen kann und sich ein fehlerhaftes Einschreiben verhindern lässt.

Bei dem vorstehend beschriebenen Ausführungsbeispiel ist die Verwendung eines Speichertransistors mit MFMIS-Aufbau in Betracht gezogen worden, jedoch ist die Erfindung nicht auf dieses Ausführungsbeispiel beschränkt, sondern kann gleichermaßen auch in Verbindung mit der Verwendung eines Transistors mit MFS-Aufbau Anwendung finden.

Erfindungsgemäß kann somit in der vorstehend beschriebenen Weise ein nichtflüchtiger Speicher erhalten werden, bei dem ein fehlerhaftes Beschreiben einer einer ausgewählten Zelle benachbarten, nicht ausgewählten Zelle verhindert und ein zuverlässiges Einschreiben gewährleistet werden, indem eine voneinander unabhängige Einstellung der Source/Drain-Spannung und der Gate-Spannung ermöglicht wird.

Bei dem vorstehend beschriebenen Ausführungsbeispiel ist zwar ein ferroelektrischer Speicher mit MFMIS-Aufbau in Betracht gezogen worden, jedoch ist die Erfindung nicht auf diesen Aufbau beschränkt, sondern die zwischen dem schwebenden Gate und der Schreibelektrode ausgebildete Kondensator-Isolierschicht muss keine ferroelektrische Schicht sein, sondern kann auch von einem Dielektrikum mit einer hohen Dielektrizitätskonstanten oder von einem üblichen Dielektrikum gebildet werden.

Wie vorstehend beschrieben, können somit bei dem erfindungsgemäßen nichtflüchtigen Speicher die Source/Drain-Spannung und die Gate-Spannung unabhängig voneinander eingestellt werden, sodass die Lesetoleranz einen hohen Wert annehmen kann und ein zuverlässiges Auslesen gewährleistet ist.

Nachstehend wird ein nichtflüchtiger Speicher und dessen Ansteuerverfahren gemäß einem zweiten Ausführungsbeispiel der Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen näher beschrieben.

Bei dem erfindungsgemäßen nichtflüchtigen Speicher sind jeweils aus einem Speichertransistor mit MFMIS-Aufbau bestehende Speicherzellen auf einem Halbleitersubstrat in der in 5 veranschaulichten Matrixform angeordnet, die die Schaltungsanordnung des ersten Ausführungsbeispiels darstellt. Durch Aufbau einer Speicherzelle in Form eines Speichertransistors und Anordnung der Speicherzellen in Längs- und Querrichtung sind hierbei der Source-Bereich einer jeden Speicherzelle in einer jeweiligen Zeile in Querrichtung über eine Diode zur Verhinderung eines fehlerhaften Auslesens zur Bildung einer Source-Leitung SL1, SL2, ... und der Drain-Bereich der Speicherzelle in einer jeweiligen Spalte in Längsrichtung zur Bildung einer Drain-Leitung DL1, DL2, ... angeschlossen, ein Substratpotential an eine rückwärtige Gate-Leitung BL1, BL2, ... angelegt und das Steuergate einer jeden Speicherzelle in einer jeweiligen Zeile in Querrichtung zur Bildung einer Wortleitung WL1, WL2, ... angeschlossen.

Bei den Spaltenleitungen, über die die Auswahl einer jeweiligen Spalte der in der Längsrichtung gemäß 5 angeordneten Speicherzellen erfolgt, werden bei diesem Ausführungsbeispiel annähernd 6 oder 8 Spalten z.B. gemeinsam ausgewählt, sodass das Potential für Daten in der jeweils gewählten Spalte gemeinsam eingestellt werden kann.

Hierbei sind die in der Querrichtung gemäß 5 angeordneten jeweiligen Speicherzellen derart aufgebaut, dass der Source-Bereich eines jeden Transistors zur Bildung einer Source-Leitung SL und das schwebende Gate zur Bildung einer Wortleitung WL angeschlossen sind, sodass das Potential gemeinsam für Daten an einer ausgewählten Zeile eingestellt werden kann.

Nachstehend wird ein Verfahren zum Löschen des nichtflüchtigen Speichers gemäß 5 sowie zum Einschreiben und Auslesen in den/aus dem nichtflüchtigen Speicher näher beschrieben. Der Potentialpegel ist zwar in Abhängigkeit von dem jeweiligen Bauelement unterschiedlich, jedoch bezeichnet ein hohes Potential ein Potential, durch das eine Potentialdifferenz zwischen einem hohen Potential und einem niedrigen Potential (wie z.B. dem Massepotential) z.B. mit einem Spannungswert von annähernd 3 bis 5 V gebildet wird, und bezeichnet einen Relativwert zwischen dieser Spannung und einem niedrigen Potential.

Wenn zunächst ein Einschreibvorgang zum Einschreiben des Zustands bzw. Wertes "1" in eine ausgewählte Zelle Cse durchgeführt wird, werden eine Impulsspannung Vcc mit hohem Potential in der in 6 veranschaulichten Weise an die Wortleitung WL1 angelegt, die Source-Leitung SL1 offen (schwebend) gehalten, die Drain-Leitung DL1 an Masse (0V) gelegt und das Substratpotential BL1 ebenfalls auf Massepotential eingestellt. Die Wortleitung WL2 einer benachbarten Zelle wird an Masse gelegt, während die Drain-Leitung DL2 offen (schwebend) gehalten und das Substratpotential BL1 auf Massepotential eingestellt werden.

Der Source-Bereich und der Drain-Bereich der benachbarten Zelle können auch an Vcc gelegt werden, anstatt schwebend gehalten zu werden.

Wenn dagegen ein Einschreibvorgang zum Einschreiben des Zustands bzw. Wertes "0" in die ausgewählte Zelle Cse durchgeführt wird, werden in der in 7 veranschaulichten Weise die Wortleitung WL1 an Masse gelegt, die Source-Leitung SL1 offen (schwebend) gehalten, die Drain-Leitung DL1 an Masse (0V) gelegt und das Substratpotential BL1 auf Vcc eingestellt. Die Wortleitung WL2 der benachbarten Zelle wird dann an Masse gelegt, während die Source-Leitung SL2 und die Drain-Leitung DL2 offen (schwebend) gehalten werden.

Hierbei können der Source-Bereich und der Drain-Bereich der benachbarten Zelle auch an Vcc angelegt werden, anstatt schwebend gehalten zu werden.

Zur Aufrechterhaltung des gelöschten Zustands einer Speicherzelle werden mit Ausnahme der Source-Leitung, in die über die Wortleitung gemeinsam der Wert "0" einzuschreiben ist, die Source-Leitung schwebend gehalten oder die Drain-Leitung an Vcc gelegt. Weiterhin werden zur Aufrechterhaltung des gelöschten Zustands einer Speicherzelle mit Ausnahme der Source-Leitung, in die der Wert "1" einzuschreiben ist, die Source-Leitung schwebend gehalten oder die Drain-Leitung an Vcc gelegt.

Wenn bei dem in 8 veranschaulichten Lesevorgang ein Bezugspotential Vr an das Steuergate eines Transistors der ausgewählten Zelle Cse angelegt und der Source-Leitung SL eine Festspannung zugeführt werden, wird die Spannung in dieser Form ausgegeben und die Festspannung erfasst, da in der vorstehend beschriebenen Weise bei Vorliegen des Datenwertes "1" kaum ein Strom fließt, während die Spannung bei Vorliegen des Datenwertes "0" auf einen niedrigen Wert abfällt, da in diesem Fall in der vorstehend beschriebenen Weise ein Strom fließt. Auf diese Weise können sowohl der Wert "1" als auch der Wert "0" zuverlässig identifiziert werden, wobei in einer benachbarten Zelle keine Funktionsbeeinträchtigung hervorgerufen wird.

Bei einer für einen Schreibvorgang ausgewählten Zelle wird somit an die ferroelektrische Schicht eine ausreichende Spannung VF angelegt, während bei einer benachbarten Zelle der Source-Bereich und der Drain-Bereich schwebend gehalten werden, eine Verarmungsschicht sich in dem Kanalbereich des Feldeffekttransistors vergrößert, die an das Ferroelektrikum angelegte Spannung VF durch Vergrößerung der Kapazität der Verarmungsschicht verringert und auf diese Weise ein fehlerhaftes Einschreiben verhindert wird, sodass sich der Zustand gemäß 9A ergibt.

Da somit sowohl das Potential an dem der Zeile einer ausgewählten Zelle entsprechenden Source-Bereich als auch das Potential an dem der Spalte entsprechenden Drain-Bereich derart eingestellt werden, dass sie nicht den Wert "0" annehmen, werden sämtliche nicht ausgewählten Zellen in den in 9B veranschaulichten Zustand überführt, wobei die an dem Ferroelektrikum anliegende Spannung durch das an die ausgewählte Zelle angelegte Potential verringert und auf diese Weise Funktionsbeeinträchtigungen verhindert werden.

Bei dem vorstehend beschriebenen Ausführungsbeispiel ist zwar die Verwendung eines Speichertransistors mit MFMIS-Aufbau in Betracht gezogen worden, jedoch ist die Erfindung nicht auf dieses Ausführungsbeispiel beschränkt, sondern kann gleichermaßen auch in Verbindung mit der Verwendung eines Transistors mit MFS-Aufbau Anwendung finden.

Erfindungsgemäß wird somit verhindert, dass eine Zelle in einer einer ausgewählten Zelle benachbarten Zeile und Spalte beeinflusst und angesteuert wird, als würden Daten in diese benachbarte Zelle eingeschrieben, obwohl tatsächlich keine Daten eingeschrieben werden sollen, sodass ein zuverlässiges Einschreiben und Auslesen ermöglicht wird.

Auf diese Weise ist ein funktionsstörungsfreies Einschreiben und Auslesen von Daten gewährleistet.

Bei dem vorstehend beschriebenen Ausführungsbeispiel müssen die Potentiale an dem Source-Bereich und dem Drain-Bereich einer nicht ausgewählten Zelle nur derart gewählt werden, dass beide keinen Massepotentialwert annehmen, sodass sie von einem schwebenden Potential oder einem hohen Potential gebildet werden können.

Erfindungsgemäß kann somit in der vorstehend beschriebenen Weise ein nichtflüchtiger Speicher erhalten werden, bei dem ein zuverlässiges Einschreiben gewährleistet ist, ohne dass versehentlich ein Schreibvorgang bei einer nicht ausgewählten Zelle im Bereich einer ausgewählten Zelle erfolgt.

Bei dem vorstehend beschriebenen nichtflüchtigen Speicher sind somit Transistoren mit MFMIS-Aufbau in Form einer Matrix angeordnet, die jeweils durch aufeinanderfolgende Laminierung eines schwebenden Gates, einer ferroelektrischen Schicht und eines Steuergates über einer Gate-Isolierschicht auf der Oberfläche eines Halbleitersubstrats zwischen einem auf dem Halbleitersubstrat ausgebildeten Source-Bereich und Drain-Bereich ausgebildet sind, wobei das Steuergate mit einer Wortleitung, der Source-Bereich mit einer Source-Leitung und der Drain-Bereich mit einer Drain-Leitung verbunden sind, eine Leitung mit schwebendem Potential vorgesehen ist, die von derart angeordneten Schreibgates gebildet wird, dass ein Kondensator zwischen einem Schreibgate und dem schwebenden Gate ausgebildet ist, eine Wortleitung und eine Source-Leitung in der gleichen Zeile der Matrix miteinander verbunden sind, eine Drain-Leitung und eine Leitung mit schwebendem Potential in der gleichen Spalte der Matrix miteinander verbunden sind, und die Source/Drain-Spannung und die Gate-Spannung unabhängig voneinander einstellbar sind.


Anspruch[de]
  1. Nichtflüchtiger Speicher, bei dem ferroelektrische Transistoren, die jeweils durch Laminieren einer Gate-Elektrode (6) über einer ersten ferroelektrischen Schicht (5) auf der Oberfläche eines Halbleitersubstrates (1) zwischen einem auf dem Halbleitersubstrat (1) ausgebildeten Source-Bereich und Drain-Bereich ausgebildet werden, in einer Matrix angeordnet sind, wobei

    die Gate-Elektrode (6) mit einer Wortleitung, der Source-Bereich mit einer Source-Leitung und der Drain-Bereich mit einer Drain-Leitung verbunden sind,

    das Halbleitersubstrat (1) bei jeder Spalte getrennt und mit einer rückwärtigen Gate-Leitung verbunden ist, so dass eine unabhängige Spannungszuführung erfolgt,

    das Potential der Source-Leitung und das Potential der Drain-Leitung bei jeder Zeile und Spalte jeweils auf ein schwebendes Potential oder auf Massepotential eingestellt werden kann, und

    beim Einschreiben von Daten in eine ausgewählte Zelle eine Verarmungsschicht in dem Kanalbereich eines eine nicht ausgewählte, benachbarte Zelle bildenden ferroelektrischen Transistors vergrößert wird, indem das Source/Drain-Potential der der ausgewählten Zelle benachbarten, nicht ausgewählten Zelle auf einem gewünschten Wert gehalten und die Bildung einer Inversionsschicht verhindert wird.
  2. Nichtflüchtiger Speicher nach Anspruch 1, bei dem die ferroelektrischen Transistoren einen MFMIS-Aufbau aufweisen, der durch aufeinanderfolgendes Laminieren eines schwebenden Gates (4), der ferroelektrischen Schicht (5) und der Gate-Elektrode (6) über einer Gate-Isolierschicht (3) auf der Oberfläche des Halbleitersubstrates (1) zwischen dem auf dem Halbleitersubstrat ausgebildeten Source-Bereich und Drain-Bereich gebildet wird, wobei

    eine Leitung mit schwebendem Potential vorgesehen ist, die von derart angeordneten Schreibgates gebildet wird, dass ein Kondensator zwischen einem Schreibgate und dem schwebenden Gate (4) ausgebildet ist,

    eine Wortleitung und eine Source-Leitung in der gleichen Zeile der Matrix miteinander verbunden sind,

    eine Drain-Leitung und eine Leitung mit schwebendem Potential in der gleichen Spalte der Matrix miteinander verbunden sind, und

    die Source/Drain-Spannung und die Gate-Spannung unabhängig voneinander einstellbar sind.
  3. Nichtflüchtiger Speicher nach Anspruch 1, bei dem

    eine Speicherzelle einen Feldeffekttransistor mit MFMIS-Aufbau aufweist, der durch aufeinanderfolgendes Laminieren eines schwebenden Gates (4), der ferroelektrischen Schicht (5) und der Gate-Elektrode (6) über einer Gate-Isolierschicht (3) auf der Oberfläche des Halbleitersubstrates (1) zwischen dem auf der Oberfläche des Halbleitersubstrates ausgebildeten Source-Bereich und Drain-Bereich gebildet wird, und

    das schwebende Gate (4) auf einer Element-Isolationsschicht ausgedehnt sowie mit einer Kondensator-Isolierschicht (8) zwischen dem schwebenden Gate (4) und einem auf der Element-Isolationsschicht ausgebildeten Schreibgate versehen ist und einen Kondensator bildet.
  4. Nichtflüchtiger Speicher nach Anspruch 2, bei dem

    eine Speicherzelle auf der Oberfläche des Halbleitersubstrates (1) zwischen dem Source-Bereich und dem Drain-Bereich, die auf der Oberfläche des Halbleitersubstrates (1) ausgebildet sind,

    einen Feldeffekttransistor mit MFMIS-Aufbau, der von einem aufeinanderfolgenden Laminat der Gate-Isolierschicht (3), des schwebenden Gates (4), der ferroelektrischen Schicht (5) und der Gate-Elektrode (6) gebildet wird, und

    einen Kondensator umfasst, der dadurch gebildet wird, dass die Gate-Elektrode (6) ein auf einer Element-Isolierschicht gebildetes Schreibgate über eine Kondensator-Isolierschicht (8) hinweg bedeckt.
  5. Nichtflüchtiger Speicher nach Anspruch 4, bei dem

    das Schreibgate einen Bereich in der Nähe des schwebenden Gates (4) aufweist, der in Richtung des schwebenden Gates vorspringt, und

    der Kondensator in einem Bereich ausgebildet ist, in dem sich der vorspringende Bereich und das schwebende Gate überdecken.
  6. Verfahren zur Ansteuerung eines nichtflüchtigen Speichers, bei dem ferroelektrische Transistoren, die jeweils durch Laminieren einer Gate-Elektrode (6) über einer ersten ferroelektrischen Schicht (5) auf der Oberfläche eines Halbleitersubstrates (1) zwischen einem auf dem Halbleitersubstrat (1) ausgebildeten Source-Bereich und Drain-Bereich ausgebildet werden, in einer Matrix angeordnet sind, die Gate-Elektrode (6) mit einer Wortleitung, der Source-Bereich mit einer Source-Leitung und der Drain-Bereich mit einer Drain-Leitung verbunden sind, das Halbleitersubstrat (1) bei jeder Spalte getrennt und mit einer rückwärtigen Gate-Leitung verbunden ist, so dass eine unabhängige Spannungszuführung erfolgt, und das Potential der Source-Leitung und das Potential der Drain-Leitung bei jeder Zeile und Spalte jeweils auf ein schwebendes Potential oder auf Massepotential eingestellt werden kann, wobei

    bei einer gewählten Zelle der Source-Bereich oder der Drain-Bereich an Masse gelegt wird, und

    bei einer nicht gewählten Zelle zumindest bei einer benachbarten Zeile einer gewählten Zelle beim Einschreiben von Daten in die gewählte Zelle eine Verarmungsschicht in dem Kanalbereich eines ferroelektrischen Transistors der nicht gewählten Zelle vergrößert wird, indem das Source/Drain-Potential schwebend und auf einem gewünschten Wert gehalten und das Fließen eines Drain-Stroms verhindert werden.
Es folgen 9 Blatt Zeichnungen






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