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Dokumentenidentifikation DE69732361T2 18.05.2006
EP-Veröffentlichungsnummer 0000920699
Titel Antifuse-Detektorschaltung
Anmelder Micron Technology, Inc., Boise, Id., US
Erfinder CASPER, L., Stephen, Boise, US
Vertreter Strehl, Schübel-Hopf & Partner, 80538 München
DE-Aktenzeichen 69732361
Vertragsstaaten AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LI, LU, MC, NL, PT, SE
Sprache des Dokument EN
EP-Anmeldetag 01.08.1997
EP-Aktenzeichen 979381522
WO-Anmeldetag 01.08.1997
PCT-Aktenzeichen PCT/US97/13881
WO-Veröffentlichungsnummer 0098006102
WO-Veröffentlichungsdatum 12.02.1998
EP-Offenlegungsdatum 09.06.1999
EP date of grant 26.01.2005
Veröffentlichungstag im Patentblatt 18.05.2006
IPC-Hauptklasse G11C 17/18(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse G11C 7/06(2000.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
Gebiet der Erfindung

Die vorliegende Erfindung betrifft integrierte Schaltungen und insbesondere Verfahren und Vorrichtungen zum Auslesen des Zustands eines Antifuse-Elements.

Hintergrund der Erfindung

Bei integrierten Schaltungen (ICs) sind oft selektiv und permanent programmierbare elektrische Verbindungen zwischen Schaltungsknoten erforderlich. Eine solche Verbindung kann durch eine Antifuse-Verbindung (ein Antifuse-Element) erfolgen. Antifuse-Elemente weisen eine Struktur auf, die der eines Kondensators ähnlich ist; zwei leitende elektrische Anschlüsse sind durch eine dielektrische Schicht getrennt. Der unprogrammierte "Aus"-Zustand, in dem das Antifuse-Element hergestellt wird, weist einen hohen Widerstand zwischen den Anschlüssen des Antifuse-Elements auf. Dem Antifuse-Element kann ein "Ein"-Zustand einprogrammiert werden, wenn zwischen den Anschlüssen des Antifuse-Elements eine Verbindung mit einem niedrigen Widerstand gewünscht wird. Um dem Antifuse-Element den "Ein"-Zustand einzuprogrammieren, wird an die Anschlüsse des Antifuse-Elements eine hohe Programmierspannung angelegt, unter der die dazwischenliegende dielektrische Schicht durchbricht und zwischen den Anschlüssen des Antifuse-Elements eine leitende Verbindung ausbildet. Die leitende Verbindung zwischen den Anschlüssen des Antifuse-Elements ist jedoch nur schlecht leitend, in einem marginalen "Ein"-Zustand bleibt der elektrische Widerstand des Antifuse-Elements auf einem relativ hohen Wert von bis zu etwa 400 k&OHgr;. Eine höhere Spannung kann die dielektrische Schicht besser durchbrechen lassen, eine solche Spannung kann jedoch auch an der übrigen Schaltung Schäden hervorrufen.

Antifuse-Elemente werden oft dazu benutzt, binäre Daten permanent in einem IC zu speichern. Durch die "Ein"- und "Aus"-Zustände der Antifuse-Elemente werden binär logische Zustände dargestellt. Zum Auslesen des Zustands des Antifuse-Elements kann eine Antifuse-Erfassungsschaltung verwendet werden. Eine typische Antifuse-Erfassungsschaltung bildet beim Auslesen des Zustands des Antifuse-Elements mit dem Antifuse-Widerstand einen Widerstandsteiler. Ein marginal auf "Ein" befindliches Antifuse-Element zeigt einen relativ hohen Widerstand, der nicht gut kontrolliert ist. Der Widerstandsteiler zeigt damit nur einen Unterschied im Bereich von Millivolt zwischen einem marginal auf "Ein" befindlichen Antifuse-Element und einem auf "Aus" befindlichen Antifuse-Element an. Ein solcher Unterschied kann nur schwer zuverlässig erfaßt werden. Wenn der Antifuse-Widerstand ausreichend groß ist, kann einem marginal auf "Ein" befindlichen Antifuse-Element daher leicht fälschlich der "Aus"-Zustand zugeordnet werden.

Es besteht daher ein Bedürfnis nach einer robusten Antifuse-Erfassungsschaltung zum genauen Auslesen des Zustands von Antifuse-Elementen, auch solchen, die sich in einem nur marginal leitenden "Ein"-Zustand befinden. Zum Beispiel werden Antifuse-Elemente oft in Speicherzellenarrays wie dynamischen Direktzugriffsspeichern (DRAMs) verwendet. Nach dem Testen eines DRAM auf fehlerhafte Speicherzellen können fehlerhafte Zellenadressen in einem DRAM durch eine selektive permanente Programmierung von Antifuse-Elementen auf funktionierende Zellenadressen umgeleitet werden. Diese Umverteilung erfolgt in der Regel auf einer Zeilen- oder Spaltenbasis. Beim Betrieb des DRAMs muß der Zustand des Antifuse-Elements schnell bestimmt werden können, so daß die Speicherzellen schnell adressiert werden können. Es ist daher eine schnelle und robuste Antifuse-Erfassungsschaltung für Speicherzellenarrays und für eine große Vielzahl von anderen Anwendungen erforderlich, bei denen Antifuse-Elemente verwendet werden können.

Das US-Patent Nr. 4 567 387 an Wacyk mit dem Titel "Linear Sense Amplifier", ausgegeben am 28. Januar 1986, beschreibt ein Verfahren zum Vorladen eines Leseverstärkers, bei dem eines der binären Quellensignale gut definiert ist und das andere nur schlecht definiert ist. Das Patent offenbart jedoch nicht das erfindungsgemäße Verfahren der vorliegenden Anmeldung zum Vorladen eines Komparators, wenn die Spannungsversorgung Vcc gegen Masse isoliert ist. Ein zweites US-Patent von Zagar et al., das US-Patent Nr. 5 315 177 mit dem Titel "One Time Programmable Fully Testable Programmable Logic Device With Zero Power and Anti-Fuse Cell Archtitekture", beschreibt ein Verfahren zum Testen und Erfassen des Zustands eines Antifuse-Elements, offenbart jedoch nicht das Vorladen eines Komparators zum Erfassen des Zustands des Antifuse-Elements.

Was bisher fehlt, ist ein verbessertes Verfahren zum Erfassen des Zustands eines Antifuse-Elements. Auch fehlt ein Verfahren, bei dem das Antifuse-Element und die übrige Zellenarchitektur keinen großen Stromimpulsen unterworfen wird. Was des weiteren fehlt, ist eine Zellenarchitektur mit verringertem Stromverbrauch und verbesserter Zuverlässigkeit der Antifuse-Elemente hinsichtlich der bekannten Probleme für den zeitabhängigen Durchbruch von nicht programmierten Antifuse-Elementen.

Zusammenfassung der Erfindung

Eine Erfassungsschaltung für eine Durchschmelzsicherung (Schmelzsicherung) oder eine Antifuse-Erfassungsschaltung macht zum Vorladen des Eingangs eines Komparators von einem Vorladungselement Gebrauch. Der Komparator ist mit dem Antifuse-Element verbunden, um festzustellen, ob es sich in einem leitenden oder nicht leitenden Zustand entsprechend einem "Ein"- oder "Aus"-Zustand befindet, wobei im "Ein"-Zustand der aufgeladene Komparatoreingang entladen wird. Die Verwendung des Vorladungselements ermöglicht eine genauere Erfassung des jeweiligen Zustands des Antifuse-Elements, besonders in einem marginalen "Ein"-Zustand eines Antifuse-Elements, in dem die Leitfähigkeit nicht so groß ist wie gewünscht. Die verbesserte Antifuse-Erfassung ist besonders in dynamischen Direktzugriffsspeichern von Nutzen, bei denen solche Antfuse-Elemente zur Speicherorganisation und zur permanenten Datenspeicherung verwendet werden. Die Erfassungsschaltung erfaßt den Zustand des Antifuse-Elements zuverlässig innerhalb eines Zeilenadressenstrobezyklusses (RAS-Zyklus).

In einer Ausführungsform besteht das Vorladungselement aus einem Kondensator, der dazu verwendet wird, kapazitiv eine Spannung an den Komparatoreingang anzukoppeln. Der Komparatoreingang ist von der positiven Energieversorgung getrennt, so daß zwischen dem Antifuse-Element und der Antifuse-Erfassungsschaltung kein Widerstandsteiler entsteht. Die sich ergebende Spannung am Komparatoreingang ist zu Beginn positiver als der Eingangsspannung-Auslösepunkt des Komparators. Während einer vorgegebenen Zeitspanne nähert sich die Komparator-Eingangsspannung der Massespannung, wenn das Fuse-Element im leitenden Zustand ist, und nicht einer Spannung, die durch die Aufteilung der Widerstände zwischen dem Antifuse-Element und der Antifuse-Erfassungsschaltung bestimmt wird. Die Länge der Zeitspanne beruht auf der RC-Zeitkonstanten der Schaltung, die mit einem Antifuse-Widerstand berechnet wird, der dem schlechtesten Fall eines auf "Ein" befindlichen Antifuse-Elements entspricht. Nach der vorgegebenen Zeitspanne liegt die Komparatorspannung unter dem Komparatoreingangsspannung-Auslösepunkt, wenn das Antifuse-Element in einem leitenden Zustand ist. Der Komparatorausgang liegt auf einem logischen Wert, der dem Zustand des Antifuse-Elements entspricht. Der Komparatorausgang wird auch dazu verwendet, den Komparatoreingang auf dem hohen Zustand zu halten, wenn das Antifuse-Element im Aus-Zustand ist.

Ein Vorteil der vorliegenden Erfindung ist, daß der Eingang des Komparators sich auf Masse entlädt, wenn das Antifuse-Element marginal auf "Ein" ist, im Gegensatz zu einer Spannung, die durch eine Widerstandsaufteilung bestimmt wird und die zwischen einem Antifuse-Element in einem marginalen "Ein"-Zustand und einem Antifuse-Element in einem marginalen "Aus"-Zustand nur einen Unterschied im Bereich von Millivolt ergeben kann. Ein weiterer Vorteil ist, daß das Sicherungselement keinen hohen Strömen unterworfen wird, die dazu neigen, ein Antifuse-Element mit der Zeit zu schädigen.

In einer weiteren Ausführungsform erfolgt das Erfassen des Zustandes des Antifuse-Elements am Ende des RAS-Zyklusses in einem DRAM, wenn RAS hoch ist. Der erfaßte Zustand, der durch einen logischen Zustand dargestellt wird, wird dann für die Verwendung in der nächsten Speicherzellenzugriffsperiode, wenn RAS niedrig ist, festgehalten. Dies ergibt eine viel bessere zeitliche Anzeige des Zustands des Antifuse-Elements, so daß mehr Zeit zum Adressieren und Lesen von Speicherzellen zur Verfügung steht. Mit dem Ansteigen der Dichte der Zellen und den länger werdenden Leitungen dazwischen ist eine schnellere Adressierung ein sehr wichtiger Vorteil.

Kurzbeschreibung der Zeichnungen

1 ist eine schematische Darstellung einer bekannten Antifuse-Erfassungsschaltung.

2A ist eine schematische Darstellung einer erfindungsgemäßen Antifuse-Erfassungsschaltung.

2B ist eine schematische Darstellung einer alternativen Ausführungsform der erfindungsgemäßen Antifuse-Erfassungsschaltung.

3A ist ein Zeitdiagramm zur Darstellung von einigen zeitlichen Beziehungen in der Antifuse-Erfassungsschaltung der 2A.

3B ist ein Zeitdiagramm zur Darstellung von einigen zeitlichen Beziehungen in der Antifuse-Erfassungsschaltung der 2B.

4 ist ein Zeitdiagramm zur allgemeinen Darstellung des Zeilenadressen-Strobesignals (RAS-Signals), das zur Adressierung von Zellen in dynamischen Direktzugriffsspeichern (DRAMs) verwendet wird.

Genaue Beschreibung der Ausführungsformen

In der folgenden genauen Beschreibung erfolgt ein Bezug auf die beiliegenden Zeichnungen, die einen Teil davon darstellen und in denen beispielhaft bestimmte Ausführungsformen gezeigt sind, mit denen die Erfindung ausgeführt werden kann. Diese Ausführungsformen sind ausreichend genau beschrieben, damit der Fachmann die Erfindung ausführen kann, wobei auch andere Ausführungsformen verwendet werden können und strukturelle, logische und elektrische Abänderungen erfolgen können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende genaue Beschreibung ist daher nicht einschränkend zu verstehen, und der Umfang der vorliegenden Erfindung wird durch die anhängenden Patentansprüche und deren Äquivalente bestimmt.

Die 1 ist eine schematische Darstellung einer bekannten Antifuse-Erfassungsschaltung. Das Antifuse-Element 100 weist einen ersten Anschluß, der an einen Masseknoten 110 angeschlossen ist, und einen zweiten Anschluß auf, der am Knoten 120 mit dem Source-Anschluß eines n-Kanal-Metalloxid-Halbleiter-Feldeffekttransistors (NMOS-FET) 115 verbunden ist. Der Gate-Anschluß des FET 115 ist mit einem Vorspannungsknoten 125 verbunden, der als DVC2 bezeichnet wird. Der DVC2-Knoten 125 nimmt von einer Vorspannungs-Erzeugungsschaltung eine im wesentlichen konstante DVC2-Vorspannung auf. Diese DVC2-Vorspannung ist etwa halb so groß wie die Versorgungsspannung, die im allgemeinen mit Vcc bezeichnet wird und die am Vcc-Knoten 130 anliegt. Der Drain-Anschluß des FET 115 ist am Knoten 135 mit dem Drain-Anschluß eines p-Kanal-MOS-(PMOS)-Hochzieh-FET 140 verbunden. Der Gate-Anschluß des Hochzieh-FET 140 ist mit dem Masseknoten 110 verbunden, der Source-Anschluß des PMOS-Hochzieh-FET 140 ist am Knoten 145 mit den Drain-Anschlüssen eines PMOS-Halte-FET 150 und eines PMOS-Strobe-FET 155 verbunden. Die Source-Anschlüsse des Halte-FET 150 und des Strobe-FET 155 sind an den Vcc-Knoten 130 angeschlossen. Der Gate-Anschluß des Strobe-FET 155 ist mit einem Steuerknoten 160 verbunden. Der Gate-Anschluß des Halte-FET 150 ist am Ausgangsknoten 165 mit dem Ausgangsanschluß des Inverters 170 verbunden. Der Eingangsanschluß des Inverters 170 ist am Knoten 135 mit den Drain-Anschlüssen des FET 115 und des Hochzieh-FET 140 verbunden.

Der Zustand des Antifuse-Elements 100 wird am Ausgangsknoten 165 als binär logischer Pegel erfaßt und bereitgestellt. Am Ausgangsknoten 165 entspricht eine binär logisch hohe ("hohe") Spannung, die etwa gleich der Spannung am Vcc-Knoten 130 ist, einem Antifuse-Element 100, das auf den "Ein"-Zustand programmiert ist. Am Ausgangsknoten 165 entspricht eine binär logisch niedrige ("niedrige") Spannung, die etwa gleich der Spannung am Masseknoten 110 ist, einem nicht programmierten Antifuse-Element 100, das in dem "Aus"-Zustand ist, in dem es hergestellt wird. Um den Zustand des Antifuse-Elements 100 auszulesen, wird der Strobe-FET 155 durch Anlegen eines Impulses an den Steuerknoten 160 mit einer Spannung, die für eine kurze Impulsperiode von einer Spannung, die etwa gleich der am Vcc-Knoten 130 ist, auf eine Spannung gebracht wird, die etwa gleich der am Masseknoten 110 ist, eingeschaltet.

Im "Aus"-Zustand zeigt das Antifuse-Element 100 zwischen den Knoten 135 und dem Masseknoten 110 einen hohen Widerstand. (Den FET 115 erkennt der Fachmann als Widerstands-Schutz-FET für eine ausreichende Widerstandsentkopplung der Knoten 135 und 120, um die bekannten Probleme aufgrund eines zeitabhängigen Durchbruchs eines nicht programmierten Antifuse-Elements 100 zu vermeiden.) Während der Impulsperiode sind sowohl der Strobe-FET 155 als auch der Hochzieh-FET 140 durchgeschaltet, wodurch der Knoten 135 mit dem Vcc-Knoten 130 verbunden wird und die Spannung am Knoten 135 auf die Spannung am Vcc-Knoten 130 ansteigt. Wenn die Spannung am Knoten 135 über den Eingangsspannung-Auslösepunkt des Inverters 170 ansteigt, zieht der Inverter 170 die Spannung am Ausgangsknoten 165 auf die Spannung am Masseknoten 110, wodurch der Halte-FET 150 durchschaltet, der den Knoten 135 auch dann noch mit dem Vcc-Knoten 130 verbindet, wenn der Strobe-FET 155 abschaltet. Am Ausgangsknoten 165 entspricht daher eine binär logisch niedrige Spannung, die etwa gleich der Spannung am Masseknoten 110 ist, einem nicht programmierten Antifuse-Element 100, das in dem "Aus"-Zustand verblieben ist, in dem es hergestellt wurde.

Wenn das Antifuse-Element 100 auf "Ein" programmiert wurde, besteht zwischen dem Knoten 120 und dem Masseknoten 110 ein leitender Pfad. In diesem Zustand ist der Knoten 135 durch den FET 115 und das Antifuse-Element 100 mit dem Masseknoten 110 verbunden. Sowohl der Strobe-FET 155 als auch der Hochzieh-FET 140 sind während der Impulsperiode an, wodurch der Knoten 135 auch mit dem Vcc-Knoten 130 verbunden ist. Während der Impulsperiode bildet der Widerstand des Antifuse-Elements 100 einen Widerstandsteiler mit den Widerständen des FET 115, des Hochzieh-FET 140 und des Strobe-FET 155. Die Impulsperiode zum Einschalten des Strobe-FET 155 ist kurz, z.B. 10 Nanosekunden, da vom Vcc-Knoten 130 während der Impulsperiode ein erheblicher Strom abfließt, wenn das Antifuse-Element 100 auf "Ein" programmiert ist. Der Hochzieh-FET 140 ist in der Regel ein FET mit großer Kanallänge. Dadurch wird sichergestellt, daß, wenn das Antifuse-Element 100 auf "Ein" programmiert ist, zwischen den Knoten 135 und 145 ein ausreichender Widerstand besteht, um die Spannung am Knoten 135 unter dem Eingangsspannung-Auslösepunkt des Inverters 170 zu halten oder darunter zu bringen, wenn entweder der Strobe-FET 155 oder der Halte-FET 150 an sind oder wenn sowohl der Strobe-FET 155 als auch der Halte-FET 150 an sind.

Wenn das Antifuse-Element 100 nur marginal auf "Ein" programmiert ist mit nur einem marginal leitenden Pfad zwischen dem Knoten 120 und dem Masseknoten 110, ist der Knoten 135 über den FET 115 und das Antifuse-Element 100 nur schwach mit dem Masseknoten 110 verbunden. Während der Impulsperiode sind sowohl der Strobe-FET 155 als auch der Hochzieh-FET 140 an, wodurch der Knoten 135 auch mit dem Vcc-Knoten 130 verbunden ist. Während der Impulsperiode kann die Spannung am Knoten 135 über den Eingangsspannung-Auslösepunkt des Inverters 150 ansteigen, wodurch der Inverter 170 die Spannung am Ausgangsknoten 165 auf diejenige am Masseknoten 110 zwingt, wodurch der Halte-FET 150 einschaltet. Nach der Impulsperiode kann der Halte-FET 150 an bleiben, bis der Widerstand zwischen dem Knoten 135 und dem Masseknoten 110 ausreichend niedrig ist, um die Spannung am Knoten 135 auf unter die des Eingangsspannung-Auslösepunkts des Inverters 170 zu bringen.

Während der Impulsperiode ist der Knoten 135 sowohl mit dem Vcc-Knoten 130 als auch dem Masseknoten 110 verbunden, d.h. die Spannung am Knoten 135 wird durch die Widerstandsaufteilung während der Impulsperiode bestimmt. Wenn das Antifuse-Element 100 marginal auf "Ein" programmiert ist mit nur einem marginal leitenden Pfad zwischen dem Knoten 120 und dem Masseknoten 110, kann somit fälschlich ein binär logisch niedriger Zustand am Ausgangsknoten 165 erzeugt werden.

Wenn das Antifuse-Element 100 marginal auf "Ein" programmiert ist, zeigt sich ein weiterer Nachteil. Der Widerstand des Hochzieh-FET 140 soll groß genug sein, damit die Spannung am Knoten 135 nicht über den Eingangsspannung-Auslösepunkt des Inverters 170 ansteigt, wenn das Antifuse-Element 100 nur marginal leitend ist. Durch das Produkt aus dem Widerstand einschließlich des großen Widerstands des Hochzieh-FET 140 mit der Eingangskapazität des Inverters 170 wird jedoch die charakteristische Zeitkonstante davon gebildet. Der große Widerstand des Hochzieh-FET 140 erhöht somit die Zeitspanne, die erforderlich ist, um den Knoten 135 hochzuziehen.

Die 2A ist eine schematische Darstellung einer erfindungsgemäßen Antifuse-Erfassungsschaltung. Das Antifuse-Element 200 weist einen ersten Anschluß, der an einen Masseknoten 210 angeschlossen ist, und einen zweiten Anschluß auf, der am Knoten 220 mit dem Source-Anschluß eines NMOS-FET 215 verbunden ist, der als Widerstands-Schutzelement dient. Der Gate-Anschluß des FET 215 ist mit einem Vorspannungsknoten 225 verbunden, der als DVC2 bezeichnet wird. Der DVC2-Knoten 225 nimmt von einer Vorspannungs-Erzeugungsschaltung eine im wesentlichen konstante DVC2-Vorspannung auf. Diese DVC2-Vorspannung ist etwa halb so groß wie die Versorgungsspannung, die im allgemeinen mit Vcc bezeichnet wird und die am Vcc-Knoten 230 anliegt.

Der Drain-Anschluß des FET 215 ist am Knoten 235 mit dem Drain-Anschluß eines PMOS-Sperr-FET 240 verbunden. Der Gate- oder Steuer-Anschluß des Sperr-FET 240 ist mit dem Knoten 245 verbunden und nimmt dort ein Sperr-Steuersignal auf. Das Sperr-Steuersignal am Knoten 245 steuert den Betrieb des Sperr-FET 240 als Schalter für eine im wesentlichen elektrische Isolierung des Knotens 235 außer über das Antifuse-Element 200. Der Source-Anschluß des Sperr-FET 240 ist am Knoten 247 mit dem Drain-Anschluß eines Halte-FET 250 verbunden. Der Source-Anschluß des Halte-FET 250 ist an den Vcc-Knoten 230 angeschlossen. Der Gate- oder Steuer-Anschluß des Halte-FET 250 ist am Ausgangsknoten 255 mit dem Ausgangsanschluß des Inverters 260 verbunden, um den Halte-FET 250 als Schalter zum Steuern des Stromflusses zwischen dessen Source- und Drain-Anschlüssen zu betreiben. Der Eingangsanschluß des Inverters 260 ist am Knoten 235 mit den Drain-Anschlüssen des FET 215 und des Sperr-FET 240 verbunden. Eine Vorladeschaltung 261 umfaßt einen Vorladekondensator 265 mit einem ersten Anschluß, der mit dem Knoten 235 verbunden ist, und mit einem zweiten Anschluß, der für die Aufnahme eines Vorlade-Steuersignals mit einem Vorladeknoten 270 verbunden ist.

In einer Ausführungsform ist eine Halteschaltung 275 mit ihrem Eingangsanschluß an den Ausgangsanschluß 255 angeschlossen und erzeugt am Halte-Ausgangsknoten 280 ein Ausgangssignal. Die Halteschaltung 275 ist nicht erforderlich, wenn die nachfolgenden logischen Schaltungen nicht erfordern, daß der logische Wert am Ausgangsknoten 255 erhalten bleibt, auch wenn er nicht mehr gilt.

Die 2B zeigt eine alternative Ausführungsform der Schaltung der 2A, wobei die Vorladeschaltung 261 einen Schalter wie einen PMOS-Vorlade-FET 285 enthält, dessen Gate-Anschluß mit dem Vorladeknoten 270 verbunden ist, um das Vorlade-Steuersignal aufzunehmen, und dessen Source-Anschluß mit dem Vcc-Knoten 230 verbunden ist sowie dessen Drain-Anschluß mit dem Knoten 235 verbunden ist.

Die 3A ist ein Zeitdiagramm für die allgemeinen zeitlichen Beziehungen der Antifuse-Erfassungsschaltung der 2A, während der Zustand des Antifuse-Elements 200 ausgelesen wird. Die Achse 300 zeigt die zunehmende Zeit an. Das Sperr-Steuersignal 302 zeigt generell die Spannung am Knoten 245 während des Auslesens des Antifuse-Elements 200 bei der Ausführungsform der 2A mit dem PMOS-Sperr-FET 240 an. Bei einem NMOS-Sperr-FET 240 ist das Sperr-Steuersignal 302 gegenüber der Darstellung in der 3A invertiert. Das Vorlade-Steuersignal 305 zeigt generell die Spannung am Vorladeknoten 270 während des Auslesens des Antifuse-Elements 200 an. Das DVC2-Vorspannungssignal 306 zeigt generell die Vorspannung am DVC2-Knoten 225 an.

Die Zeitspanne zwischen den Zeitpunkten t1 und t4 wird als Rückführ-Sperr-Impulsperiode bezeichnet. Während der Sperr-Impulsperiode erzeugt die Steuerspannung am Knoten 245 einen Impuls, dessen Spannung von etwa der Spannung am Masseknoten 210 auf eine Spannung ansteigt, die etwa gleich der am Vcc-Knoten 230 ist. Dadurch wird der Sperr-FET 240 während der Sperr-Impulsperiode abgeschaltet, so daß der Knoten 235 im wesentlichen von allen Gleichstrom-Leitungswegen mit Ausnahme des Weges durch das Antifuse-Element 200 elektrisch isoliert ist.

Die Zeitspanne zwischen den Zeitpunkten t2 und t5 wird als Vorlade-Impulsperiode bezeichnet. Während der Vorlade-Impulsperiode erzeugt die Steuerschaltung am Knoten 270 einen Impuls, dessen Spannung von etwa der am Masseknoten 210 auf eine mehr positive Spannung ansteigt, die etwa gleich der am Vcc-Knoten 230 ist. Der Vorladekondensator 265 verhindert eine sofortige Änderung der Spannung an seinem ersten und zweiten Anschluß am Knoten 235 bzw. am Vorladeknoten 270. Nach dem Zeitpunkt t2 steigt daher die Spannung am Knoten 235 von der vor t2 anliegenden Spannung an. Der Kapazitätswert des Vorladekondensators 265 ist so gewählt, daß die Anfangsspannung nach dem Zeitpunkt t2 am Knoten 235 so ansteigt, daß sie positiver wird als der Eingangsspannung-Auslösepunkt des Inverters 260.

Durch den Impuls am Vorladungsknoten 270 wird die Spannung am Knoten 235 vorteilhaft schnell geändert. Es können auch andere Vorladungstechniken angewendet werden. Zum Beispiel kann die Spannung am Knoten 235 auch durch Aufladen des Vorladekondensators 265 über eine Stromquelle am Vorladungsknoten 270 statt durch den Spannungsimpuls am Vorladungsknoten 270 geändert werden.

Wenn ein nicht programmiertes Antifuse-Element 200 in seinem "Aus"-Zustand ist und die Spannung am Knoten 235 vor dem Zeitpunkt t2 zum Beispiel etwa gleich der Spannung am Vcc-Knoten 230 war, kann die Anfangsspannung am Knoten 235 nach dem Zeitpunkt t2 die Spannung am Vcc-Knoten 230 übersteigen. In diesem Fall wird die genaue Anfangsspannung am Knoten 235 nach dem Zeitpunkt t2 durch die kapazitive Spannungsteilung zwischen dem Vorladekondensator 265 und der Gesamtkapazität am Knoten 235 ohne die des Vorladekondensators 265 bestimmt. Die genaue Anfangsspannung am Knoten 235 nach dem Zeitpunkt t2 kann auch durch ein Einschalten und Festklemmen der Drain-Substrat-pn-Übergangsdiode des PMOS-Sperr-FET 240 begrenzt werden. Um ein unerwünschtes CMOS-Sperren zu verhindern, sollte der PMOS-Sperr-FET 240 mit ausreichend Diffusionsschutzringen umgeben sein, die die in das Substrat injizierten Minoritätsladungsträger aufsammeln, wenn der Drain-Substrat-pn-Übergang des PMOS-Sperr-FET 240 in Vorwärtsrichtung gepolt ist. Alternativ kann der Sperr-FET 240 als NMOS-FET ausgeführt werden, dessen Gate-Spannung am Knoten 245 eine binär logisch hohe Spannung ist, die wenigstens um die NMOS-Schwellenspannung positiver ist als die Spannung am Vcc-Knoten 230, damit die Spannung am Knoten 235 nach oben auf Vcc gezogen wird, wenn der Sperr-FET 240 an ist und das Antifuse-Element 200 unprogrammiert.

Durch den hohen Widerstand eines unprogrammierten Antifuse-Elements 200 bleibt die Spannung am Knoten 235 positiver als der Eingangsspannung-Auslösepunkt des Inverters 260. Der Inverter 260 zieht den Ausgangsknoten 255 auf eine Spannung, die etwa gleich der am Masseknoten 210 ist, wodurch der Halte-FET 250 einschaltet. Zum Zeitpunkt t4 kehrt das Sperr-Steuersignal 302 auf eine Spannung zurück, die etwa gleich der am Masseknoten 210 ist, wodurch der PMOS-Sperr-FET 240 eingeschaltet wird. In diesem Zustand sind sowohl der Sperr-FET 240 als auch der Halte-FET 250 an, wodurch der Knoten 235 mit dem Vcc-Knoten 230 verbunden ist und der Ausgangsknoten 255 auf einer Spannung gehalten wird, die etwa gleich der am Masseknoten 210 ist.

Wenn ein programmiertes Antifuse-Element 200 in seinem "Ein"-Zustand ist und die Spannung am Knoten 235 vor dem Zeitpunkt t2 zum Beispiel etwa gleich der Spannung am Masseknoten 210 war, wird die Anfangsspannung am Knoten 235 nach dem Zeitpunkt t2 positiver als die Spannung am Masseknoten 210. In diesem Fall wird die genaue Anfangsspannung am Knoten 235 nach dem Zeitpunkt t2 durch die kapazitive Spannungsteilung zwischen dem Vorladekondensator 265 und der Gesamtkapazität am Knoten 235 ohne die des Vorladekondensators 265 bestimmt. Der Kapazitätswert des Vorladekondensators 265 wird so gewählt, daß sich die Anfangsspannung nach dem Zeitpunkt t2 am Knoten 235 erhöht, so daß sie positiver ist als der Eingangsspannung-Auslösepunkt des Inverters 260. Nach dem Zeitpunkt t2 verbinden das programmierte Antifuse-Element 200 und der FET 215 den Knoten 235 mit dem Masseknoten 210, so daß die Anfangsspannung am Knoten 235 auf die Spannung am zweiten Versorgungsknoten absinkt, das heißt auf die Spannung am Masseknoten 210.

Die Zeitspanne zwischen den Zeitpunkten t2 und t3 wird als Warteperiode bezeichnet. Die Warteperiode wird von der charakteristischen Zeitkonstanten bestimmt, die durch das Produkt des Widerstands und der Gesamtkapazität am Knoten 235 einschließlich der des Vorladekondensators 270 gebildet wird. Der zum Berechnen der Zeitkonstanten verwendete Widerstand ist die Summe des Widerstands des FET 215 und des maximal erlaubten Widerstands des Antifuse-Elements 200, wenn es marginal "Ein" ist. Die Warteperiode definiert die Summe der maximalen Zeitspanne zum Zurückkehren der Spannung am Knoten 235 unter den Eingangsspannung-Auslösepunkt des Inverters 260 und eine kurze Verzögerungszeit für den Inverter 260 zum Umschalten der Spannung am Ausgangsknoten 255. Der Inverter 260 arbeitet daher als Komparator.

Wenn das Antifuse-Element 200 auf "Ein" programmiert ist, schaltet der Inverter 260 die Spannung am Ausgangsknoten 255 von etwa der Spannung am Masseknoten 210 auf etwa die Spannung am Versorgungsknoten 230, wodurch der Halte-FET 250 abgeschaltet wird. Nach dem Zeitpunkt t3 ist die Spannung am Ausgangsknoten 255 ein gültiger binär logischer Wert. Bei einer Ausführungsform wird der binäre logische Wert am Ausgangsknoten 255 von der Halteschaltung 275 nach der Warteperiode festgehalten, um spätere logische Störungen am Ausgangsknoten 255 zu verhindern, die möglich sind, wenn der Vorladeknoten 270 zum Zeitpunkt t5 auf eine Spannung zurückkehrt, die etwa gleich der am Masseknoten 210 ist.

Die 3B ist ein Zeitdiagramm zur Darstellung der allgemeinen zeitlichen Beziehungen der Antifuse-Erfassungsschaltung der 2B beim Auslesen des Antifuse-Elements 200. Da die Vorladung in der 3B durch einen Schalter und nicht durch einen Kondensator erfolgt, wird das Vorlade-Steuersignal 305 zwischen t1 und t2 während der Sperr-Impulsperiode durch einen Impuls nach unten gezogen. Nachdem das Vorlade-Steuersignal auf seinen hohen Wert zurückgekehrt ist und vor dem Zurückkehren des Sperr-Signals auf seinen niedrigen Wert ist der Knoten 235 im wesentlichen von jedem Gleichstrom-Leitungsweg elektrisch isoliert, mit der Ausnahme des Wegs durch das Antifuse-Element 200. Während dieser Zeitspanne kann die Spannung am Knoten 235 unter den Eingangsspannung-Auslösepunkt des Inverters 260 auf die Spannung am Masseknoten 210 absinken, wenn das Antifuse-Element 200 auf "Ein" programmiert ist oder marginal auf "Ein" programmiert ist.

Die in den 2A und 2B gezeigte Antifuse-Erfassungsschaltung der vorliegenden Erfindung weist gegenüber der bekannten Antifuse-Erfassungsschaltung der 1 mehrere Vorteile auf. Zum Beispiel ist bei der vorliegenden Erfindung der Knoten 235 während der Rückführ-Sperr-Impulsperiode nicht sowohl mit dem Vcc-Knoten 230 als auch dem Masseknoten 210 verbunden. Anstelle des Widerstandsteilers bei der bekannten Antifuse-Erfassungsschaltung der 1 ist der Knoten 235 nur über den FET 215 und das Antifuse-Element 200 mit dem Masseknoten 210 verbunden. Wenn das Antifuse-Element 200 auf "Ein" programmiert ist oder auch wenn das Antifuse-Element 200 nur marginal auf "Ein" programmiert ist, wird die Spannung am Knoten 235 auf die Spannung am Masseknoten 210 gezogen und nicht auf eine in einem Widerstandsteiler aufgeteilte Spannung wie bei der bekannten Schaltung der 1. Dadurch kann der Zustand des Antifuse-Elements 200 exakter ausgelesen werden. Da es zwischen dem Vcc-Knoten 230 und dem Masseknoten 210 keinen direkten Weg gibt, treten keine großen Stromimpulse auf. Dadurch verringert sich der Stromverbrauch und erhöht sich die Zuverlässigkeit des Antifuse-Elements 200 hinsichtlich der bekannten Probleme des zeitabhängigen Durchbruchs eines nicht programmierten Antifuse-Elements 200.

Die Antifuse-Erfassungsschaltungen der 2A und 2B können in Speicherzellenarrays wie dynamischen Direktzugriffsspeichern (DRAMs) verwendet werden. Nach dem Testen eines DRAM auf fehlerhafte Speicherzellen können Zellenadressen in dem DRAM, die zu fehlerhaften Zellen führen, durch das selektive permanente Programmieren wenigstens eines Antifuse-Elements in der Zeilen- und Spalten-Dekoderlogik umgeleitet werden. Das Adressieren von DRAM-Speicherzellen umfaßt in der Regel die Verwendung eines Zeilenadressen-Strobesignals (RAS-Signals) 440, wie es im Zeitdiagramm der 4 dargestellt ist. Während der Zeitspanne, für die das RAS-Signal 440 angelegt wird, ist es ein niedriger binär logischer Wert (niedrig), wobei die Zeitspanne als tRAS 445 bezeichnet wird. Während tRAS 445 werden bestimmte Zeilen und Spalten des DRAM adressiert. Während der Zeitspanne, für die das RAS-Signal 440 auf dem hohen binär logischen Wert (hoch) ist und die als tRP 450 bezeichnet wird, wird die Zeilendekodierlogik vorgeladen.

Bei einer Ausführungsform werden die in den 3A und 3B gezeigten Rückführ-Sperr- und Vorlade-Impulsperioden während der tRP-Periode 450 ausgeführt, in der das RAS-Signal auf dem hohen Pegel ist. Wenn das RAS-Signal 440 angelegt wird, was in dieser Ausführungsform durch den Übergang auf den niedrigen Pegel zum Zeitpunkt 455 angezeigt wird, werden die Zeilen- und Spaltenadressen teilweise aus dem Zustand der Antifuse-Elemente 200 bestimmt, der von den Antifuse-Erfassungsschaltungen der 2A und 2B erfaßt wird. An jedem der Ausgangsknoten 255 wird ein binär logischer Wert bereitgestellt, der dem Zustand des jeweiligen Antifuse-Elements 200 entspricht, wobei dieser binär logische Wert an den Ausgangsknoten 255 wahlweise durch eine nachfolgende Halteschaltung 275 wie oben beschrieben festgehalten wird.

Bei einer anderen Ausführungsform werden die Rückführ-Sperr- und Vorlade-Impulsperioden der 3A und 3B während des Beginns der tRAS-Periode 445 ausgeführt, nachdem das RAS-Signal 440 zum Zeitpunkt 455 auf den niedrigen Pegel übergegangen ist. Während der tRAS-Periode 445 werden die Zeilen- und Spaltenaddressen teilweise aus dem Zustand der Antifuse-Elemente 200 bestimmt, die von den Antifuse-Erfassungsschaltungen der 2A und 2B erfaßt wurden. An jedem der Ausgangsknoten 255 wird ein binär logischer Wert bereitgestellt, der dem Zustand des jeweiligen Antifuse-Elements 200 entspricht, und dieser binär logische Wert an den Ausgangsknoten 255 wird durch eine nachfolgende Halteschaltung 275 wie oben beschrieben zum Erfassen der adressierten Speicherzellen während der tRAS-Periode 445 festgehalten.

Die vorliegende Erfindung umfaßt somit eine schnelle, genaue und robuste Antifuse-Erfassungsschaltung, die in der Lage ist, den Zustand eines Antifuse-Elements 200 auch dann schnell auszulesen, wenn es nur marginal auf "Ein" programmiert ist. Die vorliegende Erfindung ist anwendbar für Speicherzellenarrays und für eine große Vielzahl von anderen Anwendungen, in denen Fuse- oder Antifuse-Elemente verwendet werden. Die vorliegende Erfindung ist auch anwendbar zum Auslesen des Zustands von anderen Elementen, bei denen ein Widerstand erfaßt und in eine Ausgangsspannung umgesetzt wird, die einen binär logischen Wert darstellt.

Es ist anzumerken, daß in der CMOS-Technologie oft bestimmte Bereiche eines Halbleiter-Bauelements, für die eine bestimmte Dotierung angegeben wurde, leicht auch eine andere Dotierung haben können, wodurch eine andere Art von Ladungsträger hervorgebracht wird. In solchen Fällen wird, wenn die primären Ladungsträger in allen Bereichen des Bauelements vertauscht werden und die Ladungsträgerbeweglichkeit berücksichtigt wird, die Erfindung genauso arbeiten wie beschrieben, ohne daß vom Umfang und Geist der vorliegenden Erfindung abgewichen wird.

Es ist anzumerken, daß die obige Beschreibung beispielhaft und nicht einschränkend zu verstehen ist. Nach dem Durchlesen der obigen Beschreibung werden dem Fachmann viele andere Ausführungsformen möglich erscheinen. Der Umfang der vorliegenden Erfindung wird daher durch die anhängenden Patentansprüche bestimmt, zusammen mit dem ganzen Umfang der Äquivalente für die Patentansprüche.


Anspruch[de]
  1. Schaltung zur Erfassung des Leitfähigkeitszustands eines Widerstandselements (200), mit einer Komparatorschaltung (260, 215) mit einem Transistor und einer invertierenden Pufferschaltung mit einem Komparatoreingang (235) und einem Komparatorausgang (255), wobei der Komparatoreingang der Eingang der invertierenden Pufferschaltung ist und über den Transistor (215), dessen Gate an eine Vorspannung (225) angeschlossen ist, mit dem Widerstandselement (200) verbunden ist, mit einem ersten Schalter (250) mit einem ersten und einem zweiten leitfähigen Anschluß sowie einem Steueranschluß, wobei der Steueranschluß des ersten Schalters mit dem Komparatorausgang (255) verbunden ist und der erste leitfähige Anschluß (230) des ersten Schalters an eine Versorgungsspannung (Vcc) angeschlossen ist, und mit einem zweiten Schalter (240) mit einem ersten und einem zweiten leitfähigen Anschluß sowie einem Steueranschluß, wobei der erste leitfähige Anschluß (247) des zweiten Schalters mit dem zweiten leitfähigen Anschluß des ersten Schalters (250) verbunden ist und der zweite leitfähige Anschluß des zweiten Schalters mit dem Komparatoreingang verbunden ist, dadurch gekennzeichnet, daß die Schaltung eine mit dem Komparatoreingang (235) verbundene Vorladeschaltung (261) aufweist, wobei der zweite Schalter dafür eingerichtet ist, den Komparatoreingang während des Ladens elektrisch vom ersten Schalter zu isolieren.
  2. Vorrichtung nach Anspruch 1, wobei die Vorladeschaltung (261) einen Kondensator enthält.
  3. Vorrichtung nach Anspruch 1, wobei die Vorladeschaltung (261) einen Schalter enthält.
  4. Vorrichtung nach Anspruch 1, wobei der Komparator (261, 215) einen Inverter enthält.
  5. Vorrichtung nach Anspruch 1, wobei das Widerstandselement (200) eine programmierbare Antifuse-Verbindung ist.
  6. Vorrichtung nach Anspruch 1, wobei das Widerstandselement (200) eine durchschmelzbare Verbindung ist.
  7. Vorrichtung nach Anspruch 1, wobei das Widerstandselement (200) mit dem Komparatoreingang über ein Schutz-Widerstandselement (215) verbunden ist.
  8. Vorrichtung nach Anspruch 1, wobei der erste Schalter (250) einen p-Kanal-Metalloxid-Halbleiter-(PMOS)-Halte-Feldeffekttransistor (FET) zum Verbinden des Komparatoreingangs mit einer Energiezufuhr enthält.
  9. Vorrichtung nach Anspruch 1, wobei der zweite Schalter (240) einen PMOS-Sperr-FET aufweist, um den Komparatoreingang elektrisch im wesentlichen vom ersten Schalter zu isolieren.
  10. Verfahren zum Erfassen des Leitfähigkeitszustands eines Widerstandselements (200), wobei

    der Eingangsknoten (235) einer invertierenden Pufferschaltung elektrisch im wesentlichen isoliert wird;

    das Widerstandselement über einen Transistor (215) mit mit einer Vorspannung (225) verbundenem Gate mit dem Eingangsknoten der invertierenden Pufferschaltung verbunden wird;

    der sich aufgrund der Leitfähigkeit des Widerstandselements ergebende logische Zustand am Eingangsknoten der invertierenden Pufferschaltung bestimmt wird;

    der Eingangsknoten der invertierenden Pufferschaltung über eine Halteschaltung (250) mit einem ersten Versorgungsknoten (Vcc) verbunden wird, wenn der sich ergebende logische Zustand einem ersten logischen Zustand entspricht; und wobei

    der Eingangsknoten der invertierenden Pufferschaltung über das Widerstandselement (200) mit einem zweiten Versorgungsknoten (210) verbunden wird, wenn der sich ergebende logische Zustand sich vom ersten Logikzustand unterscheidet;

    dadurch gekennzeichnet, daß der Eingangsknoten (235) der invertierenden Pufferschaltung auf den ersten logischen Zustand vorgeladen wird und der Schritt zum Vorladen des Eingangsknotens der invertierenden Pufferschaltung vor den Schritten des Anschließens des Eingangsknotens der invertierenden Pufferschaltung durch die Halteschaltung (250) und des Anschließens des Eingangsknotens der invertierenden Pufferschaltung durch das Widerstandselement (200) durchgeführt wird.
  11. Verfahren nach Anspruch 10, wobei der Leitfähigkeitszustand an einer Antifuse-Verbindung (200) erfaßt wird.
  12. Verfahren nach Anspruch 10, wobei der Leitfähigkeitszustand an einer durchschmelzbaren Verbindung (200) erfaßt wird.
  13. Verfahren nach Anspruch 10, wobei ein weitgehendes elektrisches Isolieren eines Komparator-Eingangsknotens (235) außer durch das Widerstandselement ein weitgehendes elektrisches Isolieren des Komparatoreingangs von der Halteschaltung (250) beinhaltet.
  14. Verfahren nach Anspruch 10, wobei ein Vorladen des Komparatoreingangs auf den ersten logischen Zustand das kapazitive Ankoppeln einer Spannung an den Komparatoreingang beinhaltet.
  15. Verfahren nach Anspruch 10, wobei das Bestimmen des sich ergebenden logischen Zustands am Komparator-Eingangsknoten ein Warten beinhaltet, um eine Aufladung durch das Widerstandselement zu ermöglichen, wenn sich dieses in einem leitfähigen Zustand befindet.
  16. Verfahren nach Anspruch 10, wobei der Zustand des Widerstandselements zur Bestimmung einer Adresse für eine dynamische Direktzugriffsspeicherzelle verwendet wird und der Komparatoreingang vor der Ausgabe eines Addressierungszustandssignal für einen Zeilenadressen-Strobe vorgeladen wird.
Es folgen 3 Blatt Zeichnungen






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