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Dokumentenidentifikation DE102004054546A1 24.05.2006
Titel Treiberschaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Brox, Martin, Dr., 80636 München, DE;
Kuzmenka, Maksim, 81829 München, DE
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 11.11.2004
DE-Aktenzeichen 102004054546
Offenlegungstag 24.05.2006
Veröffentlichungstag im Patentblatt 24.05.2006
IPC-Hauptklasse H03K 19/003(2006.01)A, F, I, 20051017, B, H, DE
Zusammenfassung Eine Schaltung zum Koppeln eines Logiksignals von einem Schaltungseingang zu einem Schaltungsausgang umfasst eine Parallelschaltung aus einem ersten Schaltungszweig und einem zweiten Schaltungszweig, wobei ein Inverter in dem ersten Zweig, der als letzter Inverter in diesem Zweig über erste Versorgungsanschlüsse, über die ein erstes Versorgungspotential und ein zweites Versorgungspotential zugeführt werden, mit Leistung versorgt wird, und ein Inverter in dem zweiten Zweig, der als erster Inverter in diesem Zweig über zweite Versorgungsspannungsanschlüsse, über die ein zweites Versorgungspotential und ein zweites Bezugspotential zugeführt werden, mit Leistung versorgt wird, ausgelegt sind, um den gleichen logischen Wert des Logiksignals zu empfangen, wobei Ausgänge der beiden Schaltungszweige miteinander verbunden und mit dem Schaltungsausgang gekoppelt sind. Bei einer derartigen Schaltung können Laufzeitunterschiede von steigenden und fallenden Flanken, die durch Schwankungen von verschiedenen Versorgungspotentialen entstehen können, minimiert werden. Somit kann ein Übergang von einem internen Versorgungspotential zu einem externen Versorgungspotential erfolgen, ohne dass das Signaltiming merklich verschlechtert wird.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich im allgemeinen auf eine Treiberschaltung, im speziellen auf einen Ausgangstreiber (Off-Chip Driver) mit verringertem Laufzeitunterschied beim Übergang zwischen Schaltungsbereichen mit unterschiedlichen Betriebsspannungen (Domain-Transition Skew).

Bei modernen Hochgeschwindigkeits-Logikschaltungen sind die Anforderungen an die Einhaltung vorgegebener Zeitabläufe an den Ein- und Ausgängen sehr streng. Daher kommt den entsprechenden Ein- und Ausgangstreibern heutzutage eine große Bedeutung zu. Um die Probleme, die beim Betrieb eines Ausgangstreibers auftreten, darzustellen, wird im Folgenden eine beispielhafte Ausgangsschaltung gemäß dem Stand der Technik näher beschrieben.

6 zeigt ein vereinfachtes Schaltbild eines Ausgangstreibers einer mikroelektronischen Schaltung gemäß dem Stand der Technik in Verbindung mit einer Anregungsquelle. Die gesamte Schaltungsanordnung ist mit 610 bezeichnet. Sie umfasst eine Anregungsquelle 620 sowie eine Treiberschaltung 622. Die Anregungsquelle 620 umfasst einen ersten Inverter 630, dessen Dateneingang D von einer Signalquelle 632 für pseudozufällige Daten (PRBS Source) angesteuert wird. Der Generator 632 für pseudozufällige Daten liefert pseudozufällige Daten mit einer Bitrate von 1,6 Gbps. Der erste Inverter 630 ist mit einem ersten Versorgungspotenzial VDD und einem ersten Bezugspotenzial VSS gekoppelt, wobei die Potenzialdifferenz zwischen dem ersten Versorgungspotenzial VDD und dem ersten Bezugspotenzial VSS bei dem gezeigten Beispiel 1,8 Volt beträgt. Diese Spannungsversorgung ist von außen eingeprägt und ist symbolisch durch eine Gleichspannungsquelle 634 gezeigt. Weiter ist festzuhalten, dass das erste Bezugspotenzial VSS mit einem globalen Bezugspotenzial GND verbunden ist. Weiter ist festzuhalten, dass der n-Kanal-MOS-Feldeffekttransistor des ersten Inverters 630 eine Kanalbreite von 2&mgr;m aufweist, während der p-Kanal-MOS-Feldeffekttransistor des ersten Inverters 630 eine Kanalbreite von 4,5&mgr;m aufweist. Die Inverter der gezeigten Schaltung sind herkömmliche CMOS-Inverter, wie in der Legende 640 gezeigt. Um gleiche Anstiegs- und Abfallzeiten zu erzielen, weisen die zugehörigen p-Kanal-MOS-Feldeffekttransistoren und n-Kanal-MOS-Feldeffekttransistoren unterschiedliche Kanalbreiten auf, die in 6 entsprechend gekennzeichnet sind.

Die Treiberschaltung 622 umfasst zwei in Serie geschaltete Inverter 650, 652, die mit einem zweiten Versorgungspotenzial VDDQ und einem zweiten Bezugspotenzial VSSQ gekoppelt sind. Der Eingang des zweiten Inverters 650 ist mit dem Ausgang des ersten Inverters 630 der Anregungsquelle 620 gekoppelt. Der Ausgang des zweiten Inverters liefert ein Ansteuersiqnal DX für den dritten Inverter 652. Der Ausgang des dritten Inverters 652 ist mit dem Schaltungsausgang 656 gekoppelt. Die Potenzialdifferenz zwischen dem zweiten Versorgungspotenzial VDDQ und dem zweiten Bezugspotenzial VSSQ beträgt konstant 1,8 Volt, was durch die Gleichspannungsquelle 660 gekennzeichnet ist. Das zweite Bezugspotenzial VSSQ ist nicht identisch mit dem globalen Bezugspotenzial GND, sondern ist bei der vorgegebenen Modellierung mit diesem über eine Rauschspannungsquelle 670 gekoppelt. Die Rauschspannungsquelle liefert bei der gegebenen Modellierung ein sinusförmiges Spannungssignal mit einer Amplitude von 0,35 Volt und einer Frequenz von 1 Gigahertz. Die Ausgangsspannung 680 wird bei der vorgegebenen Schaltung zwischen dem zweiten Bezugspotenzial VSSQ und dem Schaltungsausgang 656 definiert beziehungsweise abgegriffen.

Aufbauend auf der strukturellen Beschreibung wird im Folgenden die Funktionsweise einer herkömmlichen Ausgangstreiberschaltung 610 beschrieben. Es ist Aufgabe der gezeigten Schaltung, ein internes Signal, das an dem Dateneingang D anliegt, in einer wohldefinierten Weise in gepufferter Form an einem externen Bus, der an dem Schaltungsausgang 656 angeschlossen ist, zur Verfügung zu stellen. Das Signal an dem Dateneingang D weist Übergänge zwischen den Potenzialen VDD (logisch HIGH) und VSS (logisch LOW) auf. Der Ausgangspuffer, der durch die Treiberschaltung 622 gebildet wird, wird über getrennte Potenzialzuführungen (Power-Rails) versorgt, die das zweite Versorgungspotenzial VDDQ sowie das zweite Bezugspotenzial VSSQ bereitstellen. Die Trennung zwischen internen Versorgungspotenzialen, die das erste Versorgungspotenzial VDD sowie das erste Bezugspotenzial VSS umfassen, und externen Versorgungspotenzialen, die das zweite Versorgungspotenzial VDDQ sowie das zweite Bezugspotenzial VSSQ umfassen, ist notwendig, da die externen Versorgungspotenziale, also VDDQ und VSSQ, starken durch Induktivitäten verursachten unregelmäßigen Schwankungen unterliegen, wenn der Puffer den externen Bus treibt. Bei einem typischen Betrieb eines Bausteins bzw. einer integrierten Schaltung ist es hilfreich, diese statistischen Schwankungen von den chipinternen Potenzialschienen, die das erste Versorgungspotenzial VDD und das erste Bezugspotenzial VSS führen, zu entkoppeln. Im Folgenden wird angenommen, dass in einem statischen Fall das erste Versorgungspotenzial VDD gleich dem zweiten Versorgungspotenzial VDDQ ist, und dass das erste Bezugspotenzial VSS gleich dem zweiten Bezugspotenzial VSSQ ist (VDDQ = VDD; VSSQ = VSS).

Um strenge Spezifikationen bezüglich der ausgangsseitigen Zeitverläufe erfüllen zu können, ist es wichtig, sicherzustellen, dass die Laufzeitverzögerung durch den Puffer unter allen Umständen konstant ist. Breitet sich beispielsweise eine steigende Flanke schneller durch den Puffer aus als eine fallende Flanke, dann wären die ausgangsseitigen Zeitverläufe zwischen steigenden und fallenden Flanken relativ zueinander zeitlich verschoben.

Weiter liefern schwankende oder verrauschte Spannungen einen bedeutenden Beitrag zu Verschiebungen in den Zeitabläufen. Hierbei kann zwar eine kapazitive Kopplung zwischen dem ersten Versorgungspotenzial VDD und dem ersten Bezugspotenzial VSS sowie zwischen dem zweiten Versorgungspotenzial VDDQ und dem zweiten Bezugspotenzial VSSQ, die auf einem Chip besteht, sicherstellen, dass die Potenzialdifferenzen zwischen dem ersten Versorgungspotenzial VDD und dem ersten Bezugspotenzial VSS sowie zwischen dem zweiten Versorgungspotenzial VDDQ und dem zweiten Bezugspotenzial VSSQ konstant sind, die Beziehungen zwischen dem ersten Versorgungspotenzial VDD und dem zweiten Bezugspotenzial VSSQ (VDD–VSSQ) sowie zwischen dem zweiten Versorgungspotenzial VDDQ und dem ersten Bezugspotenzial VSS (VDDQ–VSS) sind aber bei Vorliegen von durch Induktivitäten bedingten statistischen Störungen auf dem zweiten Versorgungspotenzial VDDQ und dem zweiten Bezugspotenzial VSSQ nicht wohlkontrolliert. Daher trägt jeder Transistor, der an der Grenze zwischen Schaltungsteilen, die mit dem ersten Versorgungspotenzial VDD und dem ersten Bezugspotenzial VSS versorgt werden, und Schaltungsteilen, die mit dem zweiten Versorgungspotenzial VDDQ und dem zweiten Bezugspotenzial VSSQ versorgt werden, arbeitet, eine Signallaufzeit bei, die empfindlich auf statistische Schwankungen der Versorgungs- und Bezugspotenziale ist.

Das anhand von 6 gezeigte Beispiel gemäß dem Stand der Technik ist Ausgangsbasis für eine Simulation mit der Simulationssoftware ADS von Agilent Technologies. Durch Induktivitäten verursachte statistische Schwankungen (noise) auf dem zweiten Versorgungspotenzial VDDQ und dem zweiten Bezugspotenzial VSSQ werden bei dieser Simulation durch eine Spannungsquelle modelliert, die eine sinusförmige Spannung mit einer Amplitude von 0,35 Volt und einer Frequenz von einem Gigahertz liefert. Als Anregung für die simulierte Schaltungsanordnung 610 dient hierbei der Generator 632 für pseudozufällige Daten, der einen Datenstrom mit einer Bitrate von 1,6 Gigabit pro Sekunde (1,6Gbps) liefert. Beobachtet wird hierbei die Ausgangsspannung 680 zwischen dem Schaltungsausgang 656 und dem zweiten Bezugspotenzial VSSQ.

7 zeigt einen Ausschnitt aus einem simulierten Augendiagramm für einen Ausgangstreiber gemäß dem Stand der Technik. Das Augendiagramm ist in seiner Gesamtheit mit 710 bezeichnet. Gezeigt ist hierbei das Datenauge für die Ausgangsspannung 680 bei einem Übergang von einem niedrigen logischen Pegel zu einem hohen logischen Pegel und umgekehrt. Die Abszisse 720 zeigt die Zeit in ps, wobei hier ein Zeitbereich von 0 bis 625 ps gezeigt ist. Die Ordinate 722 zeigt die Ausgangsspannung 680 und ist in Volt skaliert.

Bei der vorstehend beschriebene Schaltungsmodellierung zeigt das Augendiagramm 710 einen Jitter 730 von 75 ps auf der Ausgangsspannung 680. Dieser Jitter 730 wird durch den Übergang von einem Schaltungsteil, der mit dem ersten Versorgungspotenzial VDD versorgt wird, hin zu einem Schaltungsteil, der mit dem zweiten Versorgungspotenzial VDDQ versorgt wird, (VDD-VDDQ Domain Transition) verursacht.

Zum besseren Verständnis wird hier noch auf einige Details der Schaltungsfunktion eingegangen. Zum einen ist es wichtig, die Unterschiede zwischen den beiden Spannungsversorgungen zu betrachten. Eine integrierte Schaltungsanordnung, die bei der anhand von 6 gezeigten Schaltungsanordnung 610 durch die Anregungsquelle 620 modelliert ist, wird an einer Leistungsversorgung betrieben, die nur geringen Schwankungen unterworfen ist (Low Noise Power Supply). Die Potenzialdifferenz zwischen dem zugehörigen ersten Versorgungspotenzial VDD und dem ersten Bezugspotenzial VSS ist näherungsweise konstant. Dies wird in der Praxis durch Kapazitäten sichergestellt, die auf einem Chip zwischen den entsprechenden Versorgungsleitungen beziehungsweise Versorgungslagen bestehen. Das erste Versorgungspotenzial VDD und das erste Bezugspotenzial VSS sind auch in bezug auf ein globales Bezugspotenzial GND weitgehend festgelegt und nur geringen Schwankungen unterworfen. Andererseits stellen das zweite Versorgungspotenzial VDDQ sowie das zweite Bezugspotenzial VSSQ eine schwankende Leistungsversorgung da (Noisy Power Supply). Die Potenzialdifferenz zwischen dem zweiten Versorgungspotenzial VDDQ und dem zweiten Bezugspotenzial VSSQ ist hierbei wiederum durch Kapazitäten näherungsweise konstant, die beiden Potenziale schwanken jedoch in bezug auf ein globales Bezugspotenzial GND.

Weiter wird im Folgenden darauf eingegangen, wie ein Schaltvorgang an dem Übergang zwischen dem mit dem ersten Versorgungspotenzial VDD versorgten Schaltungsteil und dem mit dem zweiten Versorgungspotenzial VDDQ versorgten Schaltungsteil erfolgt. Betrachtet wird hier also die Übergabe eines Signals von dem ersten Inverter 630 zu dem zweiten Inverter 650. Der erste Inverter 650 umfasst hierbei einen pMOS-Feldeffekttransistor, dessen Source-Anschluss mit dem zweiten Versorgungspotenzial VDDQ verbunden ist, sowie einen nMOS-Feldeffekttransistor, dessen Source-Anschluss mit dem zweiten Bezugspotenzial VSSQ verbunden ist. Betrachtet wird hier ein Entladevorgang, bei dem eine Kapazität an dem Eingang des dritten Inverters 652 entladen wird, und ein Ladevorgang, bei dem eine Kapazität an dem Eingang des dritten Inverters 652 aufgeladen wird. Ladevorgang und Entladevorgang stellen die beiden möglichen Zustandsübergänge dar und bestimmen die Steilheit und zeitliche Lage der Schaltflanken.

Ein Entladevorgang wird dadurch initiiert, dass der Ausgang des ersten Inverters, der von dem ersten Versorgungspotenzial VDD versorgt wird, einen logischen HIGH-Pegel annimmt. Der Ausgang des ersten Inverters befindet sich somit auf beziehungsweise nahe bei dem ersten Versorgungspotenzial VDD. Dieses Potenzial liegt auch an den Gate-Anschlüssen der MOS-Feldeffekttransistoren des zweiten Inverters 650 an. Für den Entladevorgang relevant ist hierbei der nMOS-Feldeffekttransistor des zweiten Inverters 650, dessen Source-Anschluss auf dem zweiten Bezugspotenzial VSSQ liegt. Entscheidend für den Stromfluss durch der nMOS-Feldeffekttransistor, der eine Kapazität an dem Eingang des dritten Inverters 652 entlädt, ist also die Potenzialdifferenz zwischen dem ersten Versorgungspotenzial VDD und dem zweiten Entsorgungspotenzial VSSQ.

In ähnlicher Weise wird ein Ladevorgang dadurch initiiert, dass der Ausgang des ersten Inverters 630 einen logischen LOW-Zustand annimmt. Das heißt, der Ausgang des ersten Inverters 630 befindet sich auf dem ersten Bezugspotenzial VSS beziehungsweise sehr nahe bei diesem. Verantwortlich für den Ladevorgang einer Kapazität an dem Eingang des dritten Inverters 652 ist der pMOS-Feldeffekttransistor des zweiten Inverters 650. An dessen Gate liegt das erste Bezugspotenzial VSS an, während an einem Source-Anschluss das zweite Versorgungspotenzial VDDQ anliegt. Verantwortlich für den Ladestrom ist hierbei die Potenzialdifferenz zwischen dem zweiten Versorgungspotenzial VDDQ und dem ersten Bezugspotenzial VSS.

Verschiebungen zwischen dem ersten Versorgungspotenzial VDD und dem zweiten Versorgungspotenzial VDDQ beziehungsweise zwischen dem zugehörigen ersten Bezugspotenzial VSS und dem zugehörigen zweiten Bezugspotenzial VSSQ führen dazu, dass der Lade- beziehungsweise Entladestrom gegenüber einem gewünschten Nennzustand verändert werden. In Abhängigkeit von der Potenzialdifferenz zwischen den ersten und zweiten Potenzialen entsteht somit eine zeitliche Verschiebung von Flanken bei einem Schaltübergang. Besonders störend wirkt es hierbei, dass sich die Flanken für steigende und fallende Schaltübergänge in unterschiedlicher Weise verschieben. Dadurch werden vorbestimmte Zeitabläufe gestört.

Gemäß dem Stand der Technik sind eine Reihe von Lösungen bekannt, die eine konstante Signallaufzeit bei einem Übergang zwischen Schaltungsteilen mit unterschiedlichen Versorgungsspannungen garantieren sollen. Da die grundlegende Ursache für die durch statistische Potenzialschwankungen bedingten Laufzeitveränderungen die durch Induktivitäten bedingten statistischen Potenzialschwankungen auf einem Chip sind, zielen einfache Lösungen darauf ab, die statistischen Potenzialschwankungen (noise) direkt zu minimieren. Dies kann in einfacher Weise durch eine Verringerung der gesamten Induktivität auf den Potenzialzuführungen für das zweite Versorgungspotenzial VDDQ und das zweite Bezugspotenzial VSSQ (VDDQ/VSSQ Power-Rails) erreicht werden. Eine Verringerung der Gesamtinduktivität ist entweder durch eine Erhöhung der Zahl von Verbindungen für das zweite Versorgungspotenzial VDDQ und das zweite Bezugspotenzial VSSQ oder durch die Verwendung eines besseren Gehäuses (Package) möglich. Bei ersterer Lösung werden mehrere Induktivitäten parallel geschaltet, wodurch sich die Gesamtinduktivität verringert, bei letzterer Lösung ist die Induktivität pro Verbindung geringer. Beide Lösungen sind jedoch von begrenztem praktischem Nutzen, da sie in einem teureren Produkt resultieren.

Eine weitere Lösung zur Verbesserung der Zeitbereichseigenschaften ist in dem Konferenzbeitrag „Digitally-Controlled DLL and I/O Circuits for 500Mb/s/pin × 16 DDR SDRAM", ISSCC 2001, Seiten 68 f., von J. B. Lee et al., beschrieben. In diesem Artikel wird vorgeschlagen, die Grenze zwischen den Schaltungsteilen, die mit einem ersten Versorgungspotential versorgt werden, und den Schaltungsteilen, die mit einem zweiten Versorgungspotential versorgt werden (Domain Transition), von dem Eingang der letzten Treiberstufe zu dem Eingang der Treibervorstufe (Pre-Driver) hin zu verlagern. Diese Lösung reduziert die Größe der eingebrachten Laufzeitunterschiede, ist jedoch nicht in der Lage, diese vollständig zu eliminieren, da statistischen Schwankungen unterworfene Spannungsunterschiede an dem Eingang der Treibervorstufe weiterhin existieren. Die durch eine solche Schaltungsanordnung erzielbaren Verbesserungen sind in 7 bereits zu sehen, da bei der simulierten Schaltungsanordnung 610 gemäß 6 der Übergang zwischen Schaltungsteilen mit unterschiedlichen Versorgungspotentialen (Domain-Transition) nicht an dem Eingang der letzen Treiberstufe sondern bereits an dem Eingang der Treibervorstufe gelegen ist.

Eine weitere Lösung zur Verringerung von zeitlichen Unsicherheiten kann beispielsweise von dem Konferenzbeitrag „Level Converters with High Immunity to Power-Supply Bouncing for High-Speed sub-1-V LSIs", Symposium VLSI Circuits 2000, Seiten 202 ff., von Y. Kanno und anderen abgeleitet werden. Dieser Artikel lehrt die Verwendung eines Pegelwandlers, um einen Übergang von einem Schaltungsteil, der mit einem ersten Versorgungspotential versorgt wird, zu einem zweiten Schaltungsteil, der von einem zweiten Versorgungspotential versorgt wird, zu schaffen. Pegelwandler müssen verwendet werden, falls das erste Versorgungspotential VDD negativer als das zweite Versorgungspotential VDDQ ist (VDD<VDDQ). Ist jedoch in einem statischem Betriebszustand das erste Versorgungspotential VDD gleich dem zweiten Versorgungspotential VDDQ (VDD = VDDQ), und ist weiterhin das erste Bezugspotential VSS gleich dem zweiten Bezugspotential VSSQ (VSS = VSSQ), so wird die Realisierung eines Pegelwandlers typischerweise vermieden, da Pegelwandler eine zusätzliche Zeitverzögerung in den Ausgangspfad einführen und nur schwierig ohne Laufzeitunterschiede entworfen werden können.

Es ist Aufgabe der vorliegenden Erfindung, eine Treiberschaltung zu schaffen, die einen Übergang zwischen Schaltungsteilen mit verschiedenen Versorgungs- und Bezugspotentialen ermöglicht und bezüglich der zeitlichen Lage von Schaltflanken unempfindlich gegen Verschiebungen zwischen den eingangsseitigen und ausgangsseitigen Potentialen ist. Weiterhin ist es Aufgabe der vorliegenden Erfindung, ein gegenüber Versorgungspotentialschwankungen unempfindliches Verfahren zum Übertragen eines Signals zwischen Schaltungsteilen mit verschiedenen Versorgungs- du Bezugspotentialen zu schaffen.

Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1 sowie durch ein Verfahren gemäß Anspruch 19 gelöst.

Die vorliegende Erfindung schafft eine Schaltung zum Koppeln eines Logiksignals von einem Schaltungseingang zu einem Schaltungsausgang mit einer Parallelschaltung aus einem ersten Schaltungszweig und einem zweiten Schaltungszweig, wobei ein Inverter in dem ersten Zweig, der als letzter Inverter in diesem Zweig über erste Versorgungspotentialanschlüsse, die mit einem ersten Versorgungspotential und einem ersten Bezugspotential gekoppelt sind, mit Leistung versorgt wird, und ein Inverter in dem zweiten Zweig, der als erster Inverter in diesem Zweig über zweite Versorgungsspannungsanschlüsse, die mit einem zweiten Versorgungspotential und einem zweiten Bezugspotential gekoppelt sind, mit Leistung versorgt wird, ausgelegt sind, um den gleichen logischen Wert eines Logiksignals zu empfangen, und wobei Ausgänge der beiden Schaltungszweige miteinander verbunden und mit dem Schaltungsausgang gekoppelt sind.

Daneben schafft die vorliegende Erfindung ein Verfahren zum Übertragen eines Einganssignals von einem ersten Schaltungsteil, der mit einem ersten Versorgungspotential und einem ersten Bezugspotential gekoppelt ist, zu einem zweiten Schaltungsteil, der mit einem zweiten Versorgungspotential und einem zweiten Bezugspotential gekoppelt ist.

Es ist der Kerngedanke der vorliegenden Erfindung, dass es vorteilhaft ist, zur zeitstabilen Übertragung eines Signals von einem ersten Schaltungsteil zu einem zweiten Schaltungsteil, der mit anderen Versorgungspotentialen gekoppelt ist als der erste Schaltungsteil, zwei Schaltungszweige zu verwenden, wobei in dem ersten Schaltungszweig von dem ersten Schaltungsteil zu dem zweiten Schaltungsteil ein erstes Signal, das auf dem Eingangssignal basiert, übergeben wird, und in dem zweiten Schaltungszweig ein zweites Signal mit einem zu dem ersten Signal komplementären logischen Wert übergeben wird, wobei die Ausgänge der beiden Schaltungszweige miteinander verbunden und mit dem Schaltungsausgang gekoppelt sind. Bei einer solchen Schaltungsauslegung werden also von dem ersten Schaltungsteil, der mit einem ersten Versorgungspotential und einem ersten Bezugspotential gekoppelt ist, zu dem zweiten Schaltungsteil, der mit einem zweiten Versorgungspotential und einem zweiten Bezugspotential gekoppelt ist, zwei Signale mit zueinander komplementären logischen Werten übertragen. Ändert sich nun der Wert des Eingangssignals, so treten bei den beiden Signalen entgegengesetzte Flanken auf. Je nachdem, in welcher Beziehung die eingangsseitigen Versorgungs- und Bezugspotentiale zu den ausgangsseitigen Versorgungs- und Bezugspotentialen stehen, werden steigende und fallende Flanken mit einer unterschiedlichen Verzögerung von dem zweiten Schaltungsteil erkannt. Durch eine Zusammenführung der Ausgangssignale der beiden Schaltungszweige kann aber eine Mittelung erfolgen, so dass der Zeitpunkt eines Übergangs an dem Schaltungsausgang zwischen den Zeitpunkten liegt, zu denen in dem zweiten Schaltungsteil eine steigende und eine fallende Flanke erkannt werden. Da sich abhängig von einer Potentialdifferenz zwischen den Versorgungs- und Bezugspotentialen des ersten und zweiten Schaltungsteils die Signallaufzeiten für eine steigende und eine fallende Flanke ungefähr in entgegengesetzter Weise verändern, führt eine Mittelung zwischen den beiden Zeitpunkten, zu denen in dem zweiten Schaltungsteil eine steigende und eine fallende Flanke erkannt werden, zu einer gesamten Signallaufzeit durch die Schaltung zum Koppeln eines Logiksignals, die nur eine geringe Abhängigkeit von der Potentialdifferenz zwischen den Versorgungs- und Bezugspotentialen des ersten und zweiten Schaltungsteils aufweist.

Der Vorteil einer erfindungsgemäßen Schaltung liegt darin, dass sie unempfindlicher auf statistische Schwankungen zwischen den eingangsseitigen und den ausgangsseitigen Versorgungs- und Bezugspotentialen reagiert als herkömmliche Schaltungen. Gemäß einer beispielhaften Simulation kann der Jitter bei einer erfindungsgemäßen Schaltung auf 20 ps reduziert werden, während bei einer herkömmlichen Schaltungsanordnung ein Jitter von etwa 75 ps auftritt. Der zur Erzielung einer solcher Verbesserung nötige Schaltungsaufwand ist äußerst gering. Weiterhin ist es im Gegensatz zu manchen herkömmlichen Schaltungen möglich, eingangsseitig und ausgangsseitig die gleiche Versorgungsspannung und damit gleiche Signalamplituden zu verwenden.

Bei einer bevorzugten Ausführungsform ist die erfindungsgemäße Schaltung zwischen eine erste Schaltungsanordnung und eine zweite Schaltungsanordnung geschaltet, wobei die erste Schaltungsanordnung mit dem ersten Versorgungspotential und dem ersten Bezugspotential gekoppelt ist, und wobei die zweite Schaltungsanordnung mit dem zweiten Versorgungspotential und dem zweiten Bezugspotential gekoppelt ist. Damit ist die erfindungsgemäße Schaltung geeignet, ein Signal unabhängig von den Versorgungs- und Bezugspotentialen der an dem Schaltungseingang und dem Schaltungsausgang angeschlossenen ersten und zweiten Schaltungsanordnung zu übertragen, das heißt, ohne dass die Zeitabläufe von eventuellen Versorgungspotentialschwankungen verfälscht werden.

Die erfindungsgemäße Schaltung kann bevorzugt in Verbindung mit einer integrierten Schaltungsanordnung eingesetzt werden, wobei der Schaltungseingang oder der Schaltungsausgang der erfindungsgemäßen Schaltung mit der integrierten Schaltungsanordnung gekoppelt ist, und wobei die eingangs- bzw. ausgangsseitigen Versorgungs- und Bezugspotentiale der erfindungsgemäßen Schaltung gleich den Versorgungs- und Bezugspotentialen der integrierten Schaltung sind. Durch eine monolithische Integration der erfindungsgemäßen Schaltung und einer integrierten Schaltungsanordnung wird hierbei sichergestellt, dass keine Potentialschwankungen zwischen der erfindungsgemäßen Schaltung und der integrierten Schaltungsanordnung auftreten.

Weiterhin wird es bevorzugt, dass die Ausgänge der beiden Schaltungszweige der erfindungsgemäßen Schaltung miteinander verbunden und über einen Ausgangstreiber mit dem Schaltungsausgang gekoppelt sind. Der Ausgangstreiber ist bevorzugt mit dem zweiten Versorgungspotential und dem zweiten Bezugspotential gekoppelt. Bei einer derartigen Auslegung werden in vorteilhafter Weise die Ausgangssignale der beiden Schaltungszweige durch einen Ausgangstreiber gepuffert, wobei durch die Verwendung von gleichen Versorgungs- und Bezugspotentialen durch die ausgangsseitigen Stufen der beiden Schaltungszweige sowie durch den Ausgangstreiber eine zeitliche Verschiebung von Flanken zwischen den Ausgängen der beiden Schaltungszweige und dem Ausgangstreiber vermieden wird.

Weiterhin wird es bevorzugt, den Eingängen der beiden Schaltungszweige ein auf dem Eingangssignal basierendes Signal zuzuführen. Bei einer besonders einfachen Ausführungsform der erfindungsgemäßen Schaltung wird den Eingängen der beiden Schaltungszweige das Eingangssignal direkt zugeführt. Beide Schaltungszweige weisen somit das gleiche Eingangssignal auf, wodurch in besonders vorteilhafter Weise eine Eliminierung bzw. Herausmittelung von zeitlichen Verschiebungen bei der Übertragung durch die beiden Schaltungszweige erfolgen kann.

Weiterhin wird es bevorzugt, dass in einem stationären Betriebszustand an den Ausgängen der beiden Schaltungszweige Signale mit gleichem logischen Wert anliegen. Liegen an beiden Schaltungszweigen gleiche logische Werte, d.h. entweder ein hoher Spannungspegel oder ein niedriger Spannungspegel, an, so können die Ausgänge der beiden Schaltungszweige besonders vorteilhaft kombiniert werden, ohne dass in einem stationären Betrieb ein hoher Strom fließt. Damit ist eine derartige Schaltungsauslegung in einem stationären Betrieb näherungsweise leistungslos betreibbar. Weiterhin ist eine besonders vorteilhafte Reduzierung bzw. Kompensation von zeitlichen Verschiebungen in beiden Schaltungszweigen möglich, da eine Mittelwert-bildende Zusammenschaltung der Ausgänge der beiden Schaltungszweige diese Aufgabe erfüllen kann.

Es wird weiterhin bevorzugt, dass der erste und zweite Schaltungszweig jeweils aus einer Serienschaltung von Übertragungsstufen bestehen. Es wird bevorzugt, dass eine Anzahl von eingangsseitigen Übertragungsstufen mit dem ersten Versorgungspotential und dem ersten Bezugspotential gekoppelt sind, währen die restlichen, ausgangsseitigen Übertragungsstufen mit dem zweiten Versorgungspotential und dem zweiten Bezugspotential gekoppelt sind. Bei einer solchen Auslegung existiert in dem ersten und dem zweiten Schaltungszweig jeweils eine eindeutige Trennung zwischen Schaltungsteilen, die mit dem ersten Versorgungs- und Bezugspotential gekoppelt sind, und Schaltungsteilen, die mit dem zweiten Versorgungs- und Bezugspotential gekoppelt sind.

Erfindungsgemäß weisen die Signale in dem ersten und zweiten Schaltungszweig an der jeweiligen Grenzstelle zwischen Schaltungsteilen mit unterschiedlichen Versorgungs- und Bezugspotentialen entgegengesetzte logische Werte auf. Somit werden über die beiden Grenzstellen in dem ersten und zweiten Schaltungszweig bei einem Schaltübergang entgegengesetzte Flanken übertragen, wobei jeweils in Abhängigkeit von der Potentialdifferenz zwischen den eingangs- und ausgangsseitigen Versorgungs- und Bezugspotentialen die eine Flanke verzögert und die andere Flanke beschleunigt weitergegeben wird. Bei einer erfindungsgemäßen Schaltungsauslegung wird diese Verzögerung bzw. Beschleunigung durch Mittelung ausgeglichen.

Es wird bevorzugt, wenn der erste und zweite Schaltungszweig eine gleiche Anzahl von Stufen aufweisen, da dann davon ausgegangen werden kann, dass die beiden Schaltungszweige gleiche Signallaufzeiten aufweisen. Die Grenzstellen in dem ersten und zweiten Schaltungszweig sind bevorzugter Weise um eine invertierende Übertragungsstufe verschoben. Dadurch wird erzielt, dass über die vorher beschriebenen Grenzen oder Grenzstellen jeweils entgegengesetzte Signalpegel bzw. Flanken übertragen werden. Als Übertragungsstufen sind Inverter und nicht-invertierende Treiber bevorzugt.

Weiterhin ist es zweckmäßig, dass die Zahl der Inverter in dem ersten und dem zweiten Schaltungszweig gleich ist. Damit weisen der erste und der zweite Schaltungszweig bei stationärer Betrachtung eine gleiche Übertragungscharakteristik (invertierend oder nicht-invertierend) auf. Somit ist es problemlos möglich, die beiden Schaltungszweige parallel zu schalten, ohne dass weitere eingangs- oder ausgangsseitige Koppelmaßnahmen nötig sind.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein Blockschaltbild einer erfindungsgemäßen Schaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

2 ein Schaltbild einer erfindungsgemäßen Schaltung mit vier Invertern gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;

3 ein Schaltbild einer erfindungsgemäßen Schaltung mit drei Invertern gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;

4 ein vereinfachtes Schaltbild eines Ausgangstreibers mit einer erfindungsgemäßen Schaltung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung in Verbindung mit einer Anregungsquelle;

5 einen Ausschnitt aus einem simulierten Augendiagramm für einen Ausgangstreiber gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung;

6 ein vereinfachtes Schaltbild eines Ausgangstreibers einer mikroelektronischen Schaltung gemäß dem Stand der Technik in Verbindung mit einer Anregungsquelle; und

7 einen Ausschnitt aus einem simulierten Augendiagramm für einen Ausgangstreiber gemäß dem Stand der Technik.

1 zeigt ein Blockschaltbild mit einer erfindungsgemäßen Schaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung ist in ihrer Gesamtheit mit 110 bezeichnet. Die Schaltung 110 weist einen Schaltungseingang 120 auf, der über ein erstes Koppelnetzwerk 122 mit einem Eingang 124 eines ersten Schaltungszweigs 126 gekoppelt ist. Weiterhin ist der Schaltungseingang 120 über eine zweite Koppeleinrichtung 132 mit einem Eingang 134 eines zweiten Schaltungszweigs 136 verbunden. Die Ausgänge 140, 142 des ersten Schaltungszweigs 126 und des zweiten Schaltungszweigs 136 sind miteinander verbunden und über ein ausgangsseitiges Koppelnetzwerk 144 mit einem Schaltungsausgang 150 gekoppelt. Der erste und der zweite Schaltungszweig sind im Wesentlichen parallel aufgebaut. Der erste Schaltungszweig 126 weist mindestens einen eingangsseitigen Inverter 160 auf, der mit einem ersten Versorgungspotential VDD sowie einem ersten Bezugspotential VSS gekoppelt ist. Zwischen dem Eingang 124 des ersten Schaltungszweigs und dem eingangsseitigen Inverter 160 können sich optional noch weitere Übertragungsstufen befinden, die mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt sind. Dem eingangsseitigen Inverter 160 können in dem ersten Schaltungszweig 126 noch eine oder mehrere Übertragungsstufen nachgeschaltet sein, die mit dem zweiten Versorgungspotential VDDQ sowie dem zweiten Bezugspotential VSSQ gekoppelt sind. Der eingangsseitige Inverter 160 ist jedoch bei Betrachtung eines Signalflusses zwischen dem Eingang 124 des ersten Schaltungszweigs sowie dem Ausgang 140 des ersten Schaltungszweigs die letzte Signalübertragungsstufe, die mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt ist.

Der zweite Schaltungszweig 136 umfasst in ähnlicher Weise einen ausgangsseitigen Inverter 170, der mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt ist. Zwischen dem Ausgang des ausgangsseitigen Inverters 170 und dem Ausgang 142 des zweiten Schaltungszweigs können noch weitere Stufen geschaltet sein, die mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt sind. Ebenso können zwischen dem Eingang 134 des zweiten Schaltungszweigs und dem Eingang des ausgangsseitigen Inverters 170 noch weitere Übertragungsstufen geschaltet sein, die mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt sind. Jedoch ist in Signalflussrichtung von dem Eingang 134 zu dem Ausgang 142 des zweiten Schaltungszweigs der ausgangsseitige Inverter 170 der erste Inverter, der mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt ist.

Aufbauend auf der strukturellen Beschreibung wird im Folgenden die Funktionsweise einer erfindungsgemäßen Schaltung 110 beschrieben. Erfindungsgemäß ist die Schaltung 110 so ausgelegt, dass die Eingänge des eingangsseitigen Inverters 160 sowie des ausgangsseitigen Inverters 170 Signale empfangen, die einen gleichen logischen Wert aufweisen. Damit ist der logische Wert an dem Ausgang 162 des eingangsseitigen Inverters 160 entgegengesetzt dem Signal an dem Eingang 172 des ausgangsseitigen Inverters 170. Die Signale an dem Ausgang 162 des eingangsseitigen Inverters 160 in dem ersten Schaltungszweig 126 und an dem Eingang 172 des ausgangsseitigen Inverters 170 in dem zweiten Schaltungszweig 136 sind aber genau die Signale, die über eine Grenze 180 übertragen werden, die Schaltungsteile trennt, die mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS bzw. mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt sind. Damit werden über die Grenze 180 zwei Signale übertragen, die entgegengesetzte logische Werte aufweisen. Entsprechend treten an der Grenze 180 bei einem Schaltübergang an dem Schaltungseingang 120 entgegengesetzte Flanken auf. Sind die ersten und zweiten Potentiale VDD, VSS; VDDQ, VSSQ gegeneinander verschoben, so wird eine steigende Flanke, die über die Grenze 180 übertragen wird, verzögert, und eine fallende Flanke, die über die Grenze 180 übertragen wird, beschleunigt, oder umgekehrt. Die gezeigte Schaltungsauslegung mit zwei parallelen Schaltungszweigen ermöglicht es aber, durch die Verbindung der Ausgänge 140, 142 des ersten und zweiten Schaltungszweigs 126, 136 eine Mittelung zwischen den Zeitpunkten, zu denen zu einer Änderung des Signals an dem Schaltungseingang 120 gehörende Schaltflanken auftreten, zu erzielen. Dadurch wird eine Verschiebung von Schaltflanken, die durch Schwankungen des ausgangsseitigen Versorgungs- und Bezugspotentials VDDQ, VSSQ entstehen, durch Mittelung verringert oder eliminiert.

2 zeigt ein Schaltbild einer erfindungsgemäßen Schaltung mit vier Invertern gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung ist in ihrer Gesamtheit mit 210 bezeichnet. Die Schaltung weist zwei Signalpfade 220, 222 auf, die parallel zwischen einen Eingangsknoten 230 und einen Ausgangsknoten DX geschaltet sind. Der erste Schaltungszweig umfasst einen ersten Inverter 240, dessen Eingang mit dem Eingangsknoten 230 gekoppelt ist, und der mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt ist. Diesem nachgeschaltet ist ein zweiter Inverter 242, dessen Eingang mit dem Ausgang des ersten Inverters 240 gekoppelt ist, und dessen Ausgang mit dem Ausgangsknoten DX verbunden ist. Der zweite Inverter 242 ist mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt. Der zweite Schaltungszweig 222 umfasst ebenso zwei Inverter. Der Eingang des dritten Inverters 244 ist mit dem Eingangsknoten 230 gekoppelt. Weiterhin ist der dritte Inverter zur Energieversorgung mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt. Dem dritten Inverter nachgeschaltet ist ein vierter Inverter 246, dessen Eingang mit dem Ausgang des dritten Inverters 244 verbunden ist. Der vierte Inverter 246 ist mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt, und sein Ausgang ist mit dem Ausgangsknoten DX verbunden.

Es ist somit festzuhalten, dass nur der dritte Inverter 244 mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt ist, während der erste, zweite und vierte Inverter 240, 242, 246 mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt sind. Weiterhin ist festzuhalten, dass davon ausgegangen wird, dass eine an dem Eingangsknoten 230 angekoppelte Ansteuerschaltung ebenfalls mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt ist. Ferner wird angenommen, dass ein Ausgangstreiber, der mit dem Ausgangsknoten DX gekoppelt ist, mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ betrieben wird. Es können somit zwei Schaltungsteile 250, 252 unterschieden werden, wobei die Elemente des ersten, eingangsseitigen Schaltungsteils 250 mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt sind, und wobei die Elemente des zweiten, ausgangsseitigen Schaltungsteils 252 mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt sind. Zwischen den beiden Schaltungsteilen 250, 252 kann eine Grenze 256 definiert werden. Im Übrigen wird angemerkt, dass das erste Schaltungsteil 250 auch als „VDD Domain" bezeichnet wird und der zweite Schaltungsteil 252 als „VDDQ Domain". Ein Eingangssignal and dem Eingangsknoten 230 ist auf das erste Versorgungspotential VDD und das erste Versorgungspotential VSS bezogen (VDD Domain), während ein Ausgangssignal an dem Ausgangsknoten DX auf das zweite Versorgungspotential VDDQ und das zweite Bezugspotential VSSQ bezogen ist (VDDQ Domain).

Basierend auf der strukturellen Beschreibung der Schaltung 210 wird im Folgenden die Funktionsweise näher erläutert. Hierbei wird das erfindungsgemäße Prinzip im Detail beschrieben.

Bei dem Entwurf einer erfindungsgemäßen Schaltungsanordnung wird von der Beobachtung ausgegangen, dass eine chipinterne Kapazität sicherstellt, dass die Spannung der einzelnen Versorgungszweige konstant ist, d.h., dass die Potentialdifferenz zwischen dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS konstant ist, und dass die Potentialdifferenz zwischen dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ konstant ist. Formelmäßig ausgedrückt gilt: (VDD – VSS) = konstant, (VDDQ – VSSQ) = konstant.

Unter der Annahme, dass der erste Schaltungsteil und der zweite Schaltungsteil mit einer betragsmäßig gleichen Versorgungsspannung arbeiten, gilt: (VDD – VSS) = (VDDQ – VSSQ).

Es werden im Folgenden die Verhältnisse an dem Übergang zwischen dem ersten Schaltungsteil 250, der mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt ist, und dem zweiten Schaltungsteil 252, der mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt ist, untersucht. Hierbei wird davon ausgegangen, dass die ersten Übertragungsstufen in dem zweiten Schaltungsteil 252 Inverter 240, 246 mit einem n-Kanal-Feldeffekttransistor und einem p-Kanal-Feldeffekttransistor sind, wobei der Source-Anschluss des n-Kanal-Feldeffekttransistors mit dem zweiten Bezugspotential VSSQ gekoppelt ist, und wobei der Source-Anschluss des p-Kanal-Feldeffekttransistors mit dem zweiten Versorgungspotential VDDQ gekoppelt ist.

Betrachtet wird im Folgenden beispielhaft der zweite Schaltungszweig 222, die Überlegungen sind jedoch auch auf den ersten Schaltungszweig 220 übertragbar. Für eine steigende Flanke an der Grenze 256 zwischen dem ersten Schaltungsteil 250 und dem zweiten Schaltungsteil 252 muss der n-Kanal-Feldeffekttransistor des ersten Inverters in dem zweiten Schaltungsteil 252, hier also des vierten Inverters 246, seinen Ausgangsknoten DX entladen. Wird der Eingang des Inverters 246 schnell genug angesteuert, so kann der Übergang des Eingangssignals vernachlässigt werden. Unter dieser Bedingung befindet sich der Gate-Anschluss des n-Kanal-Feldeffekttransistors auf dem ersten Versorgungspotential VDD, während sich sein Source-Anschluss auf dem zweiten Bezugspotential VSSQ befindet. Zu Beginn des Umschaltvorgangs befindet sich der n-Kanal-Feldeffekttransistor in einem Sättigungsbetriebsbereich, und der Entladestrom für den Ausgangsknoten DX ist in guter Näherung ausschließlich eine Funktion der Gate-Source-Spannung: I_discharge = I(VDD – VSSQ).

Andererseits muss der p-Kanal-Feldeffekttransistor des Inverters 246 an einem Übergang zwischen dem ersten Schaltungsteil 250 und dem zweiten Schaltungsteil 252 bei einer fallenden Eingangsflanke seinen Ausgangsknoten DX laden. Für den zugehörigen Ladestrom gilt: I_charge = I(VDDQ – VSS).

Es wird hier davon ausgegangen, dass sich das erste Bezugspotential und das zweite Bezugspotential sowie das erste Versorgungspotential VSS und das zweite Versorgungspotential VSSQ um eine Potentialdifferenz &Dgr;V unterscheiden können, wobei gilt: VSSQ = VSS + &Dgr;V und VDDQ = VDD + &Dgr;V.

Steigt das zweite Bezugspotential VSSQ beispielsweise in positiver Richtung um &Dgr;V an, dann folgt das zweite Versorgungspotential diesem Anstieg, wie durch die Annahme VDDQ–VSSQ=konstant festgelegt ist. Daher lässt sich für den Entladestrom schreiben: I_discharge = I(VDD – VSS – &Dgr;V).

Für den entsprechenden Ladestrom bei einer negativen Flanke an dem Eingang des Inverters 246 gilt: I_charge = I(VDD – VSS + &Dgr;V).

Es kann also festgehalten werden, dass für eine positive Schwankung des zweiten Bezugspotentials VSSQ, bezogen auf das erste Bezugspotential VSS, eine steigende Flanke an dem Übergang zwischen dem ersten und dem zweiten Schaltungsteil 250, 252 aufgrund eines verringerten Entladestroms I_discharge von dem Inverter 256 verlangsamt zu seinem Ausgang übertragen wird, und dass eine fallende Flanke an dem Übergang zwischen dem ersten Schaltungsteil 250 und dem zweiten Schaltungsteil 252 aufgrund eine erhöhten Ladestroms I_charge beschleunigt übertragen wird. Allerdings wird gemäß einer linearen Näherung erwartet, dass die durchschnittliche Verzögerung konstant ist: (I_discharge + I_charge) = konstant.

Daher kann durch eine Kombination der Ausbreitung einer steigenden und einer fallenden Flanke an der Grenze 256 zwischen Schaltungsteilen 250, 252, die mit verschiedenen Versorgungs- und Bezugspotentialen VDD, VDDQ, VSS, VSSQ gekoppelt sind, eine Signalausbreitung erzielt werden, bei der durch Potentialschwankungen verursachte Laufzeitunterschiede verringert bzw. unterdrückt sind.

Eine einfache Schaltung, die diesen Kerngedanken realisiert, ist in der 2 gezeigt. Das Eingangssignal an dem Eingangsknoten 230 wird über zwei Signalpfade übertragen, die in einem ersten Schaltungszweig 220 und einem zweiten Schaltungszweig 222 verlaufen. Jeder Signalpfad besteht aus zwei Invertern 240, 242; 244, 246. Die ausgangsseitigen Stufen, die durch den zweiten Inverter 242 und den vierten Inverter 246 gebildet werden, sind beide mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt. Die ausgangsseitigen Stufen 242, 246 treiben beide den gemeinsamen Ausgangsknoten DX. Die Grenze 256 zwischen dem ersten Schaltungsteil 250 und dem zweiten Schaltungsteil 252 verläuft zwischen dem Eingangsknoten 230 und dem Eingang des ersten Inverters 240 sowie zwischen dem dritten Inverter 244 und dem vierten Inverter 246. Es bestehen somit zwei Übergänge zwischen den Versorgungspotentialbereichen, an denen zueinander komplementäre Signale bzw. Flanken anliegen. Somit wird über die Grenze 256 zwischen den beiden Schaltungsteilen 250, 252 einmal ein Signal übertragen, dessen logischer Wert gleich dem Eingangssignal ist, und zudem ein Signal, dessen logischer Wert komplementär zu dem logischen Wert des Eingangssignals ist. Es wird also bei jedem Schaltübergang sowohl eine steigende als auch eine fallende Flanke von dem ersten Schaltungsteil 250 zu dem zweiten Schaltungsteil 252 übertragen. Entsprechend kann eine Mittelung der Flankenposition erfolgen. Die Zusammenführung der Ausgänge der beiden Schaltungszweige 220, 222 stellt sicher, dass das Signal an dem Ausgangsknoten DX gegenüber dem Signal an dem Eingangsknoten 230 eine Signallaufzeit aufweist, die etwa dem Mittelwert der Signallaufzeiten in den beiden Schaltungszweigen 220, 222 entspricht.

Zusammenfassend kann festgestellt werden, dass statt wie üblich einem Übergang zwischen Schaltungsteilen, die mit unterschiedlichen Versorgungs- und Bezugspotentialen gekoppelt sind (domain transition), erfindungsgemäßer Weise zwei solche Übergänge verwendet werden. Das resultierende Signal wird durch eine Mischung bzw. Kombination oder Überlagerung der beiden Signalpfade erzeugt.

Verschieben sich das zweite Versorgungspotential VDDQ und das zweite Bezugspotential VSSQ, bezogen auf die ersten Potentiale, nach oben, dann verlangsamt sich für eine steigende Flanke der erste Inverter 240, da dessen n-Kanal-Feldeffekttransistor zwischen dem ersten Versorgungspotential VDD und dem zweiten Bezugspotential VSSQ arbeitet, während der vierte Inverter 246 schneller wird, da sein p-Kanal-Feldeffekttransistor zwischen dem zweiten Versorgungspotential VDDQ und dem ersten Bezugspotential VSS arbeitet. Die Geschwindigkeit eines gemittelten Signalpfades ist somit unabhängig von Verschiebungen der Versorgungs- und Bezugspotentiale.

3 zeigt ein Schaltbild einer erfindungsgemäßen Schaltung mit drei Invertern gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltung ist in ihrer Gesamtheit mit 310 bezeichnet. Die Schaltung umfasst einen ersten Inverter 320 sowie einen zweiten Inverter 322, die parallel zwischen einem Eingangsknoten 330 und einem Verbindungsknoten 332 geschaltet sind. Der erste Inverter 320 ist mit dem zweiten Versorgungspotential VDDQ sowie mit dem zweiten Bezugspotential VSSQ gekoppelt, während der zweite Inverter 322 mit dem ersten Versorgungspotential VDD und dem zweiten Bezugspotential VSS gekoppelt ist. Zwischen dem Verbindungsknoten 332 und einem Ausgangsknoten DX ist schließlich ein dritter Inverter 340 geschaltet, der wie der erste Inverter 320 mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt ist. Wiederum wird auch hier davon ausgegangen, dass eine mit dem Eingangsknoten 330 gekoppelte Schaltung mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt ist, und dass eine mit dem Ausgangsknoten DX gekoppelte Schaltung mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt ist. Wie bei der anhand von 2 gezeigten Schaltung 210 ist durch die jeweiligen Versorgungs- und Bezugspotentiale ein erster Schaltungsteil 350 sowie ein zweiter Schaltungsteil 352 definiert, zwischen denen eine Grenze 356 verläuft.

Wiederum existieren zwei zueinander komplementäre Signale, nämlich das Signal an dem Eingang des ersten Inverters 320 und das Signal an dem Ausgang des zweiten Inverters 322, die die Grenze 356 kreuzen. Somit werden wiederum zwei zueinander komplementäre Signale mit zueinander komplementären Schaltflanken zwischen dem ersten Schaltungsteil 350 und dem zweiten Schaltungsteil 352 ausgetauscht. Bei der gezeigten Schaltung 310 werden jedoch nur zwei Inverter 320, 322 verwendet, wobei der eine mit den eingangsseitigen Versorgungs- und Bezugspotentialen und der andere mit den entsprechenden ausgangsseitigen Potentialen gekoppelt ist. Die Ausgänge dieser beiden Inverter 320, 322 sind an einem gemeinsamen Verbindungsknoten 332 zusammengeführt, wobei ein weiterer Inverter 340, der mit dem zweiten Versorgungspotential VDDQ und dem zweiten Bezugspotential VSSQ gekoppelt ist, die Funktion eines Puffers übernimmt und das Signal an dem Ausgangsknoten DX zur Verfügung stellt. Von der prinzipiellen Funktionsweise, insbesondere in Bezug auf die Mittelung der Ausbreitungszeiten durch den ersten Inverter 320 und durch den zweiten Inverter 322, entspricht die Schaltung 310 der anhand von 2 gezeigten Schaltung 210, so dass hier keine weiteren Erläuterungen nötig sind.

4 zeigt ein vereinfachtes Schaltbild eines Ausgangstreibers mit einer erfindungsgemäßen Schaltung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung in Verbindung mit einer Anregungsquelle. Die Schaltungsanordnung ist ihrer Gesamtheit mit 410 bezeichnet. Sie umfasst eine Anregungsquelle 620, die bezüglich ihres Aufbaus mit der anhand von 6 gezeigten Anregungsquelle der Schaltung 610 übereinstimmt. Es sollte darauf hingewiesen werden, dass gleiche Bezugszeichen in den 4 und 6 gleiche Einrichtungen bezeichnen. Die Schaltung umfasst ferner eine Treiberschaltung 622, die ähnlich wie die anhand von 6 gezeigte Schaltung aufgebaut ist. Auch hier weisen gleiche Bezugszeichen auf gleiche Einrichtungen bzw. Signale hin. Wiederum wird davon ausgegangen, dass die Anregungsquelle 620 von einer Energieversorgung mit geringen statistischen Schwankungen versorgt wird (Low Noise Power Supply), während die Energieversorgung für die Treiberschaltung 622 größeren statistischen Schwankungen unterliegt (Noisy Power Supply).

Der wesentliche Unterschied zwischen der anhand von 4 gezeigten Schaltung 410 und der anhand von 6 gezeigten Schaltung 610 besteht darin, dass bei der Schaltung 410 der zweite Inverter 650 der Schaltung 610 durch zwei parallel geschaltete Inverter 420, 422 ersetzt ist. Diese Inverter werden als erster Koppelinverter 420 und zweiter Koppelinverter 422 bezeichnet. Der erste und der zweite Koppelinverter 420, 422 sind parallel zwischen dem Ausgang des ersten Inverters 630 und den Eingang des dritten Inverters 652 geschaltet. Die Koppelinverter weisen bei dem gezeigten Beispiel beide eine gleiche Transistorgeometrie auf, wobei der n-Kanal-Feldeffekttransistor eine Kanalbreite von 3 &mgr;m und der p-Kanal-Feldeffekttransistor eine Kanalbreite von 6,75 &mgr;m aufweist. Der erste Koppelinverter 420 ist mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt, während der zweite Koppelinverter 422 mit dem zweiten Versorgungspotential VDDQ sowie mit dem zweiten Bezugspotential VSSQ gekoppelt ist. Im Übrigen wird darauf hingewiesen, dass die Kanalbreite des ersten und zweiten Koppelinverters 420, 422 jeweils die Hälfte der Kanalbreite des zweiten Inverters 650 einer Schaltung 610 beträgt. Somit sind die beiden Koppelinverter 420, 422 bei einem statischen Betrieb dem zweiten Inverter 650 der Schaltung 610 äquivalent. Kerngedanke der vorliegenden Schaltung ist es also, dass einer der Inverter in einer Signalübertragungskette gemäß dem Stand der Technik (vgl. Schaltung 610) in zwei Teile aufgeteilt wird. Ein Teil ist zur Energieversorgung mit dem ersten Versorgungspotential VDD und dem ersten Bezugspotential VSS gekoppelt (VDD supply). Der andere Teil ist zur Energieversorgung mit dem zweiten Versorgungspotential VDDQ und dem zweiten Versorgungspotential VSSQ gekoppelt (VDDQ supply).

Die gezeigte Schaltung 410 realisiert im Wesentlichen eine anhand von 3 gezeigte Schaltung 310, so dass die Funktionsweise im Wesentlichen der Schaltung 310 bzw. der Schaltung 210 entspricht. Die gezeigte Schaltung 410 ist die Grundlage für eine Simulation mit der Simulationssoftware ADS von Agilent Technologies.

5 zeigt einen Ausschnitt aus einem simulierten Augendiagramm für einen Ausgangstreiber gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung. Das Augendiagramm ist in seiner Gesamtheit mit 510 bezeichnet. An der Abszisse 520 ist die Zeit in ps in einem Bereich von 0 bis 625 ps angetragen. Die Ordinate 522 zeigt die Ausgangsspannung 480 einer Schaltung 410. Aus dem Augendiagramm 510, das im Wesentlichen einen Übergang von einem niedrigen zu einem hohen logischen Pegel und umgekehrt zeigt, ist ersichtlich, dass bei einer Schaltung 410 bei der vorher beschriebenen Anregung und der beschriebenen Einkopplung einer Störung auf dem zweiten Bezugspotential VSSQ der Jitter 530 der Ausgangsspannung 480 etwa 20 ps beträgt. Ein Vergleich der Augendiagramme 510 und 710, die für eine erfindungsgemäße Schaltung 410 sowie eine herkömmliche Schaltung 610 simuliert wurden, zeigt, dass sich bei einer erfindungsgemäßen Schaltung die Bitmuster-abhängigen Zeitverschiebungen am Ausgang auf 20 ps verringern, während bei einer herkömmlichen Schaltung die zeitlichen Verschiebungen etwa 75 ps betragen. Die Verbesserung um 55 ps, die durch einen Einsatz einer erfindungsgemäßen Schaltung erzielt werden kann, sollte auch mit der gemäß Spezifikation für ein gegenwärtiges Hochgeschwindigkeitsbauteil insgesamt zulässigen Zeitabweichung von 125 ps verglichen werden. Gerade dieser Vergleich zeigt, wie deutlich eine erfindungsgemäße Schaltung das Zeitverhalten an dem Ausgang einer Schaltungsanordnung verbessern kann.

Eine erfindungsgemäße Schaltung kann auch in einem Signalpfad eingesetzt werden, der eine Pegelverringerung zwischen zwei Versorgungsspannungen VINT und VDD durchführt, wobei VDD > VINT ist. Hierbei kann ein Inverter, der mit der Versorgungsspannung VDD versorgt wird, direkt einen Inverter ansteuern, der mit einer Versorgungsspannung VINT versorgt wird. Da der Schaltpunkt des mit der Spannung VINT versorgten Inverters bei etwa VINT/2 liegt, wobei VINT/2 < VDD/2, wird bei der Pegelverkleinerung eine Zeitverschiebung eingeführt. Diese zeitliche Verschiebung kann durch die Kombination zweier entgegengesetzter Flanken ebenso verringert bzw. unterdrückt werden.

Weiterhin ist eine erfindungsgemäße Schaltung nicht an die Verwendung von CMOS-Invertern als Inverter gebunden. Vielmehr kann als Inverter jede invertierende Schaltungsanordnung eingesetzt werden. Beispielsweise ist es möglich, ein NAND-Gatter als Inverter zu verwenden. Wird ein NAND-Gatter mit zwei Eingängen als Inverter verwendet, so können entweder beide Eingänge mit dem Eingangssignal verbunden werden, oder ein Eingang wird auf einen hohen logischen Pegel gelegt und der andere Eingang wird mit dem Eingangssignal verbunden. Ähnlich kann ein NOR-Gatter als Inverter verwendet werden.

Die vorliegende Erfindung beruht somit auf der grundlegenden Idee, bei einem Ausgangspuffer eine Mittelung zwischen durch Potentialschwankungen beschleunigten und verlangsamten Signalflanken durchzuführen. Dadurch kann eine durch Potentialschwankungen verursachte Laufzeitdifferenz für steigende und fallende Flanken beim Durchlaufen eines Ausgangspuffers vermieden werden. Die statistischen Potentialschwankungen können beispielsweise durch parasitäre Induktivitäten auf den Versorgungspotentialzuführungen bedingt sein.

110Schaltung 120Schaltungseingang 122Erstes Koppelnetzwerk 124Eingang des ersten Schaltungszweigs 126Erster Schaltungszweig 132Zweites Koppelnetzwerk 134Eingang des zweiten Schaltungszweigs 136Zweiter Schaltungszweig 140Ausgang des ersten Schaltungszweigs 142Ausgang des zweiten Schaltungszweigs 144Ausgangsseitiges Koppelnetzwerk 150Schaltungsausgang 160Eingangsseitiger Inverter 162Ausgang des eingangsseitigen Inverters 170Ausgangsseitiger Inverter 172Eingang des ausgangsseitigen Inverters 180Grenze 210Schaltung 220Erster Schaltungszweig 222Zweiter Schaltungszweig 230Eingangsknoten 240Erster Inverter 242Zweiter Inverter 244Dritter Inverter 246Vierter Inverter 250Erster Schaltungsteil 252Zweiter Schaltungsteil 256Grenze 310Schaltung 320Erster Inverter 322Zweiter Inverter 330Eingangsknoten 332Verbindungsknoten 340Dritter Inverter 350Erster Schaltungsteil 352Zweiter Schaltungsteil 356Grenze 410Schaltung 420Erster Koppelinverter 422Zweiter Koppelinverter 480Ausgangsspannung 510Augendiagramm 520Abszisse 522Ordinate 530Jitter 610Schaltungsanordnung 620Anregungsquelle 622Treiberschaltung 630Erster Inverter 632Generator für pseudozufällige Daten 634Gleichspannungsquelle 640Legende 650Zweiter Inverter 652Dritter Inverter 656Schaltungsausgang 660Gleichspannungsquelle 670Rauschspannungsquelle 680Ausgangsspannung 710Augendiagramm 720Abszisse 722Ordinate 730Jitter DDateneingang DXAusgangsknoten GNDGlobales Bezugspotential VDDErstes Versorgungspotential VDDQZweites Versorgungspotential VSSErstes Bezugspotential VSSQZweites Bezugspotential

Anspruch[de]
  1. Schaltung (110; 210; 310; 410) zum Koppeln eines Logiksignals von einem Schaltungseingang (120; 230; 330; D) zu einem Schaltungsausgang (150; DX; 656), mit folgenden Merkmalen:

    einer Parallelschaltung aus einem ersten Schaltungszweig (126; 222; 322; 420), wobei ein Inverter (160; 244; 322; 420) in dem ersten Schaltungszweig (126; 222; 322; 420), der als letzter Inverter in diesem Zweig über erste Versorgungsanschlüsse, über die ein erstes Versorgungspotential (VDD) und ein erstes Bezugspotential (VSS) zugeführt wird, mit Leistung versorgt wird, und ein Inverter (170; 240; 320; 422) in dem zweiten Schaltungszweig (136; 220; 320; 422), der als erster Inverter in diesem Schaltungszweig (136; 220; 320; 422) über zweite Versorgungsspannungsanschlüsse, über die ein zweites Versorgungspotential (VSSQ) und ein zweites Bezugspotential (VSSQ) zugeführt wird, mit Leistung versorgt wird, ausgelegt sind, um den gleichen logischen Wert des Logiksignals zu empfangen,

    wobei Ausgänge (140, 142) der beiden Schaltungszweige miteinander verbunden und mit dem Schaltungsausgang (150; DX; 656) gekoppelt sind.
  2. Schaltung (110; 210; 310; 410) gemäß Anspruch 1, die ausgelegt ist, um ein Eingangssignal an dem Schaltungseingang (120; 230; 330; D) von einer ersten Schaltungsanordnung zu empfangen, die mit dem ersten Versorgungspotential (VDD) und dem ersten Bezugspotential (VSS) zum Zwecke der Energieversorgung gekoppelt ist, und die ausgelegt ist, um ein Ausgangssignal an dem Ausgangsanschluss (150; DX; 656) für eine zweite Schaltungsanordnung bereitzustellen, die mit dem zweiten Versorgungspotential (VDDQ) und dem zweiten Bezugspotential (VSSQ) zum Zwecke der Energieversorgung gekoppelt ist.
  3. Schaltung (110; 210; 310; 410;) gemäß Anspruch 1 oder 2, die ausgelegt ist, um ein Eingangssignal an dem Schaltungseingang (120; 230; 330; D) von einer integrierten Schaltungsanordnung zu empfangen, die mit dem ersten Bezugspotential (VDD) und dem ersten Versorgungspotential (VSS) zum Zweck der Energieversorgung gekoppelt ist, wobei die Schaltung (110; 210; 310; 410) und die integrierte Schaltungsanordnung auf einem Chip monolithisch integriert sind.
  4. Schaltung (310; 410) gemäß einem der Ansprüche 1 bis 3, bei der die Ausgänge der beiden Schaltungszweige (320, 322; 420, 422) miteinander verbunden und über einen Ausgangstreiber (340; 652) mit dem Schaltungsausgang (DX; 656) gekoppelt sind.
  5. Schaltungsanordnung (310; 410) gemäß Anspruch 4, bei der der Ausgangstreiber (340; 652) mit dem zweiten Versorgungspotential (VDDQ) und dem zweiten Bezugspotential (VSSQ) gekoppelt ist.
  6. Schaltung (110; 210; 310; 410) gemäß einem der Ansprüche 1 bis 5, bei der Eingängen (124; 134) des ersten Schaltungszweigs (126; 222; 322; 420) und des zweiten Schaltungszweigs (136; 220; 320; 422) ein auf einem an dem Schaltungseingang (120; 230; 330; D) anliegenden Eingangssignal basierendes Signal zugeführt wird.
  7. Schaltung (110; 210; 310; 410), bei der das auf dem Eingangssignal basierende Signal das Eingangssignal selbst ist.
  8. Schaltung (110; 210; 310; 410) gemäß einem der Ansprüche 1 bis 7, bei der in einem stationären Betriebszustand an den Ausgängen (140; 142) des ersten Schaltungszweigs (126; 222; 322; 420) und des zweiten Schaltungszweigs (136; 220; 320; 422) Signale mit einem gleichen logischen Wert anliegen.
  9. Schaltung (110; 210; 310; 410) gemäß einem der Ansprüche 1 bis 8, bei der der erste Schaltungszweig (126; 222; 322; 420) aus einer Serienschaltung von n Übertragungsstufen besteht (160; 244, 246; 322; 420), die ausgelegt sind, um ein Signal von dem Eingang des ersten Schaltungszweigs (126; 222; 322; 420) zu dem Ausgang des ersten Schaltungszweigs (126; 222; 322; 420) zu übertragen,

    wobei n≥1;

    wobei die ersten m Übertragungsstufen (160; 244; 322: 420), von dem Eingang des ersten Schaltungszweigs (126; 222; 322; 420) aus gezählt, mit einem ersten Versorgungspotential (VDD) und einem ersten Bezugspotential (VSS) gekoppelt sind;

    wobei die letzten (n–m) Übertragungsstufen (246) mit dem zweiten Versorgungspotential (VDDQ) und dem zweiten Bezugspotential (VSSQ) gekoppelt sind; und

    wobei 0≤m≤n; und

    wobei der zweite Schaltungszweig (136; 220; 320; 422) aus einer Serienschaltung von q Übertragungsstufen (170; 240,242; 320; 422) besteht, die ausgelegt ist, um ein Signal von einem Eingang des zweiten Schaltungszweigs (136; 220; 320; 422) zu einem Ausgang des zweiten Schaltungszweigs(136; 220; 320; 422) zu übertragen,

    wobei q≥1;

    wobei die ersten p Übertragungsstufen, von dem Eingang des zweiten Schaltungszweigs aus gezählt, mit einem ersten Versorgungspotential (VDD) und einem ersten Bezugspotential (VSS) gekoppelt sind;

    wobei die letzten (q–p) Übertragungsstufen (170; 240,242; 320; 422) mit dem zweiten Versorgungspotential (VDDQ) und dem zweiten Bezugspotential (VSSQ) gekoppelt sind; und

    wobei 0≤p≤q.
  10. Schaltung (110; 210; 310; 410) gemäß Anspruch 9, bei der n=q.
  11. Schaltung (110; 210; 310; 410) gemäß Anspruch 10, bei der |p–m|=1.
  12. Schaltung (110; 210; 310; 410) gemäß einem der Ansprüche 9 bis 11, bei der eine Übertragungsstufe einen Inverter (160, 170; 240, 242, 244, 246; 320, 322; 420, 422) oder einen nicht-invertierenden Treiber umfasst.
  13. Schaltung (110; 210; 310; 410) gemäß einem der Ansprüche 1 bis 12, bei der eine Zahl von Invertern (160; 244; 246; 322; 420) in dem ersten Schaltungszweig (126; 222; 322; 420) gleich einer Zahl von Invertern (170; 240; 242; 320; 422) in dem zweiten Schaltungszweig (136; 220; 320; 422) ist.
  14. Schaltung (110; 210; 310; 410) gemäß einem der Ansprüche 1 bis 13, bei der die Inverter (160, 170; 240, 242, 244, 246; 320, 322; 420, 422) CMOS-Inverter sind.
  15. Schaltung (110; 210; 310; 410) gemäß einem der Ansprüche 1 bis 14, bei der eine Potentialdifferenz zwischen dem ersten Versorgungspotential (VDD) und dem ersten Bezugspotential (VSS) gleich einer Potentialdifferenz zwischen dem zweiten Versorgungspotential (VDDQ) und dem zweiten Bezugspotential (VSSQ) ist.
  16. Schaltung (310; 410) gemäß einem der Ansprüche 1 bis 15, bei der der erste Schaltungszweig (322; 420) einen ersten Inverter (322; 420) umfasst, der mit dem ersten Versorgungspotential (VDD) und dem ersten Bezugspotential (VSS) gekoppelt ist, und dessen Eingang mit dem Schaltungseingang (330; D) gekoppelt ist; und

    bei der der zweite Schaltungszweig (320; 422) einen zweiten Inverter (320; 422) umfasst, der mit dem zweiten Versorgungspotential (VDDQ) und dem zweiten Bezugspotential (VSSQ) gekoppelt ist,

    wobei die Ausgänge des ersten Inverters (322; 420) und des zweiten Inverters (320; 422) miteinander verbunden und mit dem Schaltungsausgang (DX; 656) gekoppelt sind.
  17. Schaltung (310; 410) gemäß Anspruch 16, bei der die Ausgänge des ersten Inverters (322; 420) und des zweiten Inverters (320; 422) miteinander verbunden und über mindestens einen Inverter (340; 652) oder einen nicht-invertierten Treiber mit dem Schaltungsausgang (DX, 656) gekoppelt sind.
  18. Schaltung (210) gemäß einem der Ansprüche 1 bis 15, bei der der erste Schaltungszweig (222) einen ersten und einen zweiten in Serie geschalteten Inverter (244, 246) umfasst, und bei der der zweite Schaltungszweig (220) einen dritten und vierten in Serie geschalteten Inverter (240, 242) umfasst, wobei ein Eingang des ersten Inverters (244) und ein Eingang des dritten Inverters (240) mit dem Schaltungseingang (230) verbunden sind, wobei ein Ausgang des zweiten Inverters (246) und ein Ausgang des vierten Inverters (242) miteinander verbunden und mit dem Schaltungsausgang (DX) gekoppelt sind, wobei der erste Inverter (244) in dem ersten Versorgungspotential (VDD) und dem ersten Bezugspotential (VSS) gekoppelt ist und wobei der zweite, dritte und vierte Inverter (246, 240, 242) mit dem zweiten Versorgungspotential (VDDQ) und dem zweiten Bezugspotential (VSSQ) gekoppelt sind.
  19. Verfahren zum Übertragen eines Eingangssignals von einem ersten Schaltungsteil, der mit einem ersten Versorgungspotential und einem ersten Bezugspotential gekoppelt ist, zu einem zweiten Schaltungsteil, der mit einem zweiten Versorgungspotential und einem zweiten Bezugspotential gekoppelt ist, mit folgenden Schritten:

    Aufsplitten des Eingangssignals in ein erstes Signal, das über einen ersten Schaltungszweig weitergeleitet wird, und ein zweites Signal, das über einen zweiten Schaltungszweig weitergeleitet wird;

    Übergeben eines von dem Eingangssignal abhängigen Signals von dem ersten Schaltungsteil zu dem zweiten Schaltungsteil in dem ersten Schaltungszweig;

    Übergeben eines von dem Eingangssignal abhängigen Signals von dem ersten Schaltungsteil zu dem zweiten Schaltungsteil in dem zweiten Schaltungszweig,

    wobei das in dem zweiten Schaltungszweig von dem ersten Schaltungsteil zu dem zweiten Schaltungsteil übergebene Signal einen logischen Pegel aufweist, der komplementär zu einem logischen Pegel des Signals ist, das in dem ersten Schaltungszweig von dem ersten Schaltungsteil zu dem zweiten Schaltungsteil übergeben wird; und

    Wiedervereinen der über die beiden Schaltungszweige weitergeleiteten Signale, um ein Ausgangssignal zu erhalten, wobei eine zeitliche Lage von Pegelübergängen auf dem Ausgangssignal durch eine Mittelung von zeitlichen Lagen von zugehörigen Pegelübergängen auf den über die beiden Schaltungszweige weitergeleiteten Signalen bestimmt wird.
Es folgen 6 Blatt Zeichnungen






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