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Dokumentenidentifikation DE102004055006A1 24.05.2006
Titel Flipflop mit zusätzlicher Zustandsspeicherung bei Abschaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Henzler, Stephan, 81667 München, DE;
Berthold, Jörg, 81675 München, DE;
Georgakos, Georg, 85447 Fraunberg, DE;
Schmitt-Landsiedel, Doris, 85521 Ottobrunn, DE;
Pacha, Christian, 81739 München, DE
Vertreter Patentanwälte Dr. Graf Lambsdorff & Dr. Lange, 81673 München
DE-Anmeldedatum 15.11.2004
DE-Aktenzeichen 102004055006
Offenlegungstag 24.05.2006
Veröffentlichungstag im Patentblatt 24.05.2006
IPC-Hauptklasse G11C 14/00(2006.01)A, F, I, 20051017, B, H, DE
Zusammenfassung Das erfindungsgemäße Flipflop dient der Speicherung einer logischen Zustandsinformation und weist mindestens einen Dateneingang (D) und mindestens einen Datenausgang (QN, Q) auf. Das Flipflop umfasst mindestens eine Latchstufe (6) zur Speicherung der Zustandsinformation, wenn das Flipflop eingeschaltet ist. Ferner umfasst das erfindungsgemäße Flipflop mindestens eine Speicherzelle (4a, 4b) mit einer Kapazität (2a, 2b) als Speicherelement. Dabei dient die mindestens eine Speicherzelle der Speicherung der Zustandsinformation, falls das Flipflop ausgeschaltet ist.

Beschreibung[de]

Die Erfindung betrifft ein Flipflop zur Speicherung logischer Zustandsinformation in einem Schaltungsblock, welches die Zustandsinformation beim Abschalten des Flipflops und des umgebenden Schaltungsblocks behält.

Zur Verringerung der Verlustleistung eines Systems ist es bekannt, Schaltungsblöcke, insbesondere Logikblöcke, die zeitweise nicht für die Funktion des Systems benötigt werden, abzuschalten. Im Allgemeinen erfolgt die Abschaltung des jeweiligen Schaltungsblocks durch Entkoppelung des Schaltungsblocks von der Versorgungsspannung. Um den jeweiligen Schaltungsblock vom negativen Po (VSS; z. B. 0 V) der Versorgungsspannung zu trennen, wird ein großer N-MOS-Transistor (N-MOS-Powerswitch) verwendet, welcher zwischen dem VSS-Knoten und dem Block-internen Versorgungsanschluss (VVSS – virtual VSS) angeordnet ist. Alternativ kann der jeweilige Schaltungsblock vom positiven Pol (VDD; z. B. 1,2 V) der Versorgungsspannung getrennt werden, wobei in diesem Fall ein großer P-MOS-Transistor (P-MOS-Powerswitch) Verwendung findet, welcher zwischen dem VDD-Knoten und dem Block-internen Versorgungsanschluss (VVDD – virtual VDD) angeschlossen ist. Im Stand der Technik sind auch kombinierte Verfahren beschrieben, die sowohl P-MOS- als auch N-MOS-Powerswitches innerhalb desselben Schaltungsblocks verwenden. Die Blockinternen Versorgungspotentiale VVDD und VVSS werden auch als virtuelle Versorgungspotentiale bezeichnet. Ein derartiges Abschalten von Schaltungsblöcken ist im Stand der Technik unter den Begriffen „Multiple Threshold CMOS" (MTCMOS), „Circuit Block Switch-off" (CB-SO) oder „Sleep Transistor Technique" bekannt.

Wird ein N-MOS- oder P-MOS-Powerswitch, welcher im Stand der Technik auch als „Cut-Off-Transistor", „Sleep-Transistor", „Footer" bzw. „Header" bezeichnet wird, abgeschaltet, laden die Leckströme die internen Kapazitäten so lange, bis das Potential aller Signalknoten innerhalb des abgeschalteten Schaltungsblocks und das Potential des Block-internen WSS- bzw. VVDD-Knotens einen Wert nahe des Potentials des nicht geschalteten Pols der Versorgungsspannung (d. h. VDD bzw. VSS) erreicht hat. Auf diese Weise bricht die Spannung über dem ausgeschalteten Schaltungsblock zusammen.

Nachteilig bei dem Abschalten eines Schaltungsblocks ist, dass sich innerhalb des Schaltungsblocks befindliche speichernde Schaltungsteile, wie beispielsweise Flipflops, Speicherzellen oder Speicherfelder, nach dem Abschalten ihren Speicherinhalt verlieren. Auf Systemebene muss daher entschieden werden, ob diese Speicherinhalte irrelevant sind und ihr Verlust durch das Abschalten hingenommen werden kann, oder ob die Speicherinhalte und somit der Zustand des betreffenden Schaltungsblocks erhalten bleiben muss. Im letzten Fall können die entsprechenden Speicherinhalte in einen Block-externen, nicht abgeschalteten Speicher, beispielsweise ein SRAM (static random access memory), ausgelagert werden. Alternativ können innerhalb des abzuschalteten Schaltungsblocks spezielle Flipflops verwendet werden, deren Speicherzustand durch das Abschalten nicht verloren geht. Derartige Flipflops werden auch als State-Retention-Flipflops bezeichnet. Die Verwendung von State-Retention-Flipflops ist einer SRAM-basierten Lösung vorzuziehen, da mit letzterer eine deutlich erhöhte Verlustleistungsaufnahme als auch eine Latenzzeit zum Auslagern und Laden der Speicherinhalte verbunden ist.

Verschiedene Implementierungsformen von State-Retention-Flipflops sind in den Druckschriften „1-V Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage CMOS", Mutoh et al., IEEE JSSC, Vol. 30., No. 8., August 1995; US 5 473 571; US 2003/0188241 sowie US 2004/051574 beschrieben. Diese aus dem Stand der Technik bekannte Implementierungsformen eines State-Retention-Flipflops beruhen auf der Verwendung einer zusätzlichen Latchstufe zur Speicherung der Daten beim Abschalten des Schaltungsblocks, welche sich entweder im Datenpfad des Flipflops oder in einem dazu parallelen Pfad befindet. Diese zusätzliche Latchstufe wird auch als „Shadow-Latch" oder „Ballon-Latch" bezeichnet. Bei einem derartigen Shadow-Latch werden zur Verringerung der Leckströme sog. Thick-Oxide-MOS-Transistoren (d. h. mit einem dicken Oxid zur Verringerung des Gate-Tunnelstroms) bei gleichzeitig hoher Threshold-Spannung verwendet. Bei Abschalten der Spannungsversorgung des Schaltungsblocks bleibt die Spannungsversorgung des Shadow-Latch erhalten. Dazu wird das Shadow-Latch mit dem VDD-Knoten statt dem VVDD-Knoten bzw. mit dem VSS-Knoten statt dem VVSS-Knoten verbunden.

Nachteilig an aus dem Stand der Technik bekannten Implementierungsformen eines State-Retention-Flipflops ist, dass derartige State-Retention-Flipflops innerhalb eines Schaltungsblocks statt mit zwei Versorgungspotentialen mit mindestens drei Versorgungspotentialen versorgt werden müssen, nämlich mit dem virtuellen Versorgungspotential VVDD bzw. VVSS und den beiden nicht-geschalteten Versorgungspotentialen VDD und VSS. In einem Full-Custom-Entwurf ist der Aufwand hierfür durch ein geschicktes Platzieren der Flipflops grundsätzlich handhabbar. Hingegen ist der zusätzliche Aufwand aufgrund des dritten Versorgungspotentials bei einer automatischen, rechnergestützten Schaltungsblock-Synthese mittels eines sogenannten Place-and-Route-Tool erheblich. Zur Versorgung der Shadow-Latchstufen mit dem zusätzlichen Versorgungspotential muss in diesem Fall im Allgemeinen im Layout sämtlicher Standardzellen eines abschaltbaren Schaltungsblocks eine zusätzliche, dritte Versorgungsschiene vorgesehen werden, welche durch alle Standardzellen hindurchführt. 1 zeigt beispielhaft eine derartige Standardzelle, welche neben einer VDD-Schiene und einer VVSS-Schiene zusätzlich eine VSS-Schiene als dritte Versorgungsschiene zur Versorgung der Shadow-Latchstufe aufweist. Angesichts der limitierten Anzahl von Metallisierungsebenen ergeben sich aufgrund der zusätzlichen Versorgungsschiene erhebliche Einschränkungen für die verbleibende Verdrahtung. Darüber hinaus resultieren aus der Verwendung des zusätzlichen Versorgungspotentials weitere Nachteile für das Layout; beispielsweise ist im Layout eine Wannentrennung notwendig. Ein weiteres Problem ergibt sich dadurch, dass die Knoten zwischen den abgeschalteten Schaltungsteilen und dem Shadow-Latch ein nicht definiertes, schwebendes Potential aufweisen, was zu hohen Kurschlussströmen in das Shadow-Latch führen würde. Aus diesem Grund wird das Shadow-Latch normalerweise durch sogenannte Transmission-Gates von der restlichen Schaltung getrennt. Zu der Ansteuerung der Transmission-Gates werden zwei weitere Steuersignale benötigt, die dem Flipflop zusätzlich zugeführt werden müssen, womit weiterer Aufwand im Layout verbunden ist. Außerdem müssen diese Signale auch im abgeschalteten Zustand des Schaltungsblocks gültig sein, d. h. die Gatter, die diese Signale generieren, müssen wie das Shadow-Latch ebenfalls von dem nicht-abgeschalteten Versorgungspotential versorgt werden.

Es ist daher Aufgabe der Erfindung, ein alternatives State-Retention-Flipflop anzugeben, welches im Vergleich zum Stand der Technik einen geringeren Layout-Aufwand erfordert, insbesondere in Bezug auf die Spannungsversorgung und die Ansteuerung mit Steuersignalen.

Die der Erfindung zugrunde liegende Aufgabe wird durch den Gegenstand des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen sowie in den zu Anspruch 1 nebengeordneten Ansprüche beschrieben.

Das erfindungsgemäße Flipflop nach Anspruch 1 dient der Speicherung einer logischen Zustandsinformation und weist mindestens einen Dateneingang und mindestens einen Datenausgang auf. Das Flipflop umfasst mindestens eine Latchstufe zur Speicherung der Zustandsinformation, wenn das Flipflop eingeschaltet ist. Ferner umfasst das erfindungsgemäße Flipflop mindestens eine Speicherzelle mit einer Kapazität als Speicherelement. Dabei dient die mindestens eine Speicherzelle der Speicherung der Zustandsinformation, falls das Flipflop ausgeschaltet ist.

Das erfindungsgemäße Flipflop beruht auf der Erkenntnis, dass bei einer Abschaltung von Schaltungsblöcken der jeweilige Schaltungsblock in den meisten Anwendungsfällen lediglich für einen begrenzten Zeitraum ausgeschaltet wird. Somit ist es nicht notwendig, eine unendlich lange Verfügbarkeit der abgespeicherten Zustandsinformation nach dem Ausschalten der Schaltungsblocks zu gewährleisten. Häufig ist nämlich ausgehend von der Systemspezifikation die Zeitdauer, für die ein bestimmter Schaltungsblock nicht benötigt wird, bekannt. In anderen Anwendungsfällen ist die statistische Auslastung bestimmter Schaltungsblöcke bekannt. Dementsprechend ist es im Allgemeinen ausreichend, die unmittelbar vor dem Zeitpunkt des Ausschaltens vorliegende Zustandsinformation nur für eine begrenzte Zeitdauer zu erhalten, beispielsweise lediglich für einige Millisekunden.

Ausgehend von dieser Erkenntnis liegt dem erfindungsgemäßen State-Retention-Flipflop statt eines statischen Speicherkonzeptes (basierend auf einer mitgekoppelten bistabilen Kippstufe) ein dynamisches Speicherkonzept – mit einer Kapazität als Speicherelement – zur Bewahrung der Zustandsinformation beim Ausschalten zugrunde. Die Tatsache, dass die Verwendung einer Kapazität als Speicherelement die Bewahrung der Zustandsinformation nur für eine begrenzte Zeitdauer nach Ausschalten des Flipflops gewährleisten kann, ist – wie vorstehend erläutert – für die meisten Anwendungsfälle nicht einschränkend. Diese begrenzte Zeitdauer, in welcher die Zustandsinformation erhalten bleibt, wird auch als Retentionszeit bezeichnet. Durch die Verwendung eines dynamischen Speicherkonzepts statt eines statischen Speicherkonzepts ergeben sich Vereinfachungen im Layout und der Schaltungsstruktur des Flipflops und des umgebenden Schaltungsblocks.

Bei dem Flipflop gemäß Anspruch 1 kann es sich um ein zeitweise zwischen Dateneingang und Datenausgang transparentes Flipflop, welches häufig auch als Latch bezeichnet wird, oder um ein nicht-transparentes Master-Slave-Flipflop (sofern das Flipflop 2 Latchstufen umfasst) handeln.

Unter dem Begriff Latchstufe werden im Sinn der Anmeldung verschiedene digitale Speichermittel subsumiert: einerseits statische Speichermittel wie bistabile mitgekoppelte Kippstufen, insbesondere mitgekoppelte Sense-Amplifier, andererseits auch dynamische Speichermittel, welche bei dynamischen Flipflop-Konzepten Verwendung finden.

Das Flipflop kann im Sinne der Erfindung auf verschiedene Arten ausgeschaltet werden. Beispielsweise könnten im Flipflop vorhandene Stromquellen ausgeschaltet werden, so dass die Speicherfunktion der Latchstufe verloren geht.

Vorzugsweise hingegen wird das Flipflop zum Ausschalten von der Versorgungsspannung getrennt. Bei dem erfindungsgemäßen Flipflop ist es im Gegensatz zum Stand der Technik nicht notwendig, ein weiteres Versorgungspotential vorzusehen, welches lediglich der Versorgung der Zustands-erhaltenden Speicherzelle im ausgeschalteten Zustand des Flipflops dient. Bei einem vollautomatischen Entwurf eines Schaltungsblocks können daher derartige Flipflops beliebig platziert werden, ohne dass im Layout eine zusätzliche Versorgungsschiene vorgesehen werden muss.

Vorzugsweise basiert die mindestens eine Speicherzelle auf einer DRAM-Speicherzelle, insbesondere einer 2- oder 3-Transistor-DRAM-Speicherzelle.

Nach einer vorteilhaften Ausführungsform umfasst die mindestens eine Speicherzelle neben der Kapazität einen über ein erstes Steuersignal schaltbaren MOS-Koppel-Transistor. In Abhängigkeit des ersten Steuersignals verbindet der Koppel-Transistor entweder die Kapazität mit dem Dateneingang oder entkoppelt die Kapazität von dem Dateneingang. Ferner umfasst die Speicherzelle einen über die Kapazität angesteuerten MOS-Speicher-Transistor. Der MOS-Koppel-Transistor und der MOS-Speicher-Transistor entsprechen dabei dem eingangsseitigen Koppel-Transistor bzw. Speicher-Transistor bei einer DRAM-Speicherzelle. Statt zweier Steuersignale wie im Stand der Technik ist bei dem erfindungsgemäßen Flipflop nur ein Steuersignal, nämlich das erste Steuersignal, zur Steuerung der Speicherzelle notwendig.

In diesem Fall ist es von Vorteil, wenn das erste Steuersignal von einem zweiten Steuersignal abhängig ist. Das zweite Steuersignal dient dabei dem Ein- und Ausschalten des Flipflops, beispielsweise durch Ansteuerung eines N- oder P-MOS-Powerswitch. Das erste Steuersignal ist in diesem Fall von dem zweiten Steuersignal derart abhängig, dass über das erste Steuersignal gesteuert die Kapazität von dem Dateneingang elektrisch entkoppelt wird, wenn das Flipflop über das zweite Steuersignal ausgeschaltet wird. Die Kapazität hält also die Zustandsinformation, wenn das Flipflop ausgeschaltet wird.

Es ist von Vorteil, wenn der Koppel-Transistor und/oder der Speicher-Transistor sogenannte Thick-Oxide-MOS-Transistoren sind. Thick-Oxide-MOS-Transistoren weisen dabei im Vergleich zu Thin-Oxide-MOS-Transistoren eine erhöhte Oxiddicke auf, beispielsweise 5,2 nm (Thick-Oxide) im Vergleich zu 2,2 nm (Thin-Oxide) bei dem CMOS8-Prozess der Firma IBM mit einer Strukturauflösung von 0,13 &mgr;m. Die Verwendung der Thick-Oxide-MOS-Transistoren erhöht die Retentionszeit, d. h. die maximal mögliche Zeitdauer der Zustandsspeicherung. Dies ist physikalisch darauf zurückzuführen, dass die Gate-Tunnelströme über das Gate-Oxid bei Transistoren mit dickem Gate-Oxid sehr gering sind, so dass die Kapazität in der Speicherzelle infolge von Gate-Leckströmen nur sehr langsam umgeladen wird.

Desweiteren ist es von Vorteil, wenn der Koppel-Transistor ein sogenannter High-Vt-Transistor ist. Ein High-Vt-Transistor weist eine erhöhte Einsatzspannung (Theshold-Spannung) auf. Die höhere Einsatzspannung bewirkt, dass der Unterschwellstrom des Koppel-Transistors geringer ist und damit die Retentionszeit größer ist.

Darüber hinaus ist es von Vorteil, wenn der Koppel-Transistor und der Speicher-Transistor P-MOS-Transistoren sind. P-MOS-Transistoren weisen im Vergleich zu N-MOS-Transistoren im Allgemeinen geringere Gate-Tunnelströme auf, so dass in ähnlicher Weise wie durch die Verwendung von Thick-Oxide-MOS-Transistoren durch die Verwendung von P-MOS-Transistoren die Retentionszeit erhöht wird. Optimalerweise werden daher als Koppel-Transistor und Speicher-Transistor Thick-Oxide-P-MOS-Transistoren verwendet. Die Verwendung von P-MOS-Transistoren ist außerdem dann von Vorteil, wenn der Schaltungsblock sowie die darin enthaltenen Flipflops durch Abtrennen des VSS-Potentials abgeschaltet werden. In diesem Fall steht das nicht-geschaltete VDD-Versorgungspotential zum Abschalten der P-MOS-Transistoren in jeder Zelle zur Verfügung.

Nach einer vorteilhaften Ausführungsform des erfindungsgemäßen Flipflops steuert das erste Steuersignal den Gate-Anschluss des Koppel-Transistors an. Falls als Koppel-Transistor ein P-MOS-Transistor verwendet wird, ist das erste Steuersignal vorteilhafterweise, während die Kapazität mit dem Dateneingang elektrisch verkoppelt ist, zumindest zeitweise kleiner als das VSS-Potential. Falls als Koppel-Transistor ein N-MOS-Transistor verwendet wird, ist das erste Steuersignal vorteilhafterweise, während die Kapazität mit dem Dateneingang elektrisch verkoppelt ist, zumindest zeitweise größer als das VDD-Potential. Eine derartige Ansteuerung des Gate-Anschluss mit einem Gate-Potential größer VDD bzw. kleiner VSS wird auch als „Boosting" bezeichnet. Vorteil des Boosting ist, dass die Speicherkapazität vollständig zwischen dem VDD- und dem VSS-Potential umgeladen werden kann, da ein durch die endliche Einsatzspannung bedingter Spannungsabfall über dem Koppel-Transistor reduziert oder gar nahezu vollständig vermieden wird. Außerdem wird der Schaltwiderstand Ron des Koppel-Transistor während der Einlesephase sehr niederohmig, so dass die Signalamplitude an der Kapazität und damit die Umladung der Kapazität möglichst groß wird. Dies wiederum ermöglicht eine hohe Retentionszeit.

Wie vorstehend bereits beschrieben, ist das Flipflop, wenn dieses ausgeschaltet ist, vorteilhafterweise entweder von dem positiven Pol (VDD) oder dem negativen Pol (VSS) der Vorsorgungsspannung getrennt. Bei einer derartigen Implementierung des Ausschaltens ist es von Vorteil, wenn die Kapazität in der Speicherzelle an den VSS-Anschluss bzw. an den VDD-Anschluss der Vorsorgungsspannung angeschlossen ist, d. h. die Kapazität ist mit ihrem zweiten Anschluss mit dem nicht-geschalteten Betriebspotential verbunden.

Durch diese Maßnahme wird ein erhöhter Leckstrom und ein unbeabsichtigtes Aufsteuern des Koppel-Transistors verhindert. Wird beispielsweise beim Ausschalten des Flipflops dieses durch einen N-MOS-Powerswitch vom VSS-Potential abgetrennt, driftet der virtuelle VVSS-Anschluss in Richtung des VDD-Potentials. Ist die Kapazität mit ihrem zweiten Anschluss statt an den VDD-Anschluss an den VVSS-Anschluss angeschlossen, driftet das Potential des Speicherknotens, d. h. das Potential an dem ersten Anschluss der Kapazität, um den gleichen Betrag, so dass es zu einer Potentialüberhöhung an dem Speicherknoten kommt (auch als „pushing" bezeichnet), wodurch der Leckstrom des P-MOS-Koppel-Transistors zunimmt und möglicherweise der P-MOS-Koppel-Transistor sogar aufgesteuert wird.

Vorteilhafterweise ist die Latchstufe in differentieller Schaltungstechnik ausgeführt. In diesem Fall sind in dem Flipflop zwei Speicherzellen vorgesehen, wobei beide Speicherzellen über den Dateneingang komplementär zueinander angesteuert werden. Die Speicherzellen werden in diesem Fall differentiell ausgelesen, wodurch die Robustheit des Flipflops gegenüber Störsignalen erhöht wird. Insbesondere sogenannte durch Strahlung verursachte Soft-Errors, welche sowohl für statische als auch für dynamische Speicherkonzepte typisch sind, werden durch das differentielle Schaltungskonzept des Flipflops weitestgehend vermieden. Dabei gilt, dass das erfindungsgemäße Flipflop generell, d. h. auch in einer nicht-differentiellen Ausführungsform, unempfindlicher gegenüber Strahlung ist, da am Speicherknoten nur ein strahlungsempfindlicher pn-Übergang anliegt, während bei aus dem Stand der Technik bekannten State-Retention-Flipflops 4 bis 8 pn-Übergänge an den Speicherknoten anliegen. Das differentielle Speicherkonzept dient zudem der Erhöhung der Retentionszeit, da durch Leckströme geschwächte Speicherinhalte über einen längeren Zeitraum zuverlässig ausgelesen werden können.

Grundsätzlich sind für die Latchstufe verschiedene Konzepte zur Zustandsspeicherung im Sinne der Anmeldung denkbar. Als Latchstufe wird häufig ein bistabile Kippstufe verwendet, welche in ihrer Grundform zwei kreuzgekoppelte Inverter umfasst und einen statischen Zustandsspeicher darstellt. Daneben kann die Latchstufe auch als dynamische Latchstufe ausgeführt sein, wobei in diesem Fall (parasitäre) Kapazitäten zur Speicherung verwendet werden.

Vorteilhafterweise handelt es sich bei der Latchstufe des erfindungsgemäßen Flipflops um einen mitgekoppelten MOS-Sense-Amplifier. Ein derartiger MOS-Sense-Amplifier ermöglicht eine hohe Empfindlichkeit bei der Bewertung differentieller Eingangssignale. Flipflops, welche auf einem MOS-Sense-Amplifier beruhen, werden im Stand der Technik auch als Sense-Amplifier-basierte Flipflops (SAFF) bezeichnet. In der Druck-schrift „Improved Sense-Amplifier-Based Flip-Flop: Design and Measurements", B. Nikolic et al., IEEE Journal of Solid-State Circuits, Vol. 35., No. 6, Juni 2000, wird ein Überblick über derartige Flipflops gegeben. Im Sinne der Anmeldung ist das Vorsehen einer zusätzlichen zweiten Latchstufe (Slave-Latch), wie in dieser Druckschrift beschrieben, nicht zwingend.

Nach einer vorteilhaften Ausführungsform umfasst das erfindungsgemäße Flipflop einen Multiplexer. Dieser weist zwei Eingänge auf und ist eingangsseitig sowohl zur Entgegennahme des Signals am Dateneingang des Flipflops als auch zur Entgegennahme der in der mindestens einen Speicherzelle gespeicherten Zustandsinformation angeschlossen. Ferner ist der Multiplexer ausgangsseitig mit einem Eingang der mindestens einen Speicherzelle verbunden. Mit Hilfe eines Multiplexers kann die in der Speicherzelle abgelegte Zustandsinformation ähnlich wie bei einem DRAM-Speicherbaustein wieder aufgefrischt werden (Memory-Refreshing). Soll der Speicherinhalt wieder aufgefrischt werden, wird der Multiplexer so geschaltet, dass das Signal am Ausgang der Speicherzelle nach einer entsprechenden Signalregeneration in die Speicherzelle zurückgeschrieben wird. Vorteilhafterweise liest der Multiplexer dazu nicht das Signal direkt am Ausgang der Speicherzelle, sondern das Signal am Ausgang einer der Speicherzelle nachgeschalteten Latchstufe aus, das bei kurzzeitigem Einschalten des Flipflops bereits regeneriert ist.

Ein Weiterbildung der Erfindung ist auf eine Monitor-Schaltung gemäß Anspruch 14 zur Überwachung des Entladezustands der Kapazität eines erfindungsgemäßen Flipflops gerichtet. Die Monitor-Schaltung umfasst eine Monitor-Kapazität, deren Entladezeit für die Entladezeit der in der Speicherzelle vorgesehenen Kapazität charakteristisch ist. Ferner gibt die Monitor-Schaltung ein von dem Ladezustand der Monitor-Kapazität abhängiges Überwachungssignal aus.

Mit Hilfe des Überwachungssignals der Monitor-Schaltung lassen sich Rückschlüsse auf den Entladezustand der Monitor-Kapazität und damit auf den Entladezustand einer entsprechenden Kapazität eines erfindungsgemäßen Flipflops ziehen. Das Überwachungssignal kann beispielsweise zur Steuerung der Wiederauffrischung der Zustandsinformation verwendet werden. Alternativ kann anhand des Überwachungssignal festgestellt werden, ob eine in der Speicherzelle eines Flipflops abgelegte Zustandsinformation noch gültig ist.

Nach einer vorteilhaften Ausführungsform der Monitor-Schaltung umfasst die Monitor-Schaltung eine zu der in dem Flipflop verwendeten Speicherzelle identische Monitor-Speicherzelle, welche die vorstehend genannte Monitor-Kapazität beinhaltet. Indem identische Speicherzellen verwendet werden, ist auch die Beschaltung der Monitor-Kapazität mit der Beschaltung der Kapazität in der Speicherzelle identisch, so dass das Entladeverhalten beider Kapazitäten weitestgehend identisch ist. Ferner umfasst die Monitor-Schaltung ein Mittel zum Erzeugen einer Referenzspannung und ein Mittel zum Vergleichen der Spannung über der Monitor-Kapazität mit der Referenzspannung. Das Mittel zum Vergleichen beider Spannung liefert in diesem Fall das Überwachungssignal.

Der erfindungsgemäße Schaltungsblock gemäß Anspruch 17 umfasst eine Mehrzahl von Flipflops, welche in der vorstehend beschriebenen Weise einen Multiplexer aufweisen. Ferner umfasst der Schaltungsblock eine Steuerschaltung, die durch Steuerung des jeweiligen Multiplexers eine Auffrischung der gespeicherte Zustandsinformation in der jeweiligen Speicherzelle für die Mehrzahl von Flipflops initiiert.

Die Auffrischung der Zustandsinformation kann dabei beispielsweise mit einer bestimmten, festen zeitlichen Wiederholrate erfolgen. Alternativ kann zur Steuerung der Auffrischung eine wie vorstehend beschriebene Monitor-Schaltung vorgesehen werden, deren Überwachungssignal die Steuerschaltung ansteuert. Da die Leckströme und somit auch die Retentionszeit temperatur- und chargenabhängig sind, diese Variabilität der Leckströme und der Retentionszeit jedoch in gleicher Weise die Monitor-Schaltung betrifft, ist die zweite Alternative gegenüber der erstgenannten Möglichkeit zu bevorzugen.

Der erfindungsgemäße Schaltungsblock gemäß Anspruch 19 umfasst eine Mehrzahl erfindungsgemäßer Flipflops. Ferner ist in dem Schaltungsblock eine wie vorstehend beschriebene Monitor-Schaltung vorgesehen. Außerdem umfasst der Schaltungsblock eine Auswerteschaltung, die in Abhängigkeit von dem Überwachungssignal entscheidet, ob die in den Speicherzellen gespeicherte Zustandsinformation gültig ist.

Der erfindungsgemäße Schaltungsblock gemäß Anspruch 20 umfasst eine Mehrzahl erfindungsgemäßer Flipflops. Ferner ist in dem Schaltungsblock eine wie vorstehend beschriebene Monitor-Schaltung vorgesehen. Darüber hinaus umfasst der Schaltungsblock einen zusätzlichen Speicher zum Abspeichern der in den Speicherzellen gespeicherten Zustandsinformation in Abhängigkeit von dem Überwachungssignal der Monitor-Schaltung.

Droht der Speicherinhalt der ausgeschalteten Speicherzellen verloren zu gehen, beispielsweise im Fall einer zur langen Abschaltephase des Schaltungsblocks, kann dies mittels der Monitor-Schaltung erkannt werden. In diesem Fall kann der Speicherinhalt der Speicherzellen in den Schaltungsblockexternen, zusätzlichen Speicher, beispielsweise einen SRAM, ausgelagert werden.

Das erfindungsgemäße Verfahren gemäß Anspruch 21 ist auf das Auffrischen der gespeicherten Zustandsinformation in jeder Speicherzelle einer Mehrzahl erfindungsgemäßer Flipflops mit Multiplexer gerichtet. In einem ersten Schritt wird überprüft, ob die gespeicherte Zustandsinformation aufgefrischt werden muss. Zu diesem Zeitpunkt sind die Flipflops ausgeschaltet. Falls die gespeicherte Zustandsinformation aufgefrischt werden soll, wird anschließend optional die Mehrzahl der Flipflops eingeschaltet. Dies ist dann notwendig, wenn die Regeneration der Zustandsinformation innerhalb der Flipflops selbst stattfindet. Falls eine Auffrischung der Zustandsinformationen notwendig ist, wird die gespeicherte Zustandsinformation in jeder Speicherzelle der Mehrzahl von Flipflops anschließend aufgefrischt. Für den Fall, dass die Mehrzahl der erfindungsgemäßen Flipflops vor dem Auffrischen eingeschaltet worden sind, werden die Flipflops anschließend wieder ausgeschaltet.

Die Überprüfung, ob die gespeicherte Zustandsinformation aufgefrischt werden muss, kann dabei – wie bereits vorstehend beschrieben – anhand fester zeitlicher Vorgaben erfolgen. Alternativ kann zur Steuerung der Auffrischung eine wie vorstehend beschriebene Monitor-Schaltung vorgesehen werden, deren überwachungssignal die Steuerschaltung ansteuert. Alternativ kann zu Zwecken der Überprüfung das Überwachungssignal einer vorstehend beschriebenen Monitor-Schaltung abgefragt werden.

Das erfindungsgemäße Verfahren gemäß Anspruch 23 dient dem Überprüfen der Validität der in den Speicherzellen einer Mehrzahl erfindungsgemäßer Flipflops gespeicherten Zustandsinformation. Zur Überprüfung der Zustandsinformation wird das Überwachungssignals einer wie vorstehend beschriebenen Monitor-Schaltung abgefragt.

Das erfindungsgemäße Verfahren gemäß Anspruch 24 ist auf das Speichern der in den Speicherzellen einer Mehrzahl erfindungsgemäßer Flipflops gespeicherten Zustandsinformation in einem zusätzlichen Schaltungsblock-externen Speicher gerichtet. In einem ersten Verfahrensschritt wird das Überwachungssignal einer wie vorstehend beschriebenen Monitor-Schaltung abgefragt. Anschließend wird in Abhängigkeit von dem Überwachungssignal der Monitor-Schaltung die in den Speicherzellen gespeicherte Zustandsinformation abgespeichert.

Die Erfindung wird nachfolgend anhand mehrerer Ausführungsbeispiele unter Bezugnahme auf die Zeichnungen näher erläutert; in diesen zeigen:

1 ein Layout der Spannungsversorgung einer Standardzelle gemäß dem Stand der Technik, welche neben einer VDD- und VVSS-Schiene zusätzlich eine VSS-Schiene zur Versorgung der Shadow-Latchstufe aufweist;

2 ein Prinzipschaltbild eines Ausführungsbeispiels eines erfindungsgemäßen Flipflops;

3a ein Schaltbild eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Flipflops (Master-Slave-Flipflop) ohne die Teilschaltung zur Generierung der Steuersignale;

3b ein Schaltbild der Teilschaltung zur Generierung der Steuersignale;

4a ein Signaldiagramm für das Flipflop gemäß 3a bei aktivem Betrieb des Flipflops;

4b ein Signaldiagramm für das Flipflop gemäß 3a bei Abschaltung und Reaktivierung des Flipflops;

5 ein Schaltbild eines dritten Ausführungsbeispiels eines erfindungsgemäßen Flipflops mit einem 2-zu-1-Multiplexer;

6 ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Monitor-Schaltung in Form eines Monitor-Flipflops; und

7 ein Schaltbild eines vierten Ausführungsbeispiels eines erfindungsgemäßen Flipflops.

Hinsichtlich der 1 zum Stand der Technik wird auf die Ausführungen in der Beschreibungseinleitung verwiesen.

In 2 ist ein Prinzipschaltbild eines Ausführungsbeispiels eines erfindungsgemäßen flankengesteuerten State-Retention-Flipflops dargestellt, welches in einem über einen N-MOS-Powerswitch abschaltbaren Schaltungsblock eingesetzt werden kann. Wie vorstehend ausgeführt, verwenden aus dem Stand der Technik bekannte State-Retention-Flipflops zur Zustandsspeicherung im abgeschalteten Zustand des Flipflops eine zusätzliche statische Latchstufe, die ständig eingeschaltet ist. Das in 2 dargestellte erfindungsgemäße differentielle State-Retention-Flipflop basiert hingegen auf zwei dynamischen Speicherzellen 4a/4b, welche jeweils einen P-MOS-Koppel-Transistor 1a/1b, eine Speicher-Kapazität 2a/2b und einen P-MOS-Speicher-Transistor 3a/3b umfassen. Für die Koppel-Transistoren 1a/1b und die Speicher-Transistoren 3a/3b werden vorzugsweise Thick-Oxide-Transistoren mit gleichzeitig hoher Threshold-Spannung verwendet, um eine möglichst hohe Retentionszeit zu erreichen. Außerdem können auf diese Weise Ströme über den Gate-Anschluss weitgehend unterdrückt werden, so dass als einziger Leckstrompfad der Source-Unterschwellstrom des Koppel-Transistors 1a/1b beachtet werden muss.

Hinsichtlich der Kapazitäten 2a und 2b gilt es zu beachten, dass diese so dimensioniert werden sollten, dass die zu erwartende Ladungsinjektion sowie kapazitive Kopplungen den Speicherinhalt nicht vollständig kippen. Für die Kapazitäten 2a und 2b sind eine Vielzahl von Realisierungen möglich; beispielsweise können diese als Metal-Metal-Kapazität, Poly-Poly-Kapazität, Poly-Metal-Kapazität, parasitäre Kapazität, MOS-Kapazität, beliebige Verdrahtungskapazität, DRAM-Trench-Kapazität, DRAM-Stack-Kapazität, Grid-Kapazität, Kapazität auf einem zweitem Chip, der durch Flip-Chip-Technik verbunden ist, Wannenkapazität usw. implementiert werden.

Die Koppel-Transistoren 1a und 1b werden über ein Steuersignal AC gesteuert, wobei die Koppel-Transistoren für AC = VSS niederohmig und für AC = VDD hochohmig sind. Im aktiven Betrieb des Flipflops, d. h. wenn die Vorsorgungsspannung an dem Flipflop anliegt, wird das Signal am Dateneingang D von der ersten dynamischen Speicherzelle 4a für AC = VSS (Koppel-Transistor 1a leitend) entgegengenommen. In diesem Fall folgt das Potential an dem Speicherknoten M1 dem Potential am Dateneingang D. Zur Ansteuerung der zweiten Speicherzelle 4b wird das Signal am Dateneingang D über einen Inverter 5 zunächst invertiert.

Wird das Flipflop nun ausgeschaltet, bleibt das differentielle Datensignal kurzfristig über den Kapazitäten 2a und 2b erhalten. Im eingeschalteten Zustand wird über die Speicher-Transistoren 3a und 3b das zwischen den Speicherknoten M1 und M2 anliegende differentielle Datensignal in einen differentiellen Sense-Amplifier 6 gespeist, welcher eine Mitkopplung aufweist. Der Sense-Amplifier 6 fungiert dabei aufgrund der Mitkopplung als statische Latchstufe des Flipflops. Außerdem kann die in den dynamischen Speicherzellen abgelegte Zustandsinformation mit Hilfe des Sense-Amplifiers 6 detektiert werden. Ferner kann ausgangsseitig des Sense-Amplifiers 6 eine weitere Latchstufe (nicht dargestellt) vorgesehen werden, so dass das Flipflop als Master-Slave-Flipflop arbeitet. Alternativ zu dem Sense-Amplifier 6 kann auch ein einfacher Komparator oder Differenzverstärker vorgesehen werden. In diesem Fall ist jedoch mindestens eine zusätzliche Latchstufe zur Zustandsspeicherung für den aktiven Betrieb des Flipflops notwendig.

Im vorliegenden Fall wird zum Ausschalten des Flipflops das Flipflop-interne negative Versorgungspotential VVSS über einen Flipflop-externen N-MOS-Powerswitch (nicht dargestellt) von dem Versorgungspotential VSS getrennt. Beim Ausschalten des Flipflops driftet der virtuelle VVSS-Anschluss in Richtung des VDD-Potentials. Sind die Kapazitäten 2a und 2b mit ihrem zweiten Anschluss statt an den VDD-Anschluss an den VVSS-Anschluss angeschlossen, driftet das Potential des jeweiligen Speicherknotens M1 bzw. M2 um den gleichen Betrag wie das Potential des VVSS-Anschlusses, so dass es zu einer Potentialüberhöhung an dem jeweiligen Speicherknoten M1 bzw. M2 kommt. Dadurch nimmt der Leckstrom des jeweiligen P-MOS-Koppel-Transistor 1a bzw. 1b zu; möglicherweise wird der jeweilige P-MOS-Koppel-Transistor 1a bzw. 1b sogar aufgesteuert. Um dies zu verhindern, sind die Kapazitäten 2a und 2b mit ihrem zweiten Anschluss statt an das VVSS-Potential an das VDD-Potential angeschlossen.

In 3a ist ein Schaltbild eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Flipflops dargestellt. Mit gleichen Bezugszeichen versehene Schaltungsteile und Signale in 2 und 3a entsprechen einander. Das in 3a dargestellte Flipflop arbeitet als Master-Slave-Flipflop. Bei einem derartigen Master-Slave-Flipflop sind zwei Latchstufen kaskadiert: der Sense-Amplifier 6 und eine NOR-RS-Latchstufe 10 (RS – Reset/Set), welche zwei NOR-Gatter 11a und 11b umfasst.

Im Gegensatz zu 2 fungieren die Speicher-Transistoren 3a und 3b gleichzeitig auch als Eingangstransistoren des Sense-Amplifiers 6.

Der Sense-Amplifier 6 weist zwei unterschiedliche Betriebsmodi auf: den Precharge-Modus und den Evaluate-Modus. Im Precharge-Modus werden die beiden Ausgänge R (Reset) und S (Set) des Sense-Amplifiers 6 unabhängig von dem Dateneingangssignal des Sense-Amplifiers 6 auf VSS gelegt. Im Evaluate-Modus wird das Signal am Dateneingang des Sense-Amplifiers 6 ausgewertet und an den Ausgang des Sense-Amplifiers 6 weitergereicht. Die Steuerung des Sense-Amplifiers erfolgt über das Precharge-Signal PC (Precharge).

Der in 3a dargestellte Sense-Amplifier kennzeichnet sich im Vergleich zu aus dem Stand der Technik bekannten Sense-Amplifier dadurch, dass lediglich 3 Drain-Source-Strecken zwischen VDD und VVSS angeordnet sind, während im Stand der Technik grundsätzlich 4 Drain-Source-Strecken benötigt werden (vgl. dazu beispielsweise den Sense-Amplifier in der Druckschrift „Improved Sense-Amplifier-Based Flip-Flop: Design and Measurements", B. Nikolic et al., IEEE Journal of Solid-State Circuits, Vol. 35., No. 6, Juni 2000). Dadurch kann eine hohe Schaltgeschwindigkeit auch bei reduzierter Versorgungsspannung realisiert werden. Außerdem ist die Struktur des in 3a dargestellten Sense-Amplifiers gegenüber aus dem Stand der Technik bekannten Sense-Amplifier gekippt, d. h. statt P-MOS-Transistoren werden N-MOS-Transistoren verwendet und umgekehrt. Dies ist angesichts der Struktur der Speicherzellen 4a und 4b (Verwendung von P-MOS-Koppel-Transistoren) günstig.

Die Beschreibung der Funktionsweise des in 3a dargestellten Flipflops für den aktiven Betrieb erfolgt nachfolgend anhand des in 4a dargestellten Signaldiagramms. Es sei darauf hingewiesen, dass ein eventuelles Boosting des Steuersignals AC in der nachfolgenden Funktionsbeschreibung nicht berücksichtigt wird.

Zum Zeitpunkt t0 liegt das Steuersignal AC auf VSS, so dass die P-MOS-Koppel-Transistoren 1a und 1b niederohmig sind. Dementsprechend folgt das Potential der Speicherknoten M1 und M2 an den Kapazitäten 2a bzw. 2b dem Signal am Dateneingang D bzw. am invertierten Dateneingang DN. Zu diesem Zeitpunkt liegt ferner das Precharge-Signal PC auf VDD (Precharge-Modus), so dass die P-MOS-Transistoren 12a und 12b gesperrt sind, während die N-MOS-Transistoren 13a und 13b leitend sind. Dementsprechend liegen die Ausgangsknoten R und S des Sense-Amplifiers 6 auf VSS. Mit dieser Ansteuerung behält die RS-Latchstufe 10 ihren bisherigen Speicherinhalt.

Zum Zeitpunkt t1 wird das Steuersignal AC auf VDD umgeschaltet, so dass die Koppel-Transistoren 1a und 1b gesperrt sind und die Speicherknoten M1 und M2 vom Dateneingang D bzw. invertierten Dateneingang DN entkoppelt werden. Gleichzeitig wird das Precharge-Signal PC von VDD auf VSS umgeschaltet (Evaluate-Modus), so dass die Transistoren 12a und 12b sowie 14a und 14b leitend sind, während die Transistoren 13a und 13b gesperrt sind. Zu diesem Zeitpunkt detektiert der Sense-Amplifier das an den Speicherknoten M1 und M2 anliegende differentielle Signal. Im vorliegenden Fall liegt der Knoten M1 auf VDD und der Knoten M2 auf VSS, so dass der Transistor 3a gesperrt ist, während der Transistor 3b leitend ist. Dadurch wechselt das Potential des Knotens S von VSS auf VDD, während das Potential des Knotens R auf VSS bleibt. Das Potential des Knotens S entspricht also dem Signal am Dateneingang D, während das Potential des Knotens R dem Signal am invertierten Dateneingang DN entspricht. Da das Signal am Knoten S dem Set-Signal einer RS-Latchstufe entspricht, wird ferner der Ausgang Q der RS-Latchstufe 10 auf VDD gesetzt.

Aufgrund der Mitkopplung des Sense-Amplifiers 6 werden die Potentiale der Knoten R und S bis zum Zeitpunkt t2 gehalten. Zum Zeitpunkt t2 wechselt das Precharge-Signal PC von VSS auf VDD, so dass der Sense-Amplifier 6 wieder im Precharge-Modus betrieben wird. Die Potentiale an den Knoten R und S werden daher auf VSS gelegt. Aufgrund der Mitkoppelung der RS-Latchstufe 10 werden die Signale an den Ausgängen Q und QN seitens der RS-Latchstufe 10 gehalten. In dieser Phase ist also die RS-Latchstufe 10 für die Zustandsspeicherung verantwortlich. Gleichzeitig folgt das Potential der Speicherknoten M1 und M2 dem Signal an dem Dateneingang D bzw. an dem invertierten Dateneingang DN in der bereits beschriebenen Weise.

Die Beschreibung der Funktionsweise des in 3a dargestellten Flipflops bei Ausschalten des Flipflops und bei der anschließenden Reaktivierung des Flipflops erfolgt nachfolgend anhand des in 4b dargestellten Signaldiagramms.

Das Signal sel entspricht dem Steuersignal des N-MOS-Powerswitch. Liegt das Steuersignal sel auf VDD, ist das Flipflop und der das Flipflop umgebende Schaltungsblock aktiviert, während das Flipflop und der das Flipflop umgebende Schaltungsblock ausgeschaltet ist, wenn das Signal sel auf VSS liegt. Sobald das Signal sel auf VSS liegt, d. h. das Flipflop ausgeschaltet ist, folgt das Steuersignal AC im Unterschied zu 4a (aktiver Betrieb) nicht mehr dem invertierten Precharge-Signal PCN (Taktsignal), sondern weist konstant den Wert VDD auf.

Schraffierte Bereiche der in 4b dargestellten Signalverläufe geben an, dass das entsprechende Signal zu diesem Zeitpunkt ungültig (invalid) oder nicht definiert (floating) ist.

Zum Zeitpunkt t0 liegt das Steuersignal sel auf VDD, d. h. das Flipflop befindet sich zu diesem Zeitpunkt im aktiven Betrieb. Gleichzeitig weist das Precharge-Signal PC das Potential VDD auf. Der Sense-Amplifier 6 befindet sich also im Precharge-Modus. Außerdem liegt das Steuersignal AC auf VSS, so dass das Potential der Speicherknoten M1 und M2 dem Potential am Dateneingang D bzw. dem Potential am invertieren Dateneingang DN folgt.

Zum Zeitpunkt t1 wechselt das Precharge-Signal PC von VDD auf VSS, so dass die Speicherknoten M1 und M2 vom Dateneingang D bzw. invertierten Dateneingang DN entkoppelt werden. Gleichzeitig wechselt der Sense-Amplifier 6 vom Precharge-Modus in den Evaluate-Modus, wobei in Abhängigkeit des Potentials der Speicherknoten M1 und M2 das Ausgangssignal R des Sense-Amplifiers 6 von VSS auf VDD wechselt, während das Signal am Ausgang S des Sense-Amplifiers 6 weiterhin auf VSS bleibt. Da nunmehr das Signal am Ausgang R (Reset) aktiv ist, schaltet der Ausgang Q des Flipflops von VDD auf VSS um.

Zum Zeitpunkt t2 wechselt das Steuersignal sel des N-MOS-Powerswitch von VDD auf VSS, wodurch das Flipflop von dem Versorgungspotential VSS getrennt wird. Sämtliche in 4b dargestellte Signale, mit Ausnahme der Potentiale sel, AC und der Potentiale der Speicherknoten M1 und M2, driften nun gegen VDD. Diese Signale sind nunmehr nicht mehr definiert. Wie vorstehend bereits erwähnt, bleibt das Steuersignal AC der Koppel-Transistoren 1a und 1b, während das Flipflop ausgeschaltet ist, unabhängig von dem Precharge-Signal PC weiterhin auf VDD. Dadurch sind die Speicherknoten M1 und M2 von dem Rest des ausgeschalteten Flipflops entkoppelt. Die Speicherung der Zustandsinformation des Flipflops erfolgt nun ausschließlich über die Speicherzellen 4a und 4b.

Zum Zeitpunkt t3 wechselt das Steuersignal sel des N-MOS-Powerswitch wieder von VSS auf VDD; das Flipflop wird also wieder eingeschaltet. Da das Precharge-Signal PC nunmehr auf VSS liegt, befindet sich der Sense-Amplifier 6 im Evaluate-Modus und detektiert die seit dem Zeitpunkt t2 gehaltene differentielle Spannung über den Speicherknoten M1 und M2. Die differentielle Spannung bestimmt die Potentiale an den Ausgangsknoten R und S des Sense-Amplifiers 6 und die Potentiale an den Ausgängen Q und QN der dem Sense-Amplifier 6 nachgeschalteten RS-Latchstufe 10. Dabei entsprechen die Potentiale der Ausgänge Q und QN den vor dem Zeitpunkt t2 in den Speicherknoten M1 bzw. M2 gespeicherten Potentialen.

Zum Zeitpunkt t4 wechselt das Steuersignal AC von VDD auf VSS und das Precharge-Signal PC von VSS auf VDD. Dies bewirkt, dass der Sense-Amplifier 6 wieder in den Precharge-Modus umgeschaltet wird und gleichzeitig das Potential der Speicherknoten M1 und M2 dem Potential am Dateneingang D bzw. dem Potential am invertieren Dateneingang DN folgt, d. h. das Flipflop hat seinen regulären Betrieb wieder aufgenommen.

In 3b ist eine Schaltung zur Generierung der Steuersignale PC, eval und AC dargestellt. Die Schaltung ist dabei Teil des in 3a dargestellten Flipflops, d. h. jedes Flipflop weist eine lokale Schaltung zur Generierung der Steuersignale auf. Bei Multibit-Registern kann eine derartige Schaltung auch für mehrere Flipflops verwendet werden.

Die Schaltung nimmt das Taktsignal PCN entgegen und invertiert dieses über einen Inverter 20. Das Ausgangssignal PC des Inverters stellt das Precharge-Signal PC dar. Über zwei Inverter 21 und 22 wird aus dem Precharge-Signal PC das zeitlich verzögerte Signal eval erzeugt, welches statt des Steuersignals PC zur Ansteuerung der Transistoren 14a und 14b verwendet werden kann.

Generell kann während des aktiven Betriebs statt des Steuersignals AC auch direkt das invertierte Precharge-Signal PCN zur Ansteuerung der Koppel-Transistoren 1a und 1b verwendet werden. Um aber eine hohe Retentionszeit zu erzielen, sollte die Potentialdifferenz zwischen den beiden Speicherknoten M1 und M2 möglichst hoch sein. Dazu ist es hilfreich, wenn die Koppel-Transistoren 1a und 1b während der Einlesephase möglichst niederohmig sind und ein Vth-Spannungsabfall vermieden wird. Hierzu wird das Gate-Potential der Koppel-Transistoren 1a und 1b während der Einlesephase zumindest zeitweise kleiner als VSS gehalten. Dies wird auch als Boosting bezeichnet. Dazu dient eine Boosting-Schaltung, welche eine Kapazität 23 und einen als Diode geschalteten N-MOS-Transistor 24 umfasst.

Nachfolgend wird die Funktionsweise der Boosting-Schaltung beschrieben: Liegt das Ausgangssignal des Inverters 21 auf VDD, weist der Knoten AC' das Potential Vth auf, wobei Vth der Theshold-Spannung des Transistors 24 entspricht. Wechselt nun das Ausgangssignal des Inverters 21 auf VSS = 0 V, bleibt die Spannung über der Kapazität 23 kurzfristig erhalten, so dass das Potential des Knotens AC' in erster Näherung den Wert – (VDD – Vth) aufweist. Dieses Potential ist kleiner als VSS = 0 V. Ist der Koppel-Transistor 25 niederohmig, weist das Steuersignal AC das Potential des Knotens AC' auf. Liegt hingegen das Signal sel auf VSS, zwingt der Transistor 26 das Steuersignal AC auf VDD (vgl. 4b). Es sei angemerkt, dass der zusätzliche Aufwand für das Boosting gering ist, da in einem Standardzellen-basierten Schaltungsentwurf zu Zwecken einer erhöhten Robustheit ohnehin zwei Inverter für das Taktsignal benötigt werden.

Für die fehlerfreie Funktion eines Systems, welches das erfindungsgemäßen State-Retention-Flipflop verwendet, muss vorausgesetzt werden, dass die maximale Ausschaltzeit für ein erfindungsgemäßes State-Retention-Flipflop kürzer als die Retentionszeit des Flipflops ist. Um jedoch auch über Zeiträume, die länger als die Retentionszeit des Flipflops sind, die Zustandsinformation abzuspeichern, kann die dynamisch abgespeicherte Zustandsinformation wie bei einem DRAM-Baustein wiederholt neu aufgefrischt werden. In diesem Fall reaktiviert eine Steuerschaltung den betreffenden Schaltungsblock kurzzeitig in regelmäßigen Abständen und frischt die in den dynamischen Speicherzellen des State-Retention-Flipflops enthaltene Zustandsinformation wieder auf. Derartige Steuerschaltungen werden auch als sogenannte Watchdog-Schaltungen bezeichnet.

Um die in den dynamischen Speicherzellen abgelegte Zustandsinformation mit geringem Schaltungsaufwand aufzufrischen, kann das in 3a dargestellte Flipflop um einen zusätzlichen 2-zu-1-Multiplexer 30 ergänzt werden, welcher eingangsseitig sowohl mit dem Dateneingang D als auch mit dem Ausgang Q des Flipflops verbunden ist. Der Ausgang des Multiplexers ist mit den Speicherzellen 4a und 4b verbunden. 5 zeigt die resultierende Schaltung. Es sei darauf hingewiesen, dass die Verwendung eines Multiplexers für das Auffrischen einer Speicherzelle nicht zwingend ist.

Der jeweilige Eingang des Multiplexers 30 wird über ein Steuersignal 31 ausgewählt: Im Normalbetrieb ist der Dateneingang D mit dem Ausgang des Multiplexers 30 verbunden. Bei Auffrischung der Zustandsinformation hingegen ist der Datenausgang Q mit dem Datenausgang des Multiplexers 30 verbunden.

Zur Auffrischung der in den Speicherzellen 4a und 4b abgelegten Zustandsinformation wird das Flipflop kurzzeitig eingeschaltet und der Speicherinhalt der Speicherzellen 4a und 4b über den Sense-Amplifier 6 ausgelesen. Die Zustandsinformation wird am Ausgang Q des Flipflops ausgeben und über den Multiplexer 30 wieder in die Speicherzellen 4a und 4b zurückgeschrieben. Nach der Auffrischung kann das Flipflop wieder ausgeschaltet werden.

Es ist offensichtlich, dass die Wiederauffrischung der Zustandsinformation mit einem zusätzlichen Energieverbrauch verbunden ist. Da eine aus energetischer Sicht sinnvolle minimale Abschaltzeit im Bereich einiger Mikrosekunden liegt, Retentionszeiten im Bereich von einigen Millisekunden bis hundert Millisekunden jedoch realisierbar sind, kann der zusätzliche Energieverbrauch vernachlässigt werden.

Die Auffrischung der Zustandsinformation kann mit einer bestimmten, festen zeitlichen Wiederholrate erfolgen. Alternativ kann die Auffrischung durch Überwachung einer Monitor-Speicherzelle gesteuert werden, welche Teil einer erfindungsgemäßen Monitor-Schaltung ist.

Grundgedanke bei der Verwendung einer Monitor-Speicherzelle ist, dass das Entladeverhalten der Monitor-Speicherzelle in der Monitor-Schaltung dem Entladeverhalten einer Speicherzelle in einem erfindungsgemäßen State-Retention-Flipflop entspricht, wenn beide Speicherzellen identisch sind. Daraus folgt aber auch, dass die Temperatur- und Chargenabhängigkeit der Leckströme und der Retentionszeit für die Monitor-Schaltung und für ein analog aufgebautes State-Retention-Flipflop näherungsweise identisch sind.

Neben dem vorstehend beschriebenen ersten Anwendungsfall der Steuerung der Wiederauffrischung, kann eine Monitor-Schaltung ferner in einem zweiten Anwendungsszenario dazu verwendet werden, um festzustellen, ob die gespeicherte Zustandsinformation in erfindungsgemäßen Flipflops eines Schaltungsblocks nach dem Wiedereinschalten des Schaltungsblocks noch gültig ist oder bereits infolge einer zu langen Ausschaltzeit gelöscht wurde. Signalisiert die Monitor-Schaltung nach dem Wiedereinschalten, dass der letzt genannte Fall vorliegt, muss das System nach dem Wiedereinschalten neu gestartet werden.

Als drittes Anwendungsszenario ist es im Sinne der Erfindung denkbar, dass in einem System sowohl kurze als auch lange Abschaltphasen auftreten können. In diesem Fall kann eine Monitor-Schaltung dazu verwendet werden, um eine kurze von einer langen Abschaltphase zu unterscheiden. Standardmäßig wird das System nur für eine kurze Abschaltphase abgeschaltet. Wird ein Schaltungsblock in dem System nicht rechtzeitig eingeschaltet, droht der Speicherinhalt der in dem Schaltungsblock enthaltenen Flipflops verloren zu gehen. Dies kann von einer Monitor-Schaltung erkannt werden. In diesem Fall kann die in den Flipflops gespeicherte Zustandsinformation in einen Schaltungsblock-externen Speicher (beispielsweise einen SRAM) ausgelagert werden.

In 6 ist ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Monitor-Schaltung dargestellt, welche eine Monitor-Speicherzelle 4a umfasst. Die in 6 dargestellte Monitor-Schaltung basiert auf dem Flipflop gemäß 2. Die mit gestrichenen, aber sonst gleichen Bezugszeichen versehenen Bauelemente und Signale in 6 entsprechen den in 2 mit ungestrichenen Bezugszeichen versehenen Bauelementen bzw. Signalen.

Bei der in 6 dargestellten Monitor-Schaltung wird in der Monitor-Speicherzelle 4a' der kritische Speicherzustand einer Speicherzelle in einem State-Retention-Flipflop nachgebildet. Das Potential am Speicherknoten M1' der Monitor-Speicherzelle 4a' wird dabei mit einem Referenzpotential des Knotens M3 verglichen. Zur Durchführung des Vergleichs ist ein differentieller Sense-Amplifier 6' vorgesehen. Das Referenzpotential wird dabei so dimensioniert, dass die Entscheidung des Sense-Amplifiers 6' einen ausreichende Sicherheitsreserve aufweist.

Das Referenzpotential am Knoten M3 wird mittels eines kapazitiven Spannungsteilers erzeugt, welcher die Kapazitäten 35 und 36 umfasst. Das Referenzpotential M3 stellt dabei einen Bruchteil des Versorgungspotentials VDD dar, beispielsweise 0,25·VDD. Je geringer das Referenzpotential ist, desto sicherer ist die Entscheidung des Sense-Amplifiers 6'. Ferner sind drei MOS-Transistoren 32, 33 und 34 vorgesehen, welche das Potential des Knotens M3 und des Knotens M4 während des Precharge-Modus (PC = VDD) des Sense-Amplifiers 6 auf VSS zurücksetzen, um nicht definierte Potentiale für diese Knoten zu vermeiden. Dazu werden die Gate-Anschlüsse der drei MOS-Transistoren 32, 33 und 34 von dem Precharge-Signal PC angesteuert.

Zur Generierung eines Speicherzustands in der Monitor-Speicherzelle 4a' wird zunächst der Knoten M1' über den Koppel-Transistor 1a' auf VSS aufgeladen (AC = VSS; ACN = VDD). Bei Ausschalten des zu überwachenden Schaltungsblocks wird für das zweite Anwendungsszenario auch die Monitor-Schaltung ausgeschaltet (d. h. Verwendung von VVSS als negatives Versorgungspotential). Im ausgeschalteten Zustand driftet das Potential des Knotens M1' langsam ausgehend von VSS in Richtung VDD. Nach dem Wiedereinschalten des Schaltungsblocks und der Monitor-Schaltung wird das Potential des Knotens M1' mit dem Referenzpotential des Knotens M3 verglichen. In Abhängigkeit des Vergleichs kippt der Ausgang Q des Sense-Amplifiers 6' entweder auf VDD oder VSS. Wurde während der Ausschaltphase der Inhalt der Speicherzelle soweit zerstört, dass das Potential des Knotens M1' (beispielsweise 0,60·VDD) größer als das Referenzpotentials des Knotens M3 (beispielsweise 0,25·VDD) ist, so kippt der Ausgang Q des Sense-Amplifiers 6' auf VDD. Andernfalls kippt der Ausgang Q des Sense-Amplifiers 6' auf VSS.

Für das erste und dritte Anwendungsszenario wird die Monitor-Schaltung nicht mitabgeschaltet (d. h. Verwendung von VSS statt VVSS als negatives Versorgungspotential). Stattdessen wird der Eingang der Speicherzelle auf das entgegengesetzte Potential gelegt, auf das sie zuvor aufgeladen worden ist. Auf diese Weise sind die Leckströme in die Speicherzelle hinein maximal. Der Sense-Amplifier 6' wird benutzt, um periodisch die aktuelle Spannung auf der Speicherkapazität 2a' mit der Referenzspannung zu vergleichen. Ist die Ladung auf der Speicherkapazität 2a' durch Leckströme so weit zerstört, dass der Sense-Amplifier 6' in die falsche Richtung kippt, ist dies das Signal für das System, den Schaltungsblock wieder einzuschalten und die Flipflops wieder aufzufrischen (erstes Anwendungsszenario) bzw. den Speicherinhalt in einen Schaltungsblock-externen Speicher auszulagern (drittes Anwendungsszenario).

In 7 ist ein Schaltbild eines zu 3a alternativen Ausführungsbeispiels eines erfindungsgemäßen Flipflops dargestellt. Die mit gleichen Bezugszeichen versehenen Bauelemente und Signale in 3a und 7 entsprechen einander. Statt einer NOR-RS-Latchstufe 10 wie in 3a wird in 7 eine einfache Inverter-Latchstufe 10' als Slave-Latchstufe verwendet. Die Ansteuerung der Ausgänge erfolgt gemäß dem Push-Pull-Prinzip.

Abschließend sollte darauf hingewiesen werden, dass bei dem erfindungsgemäße State-Retention-Flipflop ein Kompromiss zwischen einer möglichst langen Retentionszeit und einer möglichst kurzen Ladezeit, und damit möglichst hohen Taktrate, getroffen werden muss, da diese beiden Größen im Konkurrenzverhältnis zueinander stehen. Die Retentionszeit kann durch entsprechend hohe Kapazitätswerte prinzipiell beliebig hoch gewählt werden. Umgekehrt gilt jedoch auch, dass große Kapazitätswerte mit einer entsprechend hohen Aufladezeit verbunden sind, so dass die maximale Taktrate des Flipflops entsprechend gering ist. Folglich gibt es ein maximales Verhältnis zwischen der Retentionszeit und der Aufladezeit, welche die minimale Periodendauer des Taktsignals bestimmt. Dieses Verhältnis wird durch die Eigenschaften des Koppel-Transistors bestimmt. Es kann gezeigt werden, dass sich die Retentionszeit und die Ladezeit gemäß folgender Beziehung zueinander verhalten:

Dabei beschreiben die Größe TR die Retentionszeit, die Größe TC die Ladezeit, die Größe Isat den Sättigungsstrom im eingeschalteten Zustand des Koppel-Transistors und die Größe Ileak den Leckstrom im ausgeschalteten Zustand des Koppel-Transistors. Für das Verhältnis zwischen Isat und Ileax sind Werte im Bereich 106 bis 107 realisierbar. Da typische Werte für die Abschaltzeit und damit für die notwendige Retentionszeit im Mikrosekunden-Bereich liegen, können sehr hohe Taktraten gewährleistet werden.


Anspruch[de]
  1. Flipflop zur Speicherung einer logischen Zustandsinformation mit mindestens einem Dateneingang (D) und mindestens einem Datenausgang (Q, QN), welches umfasst:

    – mindestens eine Latchstufe (6, 10) zur Speicherung der Zustandsinformation, wenn das Flipflop eingeschaltet ist, und

    – mindestens eine Speicherzelle (4a, 4b) mit einer Kapazität (2a, 2b) als Speicherelement zur Speicherung der Zustandsinformation, wenn das Flipflop ausgeschaltet ist.
  2. Flipflop nach Anspruch 1, dadurch gekennzeichnet, dass die mindestens eine Speicherzelle (4a, 4b) der Speicherung der Zustandsinformation dient, wenn das Flipflop im ausgeschalteten Zustand von der Versorgungsspannung getrennt ist.
  3. Flipflop nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die mindestens eine Speicherzelle (4a, 4b) eine DRAM-Speicherzelle ist, insbesondere eine 2- oder 3-Transistor-DRAM-Speicherzelle.
  4. Flipflop nach einem der vorhergehenden Ansprüche,

    dadurch gekennzeichnet, dass

    die mindestens eine Speicherzelle (4a, 4b) neben der Kapazität (2a; 2b) umfasst:

    – einen über ein erstes Steuersignal (AC) schaltbaren MOS-Koppel-Transistor (1a, 1b), welcher in Abhängigkeit des ersten Steuersignals

    – entweder die Kapazität (2a, 2b) mit dem Dateneingang (D) elektrisch verkoppelt

    – oder die Kapazität von dem Dateneingang elektrisch entkoppelt, und

    – einen über die Kapazität angesteuerten MOS-Speicher-Transistor (3a, 3b).
  5. Flipflop nach Anspruch 4, dadurch gekennzeichnet, dass dass das Flipflop in Abhängigkeit eines zweiten Steuersignals (sel) ein- und ausgeschaltet wird und das erste Steuersignal (AC) von dem zweiten Steuersignal derart abhängig ist, dass über das erste Steuersignal gesteuert die Kapazität (2a, 2b) von dem Dateneingang (D) elektrisch entkoppelt wird, wenn das Flipflop über das zweite Steuersignal ausgeschaltet wird.
  6. Flipflop nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass der Koppel-Transistor (1a, 1b) und/oder der Speicher-Transistor (3a, 3b) sogenannte Thick-Oxide-MOS-Transistoren sind.
  7. Flipflop nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass der Koppel-Transistor (1a, 1b) und/oder der Speicher-Transistor (3a, 3b) sogenannte High-Threshold-Transistoren sind.
  8. Flipflop nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass der Koppel-Transistor (1a, 1b) und/oder der Speicher-Transistor (3a, 3b) P-MOS-Transistoren sind.
  9. Flipflop nach Anspruch 8,

    dadurch gekennzeichnet, dass

    – der Gate-Anschluss des Koppel-Transistors (1a, 1b) mit dem ersten Steuersignal (AC) angesteuert wird,

    – der Source-Anschluss des Koppel-Transistors das Signal am Dateneingang (D) entgegennimmt, – der Drain-Anschluss des Koppel-Transistors mit der Kapazität (2a, 2b) verbunden ist,

    – der Gate-Anschluss des Speicher-Transistors (3a, 3b) mit der Kapazität verbunden ist, und

    – der Drain-Anschluss des Speicher-Transistors mit der Latchstufe (6) verbunden ist.
  10. Flipflop nach einem der Ansprüche 4 bis 9,

    dadurch gekennzeichnet, dass

    – falls der Koppel-Transistor (1a, 1b) ein P-MOS-Transistor ist, das den Gate-Anschluss des Koppel-Transistors ansteuernde erste Steuersignal (AC), während die Kapazität mit dem Dateneingang elektrisch verkoppelt ist, zumindest zeitweise kleiner als das Potential des negativen Pols (VSS) der Versorgungsspannung ist,

    – falls der Koppel-Transistor (1a, 1b) ein N-MOS-Transistor ist, das den Gate-Anschluss des Koppel-Transistors ansteuernde erste Steuersignal (AC), während die Kapazität mit dem Dateneingang elektrisch verkoppelt ist, zumindest zeitweise größer als das Potential des positiven Pols (VDD) der Versorgungsspannung ist.
  11. Flipflop nach Anspruch 2 oder einem der auf Anspruch 2 rückbezogenen Ansprüche 3 bis 10,

    dadurch gekennzeichnet, dass

    – das Flipflop, wenn dieses ausgeschaltet ist, entweder von dem positiven Pol (VDD) oder dem negativen Pol (VSS) der Vorsorgungsspannung getrennt ist, und

    – die Kapazität (2a, 2b) mit dem negativen Pol bzw. positiven Pol der Vorsorgungsspannung elektrisch verbunden ist.
  12. Flipflop nach einem der vorhergehenden Ansprüche,

    dadurch gekennzeichnet, dass

    – die Latchstufe (6) in differentieller Schaltungstechnik ausgeführt ist und

    – zwei Speicherzellen (4a, 4b) vorgesehen werden, wobei beide Speicherzellen über den Dateneingang komplementär zueinander angesteuert werden.
  13. Flipflop nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Latchstufe (6) ein mitgekoppelter MOS-Sense-Amplifier ist.
  14. Flipflop nach einem der vorhergehenden Ansprüche,

    gekennzeichnet durch

    einen Multiplexer (30),

    – welcher eingangsseitig

    – sowohl zur Entgegennahme des Signals am Dateneingang (D)

    – als auch zur Entgegennahme der in der mindestens einen Speicherzelle (4a, 4b) gespeicherten Zustandsinformation angeschlossen ist, und

    – welcher ausgangsseitig mit einem Eingang der mindestens einen Speicherzelle verbunden ist.
  15. Monitor-Schaltung zur Überwachung der Entladezustands der Kapazität (2a, 2b) eines Flipflops nach einem der Ansprüche 1 bis 14,

    – welche eine Monitor-Kapazität (2a') umfasst, deren Entladezeit für die Entladezeit der in der Speicherzelle (4a, 4b) vorgesehenen Kapazität (2a, 2b) charakteristisch ist, und

    – welche ein von dem Ladezustand der Monitor-Kapazität abhängiges Überwachungssignal ausgibt.
  16. Monitor-Schaltung nach Anspruch 15,

    gekennzeichnet durch

    – eine zu der in dem Flipflop verwendeten mindestens einen Speicherzelle (4a, 4b) identische Monitor-Speicherzelle (4a'), welche die Monitor-Kapazität (2a') beinhaltet,

    – ein Mittel zum Erzeugen einer Referenzspannung und

    – ein Mittel (6') zum Vergleichen der Spannung über der Monitor-Kapazität mit der Referenzspannung, welches das Überwachungssignal liefert.
  17. Monitor-Schaltung nach Anspruch 16,

    dadurch gekennzeichnet, dass

    das Mittel zum Vergleichen der Spannung über der Monitor-Kapazität mit der Referenzspannung eine Latchstufe (6') in differentieller Schaltungstechnik umfasst, welche eingangsseitig

    – sowohl von dem Mittel zum Erzeugen der Referenzspannung

    – als auch von der Monitor-Speicherzelle (4a') angesteuert wird.
  18. Schaltungsblock, welcher umfasst:

    – eine Mehrzahl von Flipflops nach Anspruch 14 und

    – eine Steuerschaltung, die durch Steuerung des jeweiligen Multiplexers (30) eine Auffrischung der gespeicherten Zustandsinformation in der jeweiligen Speicherzelle (4a, 4b) für die Mehrzahl von Flipflops initiiert.
  19. Schaltungsblock nach Anspruch 18, gekennzeichnet durch eine Monitor-Schaltung nach einem der Ansprüche 15 bis 17, deren Überwachungssignal die Steuerschaltung ansteuert.
  20. Schaltungsblock, welcher umfasst:

    – eine Mehrzahl von Flipflops nach einem der Ansprüche 1 bis 13,

    – eine Monitor-Schaltung nach einem der Ansprüche 15 bis 17 und

    – eine Auswerteschaltung, die in Abhängigkeit von dem Überwachungssignal der Monitor-Schaltung entscheidet, ob die in den Speicherzellen gespeicherte Zustandsinformation gültig ist.
  21. Schaltungsblock, welcher umfasst:

    – eine Mehrzahl von Flipflops nach einem der Ansprüche 1 bis 13,

    – eine Monitor-Schaltung nach einem der Ansprüche 15 bis 17 und

    – einen zusätzlichen Speicher zum Abspeichern der in den Speicherzellen gespeicherten Zustandsinformation in Abhängigkeit von dem Überwachungssignal der Monitor-Schaltung.
  22. Verfahren zum Auffrischen der gespeicherten Zustandsinformation in jeder Speicherzelle (4a, 4b) einer Mehrzahl von Flipflops nach einem der Ansprüche 1 bis 14, mit den Schritten:

    a) Detektieren der Notwendigkeit des Auffrischens der gespeicherten Zustandsinformation, während die Flipflops ausgeschaltet sind; und

    b) Auffrischen der gespeicherten Zustandsinformation in jeder Speicherzelle (4a, 4b) der Mehrzahl von Flipflops in Abhängigkeit des Detektionsergebnisses in Schritt a).
  23. Verfahren nach Anspruch 22,

    dadurch gekennzeichnet, dass

    der Schritt a) den Schritt umfasst:

    – Abfragen des Überwachungssignals einer Monitor-Schaltung nach einem der Ansprüche 15 bis 17.
  24. Verfahren zum Überprüfen der in den Speicherzellen (4a, 4b) einer Mehrzahl von Flipflops nach einem der Ansprüche 1 bis 13 gespeicherten Zustandsinformation, welches auf dem Abfragen des Überwachungssignals einer Monitor-Schaltung nach einem der Ansprüche 15 bis 17 beruht.
  25. Verfahren zum Speichern der in den Speicherzellen (4a, 4b) einer Mehrzahl von Flipflops nach Anspruch 1 bis 13 gespeicherten Zustandsinformation in einem zusätzlichen Speicher,

    mit den Schritten:

    – Abfragen des Überwachungssignals einer Monitor-Schaltung nach einem der Ansprüche 15 bis 17; und

    – Abspeichern der in den Speicherzellen gespeicherten Zustandsinformation in dem zusätzlichen Speicher in Abhängigkeit von dem Überwachungssignal der Monitor-Schaltung.
Es folgen 7 Blatt Zeichnungen






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