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Dokumentenidentifikation DE102004055046A1 24.05.2006
Titel Halbleiterspeichersystem und Verfahren zur Übertragung von Schreib- und Lesedatensignalen in einem Halbleiterspeichersystem
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Ruckerbauer, Hermann, 94554 Moos, DE;
Sichert, Christian, 81827 München, DE;
Savignac, Dominique, 85737 Ismaning, DE;
Gregorius, Peter, 81476 München, DE;
Wallner, Paul, 83209 Prien, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 15.11.2004
DE-Aktenzeichen 102004055046
Offenlegungstag 24.05.2006
Veröffentlichungstag im Patentblatt 24.05.2006
IPC-Hauptklasse G11C 7/00(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 11/407(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Die Erfindung betrifft ein Halbleiterspeichersystem sowie ein Verfahren zur Übertragung von Schreib- und Lesedatensignalen zwischen in wenigstens einem Speicherbaustein (11-14), einer Speichercontrollereinheit (20) und gegebenenfalls einer Registereinheit (15a, 15b) eines Halbleiterspeichersystems vorgesehenen Interfaceschaltungen (1-4, 5a, 5b), wobei die Datensignale jeweils in Signalbursts bestimmter Burstlänge übertragen werden. Das Verfahren ist dadurch gekennzeichnet, dass eine Anzahl von die Burstlänge erweiternden Zusatzbits (ZB) zusammen mit wenigstens jedem n-ten Signalburst übertragen wird.

Beschreibung[de]
Hintergrund der Erfindung

Die Erfindung betrifft ein Halbleiterspeichersystem mit wenigstens einem Speicherbaustein, einer Speichercontrollereinheit und optional einer Registereinheit, die jeweils eine Interfaceschaltung aufweisen und ein Verfahren zur Übertragung von Schreib- und Lesedatensignalen zwischen den Interfaceschaltungen, wobei die Datensignale jeweils in Signalbursts bestimmter Burstlänge übertragen werden.

Bei mit schnellen Halbleiterspeicherbausteinen bestückten DIMM-Speichermodulen für Server oder Arbeitsstationen wurde bislang zur Fehlererkennung oder Fehlerkorrektur ein separater ECC-Baustein vorgesehen, mit dessen Hilfe ein Kanalfehler oder ein von einem DRAM-Fehler herrührender Datenfehler erfasst und gegebenenfalls korrigieret werden kann. Übliche DIMM-Speichermodule für Desktop-Personal Computer haben gewöhnlich aber keine Fehlererkennungs- und Korrekturmöglichkeit. Ein hinzugefügter weiterer Baustein zur Fehlererkennung und/oder -korrektur, der nicht zum Speichern von Daten dient, würde die Kosten eines derartigen Gerätes unverhältnismäßig verteuern.

Die Taktwiedergewinnung für ein empfangenes Datensignal wurde in bisherigen Halbleiterspeichersystemen durch das Aussenden eines zusätzlichen Strobesignals, dem so genannten DQS-Signal erreicht oder durch Aussenden eines Synchronisationsbursts über den Datenbus, da die Halbleiterspeicherbausteine eine bestimmte Anzahl von Flankenwechseln in einer bestimmten Zeitdauer benötigen, um den zur Signalsynchronisation nötigen Takt wiederzugewinnen. Der Synchronisationsburst stört den Datenverkehr auf dem Bus, da er mit Lese-Daten oder Schreib-Daten kollidieren kann, und die Übertragung des getrennten DQS-Signals ist bei sehr schnellen Datenübertragungsraten nur schwierig zur Synchronisation einsetzbar.

Bei den erhöhten Datenübertragungsgeschwindigkeiten zukünftiger DRAM-Generationen ist eine differentielle Übertragung der Datensignale erforderlich, die die Pinzahl auf dem Speichermodul und am Modul des Speichercontrollers nahezu verdoppeln würde. Da eine derartige Verdopplung der Pinzahl jedoch nicht möglich ist (routing, Steckerpinzahl, DRAM Ball-Zahl, MCH Ball-Zahl), wird mit einer zusätzlichen Erhöhung der Übertragungsgeschwindigkeit gearbeitet. In diesem Fall ist jedoch eine Möglichkeit zur Fehlererkennung und/oder -korrektur unabdingbar.

Kurzfassung der Erfindung

Es ist demnach Aufgabe der Erfindung, ein Halbleiterspeichersystem der eingangs geschilderten Art und ein Verfahren zur Übertragung von Schreib- und Lesedatensignalen zwischen Interfaceschaltungen in einem derartigen Halbleiterspeichersystem zu ermöglichen, bei dem eine Fehlererkennung und/oder -korrektur wenigstens bei den übertragenen Schreibdatensignalen ohne eine Erhöhung der Pinzahl beim Halbleiterspeichermodul und/oder beim Speichercontroller sowie auch eine Symbolsynchronisation ohne die Übertragung eines zusätzlichen Synchronisationsbursts über den Bus ermöglicht sind.

Diese Aufgabe wird gemäß einem ersten Aspekt der Erfindung gelöst durch ein Halbleiterspeichersystem mit wenigstens einem Speicherbaustein, einer Speichercontrollereinheit und gegebenenfalls einer Registereinheit, die jeweils eine Interfaceschaltung aufweisen und mit zwischen den Interfaceschaltungen laufenden Datenübertragungsleitungen, über die jeweils in Signalbursts bestimmter Burstlänge Schreib- und Lesedatensignale zu und von dem Speicherbaustein von und zu der Speichercontrollereinheit und gegebenenfalls von und zur Registereinheit übertragbar sind.

Erfindungsgemäß sind die Interfaceschaltungen zur Übertragung von die Burstlänge wenigstens der Schreibdaten erweiternden Zusatzbits zusammen mit wenigstens jedem n-ten Signalburst eingerichtet. Durch diese erfindungsgemäß vorgeschlagene Erweiterung der Burstlänge können die Zusatzbits als Fehlererkennungs- oder Korrekturinformation genutzt werden. Ein zusätzlicher Vorteil dieses Konzepts ist, dass mehr Zeit zur Übertragung von Befehls/Adressinformation pro Burst zur Verfügung steht oder dass in einem Speichersystem bei dem die CA-Signale von Punkt zu Punkt übertragen werden (so genanntes P2PCA-System) nun z.B. 20 Bits pro Burst pro Lane möglich sind. Dadurch verringert sich die nötige Anzahl der CA Lanes und die Anzahl der Pins. Bei einem P2P-CA-Bus ist es wichtig, dass innerhalb eines Bursts eine bestimmte Anzahl an Kommandos übertragen wird. Damit hat die DQ-Burstlänge auch einen Einfluss auf den CA-Bus, so dass es die vorgeschlagene Erweiterung der DQ-Burstlänge durch die Zusatzbits erlaubt auch auf dem CA-Bus mehr Information während eines Bursts zu übertragen.

Bei den Lesedaten ist es auch möglich, mit einer reinen Fehlererkennung auszukommen, wobei der Speichercontroller im Fehlerfall den Lesevorgang wiederholt ausführen kann. In diesem Fall ist es eventuell sinnvoll, die Erweiterung der Burstlänge durch die Zusatzbits für die Schreibbursts anders zu handhaben als für die Lesebursts, so dass im Fall des Datenschreibens mehr Zusatzbits als im Fall des Datenlesens übertragen werden. Dies beinhaltet auch, dass für den Lesefall unter Umständen keine Zusatzbits übertragen werden. Schaltungstechnisch ist es für die Interfaceschaltungen jedoch einfacher, die Anzahl der Zusatzbits für die Lese- und Schreibdatenbursts gleich zu halten.

Ferner lassen sich durch die erfindungsgemäß vorgeschlagene Erweiterung der Burstlänge z.B. auf 20 Bits alle oder einige der Zusatzbits als Synchronisationsmuster nutzen. Damit lässt sich leicht der durch die erhöhte Arbeitsgeschwindigkeit des Interfaces entstehende Overhead kompensieren. Außerdem gibt es keinen zusätzlichen Synchronisationsburst, der mit einem Schreib/Lese-Anforderungsburst kollidieren könnte.

Somit kann die bei dem erfindungsgemäß Halbleiterspeichersystem durch das erfindungsgemäße Verfahren vorgeschlagene Maßnahme, die Burstlänge durch eine Anzahl von Zusatzbits zu erweitern, die als ein ECC-Muster und/oder als ein Synchronisationsmuster verwendet werden können, zum einen ein effektiver Fehlererkennungs- und/oder Korrekturalgorithmus und zum anderen eine vereinfachte und ohne die Übertragung eines DQS-Signals oder eines zusätzlichen Synchronisationsbursts auskommende Symbolsynchronisation erreichen.

Bevorzugt werden in dem erfindungsgemäßen Halbleiterspeichersystem die Zusatzbits mit jedem Signalburst übertragen und zwar in stets gleicher Anzahl.

Zum Zwecke der Fehlererkennung und/oder -korrektur enthalten die Zusatzbits einen eine zugeordnete Dateneinheit betreffenden Fehlererkennungs- und/oder -korrekturcode. Wenn zum Beispiel in einem derartigen Halbleiterspeichersystem über ein X8 Interface 128 Datenbits plus 32 Zusatzbits übertragen werden, stehen für die Fehlerkorrektur 32 Bits zur Verfügung, womit ein recht effektiver Fehlerkorrekturalgorithmus ermöglicht wird. Selbst wenn nur zwei Zusatzbits mit jedem Burst übertragen werden, lässt sich eine sehr effektive Fehlerkorrektur erreichen.

Ferner ist bei dem erfindungsgemäßen Halbleiterspeichersystem bevorzugt, dass die Zusatzbits eine bestimmte Mindestanzahl von Flankenwechseln zur Symbolsynchronisation enthalten. Die Zusatzbits können außerdem ein bestimmtes Synchronisationsmuster bilden, so dass sich diese Information zur Symbolsynchronisation durch eine Taktdatenwiedergewinnungsschaltung (CDR-Schaltung) auf dem DRAM-Speicherchip, dem Speichercontrollermodul oder dem Register verwenden lässt.

Selbstverständlich können die beiden vorgeschlagenen Verwendungen der Zusatzbits zum einen als Fehlererkennungs- und/oder -korrekturbits und zum anderen als Synchronisationsbits miteinander kombiniert werden.

Die obigen und weitere Aufgaben und Merkmale der Erfindung werden in der nachstehenden Beschreibung bezogen auf die beiliegenden Figuren näher erläutert.

Kurze Auflistung der Zeichnungsfiguren

1 zeigt schematisch ein Halbleiterspeichersystem gemäß der Erfindung mit einem Halbleiterspeichermodul und einem Speichercontrollermodul;

2 graphisch ein Signal-Zeitdiagramm zur Erläuterung eines bevorzugten Ausführungsbeispiels eines erfindungsgemäßen Verfahrens zur Übertragung von Schreib- und Lesedatensignalen in dem in 1 gezeigten erfindungsgemäßen Halbleiterspeichersystem, und

3 graphisch ein Signal-Zeitdiagramm eines herkömmlichen Verfahrens zur Übertragung von Schreib- und Lesedatensignalen in einem Halbleiterspeichersystem.

Bevor nachstehend anhand der 1 und 2 ein bevorzugtes Ausführungsbeispiel der Erfindung erläutert wird, wird zunächst das ein herkömmliches Verfahren zur Übertragung von Schreib- und Lesedatensignalen veranschaulichende Signal-Zeitdiagramm der 3 beschrieben. Bei diesem Übertragungsverfahren werden ausgehend von einem in der ersten Zeile A gezeigten Grundtakt der Frequenz fbl, zum Beispiel in einem Frequenzbereich fbl = 800–1600 MHz entsprechend einer Periodendauer PPR_bl von 1250–625 ps und einem in der zweiten Zeile B dargestellten unmittelbar vom Grundtakt gemäß Zeile A abgeleiteten Grundtakt der Frequenz 1,5 × fbl, zum Beispiel in einem Frequenzbereich von 1333–2400 MHz, die einer Periodendauer von 750–416 ps entsprechen, entweder nach einer "2N"-Regel, die bedeutet, dass ein CA-Einheitsintervall das Doppelte der Periodendauer des Grundtakts gemäß der zweiten Zeile B beträgt, ein in der dritten Zeile C gezeigter Referenztakt fref mit der Periodendauer Tper_ref erzeugt oder alternativ nach einer "4N"-Regel, die bedeutet, dass das CA-Einheitsintervall das Vierfache der Periodendauer des in der zweiten Zeile B der 3 gezeigten Grundtakts beträgt, der in der fünften Zeile E dargestellte Referenztakt (4N) fref mit der Periodendauer Tper_ref erzeugt. Entweder der Referenztakt fref gemäß Zeile C oder der Referenztakt gemäß Zeile E geben jeweils gemäß der "2N"-Regel oder gemäß der "4N"-Regel das jeweils in den mit D und F bezeichneten Zeilen angegebene CA-Einheitsintervall Tper_CA an.

Die unterste Zeile G veranschaulicht die "normalen" 16 Bits des Datenübertragungsbursts mit der Burstlänge BL = 16, oder bei der 2N-Regel einen Datenübertragungsburst der Burstlänge BL = 8, die in eine Periode Tper_CA jeweils der CMD-Signale fallen, wie sie jeweils in der vierten Zeile D bzw. in der sechsten Zeile F der 3 dargestellt sind.

Bevorzugtes Ausführungsbeispiel

Nachstehend wird anhand der 1 ein bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichersystems und anhand der 2 dessen Funktionsweise bzw. ein bevorzugtes Verfahrensbeispiel gemäß der Erfindung beschrieben. Auf einem Halbleiterspeichermodul 10, das zum Beispiel ein DIMM-Speichermodul sein kann, sind beispielhaft vier Speicherbausteine 11, 12, 13, 14 und optional eine gestrichelt eingezeichnete Registereinheit 15a jeweils mit Interfaceschaltungen 1, 2, 3, 4 sowie 5a enthalten. Es ist zu erwähnen, dass die Registereinheit 15a statt auf dem Halbleiterspeichermodul 10 ebenso auf einem Speichercontrollermodul 20 sitzen kann und in letzterem Fall mit 15b bezeichnet ist und die Registereinheit eine Interfaceschaltung 5b aufweist. Befehls- und Adresssignale werden vom Speichercontroller 20 über ein CA-Leitungssystem dem Speichermodul 10 zugesandt. Schreib- und Lesedatensignale DQ werden vom Speichercontroller 20 an die auf dem Speichermodul 10 sitzenden Speicherbausteine 1114 und von diesen Speicherbausteinen 1114 zum Speichercontrollermodul 20 über ein DQ-Leitungssystem übertragen. Ein DQ-Leitungssystem DQ befindet sich auch auf dem Speichermodul 10 für die zu übertragenden Schreib- und Lesedaten.

Wie schon erwähnt, schlägt die Erfindung vor, die Interfaceschaltungen 14, 5a (alternativ 5b) zur Übertragung von die Burstlänge wenigstens der Schreibdaten erweiternden Zusatzbits zusammen mit wenigstens jedem n-ten Datensignalburst einzurichten. Diese im Ausführungsbeispiel dem Datensignalburst der Schreib- und Lesedaten hinzugefügten Zusatzbits können dazu verwendet werden, eine Fehlererkennung und/oder -korrektur auszuführen und/oder eine Symbolsynchronisation in der jeweils empfangenden Interfaceschaltung zu erreichen.

Somit werden erfindungsgemäß, wenn wie zuvor anhand der 3 erläutert, die herkömmliche Burstlänge 8 oder 16 Bit beträgt, zum Beispiel 2 oder 4 Zusatzbits hinzugefügt und damit die Burstlänge auf 10 bzw. 20 erweitert. Selbstverständlich sind statt Burstlängen von 10 oder 20 Bits auch Burstlängen von zum Beispiel 40 oder 70 usw. möglich, das heißt im Allgemeinen Burstlängen (einschließlich der Zusatzbits) von 2k + x, worin 2k die Burstlänge ohne Zusatzbits und x die Anzahl der Zusatzbits angeben. Wie erwähnt, kann die erfindungsgemäße Erweiterung der Burstlänge für Schreib- und Lesedatenbursts auch unterschiedlich gehandhabt werden.

Die Fehlererkennungs- und/oder -korrekturinformation, die durch die Zusatzbits angegeben wird, kann per Lane oder auch per Burst verwendet werden. Zum Beispiel stehen 32 Bits für Fehlerkorrekturmaßnahmen zur Verfügung, wenn 4 Zusatzbits pro Burst übertragen werden und insgesamt 160 Bits pro Burst über ein X8-Interface übertragen werden. Dies ermöglicht eine sehr effektive Fehlerkorrektur. Sogar zwei zusätzliche Bits würden bei diesem Übertragungsverfahren eine sehr effektive Fehlerkorrektur ermöglichen.

Ferner ermöglichen die der gewöhnlichen Burstlänge hinzugefügten Zusatzbits eine Taktsignalsynchronisation beim Empfang der Datensignale DQ in den jeweiligen Interfaceschaltungen, wodurch sich eine separate Übertragung von Synchronisationsbursts erübrigt.

In 2 erläutert ein Signal-Zeitdiagramm, das zeigt, wie die durch die Zusatzbits ZB verlängerte Burstlänge (beispielhaft BL = 16) in den einzelnen Interfaceschaltungen 14, 5a, 5b in 1 prinzipiell erzeugt wird. Dabei zeigt 2 nur Teile und nicht die Gesamtheit der Signale von 3.

Der in der ersten, mit BI bezeichneten Zeile der 2 dargestellte Grundtakt ffd (fundamental clock) ist durch Verdopplung der Frequenz des in Zeile A der 3 gezeigten Grundtakts erzeugt worden, so dass nun eine Burstlänge BL von insgesamt 20 Bits mit 4 Zusatzbits z.B. in der doppelten Periode 2 × Tper des in der zweiten Zeile EI dargestellten Referenztakts für die "4N"-Regel bzw. in der Periode Tper des CA-Signals für die "4N"-Regel, das in der dritten Zeile FI der 2 dargestellt ist, Platz findet. Diese 20 Bits, des auf diese Weise verlängerten Bursts sind in der mit GI bezeichneten letzten Zeile der 2 gezeigt. Wenn man von einem beispielhaften Grundtakt der Frequenz fbl von 800–1600 MHz (Zeile A in 3) ausgeht, so ist die Taktfrequenz des Grundtakts ffd gemäß Zeile BI der 2 das Doppelte davon, nämlich 1600–3200 MHz entsprechend einer Periodendauer Tper_fd von 625–313 ps, und die Datenübertragungsfrequenz, die durch den Datensignalburst der Bitlänge BL = 20 erreicht wird, beträgt dann 1600–3200 MHz.

Die angegebenen Frequenzen bzw. Periodendauern sind nur beispielhaft und können nicht als die Erfindung beschränkend angesehen werden. Ebenfalls ist die Anzahl der Zusatzbits bzw. die gesamte Bitlänge BL lediglich beispielhaft.

1–4, 5a, 5bInterfaceschaltungen 10Halbleiterspeichermodul 11–14Halbleiterspeicherbausteine 15a, 15bRegistereinheiten DQSchreib- und Lesedatensignale CABefehls- und Adresssignale fbl, TPER_blFrequenz- und Periodendauer des Grundtakts ( Zeile A) 1,5 mal fbldas 1,5-fache der Frequenz fbl (Zeile B) (2N) fref, TPER_refReferenztaktfrequenz und Periodendauer gemäß 2N-Regel (2N) fCA, TPER_CAFrequenz- und Periodendauer des Befehls signals CMD gemäß 2N-Regeln (4N) fref, TPER_refFrequenz- und Periodendauer des Referenz takts gemäß 4N-Regel (4N) fCA, TPER_CAFrequenz- und Periodendauer des Befehls signals CMD gemäß 4N-Regel BLBurstlänge ZBZusatzbits ffd = 2fblverdoppelte Frequenz des Grundtakts

Anspruch[de]
  1. Halbleiterspeichersystem mit wenigstens einem Speicherbaustein (1114), einer Speichercontrollereinheit (20) und optional einer Registereinheit (15a, 15b), die jeweils eine Interfaceschaltung (14, 5a, 5b) aufweisen und mit die Interfaceschaltungen (14, 5a, 5b) verbindenden Datenübertragungsleitungen (DQ), über die jeweils in Signalbursts bestimmter Burstlänge Schreib- und Lesedatensignale zu und von dem Speicherbaustein (1114) von und zu der Speichercontrollereinheit (20) und gegebenenfalls von und zur Registereinheit (15a) übertragbar sind, dadurch gekennzeichnet, dass die Interfaceschaltungen (14, 5a, 5b) zur Übertragung von die Burstlänge wenigstens der Schreibdaten erweiternden Zusatzbits (ZB) zusammen mit wenigstens jedem n-ten Signalburst eingerichtet sind.
  2. Halbleiterspeichersystem nach Anspruch 1, dadurch gekennzeichnet, dass die Zusatzbits auch zusammen mit den Bursts der Lesedaten übertragen werden.
  3. Halbleiterspeichersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Interfaceschaltungen (14, 5a, 5b) zur Übertragung der Zusatzbits (ZB) mit jedem Signalburst eingerichtet sind.
  4. Halbleiterspeichersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Interfaceschaltungen (14, 5a, 5b) zur Übertragung der Zusatzbits (ZB) in stets gleicher Anzahl eingerichtet sind.
  5. Halbleiterspeichersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Zusatzbits (ZB) einen eine zugeordnete Dateneinheit betreffenden Fehlererkennungs- und/oder -korrekturcode enthalten.
  6. Halbleiterspeichersystem nach Anspruch 1 oder 5, dadurch gekennzeichnet, dass die Zusatzbits (ZB) eine bestimmte Mindestanzahl von Flankenwechseln zur Symbolsynchronisation (Taktwiedergewinnung) enthalten.
  7. Halbleiterspeichersystem nach Anspruch 6, dadurch gekennzeichnet, dass die Zusatzbits (z.B.) ein bestimmtes Synchronisationsmuster bilden.
  8. Halbleiterspeichersystem nach Anspruch 1, dadurch gekennzeichnet, dass der wenigstens eine Speicherbaustein (1114) ein DDR-DRAM-Speicherbaustein ist.
  9. Verfahren zur Übertragung von Schreib- und Lesedatensignalen zwischen in wenigstens einem Speicherbaustein (1114), einer Speichercontrollereinheit (20) und optional einer Registereinheit (15a, 15b) eines Halbleiterspeichersystems vorgesehenen Interfaceschaltungen (14, 5a, 5b), wobei die Datensignale jeweils in Signalbursts bestimmter Burstlänge übertragen werden, dadurch gekennzeichnet, dass eine Anzahl von die Burstlänge wenigstens der Schreibdaten erweiternden Zusatzbits (ZB) zusammen mit wenigstens jedem n-ten Signalburst übertragen wird.
  10. Halbleiterspeichersystem nach Anspruch 9, dadurch gekennzeichnet, dass die Zusatzbits auch zusammen mit den Bursts der Lesedaten übertragen werden.
  11. Verfahren zur Übertragung von Schreib- und Lesedatensignalen nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Zusatzbits (ZB) mit jedem Signalburst übertragen werden.
  12. Verfahren zur Übertragung von Schreib- und Lesedatensignalen nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Anzahl der Zusatzbits (ZB) stets gleich ist.
  13. Verfahren zur Übertragung von Schreib- und Lesedatensignalen nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Zusatzbits (z.B.) einen eine zugeordnete Dateneinheit betreffenden Fehlererkennungs- und/oder -korrekturcode enthalten.
  14. Verfahren zur Übertragung von Schreib- und Lesedatensignalen nach Anspruch 9 oder 13, dadurch gekennzeichnet, dass die Zusatzbits (ZB) eine bestimmte Mindestanzahl von Flankenwechseln zur Symbolsynchronisation (Taktwiedergewinnung) enthalten.
  15. Verfahren zur Übertragung von Schreib- und Lesedatensignalen nach Anspruch 14, dadurch gekennzeichnet, dass die Mindestanzahl der Flankenwechsel in aufeinander folgenden Zusatzbits enthalten ist.
  16. Verfahren zur Übertragung von Schreib- und Lesedatensignalen nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass die Zusatzbits ein bestimmtes Synchronisationsmuster bilden.
  17. Verfahren zur Übertragung von Schreib- und Lesedatensignalen nach Anspruch 9, dadurch gekennzeichnet, dass die Burstlänge einschließlich der Zusatzbits (ZB) 20 beträgt.
  18. Verfahren zur Übertragung von Schreib- und Lesedatensignalen nach Anspruch 17, dadurch gekennzeichnet, dass die Anzahl der im Burst enthaltenen Zusatzbits 4 beträgt.
Es folgen 3 Blatt Zeichnungen






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