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Dokumentenidentifikation DE102004055466A1 24.05.2006
Titel Einrichtung und Verfahren zum Messen von Speicherzell-Strömen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Paparisto, Edvin, 81373 München, DE;
Rogl, Stephan, 84034 Landshut, DE
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Anmeldedatum 17.11.2004
DE-Aktenzeichen 102004055466
Offenlegungstag 24.05.2006
Veröffentlichungstag im Patentblatt 24.05.2006
IPC-Hauptklasse G11C 29/50(2006.01)A, F, I, 20051108, B, H, DE
Zusammenfassung Die Erfindung betrifft ein Verfahren und eine Einrichtung (2, 102) zum Messen von Speicherzell-Strömen, insbesondere für nicht-flüchtige Speicherbauelemente,
dadurch gekennzeichnet, dass die Einrichtung (2, 102) eine Stromspiegel-Einrichtung (10, 110) aufweist zum Spiegeln eines beim Auslesen einer Speicherzelle durch diese fließenden Stroms (Icell) und Liefern eines beim Spiegeln erzeugten Analog-Strom-Signals (Imeasure) oder eines hieraus gewonnenen Analog-Strom-Signals an ein Analog-Ausgangs-Pad eines Speicherbauelements.

Beschreibung[de]

Die Erfindung betrifft eine Einrichtung und ein Verfahren zum Messen von Speicherzell-Strömen.

Bei herkömmlichen Speicherbauelementen, insbesondere herkömmlichen Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher) – insbesondere PROMs, EPROMs, EEPROMs, Flash-Speicher, etc. –, und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), z.B. DRAMs und SRAMs.

Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.

Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren.

Bei SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen., beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einem einzigen, entsprechend angesteuerten kapazitiven Element (z.B, der Gate-Source-Kapazität eines MOSFETs), mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.

Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z.B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.

Im Gegensatz hierzu muß bei SRAMs kein "Refresh" durchgeführt werden; d.h., die in der Speicherzelle gespeicherten Daten bleiben gespeichert, solange dem SRAM eine entsprechende Versorgungsspannung zugeführt wird.

Bei Nicht-flüchtigen-Speicherbauelementen (NVMs bzw. Nonvolatile memories), z.B. ROMs, PROMs, EPROMs, EEPROMs, und Flash-Speichern bleiben demgegenüber die gespeicherten Daten auch dann gespeichert, wenn die Versorgungsspannung abgeschaltet wird.

Bei ROM-Speicherbauelementen können die jeweiligen Daten im Verlauf der Herstellung eines entsprechenden Speicherbauelements (d.h. herstellerseitig) durch Verwendung entsprechender Masken festgelegt werden, z.B. dadurch, dass an der entsprechenden Stelle einer entsprechenden Speicherzellen-Matrix eine Unterbrechung, oder ein Kontakt vorgesehen wird. Bei NMOS-ROM-Speicherbauelementen erfolgt dies z.B. so, dass die entsprechenden Transistoren mit unterschiedlich dicker Oxydschicht zwischen Gate und Substrat ausgestattet sind. Eine „normal dicke" Oxydschicht gestattet die Ausbildung eines leitenden Kanals (d = 1), während eine „dicker als normal" ausgebildete Oxydschicht dies verhindert (d = 0).

PROMs sind – anwenderseitig – programmierbare Festwertspeicher. Die jeweiligen Speicherzellen können z.B. entsprechende Schmelzsicherungen (z.B. dünne CrNi-Schichten) aufweisen, die durch Anlegen entsprechender Ströme durchgebrannt werden, und so – irreversibel – mit einem Datum d = 0 beschrieben werden können. Alternativ können die jeweiligen Speicherzellen z.B. auch spezielle Mosfets aufweisen, bei denen ein zusätzliches, isoliertes „floating gate" vorgesehen ist. Dieses wird beim Programmieren einer entsprechenden Speicherzelle aufgeladen, wodurch die Schwellspannung des jeweiligen Mosfets verschoben wird.

EPROMs sind mehrfach-programmierbare Festwert-Speicherbauelemente, d.h. Festwert-Speicherbauelemente, bei denen die jeweilige Programmierung durch einen entsprechenden Löschvorgang anwenderseitig wieder rückgängig gemacht werden kann. Als Speicherzellen können – ähnlich wie bei manchen PROMs – z.B. Mosfets mit zusätzlichem, isoliertem, zum Programmmieren entsprechend aufladbarem „floating gate" verwendet werden. Durch Bestrahlung des EPROMs mit UV-Licht kann die floating gate Ladung (sämtlicher) Mosfets wieder ausgeglichen, und dadurch die Programmierung (für das gesamte EPROM) rückgängig gemacht werden.

Unter einem EEPROM versteht man ein mehrfach-programmierbares Festwert-Speicherbauelement, bei dem die jeweilige Programmierung im Gegensatz zu einem (UV-löschbaren) EPROM bit-, byte- oder seitenweise elektrisch wieder rückgängig gemacht werden kann.

Ein Flash-Speicher bzw. Flash-EEPROM stellt ein Mittelding zwischen einem EPROM und einem EEPROM dar. Ein Flash-EEPROM ist ein mehrfach-programmierbares Festwert-Speicherbauelement, welches – wie ein EEPROM – elektrisch löschbar ist, jedoch nicht bit-, oder byte-weise, sondern nur – entsprechend ähnlich wie ein EPROM – jeweils im Gesamten.

Zum Programmieren entsprechender Speicherzellen von PROMs, EPROMs, EEPROMs, Flash-Speichern, etc. müssen die entsprechenden Speicherzellen mit (Programmier-)Strömen vorbestimmter Höhe und/oder Dauer beaufschlagt werden.

Zum Auslesen entsprechender Speicherzellen (d.h. zur Ermittlung, ob dort ein Datum d = 0, oder ein Datum d = 1 abgespeichert ist) können sog. Referenzströme verwendet werden.

Beispielsweise kann ein sich beim Auslesen einer Speicherzelle ergebender Lesestrom mit einem Referenzstrom (z.B. – bei einem Flash-Speicher – einem Referenzstrom der Höhe von z.B. 15&mgr;A (oder z.B. 5&mgr;A oder 20&mgr;A)) verglichen werden; je nachdem, ob der entsprechende Lesestrom größer oder kleiner ist als der entsprechende Referenzstrom (z.B. – abhängig vom jeweiligen Zellzustand – z.B. ca. O&mgr;A (insbesondere z.B. < 5&mgr;A), oder z.B. ca. 30&mgr;A (insbesondere z.B. > 20&mgr;A)), wird ermittelt, dass in der entsprechenden Zelle ein Datum d = 1, oder ein Datum d = 0 abgespeichert ist.

Beim Testen eines Festwert-Speicherbauelements kann versucht werden, die exakte Höhe des jeweiligen Lesestroms zu ermitteln (z.B. zur Fehlerermittlung, oder z.B. um dann – entsprechend dem jeweiligen Test-Ergebnis – für den Normalbetrieb des Speicherbauelements die Höhe und/oder Dauer der (Programmier-)Ströme und/oder -Spannungen entsprechend einzustellen, und/oder die Höhe des jeweils verwendeten Referenzstroms, etc., etc.).

Die herkömmlicherweise beim Testen eines Festwert-Speicherbauelements zum Messen von Speicherzell-Strömen, insbesondere Leseströmen verwendeten Verfahren sind relativ ungenau.

Die Erfindung hat zur Aufgabe, eine neuartige Einrichtung und ein neuartiges Verfahren zum Messen von Speicherzell-Strömen zur Verfügung zu stellen.

Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 13.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Gemäß einem Aspekt der Erfindung wird eine Einrichtung zum Messen von Speicherzell-Strömen, insbesondere für nichtflüchtige Speicherbauelemente, zur Verfügung gestellt,

wobei die Einrichtung eine Stromspiegel-Einrichtung aufweist zum Spiegeln eines beim Auslesen einer Speicherzelle durch diese fließenden Stroms (Icell), und Liefern eines beim Spiegeln erzeugten Analog-Strom-Signals (Imeasure) oder eines hieraus gewonnenen Analog-Strom-Signals an ein Analog-Rusgangs-Pad eines Speicherbauelements.

Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zum Messen von Speicherzell-Strömen, insbesondere für nichtflüchtige Speicherbauelemente, zur Verfügung gestellt, welches die Schritte aufweist:

  • – Spiegeln eines beim Auslesen einer Speicherzelle durch diese fließenden Stroms (Icell), und
  • – Liefern eines beim Spiegeln erzeugten Analog-Strom-Signals (Imeasure) oder eines hieraus gewonnenen Analog-Strom-Signals an ein Analog-Ausgangs-Pad eines Speicherbauelements.

Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:

1 eine schematische Darstellung einer zum Auslesen einer Speicherzelle verwendeten Schaltung, und einer an diese angeschlossenen Einrichtung zum exakten, testweisen Messen von Speicherzell-Strömen gemäß einem ersten Ausführungsbeispiel der Erfindung; und

2 eine schematische Darstellung einer zum Auslesen einer Speicherzelle verwendeten Schaltung, und einer an diese angeschlossenen Einrichtung zum exakten, testweisen Messen von Speicherzell-Strömen gemäß einem alternativen, zweiten Ausführungsbeispiel der Erfindung.

In 1 ist eine schematische Darstellung einer zum Auslesen einer Speicherzelle verwendeten Schaltung 1, und einer an diese angeschlossenen Einrichtung 2 zum exakten, testweisen Messen von Speicherzell-Strömen gemäß einem ersten Ausführungsbeispiel der Erfindung gezeigt.

Die Schaltung 1 und/oder die Einrichtung 2 können z.B. auf einem entsprechenden Nicht-flüchtigen-Speicherbauelement-Chip (NVM chip bzw. Non-volatile memory chip) angeordnet sein (oder alternativ auch extern hiervon), z.B. einem PROM-, EPROM-, EEPROM- oder Flash-Speicherbauelement-Chip, insbesondere einem embedded Flash-Speicher, welcher zusammen mit einem oder mehreren Microcontrollern auf ein- und demselben Chip angeordnet ist (besonders vorteilhaft auf einem in Kraftfahrzeugen eingesetzten Speicherbauelement-Chip).

Die Schaltung 1 und/oder die Einrichtung 2 können vorteilhaft Teil einer entsprechenden Leseverstärker-Einrichtung bzw. eines Leseverstärkers sein.

Wie aus 1 hervorgeht, weist die Schaltung 1 zwei p-MOS-Feldeffekttransistoren 3, 4 auf.

Beim ersten p-MOS-Feldeffekttransistor 3 ist das Gate über eine Leitung 5 mit dem Drain verbunden.

Des weiteren ist das Gate des ersten p-MOS-Feldeffekttransistors 3 über eine Leitung 6 an das Gate des zweiten p-MOS-Feldeffekttransistors 4 angeschlossen.

Die Source des ersten p-MOS-Feldeffekttransistors 3 ist über eine Leitung 7, und eine Leitung 8 mit der Source des zweiten p-MOS-Feldeffekttransistors 4 verbunden; die beiden Sourcen der p-MOS-Feldeffekttransistoren 3, 4 können (über die Leitung 7 bzw. 8, und eine daran angeschlossene Leitung 9) an eine Versorgungsspannungsquelle angeschlossen werden.

Wie aus 1 weiter hervorgeht, kann der Drain des ersten p-MOS-Feldeffekttransistors 3 über eine Leitung 11 (und ggf. unter Zwischenschaltung eines oder mehrerer weiterer, hier nicht dargestellter Leseverstärker-Elemente, insbesondere der o.g. Leseverstärker-Einrichtung) an eine Speicherzelle eines Speicherbauelements angeschlossen werden (z.B. eine PROM-, EPROM-, EEPROM- oder Flash-Speicherbauelement-Speicherzelle des o.g. PROM-, EPROM-, EEPROM- oder Flash-Speicherbauelements).

Des weiteren ist der Drain des zweiten p-MOS-Feldeffekttransistors 4 über eine Leitung 12 an einen (Strom-Höhen-)Bewerter-Knoten A angeschlossen, der über eine Leitung 13 an einen an eine Ausgangs-Leitung 15 angeschlossen Inverter bzw. Verstärker 14 angeschlossen ist, und an eine – z.B. an Masse angeschlossene – (Referenzstrom-)Leitung 16.

Die Ausgangs-Leitung 15 kann z.B. an ein entsprechendes Chip-Pad angeschlossen sein, oder – lediglich intern – an einen entsprechenden Mikrocontroller-Eingang.

Die o.g. – über die Leitung 11 mit dem ersten p-MOS-Feldeffekttransistor 3 verbindbare – Speicherzelle ist – zusammen einer Vielzahl weiterer Speicherzellen – in einem entsprechenden Speicherzellen-Array des Speicherbauelements liegend angeordnet (wobei die Speicherzellen jeweils – nebeneinanderliegend – in einer Vielzahl von Speicherzellen-Zeilen und -Spalten liegend angeordnet sind).

Das Speicherbauelement kann einen einzelnen Speicherzellen-Array aufweisen, oder – bevorzugt – eine Vielzahl (z.B. vier oder mehr) entsprechender Arrays, wobei in jedem Array (insbesondere in dort vorgesehenen Speicherzellen) z.B. mehr als 32, 64, 128, 256, oder 512, etc. Mbit an Daten gespeichert werden können.

Die einzelnen Speicherzellen können entweder in einen programmierten Zustand, oder einen gelöschten Zustand gebracht werden (die z.B, jeweils einem mehr oder weniger stark leitfähigen Zustand der Speicherzelle entsprechen, und z.B. jeweils einem gespeicherten Datum d = 0, bzw. einem gespeicherten Datum d = 1 zugeordnet sind).

Zum Programmieren entsprechender Speicherzellen können diese mit (Programmier-)Strom-Pulsen und/oder -Spannungen vorbestimmter Höhe und/oder Dauer und/oder Anzahl beaufschlagt werden.

Zum Auslesen entsprechender Speicherzellen (d.h. zur Ermittlung, ob dort ein Datum d = 0, oder ein Datum d = 1 abgespeichert ist) können sog. Referenzströme verwendet werden.

Beispielsweise kann im Normalbetrieb des Speicherbauelements ein sich beim Auslesen einer Speicherzelle ergebender (z.B. an der Leitung 11 anliegender) Lesestrom (Icell) – oder ein entsprechend durch Spiegelung des Lesestroms (Icell) sich ergebender (z.B. an der Leitung 12 anliegender) Strom (Isp) – durch eine entsprechende auf dem Chip vorgesehene Vergleichseinrichtung mit einem (z.B. an der Leitung 16 eingespeisten) Referenzstrom Ir (z.B. – bei einem Flash-Speicher – einem Referenzstrom der Höhe von z.B. 15&mgr;A (oder z.B. 5&mgr;A oder 20&mgr;A)) verglichen werden; je nachdem, ob der entsprechende Lesestrom größer oder kleiner ist als der entsprechende Referenzstrom (z.B. – abhängig vom jeweiligen Zellzustand – z.B. ca. O&mgr;A (insbesondere z.B. < 5&mgr;A), oder z.B. ca. 30&mgr;A (insbesondere z.B. > 20&mgr;A)), wird ermittelt, dass in der entsprechenden Speicherzelle ein Datum d = 1, oder ein Datum d = 0 abgespeichert ist.

Wird durch die Vergleichseinrichtung ermittelt, dass in der entsprechenden Speicherzelle ein Datum d = 1 abgespeichert ist, kann z.B. ein „logisch hohes" (oder alternativ: ein „logisch niedriges") (über die Leitung 13, bzw. die Leitung 15 bereitgestelltes) – digitales – Ausgangs-Signal an einem entsprechenden Pad des Chips ausgegeben werden (umgekehrt kann – falls durch die Vergleichseinrichtung ermittelt wird, dass in der entsprechenden Speicherzelle ein Datum d = 0 abgespeichert ist – z.B. ein „logisch niedriges" (oder alternativ: ein „logisch hohes") – digitales – Ausgangs-Signal an dem entsprechenden Pad des Chips ausgegeben werden) (oder intern an einem auf demselben Chip wie das Speicherbauelement liegenden Mikrocontroller).

Zur Spiegelung des sich beim Auslesen einer Speicherzelle – z.B. der beim Auslesen über die Leitung 11 mit dem ersten p-MOS-Feldeffekttransistor 3 verbundenen Speicherzelle – ergebenden Lesestroms (Icell) ist in der o.g. Schaltung 1 der bereits vorher erwähnte zweite p-MOS-Feldeffekttransistor 4 vorgesehen.

Die beiden p-MOS-Feldeffekttransistoren 3, 4 weisen i.W. gleiche Dimensionen auf, und werden beide – wie sich aus der Darstellung gemäß 1, und dem oben Gesagten ergibt – mit der gleichen Gate-Source-Spannung, und jeweils in Sättigung betrieben. Dadurch ist sichergestellt, dass der an der Leitung 12 anliegende – zur Auswertung des Zellzustands im Normalbetrieb des Speicherbauelements verwendete – Strom (Isp) dem sich beim Auslesen der Speicherzelle ergebenden, an der Leitung 11 anliegenden Lesestrom (Icell) entspricht.

Wie sich aus den Ausführungen oben ergibt, sind beim – oben erläuterten – Normalbetrieb des Speicherbauelements – abhängig von dem von der Vergleichseinrichtung ermittelten Zustand der jeweils ausgelesenen Speicherzelle – am entsprechenden Chip-Pad (bzw. lediglich intern am jeweiligen Mikrocontroller) lediglich – digital – entweder entsprechend „logisch hohe", oder „logisch niedrige" Ausgangs-Signale verfügbar.

Zur exakten Ermittlung bzw. Messung der Höhe des jeweiligen – vom Zustand der Speicherzelle abhängigen – Lesestroms (Icell) kann, insbesondere während eines Speicherbauelement-Testbetriebs, und wie im folgenden noch genauer erläutert wird, die an die in 1 gezeigte – herkömmliche – (Speicherzellen-Auslese-)Schaltung 1 angeschlossene – in 1 gestrichelt umrandete – (Speicherzell-Strom-Mess-) Einrichtung 2 verwendet werden.

Entsprechend der jeweils ermittelten, tatsächlichen Höhe des Lesestroms kann dann – für den Normalbetrieb des Speicherbauelements – z.B. die Höhe und/oder Dauer und/oder Anzahl der (Programmier-)Strom-Pulse und/oder -Spannungen entsprechend verändert bzw. eingestellt werden, und/oder die Höhe des jeweils verwendeten Referenzstroms, etc., etc., und/oder die ermittelte Lesestrom-Höhe kann zur Fehlerermittlung verwendet werden, usw.

Die o.g. (Speicherzell-Strom-Mess-) Einrichtung 2 kann – wie im folgenden noch genauer erläutert wird – während eines Normalbetriebs des Speicherbauelements entsprechend deaktiviert, und – bei Bedarf – beim o.g. Testbetrieb entsprechend aktiviert werden.

Der o.g. Testbetrieb kann z.B. im fertigen und/oder halbfertigen Zustand eines entsprechenden Halbleiterbauelements, insbesondere Speicherbauelements durchgeführt werden, und/oder vor oder nach dem Einbau des entsprechenden (fertigen) Halbleiterbauelements, insbesondere Speicherbauelements in ein entsprechendes Bauelement-Gehäuse bzw. elektronisches Modul, etc.

Wie aus 1 hervorgeht, weist die (Speicherzell-Strom-Mess-) Einrichtung 2 zwei p-M0S-Feldeffekttransistoren 10, 20 auf.

Das Gate des (hier als Stromspiegel-Transistor fungierenden) p-MOS-Feldeffekttransistors 10 ist über eine Leitung 17 an die o.g. Leitung 6 angeschlossen, und damit an das Gate des ersten p-MOS-Feldeffekttransistors 3 (und des zweiten p-MOS-Feldeffekttransistors 4).

Wie aus 1 weiter hervorgeht, ist die Source des p-MOS-Feldeffekttransistors 10 über eine Leitung 18 an die o.g. Leitung 7 angeschlossen, und damit an die Source des ersten p-MOS-Feldeffekttransistors 5 (und des zweiten p-MOS-Feldeffekttransistors 4), sowie an die o.g. – an die Leitung 9 angeschlossene- Versorgungsspannungsquelle.

Der Drain des p-MOS-Feldeffekttransistors 10 ist über eine Leitung 19 an den Source-Drain-Pfad des (als Aktivier-/Deaktivier-Transistor) verwendeten p-MO5-Feldeffekttransistors 20 angeschlossen, dessen Source-Drain-Pfad ausserdem über eine Leitung 21 an ein (Analog-)Bus-System angeschlossen ist, welches mit einem entsprechenden – speziellen – weiteren, an Masse angeschlossenen Pad des Speicherbauelement-Chips verbindbar ist.

Der p-MOS-Feldeffekttransistor 20 kann durch Anlegen eines entsprechenden Steuer-Signals ana_en_q an einer – mit dem Gate des p-MOS-Feldeffekttransistors 20 verbundenen – Steuer-Leitung 22 von einem nicht-leitfähigen in einen leitfähigen Zustand (und umgekehrt) gebracht werden, d.h. entsprechend von einem deaktivierten in einen aktivierten Zustand (und umgekehrt) (wodurch die Speicherzell-Strom-Mess-Einrichtung 2 insgesamt entsprechend aktiviert (oder deaktiviert) werden kann).

Die Anzahl der auf einem entsprechenden Speicherbauelement-Chip vorgesehenen – der in 1 gezeigten Speicherzell-Strom-Mess-Einrichtung 2 und/oder Speicherzellen-Auslese-Schaltung 1 in Aufbau und/oder Funktionsweise entsprechenden – Speicherzell-Strom-Mess-Einrichtungen und/oder Speicherzellen-Auslese-Schaltungen kann wesentlich kleiner sein, als die Anzahl der insgesamt vorgesehenen Speicherzellen (z.B. der Anzahl der pro Array bzw. Sub-Array jeweils insgesamt gemeinsam aktivierbaren Speicherzellen bzw. Leseverstärkern entsprechen, bzw. der Anzahl der auf dem Chip vorgesehenen Leseverstärker, etc.). Beispielsweise können auf einem Chip zwischen 1 und 128 Speicherzell-Strom-Mess-Einrichtungen und/oder Speicherzellen-Auslese-Schaltungen vorgesehen sein, insbesondere z.B. zwischen 1 und 32 Speicherzell-Strom-Mess-Einrichtungen und/oder Speicherzellen-Auslese-Schaltungen, etc., oder alternativ z.B. auch mehr als 10, 20 oder 50 entsprechende Einrichtungen/Schaltungen, etc. Zum Auslesen entsprechender Speicherzellen (und/oder zum Messen der sich hierbei ergebenden Leseströme) wird die jeweils entsprechende Speicherzell-Strom-Mess-Einrichtung und/oder Speicherzellen-Auslese-Schaltung leitend mit der jeweiligen Speicherzelle verbunden.

Zur Durchführung einer – exakten – Messung des sich beim Auslesen der an die Leitung 11 anschließbaren Speicherzelle ergebenden Lesestroms (Icell) beim o.g. Speicherbauelement-Testbetrieb wird der in der Speicherzell-Strom-Mess-Einrichtung 2 vorgesehene Aktivier-/Deaktivier-Transistor (d.h. der p-MOS-Feldeffekttransistor 20) in einen leitfähigen, d.h. aktivierten Zustand gebracht (z.B. durch Anlegen eines logisch niedrigen Steuer-Signals ana_en_q an der Leitung 22) – und damit der Drain des p-MOS-Feldeffekttransistors 10 leitend mit der mit dem o.g. (Analog-Bus-)System verbundenen Leitung 21 verbunden – (und damit die Speicherzell-Strom-Mess-Einrichtung 2 insgesamt entsprechend aktiviert).

Der p-MOS-Feldeffekttransistor 3, und der p-MOS-Feldeffekttransistor 10 weisen i.W. gleiche Dimensionen auf, und werden beide – wie sich aus der Darstellung gemäß 1, und dem oben Gesagten ergibt – mit der gleichen Gate-Source-Spannung, und jeweils in Sättigung betrieben.

Der an der Leitung 11 anliegende – sich beim Auslesen der Speicherzelle ergebende – Lesestrom (Icell) wird somit durch die o.g. Speicherzell-Strom-Mess-Einrichtung 2 „gespiegelt"; der über den Source-Drain-Pfad des p-MOS-Feldeffekttransistors 10, und weiter über den Source-Drain-Pfad des (bevorzugt nicht im Sättigungsbereich betriebenen) p-MOS-Feldeffekttransistors 20 zur o.g. Leitung 21 fließende (und am o.g. speziellen Pad des Chips extern analog abgreifbare, und analog messbare) Strom Imeasure entspricht dann dem sich beim Auslesen der Speicherzelle ergebenden Lesestrom (Icell).

Wie oben erläutert, kann das o.g. – spezielle – Pad über das o.g. (Analog-)Bus-System mit der o.g. Leitung 21 (und damit der Speicherzell-Strom-Mess-Einrichtung 2) verbunden werden. Entsprechend ähnlich können auch eine oder mehrere weitere – der in 1 gezeigten Speicherzell-Strom-Mess-Einrichtung 2 in Aufbau und/oder Funktion entsprechende – Speicherzell-Strom-Mess-Einrichtungen an das o.g. – spezielle – Pad anschließbar sein (d.h. abhängig von entsprechenden Steuer-Signalen, und entsprechend wie die Speicherzell-Strom-Mess-Einrichtung 2 entweder elektrisch mit dem – speziellen – Pad verbunden, oder elektrisch von diesem getrennt werden).

Dadurch kann erreicht werden, dass die Anzahl der am Speicherbauelement insgesamt vorzusehenden – speziellen, zur Ausgabe analoger Mess-Ströme Imeasure dienenden – Pads kleiner sein kann, als die o.g. Anzahl an Speicherzell-Strom-Mess-Einrichtungen 2.

In 2 ist eine schematische Darstellung einer zum Auslesen einer Speicherzelle verwendeten – der in 1 gezeigten Schaltung 1 in Aufbau bzw. Funktion entsprechenden bzw. im Wesentlichen entsprechenden – Schaltung 101 gezeigt, und eine an diese angeschlossene Einrichtung 102 zum exakten, testweisen Messen von Speicherzell-Strömen gemäß einem alternativen, zweiten Ausführungsbeispiel der Erfindung.

Die Schaltung 101 und/oder die Einrichtung 102 können z.B. auf einem entsprechenden Nicht-flüchtigen-Speicherbauelement-Chip (NVM chip bzw. Non-volatile memory chip) angeordnet sein (oder alternativ auch extern hiervon), z.B. einem PROM-, EPROM-, EEPROM- oder Flash-Speicherbauelement-Chip, insbesondere einem embedded Flash-Speicher, welcher zusammen mit einem oder mehreren Microcontrollern auf ein- und demselben Chip angeordnet ist (besonders vorteilhaft auf einem in Kraftfahrzeugen eingesetzten Speicherbauelement-Chip).

Die Schaltung 101 und/oder die Einrichtung 102 können vorteilhaft Teil einer entsprechenden Leseverstärker-Einrichtung bzw. eines Leseverstärkers sein.

Wie aus 2 hervorgeht, weist die Schaltung 101 zwei p-MOS-Feldeffekttransistoren 103, 104 auf.

Beim ersten p-MOS-Feldeffekttransistor 103 ist das Gate über eine Leitung 105, und eine daran angeschlossene Leitung 138 mit dem Drain verbunden.

Des weiteren ist das Gate des ersten p-MOS-Feldeffekttransistors 103 über eine Leitung 106 an das Gate des zweiten p-MOS-Feldeffekttransistors 104 angeschlossen.

Die Source des ersten p-MOS-Feldeffekttransistors 103 ist über eine Leitung 107, und eine Leitung 108 mit der Source des zweiten p-MOS-Feldeffekttransistors 104 verbunden; die beiden Sourcen der p-MOS-Feldeffekttransistoren 103, 104 können (über die Leitung 107 bzw. 108, und eine daran angeschlossene Leitung 109) an eine Versorgungsspannungsquelle angeschlossen werden.

Wie aus 2 weiter hervorgeht, kann der Drain des ersten p-MOS-Feldeffekttransistors 103 über eine Leitung 111 (und ggf. unter Zwischenschaltung eines oder mehrerer weiterer, hier nicht dargestellter Leseverstärker-Elemente, insbesondere der o.g. Leseverstärker-Einrichtung) an eine Speicherzelle eines Speicherbauelements angeschlossen werden (z.B. eine PROM-, EPROM-, EEPROM- oder Flash-Speicherbauelement-Speicherzelle des o.g. PROM-, EPROM-, EEPROM- oder Flash-Speicherbauelements).

Des weiteren ist der Drain des zweiten p-MOS-Feldeffekttransistors 104 über eine Leitung 112 an einen (Strom-Höhen-)Bewerter-Knoten A angeschlossen, der an einen an eine Ausgangs-Leitung angeschlossenen Inverter bzw. Verstärker angeschlossen sein kann (hier nicht dargestellt), und an eine – z.B. an Masse angeschlossene – (Referenzstrom)Leitung 116.

Die o.g. – über die Leitung 111 mit dem ersten p-MOS-Feldeffekttransistor 103 verbindbare – Speicherzelle ist – zusammen einer Vielzahl weiterer Speicherzellen – in einem entsprechenden Speicherzellen-Array des Speicherbauelements liegend angeordnet (wobei die Speicherzellen jeweils – nebeneinanderliegend – in einer Vielzahl von Speicherzellen-Zeilen und -Spalten liegend angeordnet sind).

Das Speicherbauelement kann einen einzelnen Speicherzellen-Array aufweisen, oder – bevorzugt – eine Vielzahl (z.B. vier oder mehr) entsprechender Arrays, wobei in jedem Array (insbesondere in dort vorgesehenen Speicherzellen) z.B. mehr als 32, 64, 128, 256, oder 512, etc. Mbit an Daten gespeichert werden können.

Die einzelnen Speicherzellen können entweder in einen programmierten Zustand, oder einen gelöschten Zustand gebracht werden (die z.B. jeweils einem mehr oder weniger stark leitfähigen Zustand der Speicherzelle entsprechen, und z.B. jeweils einem gespeicherten Datum d = 0, bzw. einem gespeicherten Datum d = 1 zugeordnet sind).

Zum Programmieren entsprechender Speicherzellen können diese mit (Programmier-)Strom-Pulsen und/oder -Spannungen vorbestimmter Höhe und/oder Dauer und/oder Anzahl beaufschlagt werden.

Zum Auslesen entsprechender Speicherzellen (d.h. zur Ermittlung, ob dort ein Datum d = 0, oder ein Datum d = 1 abgespeichert ist) können sog. Referenzströme verwendet werden.

Beispielsweise kann im Normalbetrieb des Speicherbauelements ein sich beim Auslesen einer Speicherzelle ergebender (z.B. an der Leitung 111 anliegender) Lesestrom (Icell) – oder ein entsprechend durch Spiegelung des Lesestroms (Icell) sich ergebender (z.B. an der Leitung 112 anliegender) Strom (Isp) – durch eine entsprechende auf dem Chip vorgesehene Vergleichseinrichtung mit einem (z.B. an der Leitung 116 eingespeisten) Referenzstrom Ir (z.B. – bei einem Flash-Speicher – einem Referenzstrom der Höhe von z.B. 15&mgr;A (oder z.B. 5&mgr;A oder 20&mgr;A)) verglichen werden; je nachdem, ob der entsprechende Lesestrom größer oder kleiner ist als der entsprechende Referenzstrom (z.B. – abhängig vom jeweiligen Zellzustand – z.B. ca. O&mgr;A (insbesondere z.B. < 5&mgr;A), oder z.B. ca. 30&mgr;A (insbesondere z.B. > 20&mgr;A)), wird ermittelt, dass in der entsprechenden Speicherzelle ein Datum d = 1, oder ein Datum d = 0 abgespeichert ist.

Wird durch die Vergleichseinrichtung ermittelt, dass in der entsprechenden Speicherzelle ein Datum d = 1 abgespeichert ist, kann z.B. ein „logisch hohes" (oder alternativ: ein „logisch niedriges") (über eine Leitung 113 bereitgestelltes) – digitales – Ausgangs-Signal an einem entsprechenden Pad des Chips ausgegeben werden (umgekehrt kann – falls durch die Vergleichseinrichtung ermittelt wird, dass in der entsprechenden Speicherzelle ein Datum d = 0 abgespeichert ist – z.B. ein „logisch niedriges" (oder alternativ: ein „logisch hohes") – digitales – Ausgangs-Signal an dem entsprechenden Pad des Chips ausgegeben werden) (oder intern an einem auf demselben Chip wie das Speicherbauelement liegenden Mikrocontroller).

Zur Spiegelung des sich beim Auslesen einer Speicherzelle – z.B. der beim Auslesen über die Leitung 111 mit dem ersten p-MOS-Feldeffekttransistor 103 verbundenen Speicherzelle – ergebenden Lesestroms (Icell) ist in der o.g. Schaltung 101 der bereits vorher erwähnte zweite p-MOS-Feldeffekttransistor 104 vorgesehen.

Die beiden p-MOS-Feldeffekttransistoren 103, 104 weisen i.W. gleiche Dimensionen auf, und werden beide – wie sich aus der Darstellung gemäß 2, und dem oben Gesagten ergibt – mit der gleichen Gate-Source-Spannung, und jeweils in Sättigung betrieben. Dadurch ist sichergestellt, dass der an der Leitung 112 anliegende – zur Auswertung des Zellzustands im Normalbetrieb des Speicherbauelements verwendete – Strom (Isp) dem sich beim Auslesen der Speicherzelle ergebenden, an der Leitung 111 anliegenden Lesestrom (Icell) entspricht.

Wie sich aus den Ausführungen oben ergibt, sind beim – oben erläuterten – Normalbetrieb des Speicherbauelements – abhängig von dem von der Vergleichseinrichtung ermittelten Zustand der jeweils ausgelesenen Speicherzelle – am entsprechenden Chip-Pad (bzw. lediglich intern am jeweiligen Mikrocontroller) lediglich – digital – entweder entsprechend „logisch hohe", oder „logisch niedrige" Ausgangs-Signale verfügbar.

Zur exakten Ermittlung bzw. Messung der Höhe des jeweiligen – vom Zustand der Speicherzelle abhängigen – Lesestroms (Icell) kann, insbesondere während eines Speicherbauelement-Testbetriebs, und wie im folgenden noch genauer erläutert wird, die an die in 2 gezeigte – herkömmliche – (Speicherzellen-Auslese-)Schaltung 101 angeschlossene – in 2 gestrichelt umrandete – (Speicherzell-Strom-Mess-) Einrichtung 102 verwendet werden.

Entsprechend der jeweils ermittelten, tatsächlichen Höhe des Lesestroms kann dann – für den Normalbetrieb des Speicherbauelements – z.B. die Höhe und/oder Dauer und/oder Anzahl der (Programmier-)Strom-Pulse und/oder -Spannungen entsprechend verändert bzw. eingestellt werden, und/oder die Höhe des jeweils verwendeten Referenzstroms, etc., etc., und/oder die ermittelte Lesestrom-Höhe kann zur Fehlerermittlung verwendet werden, usw.

Die o.g. (Speicherzell-Strom-Mess-) Einrichtung 102 kann – wie im folgenden noch genauer erläutert wird – während eines Normalbetriebs des Speicherbauelements entsprechend deaktiviert, und – bei Bedarf – beim o.g. Testbetrieb entsprechend aktiviert werden.

Wie aus 2 hervorgeht, weist die (Speicherzell-Strom-Mess-) Einrichtung 2 zwei p-MOS-Feldeffekttransistoren 110, 140 auf, sowie ein Transmission-Gate 150.

Das Gate des (hier – entsprechend wie der in 1 gezeigte Transistor 10 – als Stromspiegel-Transistor fungierenden) p-MOS-Feldeffekttransistors 110 ist über eine Leitung 136, und eine Leitung 134 – unter Zwischenschaltung des (hier als Aktivier-/Deaktivier-Transmission-Gate fungierenden) Transmission-Gates 150 – an eine Leitung 133, und damit die o.g. Leitung 105 angeschlossen, und somit an das Gate des ersten p-MOS-Feldeffekttransistors 103 (und des zweiten p-MOS-Feldeffekttransistors 104).

Wie aus 1 weiter hervorgeht, ist die Source des p-MOS-Feldeffekttransistors 110 über eine Leitung 118 an die o.g. Leitung 107 angeschlossen, und damit an die Source des ersten p-MOS-Feldeffekttransistors 5 (und des zweiten p-MOS-Feldeffekttransistors 4), sowie an die o.g. – an die Leitung 9 angeschlossene – Versorgungsspannungsquelle.

Zusätzlich ist die Source des p-MOS-Feldeffekttransistors 110 an die Source des (hier als Aktivier-/Deaktivier-Transistors fungierenden) p-MOS-Feldeffekttransistors 140 angeschlossen, dessen Drain über eine Leitung 135 an die o.g. Leitungen 134, 135, und damit das Gate des p-MOS-Feldeffekttransistors 110 angeschlossen ist.

Das Gate des p-MOS-Feldeffekttransistors 140 ist über eine Leitung 131 an eine Steuer-Leitung 131 angeschlossen, die über eine Leitung 137 an einen ersten Steuer-Eingang des Transmission-Gates 150 angeschlossen ist.

Wie aus 2 weiter hervorgeht, ist ein zweiter (inverser) Steuer-Eingang des Transmission-Gates 150 an eine zweite – zu der o.g. ersten Steuer-Leitung 131 inverse – Steuer-Leitung 132 angeschlossen.

Der Drain des p-MOS-Feldeffekttransistors 110 über eine Leitung 121 an ein (Analog-)Bus-System angeschlossen, welches mit einem entsprechenden – speziellen – weiteren, an Masse angeschlossenen Pad des Speicherbauelement-Chips verbindbar ist.

Vorzugsweise ist der Drain des p-MOS-Feldeffekttransistors 110 direkt über das Bus-System, und insbesondere ohne Zwischenschaltung entsprechender Strom-Vergleichseinrichtungen, und/oder Inverter und/oder Verstärker, und/oder Analog-/Digital-Wandler, etc. an das o.g. – spezielle – weitere Pad anschließbar.

Liegt an der Steuer-Leitung 131 z.B. ein „logisch niedriges" Steuer-Signal analog_en (z.B. 0V), und an der Steuer-Leitung 132 ein „logisch hohes" Steuersignal analog_en_q (z.B. VDD), wird der p-MOS-Feldeffekttransistor 140 in einen leitfähigen, und das Transmission-Gate 150 in einen gesperrten Zustand gebracht, wodurch die Speicherzell-Strom-Mess-Einrichtung 102 insgesamt entsprechend in einen deaktivierten Zustand gebracht werden kann.

Zum Aktivieren der Speicherzell-Strom-Mess-Einrichtung 102 kann demgegenüber entsprechend umgekehrt an der Steuer-Leitung 131 z.B. ein „logisch hohes" Steuer-Signal analog_en (z.B. VDD) angelegt werden, und an der Steuer-Leitung 132 ein „logisch niedriges" Steuersignal analog_en_q (z.B. 0V). Dadurch wird der p-MOS-Feldeffekttransistor 140 in einen gesperrten, und das Transmission-Gate 150 in einen leitfähigen Zustand gebracht.

Die Anzahl der auf einem entsprechenden Speicherbauelement-Chip vorgesehenen – der in 2 gezeigten Speicherzell-Strom-Mess-Einrichtung 102 und/oder Speicherzellen-Auslese-Schaltung 101 in Aufbau und/oder Funktionsweise entsprechenden – Speicherzell-Strom-Mess-Einrichtungen und/oder Speicherzellen-Auslese-Schaltungen kann wesentlich kleiner sein, als die Anzahl der insgesamt vorgesehenen Speicherzellen (z.B. der Anzahl der pro Array bzw. Sub-Array jeweils insgesamt gemeinsam aktivierbaren Speicherzellen bzw. Leseverstärkern entsprechen, bzw. der Anzahl der auf dem Chip vorgesehenen Leseverstärker, etc.). Beispielsweise können auf einem Chip zwischen 1 und 128 Speicherzell-Strom-Mess-Einrichtungen und/oder Speicherzellen-Auslese-Schaltungen vorgesehen sein, insbesondere z.B. zwischen 1 und 32 Speicherzell-Strom-Mess-Einrichtungen und/oder Speicherzellen-Auslese-Schaltungen, etc., oder alternativ z.B. auch mehr als 10, 20 oder 50 entsprechende Einrichtungen/Schaltungen, etc. Zum Auslesen entsprechender Speicherzellen (und/oder zum Messen der sich hierbei ergebenden Leseströme) wird die jeweils entsprechende Speicherzell-Strom-Mess-Einrichtung und/oder Speicherzellen-Auslese-Schaltung leitend mit der jeweiligen Speicherzelle verbunden.

Zur Durchführung einer – exakten – Messung des sich beim Auslesen der an die Leitung 111 anschließbaren Speicherzelle ergebenden Lesestroms (Icell) beim o.g. Speicherbauelement-Testbetrieb wird der in der Speicherzell-Strom-Mess-Einrichtung 102 vorgesehene Aktivier-/Deaktivier-Transistor (d.h. der p-MOS-Feldeffekttransistor 120) in einen gesperrten, und das in der Speicherzell-Strom-Mess-Einrichtung 102 vorgesehene Aktivier-/Deaktivier-Transmission-Gate (d.h. das Transmission-Gate 150) in einen leitfähigen Zustand gebracht (und damit die Speicherzell-Strom-Mess-Einrichtung 102 – insgesamt – aktiviert).

Das Gate des p-MOS-Feldeffekttransistors 110 ist dann leitend mit dem Gate des ersten p-MOS-Feldeffekttransistors 103 (und dem Gate des zweiten p-MOS-Feldeffekttransistors 104) verbunden, und – durch den dann nicht-leitenden p-MOS-Feldeffekttransistors 140 – von der Source des p-M0S-Feldeffekttransistor 110 getrennt.

Der erste p-MOS-Feldeffekttransistor 103, und der p-MOS-Feldeffekttransistor 110 weisen i.W. gleiche Dimensionen auf, und werden beide – wie sich aus der Darstellung gemäß 1, und dem oben Gesagten ergibt – bei aktivierter Speicherzell-Strom-Mess-Einrichtung 102 mit der gleichen Gate-Source-Spannung, und jeweils in Sättigung betrieben.

Der an der Leitung 111 anliegende – sich beim Auslesen der Speicherzelle ergebende – Lesestrom (Icell) wird somit durch die o.g. Speicherzell-Strom-Mess-Einrichtung 102 (insbesondere den p-MOS-Feldeffekttransistor 110) „gespiegelt"; der über den Source-Drain-Pfad des p-MOS-Feldeffekttransistors 110 zur o.g. Leitung 121 fließende (und am o.g. speziellen Pad des Chips extern analog abgreifbare, und analog messbare) Strom Imeasure entspricht dann dem sich beim Auslesen der Speicherzelle ergebenden Lesestrom (Icell).

Wie oben erläutert, kann das o.g. – spezielle – Pad über das o.g. (Analog-)Bus-System mit der o.g. Leitung 121 (und damit der Speicherzell-Strom-Mess-Einrichtung 102) verbunden werden. Entsprechend ähnlich können auch eine oder mehrere weitere – der in 2 gezeigten Speicherzell-Strom-Mess-Einrichtung 102 in Aufbau und/oder Funktion entsprechende – Speicherzell-Strom-Mess-Einrichtungen an das o.g. – spezielle – Pad anschließbar sein (d.h. abhängig von entsprechenden Steuer-Signalen, und entsprechend wie die Speicherzell-Strom-Mess-Einrichtung 102 entweder elektrisch mit dem – speziellen – Pad verbunden, oder elektrisch von diesem getrennt werden).

Dadurch kann erreicht werden, dass die Anzahl der am Speicherbauelement insgesamt vorzusehenden – speziellen, zur Ausgabe analoger Mess-Ströme Imeasure dienenden – Pads kleiner sein kann, als die o.g. Anzahl an Speicherzell-Strom-Mess-Einrichtungen 102.

Mit Hilfe der in 1 und 2 gezeigten Speicherzell-Strom-Mess-Einrichtungen 2, 102 kann erreicht werden, dass sich die jeweils ausgelesene Speicherzelle während der im Testbetrieb durchgeführten Analog-Strom-Messung im gleichen bzw. im Wesentlichen gleichen Zustand, insbesondere im gleichen Arbeitspunkt befindet, wie im Normalbetrieb bzw. Normal-Lese-Betrieb.

Des weiteren können mit den oben beschriebenen, unter Verwendung der Speicherzell-Strom-Mess-Einrichtungen 2, 102 durchgeführten Analog-Strom-Mess-Verfahren – insbesondere im Vergleich zu herkömmlichen Analog-Mess-Verfahren – durch Bahnwiderstände wie z.B. Metallleitungen, Transfergates, etc. hervorgerufene Messunsicherheiten stark reduziert bzw. eliminiert werden.

1Speicherzellen-Auslese-Schaltung 2Speicherzell-Strom-Mess-Einrichtung 3p-MOS-Feldeffekttransistor 4p-MOS-Feldeffekttransistor 5Leitung 6Leitung 7Leitung 8Leitung 9Leitung 10p-MOS-Feldeffekttransistor 11Leitung 12Leitung 13Leitung 14Inverter 15Ausgangs-Leitung 16Leitung 17Leitung 18Leitung 19Leitung 20p-MOS-Feldeffekttransistor 21Leitung 22Steuer-Leitung 101Speicherzellen-Auslese-Schaltung 102Speicherzell-Strom-Mess-Einrichtung 103p-MOS-Feldeffekttransistor 104p-MOS-Feldeffekttransistor 105Leitung 106Leitung 107Leitung 108Leitung 109Leitung 110p-MOS-Feldeffekttransistor 111Leitung 112Leitung 113Leitung 116Leitung 118Leitung 121Leitung 131Steuer-Leitung 132Steuer-Leitung 133Leitung 134Leitung 135Leitung 136Leitung 137Leitung 138Leitung 140p-MOS-Feldeffekttransistor 150Transmission-Gate

Anspruch[de]
  1. Einrichtung (2, 102) zum Messen von Speicherzell-Strömen, insbesondere für nicht-flüchtige Speicherbauelemente, dadurch gekennzeichnet, dass die Einrichtung (2, 102) eine Stromspiegel-Einrichtung (10, 110) aufweist zum Spiegeln eines beim Auslesen einer Speicherzelle durch diese fließenden Stroms (Icell), und Liefern eines beim Spiegeln erzeugten Analog-Strom-Signals (Imeasure) oder eines hieraus gewonnenen Analog-Strom-Signals an ein Analog-Ausgangs-Pad eines Speicherbauelements.
  2. Einrichtung (2, 102) nach Anspruch 1, bei welcher die Stromspiegel-Einrichtung (10, 110) einen Transistor, insbesondere Feldeffekttransistor aufweist.
  3. Einrichtung (2, 102) nach Anspruch 2, bei welcher ein Ausgang, insbesondere ein Source- oder Drain-Ausgang des Transistors mit dem Analog-Ausgangs-Pad des Speicherbauelements verbindbar ist.
  4. Einrichtung (2, 102) nach einem der vorhergehenden Ansprüche, mit einer Aktivier-/Deaktivier-Einrichtung (20; 140, 150) zum Deaktivieren der Einrichtung (2, 102) in einem Normalbetrieb des Speicherbauelements, und Aktivieren in einem Testbetrieb des Speicherbauelements.
  5. Einrichtung (2, 102) nach Anspruch 4, bei welcher die Aktivier-/Deaktivier-Einrichtung eine zwischen die Stromspiegel-Einrichtung (10) und das Analog-Ausgangs-Pad geschaltete Schalt-Einrichtung (20), insbesondere Transistor aufweist.
  6. Einrichtung (2, 102) nach einem der vorhergehenden Ansprüche, welche an eine Speicherzellen-Auslese-Schaltung (1, 101) angeschlossen ist.
  7. Einrichtung (2, 102) nach Anspruch 6, bei welcher die Speicherzellen-Auslese-Schaltung (1, 101) einen Transistor (3, 103), insbesondere einen Feldeffekttransistor aufweist.
  8. Einrichtung (2, 102) nach Anspruch 6 oder 7, bei welcher die Speicherzellen-Auslese-Schaltung (1, 101) einen weiteren Transistor (4, 104), insbesondere einen Feldeffekttransistor aufweist.
  9. Einrichtung (2, 102) nach Anspruch 7 oder 8, bei welcher das Gate des Stromspiegel-Einrichtungs-Transistors (10, 110) an das Gate des Speicherzellen-Auslese-Schaltungs-Transistors (3, 103), und die Source oder der Drain des Stromspiegel-Einrichtungs-Transistors (10, 110) an die Source oder den Drain des Speicherzellen-Auslese-Schaltungs-Transistors (3, 103) anschliessbar ist.
  10. Einrichtung (2, 102) nach einem der Ansprüche 6 bis 9, bei welcher die Aktivier-/Deaktivier-Einrichtung eine zwischen die Stromspiegel-Einrichtung (110) und die Speicherzellen-Auslese-Schaltung (101) geschaltete Schalt-Einrichtung (140, 150) aufweist.
  11. Einrichtung (2, 102) nach Anspruch 10, bei welcher die Schalt-Einrichtung (140, 150) einen Transistor (140), und/oder ein Transmission-Gate (150) aufweist.
  12. Einrichtung (2, 102) nach einem der vorhergehenden Ansprüche, welche Teil einer Leseverstärker-Einrichtung ist.
  13. Verfahren zum Messen von Speicherzell-Strömen, insbesondere für nicht-flüchtige Speicherbauelemente, welches die Schritte aufweist:

    – Spiegeln eines beim Auslesen einer Speicherzelle durch diese fließenden Stroms (Icell), und

    – Liefern eines beim Spiegeln erzeugten Analog-Strom-Signals (Imeasure) oder eines hieraus gewonnenen Analog-Strom-Signals an ein Analog-Ausgangs-Pad eines Speicherbauelements.
Es folgen 2 Blatt Zeichnungen






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