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Dokumentenidentifikation DE69830972T2 24.05.2006
EP-Veröffentlichungsnummer 0000924710
Titel Speichermatrix mit reduziertem Ladestrom
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Brox, Martin, 81825 München, DE
DE-Aktenzeichen 69830972
Vertragsstaaten DE, FR, GB, IE, IT, NL
Sprache des Dokument EN
EP-Anmeldetag 23.10.1998
EP-Aktenzeichen 981200520
EP-Offenlegungsdatum 23.06.1999
EP date of grant 27.07.2005
Veröffentlichungstag im Patentblatt 24.05.2006
IPC-Hauptklasse G11C 11/409(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse G11C 7/00(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
Hintergrund der Erfindung

Diese Erfindung betrifft Speichermatrizen und insbesondere die Modifikation des Layouts von Speichermatrizen zum Reduzieren der Ladeströme der Matrizen.

Es ist sehr wichtig, den Stromverbrauch einer Speichermatrix zu reduzieren und/oder zu minimieren. Eine signifikante Ursache des Stromverbrauchs resultiert aus der Notwendigkeit, die Bitleitungen der Matrix während jedes Lesezyklus aufzuladen. Das Problem wird bei der Ausgestaltung von sehr dichten Speichern verschärft, deren Bitleitungen sehr eng aneinander angeordnet sind.

1 zeigt einen Abschnitt einer Matrix von Speicherzellen 20, die in Zeilen und Spalten angeordnet sind. Die Matrix 20 weist eine Wortleitung (WLi) pro Zeile und eine „wahre" Spaltenleitung (BLTi) pro Spalte auf, sowie eine Speicherzelle 21, die an der Schnittstelle jeder Wortleitung und jeder Bitleitung BLT eingebunden ist. Die Matrix weist einen Abschnitt 30 zum Produzieren eines Komplementärsignals auf einer „komplementären" Bitleitung auf, die als BLCi entsprechend jedem BLTi bezeichnet ist, so dass jede Spalte eine „wahre" Bitleitung (BLT) und eine zugehörige „komplementäre" Bitleitung (BLC) besitzt. Die wahre und die komplementäre Information wird dann zu einem Leseverstärker (SA) geleitet, der mit dieser Spalte verknüpft ist.

In den bekannten Speichermatrizen sind die Bitleitungen so angeordnet, dass sie äquidistant zueinander sind. D.h., jede BLTi befindet sich im selben Abstand von der zugehörigen BLCi wie von der BLC(i – 1) der angrenzenden Spalte, wie in 2 dargestellt ist.

Um ein folgendes Merkmal der Erfindung besser zu erläutern, sei darauf hingewiesen, dass die Kapazität CINT zwischen einem Paar von Bitleitungen (BLTi und BLCi), die mit der Spalte Ci verknüpft sind, im Allgemeinen der Kapazität (CEXT) zwischen den Bitleitungen aneinandergrenzender Spalten [BLTi und BLC(i – 1)] entsprechen.

Außerdem sei darauf hingewiesen, dass wie in 2A gezeigt vor jedem Lese- oder Schreibzyklus die Speichermatrix und alle Bitleitungen auf eine Spannung (z.B. VDD/2) voraufgeladen werden, die beispielsweise gleich oder halb so groß wie die Betriebsspannung (VDD und Erde), die an die Speichermatrix angelegt wird, ausgewählt werden kann.

Während jedes Lesezyklus werden die Bitleitungen des Speichers in einen hohen oder niedrigen Zustand versetzt, wobei BLCi immer zum Gegenstück von BLTi gemacht wird. Nach erfolgtem Auslesen werden die Bitleitungen wieder auf VDD/2 gesetzt, wie oben angemerkt wurde und in 2A dargestellt ist.

EP 0 697 735 offenbart ein einmal verdrilltes Layout und ein Verfahren für eine integrierte Schaltung mit einer Mehrzahl von paarweisen Leitungen, die vornehmlich parallel verlaufen. Diese Erfindung ist auf eine solche Verbindungsmatrix gerichtet, bei der eine kapazitive Kopplung innerhalb eines Paares vermieden wird und kapazitive Kopplungen zwischen Paaren angepasst werden.

US 5,610,871 offenbart einen Speicher mit Unterbitleitungen, die entsprechend den jeweiligen Speicherzellenspaltengruppen angeordnet sind, wobei auch Hauptbitleitungen vorgesehen sind.

Es ist eine Aufgabe dieser Erfindung, den Stromverbrauch im Speicher auf Grund der Voraufladung und Entladung der Bitleitungen einer Speichermatrix zu reduzieren.

Zusammenfassung der Erfindung

Wie oben erwähnt existiert bei Systemen, die die Erfindung umsetzen, eine gewisse Kapazität (CINT) zwischen den beiden Bitleitungen (die ein Paar von Bitleitungen definieren) einer Spalte, und es existiert eine gewisse Kapazität (CEXT) zwischen den Bitleitungen aneinandergrenzender Spalten. Die Erfindung des Anmelders liegt teilweise in der Erkenntnis, dass mehr Ladestrom notwendig ist, um die Kapazität (CINT) zwischen den paarweisen Bitleitungen einer Spalte aufzuladen und zu entladen, als die Kapazität (CEXT) zwischen den Bitleitungen aneinandergrenzender Spalten aufzuladen und zu entladen.

Außerdem liegt die Erfindung auch in der Modifikation des Layouts der Bitleitungen der Matrix, wodurch die Kapazität (CINT) der paarweisen Bitleitungen gesenkt wird, selbst wenn dies eine Erhöhung der Kapazität (CEXT) zwischen aneinandergrenzenden Bitleitungen hervorruft. Durch das Absenken der Kapazität (CINT) der paarweisen Bitleitungen, die höhere (mehr) Ladeströme benötigt, bezüglich der Kapazität (CEXT) zwischen aneinandergrenzenden Bitleitungen wird weniger Gesamtstrom benötigt, und somit wird der Stromverbrauch gesenkt.

Kurze Beschreibung der Zeichnungen

In den begleitenden Zeichnungen bezeichnen dieselben Bezugsziffern dieselben Komponenten; und

1 ist eine teilweise schematische, teilweise als Schaltbild ausgebildete Abbildung eines Speichersystems des Standes der Technik;

2 ist eine vereinfachte Draufsicht (nicht maßstabsgetreu) des Layouts eines Abschnitts der Bitleitungen einer Speichermatrix des Standes der Technik;

2A zeigt die Voraufladung der Bitleitungen der Speichermatrizen aus 1 und 2 vor und nach jedem Lese-/Schreibzyklus;

3A und 3B sind vereinfachte Diagramme, die zwei mögliche Zustände der internen Kapazität (CINT) und der entsprechenden paarweisen Bitleitungen zeigen;

4A, 4B, 4C und 4D sind vereinfachte Diagramme, die 4 mögliche Zustände der externen Kapazität (CEXT) und die entsprechenden Zustände der Bitleitungen aneinandergrenzender Spalten zeigen;

5 zeigt die Asymmetrie der Abstände zwischen den Bitleitungen gemäß der Erfindung;

6 ist eine Skizze, die die Veränderung im Ladestrom als Funktion unterschiedlicher Bitleitungsabstände darstellt;

7A, 7B und 7C zeigen einen Querschnitt einer integrierten Schaltung, der die Bildung von Bitleitungen und Hauptbitleitungen auf unterschiedlichen Niveaus zeigt; das Layout und die Verbindung von Bitleitungen (BLs) und Hauptbitleitungen (MBLs) bzw. die Paarbildung von Hauptbitleitungen und ihre Verbindung mit Leseverstärkern;

8 ist ein erfindungsgemäßes Layout der Hauptbitleitungen einer Architektur des in 7 dargestellten Typs; und

8A und 8B sind schematische Diagramme, die die Verbindung von Bitleitungen mit entsprechenden Hauptbitleitungen bzw. das erfindungsgemäße Layout von Hauptbitleitungen zeigen.

Detaillierte Beschreibung der Erfindung

Die Erfindung kann am Besten unter Berücksichtigung folgender Punkte verstanden werden:

  • a) Zwischen jedem Paar von Bitleitungen einer Spalte (d.h. BLTi und BLCi) existiert eine Kapazität CINT.
  • b) Zwischen aneinandergrenzenden Bitleitungen verschiedener Spalten [d.h. BLC(i – 1) und BLTi; oder BLCi und BLT(i + 1)] existiert eine Kapazität CEXT.
  • c) Vor jedem Lesezyklus wird ein Voraufladesignal an alle Bitleitungen (BLTi und BLCi) der Matrix angelegt. Es darf angenommen werden, dass das Voraufladesignal alle Bitleitungen auf VDD/2 Volt setzt, wobei (wie zuvor) VDD und Erde das auf die Speichermatrix angewandte Betriebspotential darstellen.
  • d) Nach dem Voraufladen darf man davon ausgehen, dass die Inhalte der Elemente einer Zeile der Speichermatrix auf ihre entsprechenden Bitleitungen hin ausgelesen werden. Jede Zelle der Zeile enthält ein „Hoch" oder ein „Tief". Folglich wird jede BLTi-Leitung hoch oder tief sein, und die entsprechende BLCi-Leitung wird sich in einem komplementären Niveauzustand befinden. Eine der beiden Platten jeder Kapazität CINT der Matrix wird auf VDD aufgeladen sein, und die andere Platte auf Erde, wie in 3A und 3B dargestellt ist.

BLTi und BLC(i – 1) oder BLCi und BLT(i + 1) können sich in entgegengesetzter Richtung oder in derselben Richtung bewegen. Die über die Kapazitäten CEXT zwischen den Bitleitungen aneinandergrenzender Spalten ausgebildeten Spannungen können dann wie in 4A und 4B dargestellt ausgebildet sein, oder sie können wie in 4C und 4D dargestellt ausgebildet sein. Statistisch darf angenommen werden, dass die Zustände nach 4A und 4B in 50% der Zeit auftreten, und die Zustände nach 4C und 4D ebenfalls in 50% der Zeit.

  • e) Um die Zustände aus 3A und 3B herzustellen, entspricht die Gesamtladung (QA), mit der CINT versorgt wird, (CINT)(VDD). Um die Zustände aus 4A, 4B, 4C und 4D herzustellen, kann die Gesamtladung (QB), mit der CEXT versorgt wird, als 1/2(CEXT)(VDD) ausgedrückt werden (da auf einer statistischen Basis lediglich die Hälfte der Zwischenspaltenkapazität CEXT während eines Lesezyklus auf VDD aufgeladen wird.)
  • Die Gesamtladung (und der entsprechende Ladestrom) können folgendermaßen ausgedrückt werden: Q = (CINT)(VDD) + 1/2 (CEXT)(VDD)Gleichung 1
  • f) Der Stand der Technik lehrt, dass das Layout der Bitleitungen so sein soll, dass sie wie in 2 dargestellt einen gleichen Abstand zueinander aufweisen; d.h., der Abstand zwischen den Bitleitungen ist S1 = S2. Deshalb entspricht jedes CINT im Allgemeinen jedem CEXT.
  • g) Auf der Basis der in Abschnitt (e) vorgestellten Analyse erkannte der Anmelder jedoch, dass durch Verringern von CINT (selbst auf Kosten eines Anstiegs von CEXT) der Ladestrom und der gesamte Ladungsverbrauch des Systems verringert wird.
  • h) Eine Analyse von bestimmten Bedingungen, die vorliegen und auf die eingegangen werden muss, liefert Folgendes:

    (1) – Die Kapazität (C) zwischen Bitleitungen kann im Allgemeinen ausgedrückt werden durch: C = K/SGleichung 2 wobei K = a konstant ist; und S = der Abstand zwischen den Bitleitungen.

    (2) – Es darf angenommen werden, dass der Abstand zwischen den Bitleitungen einer Spalte (BLTi und BLCi) wie in 5 dargestellt um einen Betrag D erhöht wird (um CINT zu verringern) und dass der Abstand zwischen den Bitleitungen aneinandergrenzender Spalten um einen Betrag D verringert wird (Erhöhung von CEXT).

    Somit kann CINT folgendermaßen ausgedrückt werden: CINT = K/(S + D)Gleichung 3 und CEXT = K/(S – D)Gleichung 4

    (3) – Einsetzen der Gleichungen 3 und 4 in Gleichung 1 liefert: Q(D) = VDD {[K/(S + D)] + 1/2[K/(S – D)]}Gleichung 5 Bildet man die Ableitung von Q(D),

    dQ/dD = 0, erhält man

    D/S = 0.172

Eine Skizze von Q(D) als Funktion von D/S ist in 6 dargestellt. Wie aus Gleichung 5 hervorgegangen ist, wird der minimale Ladestrom für ein Verhältnis D/S von 0.172 erhalten. Somit sollte der Abstand (S1) zwischen den paarweisen Bitleitungen einer Spalte optimalerweise S1 = S + 0.172 sein, während der Abstand (S2) zwischen den Bitleitungen aneinandergrenzender Spalten S2 = S – 0.172 sein sollte. Deshalb wird die Asymmetrie der Abstände zwischen den Bitleitungen erfindungsgemäß den Gesamtladestrom reduzieren. Somit wird in einer sehr dichten Matrix der Ladestrom und der Stromverbrauch durch Erhöhen der Abstände zwischen den paarweisen Bitleitungen (BLTi und BLCi) und Verringern der Abstände zwischen den Bitleitungen aneinandergrenzender Spalten [BLC(i – 1) und BLTi; oder BLCi und BLT(i + 1)] verringert.

Ein Anwendungsbeispiel der oben beschriebenen allgemeinen Berechnungen ist folgendermaßen. Eine hierarchische Bitleitungsarchitektur (wie in 7A dargestellt) erlaubt ein Layout mit doppeltem Strukturabstand (Double Pitch (2P)-Layout) der Hauptbitleitungen, die die Ausgänge der Bitleitungen mit Leseverstärkern verbinden, wie in 7B und 7C gezeigt ist. Bitleitungen (BL) auf einem besonderen Niveau können über Schalter 71 mit einer Hauptbitleitung (MBL) auf einem höheren Niveau verbunden werden, wie in 7A und 7B dargestellt ist. Wie in 7C dargestellt ist, besitzt jeder Leseverstärker an seinen Ausgängen eine Hauptbitleitung (MBLT) zur Datenübertragung und eine komplementäre Bitleitung (MBLC) zum Übertragen der Komplementärdaten. Die Kapazität zwischen den paarweisen Hauptbitleitungen (MBLTi und MBLCi) ist definiert als CINT, und die Kapazität zwischen den Hauptbitleitungen aneinandergrenzender Spalten ist definiert als CEXT.

Beim Layout aus 7 entspricht CINT CEXT wobei CINT und CEXT K/2P entsprechen, wobei K eine technologieabhängige Konstante ist. Wie oben diskutiert wird die Ladung (Q), die benötigt wird, um diese Kapazitäten aufzuladen, durch Gleichung 1 ausgedrückt.

Erfindungsgemäß wird die Gesamtladung, die notwendig ist, um die internen Kapazitäten CINT aufzuladen (und somit der Ladestrom für die Bitleitungen), verringert, indem die paarweisen Bitleitungen (d.h. MBLTi und MBLCi), die denselben Leseverstärker (SAi) versorgen, weiter weg bewegt werden, während der Abstand zwischen den Bitleitungen aneinandergrenzender Spalten wie in 8 dargestellt verringert wird. Eine Berechnung zur Optimierung des in 7A, 7B und 7C dargestellten Layouts, um das Layout in 8 zu erzeugen, ist folgendermaßen: Q(D) = VDD{[K/(2P + D)] + (1/2)[K/(2P + C)]}Gleichung 6

Eine Bestimmung des Minimums, dQ/dD = 0, liefert D = 0.34PGleichung 7

Aus Sicht der Lithographie wird das Abstandserfordernis leicht erhöht (1.66P gegenüber 2P für den minimalen Abstand). Das Abstandserfordernis ist aber immer noch unkritisch; kritische Niveaus würden entstehen, wenn einfache Strukturabstände (single pitch, 1P) oder weniger notwendig würden.

8 zeigt die Asymmetrie der Hauptbitleitungen. Es sollte jedoch klar sein, dass die Asymmetrie sowohl bei den Bitleitungen als auch bei den Hauptbitleitungen vorliegen kann.

Die Hauptbitleitungen sind vorzugsweise auf einer Hauptbitleitungs(MBL)-Schicht ausgebildet, die über einer Bitleitungs(BL)-Schicht, die die Bitleitungen enthält, ausgebildet ist, ähnlich zur Darstellung in 7A. Somit verlaufen die Bitleitungen und die Hauptbitleitungen in derselben Richtung, obwohl sie auf verschiedenen Niveaus liegen. Eine oder mehrere BLT-Leitungen können mit einer MBLT-Leitung verbunden sein, und eine oder mehrere BLC-Leitungen können mit einer MBLC-Leitung verbunden sein, wie in 8A dargestellt ist. D.h., jede Hauptbitleitung (MBL) trägt die Daten von zwei oder mehr Bitleitungen (BL). Um ein Umschalten zwischen den ausgewählten Bitleitungen und einer entsprechenden Hauptbitleitung zu erleichtern, kann ein einfacher Multiplextransistor zwischen die Bitleitungen und die entsprechende Hauptbitleitung eingefügt werden, wie in 8A dargestellt ist. Die Auswahl, welche Bitleitung mit einer Hauptbitleitung verbunden wird, wird durch einfache Adressdekodierung getroffen.

In erfindungsgemäßen Layouts sind die BLT- und BLC-Leitungen auf einem ersten Niveau eines Halbleiterchips ausgebildet, wobei die BLCis durch das Einbringen von Invertierern zwischen die BLTis und die entsprechenden BLCis definiert werden. Die BLTs können mit entsprechenden MBLTs auf einem zweiten Niveau verbunden werden, und die BLCs können mit entsprechenden MBLCs, die sich ebenfalls auf dem zweiten Niveau befinden, verbunden werden. Die MBLTs können durch die darunter liegende BLC definiert werden, und/oder durch Einbringen von Invertierern zwischen entsprechende MBLTs und MBLTs, wie in 8B gezeigt ist.

Deshalb kann erfindungsgemäß der Abstand zwischen den Bitleitungen und/oder Hauptbitleitungen gesteuert (erhöht und/oder verringert) werden, um die Ladeströme zu reduzieren, die benötigt werden, um die Bitleitungen und/oder Hauptbitleitungen (vor)aufzuladen.


Anspruch[de]
  1. Integrierte Schaltung (IC) mit einer Matrix (20) aus Speicherzellen (21), die in Zeilen und Spalten angeordnet sind, und mit einem Paar von Bitleitungen pro Spalte von Speicherzellen zum Übertragen der Daten einer Zelle (21) und ihres Gegenstücks, wobei die Bitleitungen entlang eines Niveaus der integrierten Schaltung angeordnet sind, und wobei eine Kapazität CINT zwischen den Bitleitungen, die ein Paar bilden, vorliegt, und eine Kapazität CEXT zwischen jeder Bitleitung eines Paars und den Bitleitungen angrenzender Spalten vorliegt, dadurch gekennzeichnet, dass der Abstand zwischen den Bitleitungen innerhalb eines Paars größer ist als der Abstand zwischen den Bitleitungen eines jeden Paars und den Bitleitungen angrenzender Spalten.
  2. Integrierte Schaltung nach Anspruch 1, wobei die Bitleitungen so beabstandet sind, dass die Kapazität CINT zwischen den Bitleitungen innerhalb eines Paars geringer ist als die Kapazität CEXT zwischen dem Paar von Bitleitungen einer Spalte und den angrenzenden Bitleitungen angrenzender Spalten.
  3. Integrierte Schaltung nach Anspruch 2, wobei die Bitleitungen vor jedem Lesezyklus voraufgeladen werden, und wobei weniger Strom notwendig ist, um die Bitleitungen aufzuladen, wenn CINT kleiner ist als CEXT, als wenn CINT gleich oder größer als CEXT ist.
  4. Integrierte Schaltung nach Anspruch 1, wobei die Bitleitungen Hauptbitleitungen sind.
  5. Integrierte Schaltung nach Anspruch 1, wobei die Bitleitungen direkt mit den Speicherzellen der Matrix verbunden sind.
  6. Integrierte Schaltung nach Anspruch 4, wobei die Hauptbitleitungen über ergänzende Bitleitungen mit den Speicherzellen der Matrix verbunden sind.
  7. Integrierte Schaltung nach Anspruch 5, wobei die Bitleitungen auf einem ersten Niveau der integrierten Schaltung angeordnet sind, und wobei die integrierte Schaltung ein zweites Niveau aufweist, auf dem Hauptbitleitungen angeordnet sind, die über Schaltmittel (71) mit den Bitleitungen des ersten Niveaus verbunden sind, und wobei die Hauptbitleitungen paarweise angeordnet sind, wobei jedes Paar von Hauptbitleitungen die Daten einer Zelle (21) und ihres Gegenstücks trägt; und wobei der Abstand zwischen zwei Hauptbitleitungen, die ein Paar bilden, größer ist als der Abstand zwischen dem Paar von Hauptbitleitungen und angrenzenden Hauptbitleitungen.
  8. Integrierte Schaltung nach Anspruch 6, wobei die ergänzenden Bitleitungen in einem ersten Niveau der integrierten Schaltung und paarweise angeordnet sind, so dass es ein Paar von ergänzenden Bitleitungen pro Spalte von Speicherzellen gibt, wobei eine ergänzende Bitleitung eines Paars zum Tragen der in den Speicherzellen der zugehörigen Spalte enthaltenen Daten dient, und die andere ergänzende Bitleitung eines Paars zum Übermitteln des Gegenstücks dieser Daten dient, und wobei die Hauptbitleitungen (MBL), die in einem zweiten Niveau der integrierten Schaltung angeordnet sind, mit einer vorbestimmten Anzahl von ergänzenden Bitleitungen verbunden und paarweise angeordnet sind, wobei eine Hauptbitleitung eines Paars zum Übertragen der Daten von einer oder mehreren ergänzenden Bitleitungen dient und die andere Hauptbitleitung eines Paars zum Übertragen des Gegenstücks dieser Daten dient, und wobei eine Kapazität MCINT zwischen Hauptbitleitungen, die ein Paar bilden, vorliegt, und eine Kapazität MCEXT zwischen den Hauptbitleitungen eines Paars von Hauptbitleitungen und den angrenzenden Hauptbitleitungen vorliegt, wobei der Abstand zwischen den Hauptbitleitungen innerhalb eines Paars größer ist als der Abstand zwischen den Hauptbitleitungen eines jeden Paars und den Hauptbitleitungen angrenzender Spalten.
  9. Integrierte Schaltung nach Anspruch 8, wobei die Hauptbitleitungen so beabstandet sind, dass die Kapazität MCINT zwischen Hauptbitleitungen innerhalb eines Paars kleiner ist als die Kapazität MCEXT zwischen einem Paar von Hauptbitleitungen und den angrenzenden Hauptbitleitungen.
  10. Integrierte Schaltung nach Anspruch 8, wobei die Hauptbitleitungen vor jedem Lesezyklus voraufgeladen werden, und wobei weniger Strom notwendig ist, um die Hauptbitleitungen aufzuladen, wenn MCINT kleiner ist als MCEXT, als wenn MCINT gleich oder größer als MCEXT ist.
  11. Verfahren zum Verringern des Ladestroms, der zum Aufladen einer Matrix (20) von Speicherzellen (21) in einer integrierten Schaltung (IC) notwendig ist, wobei die Speichermatrix in Zeilen und Spalten angeordnet ist und ein Paar von Bitleitungen pro Spalte von Speicherzellen aufweist, das die Daten einer Zelle (21) und ihres Gegenstücks überträgt, und wobei die Bitleitungen entlang eines Niveaus der integrierten Schaltung angeordnet sind, wobei eine Kapazität CINT zwischen Bitleitungen, die ein Paar bilden, vorliegt, und eine Kapazität CEXT zwischen jeder der Bitleitungen eines Paars und den Bitleitungen angrenzender Spalten vorliegt, gekennzeichnet durch beabstandetes Anordnen der Bitleitungen derart, dass der Abstand zwischen den Bitleitungen innerhalb eines Paars größer ist als der Abstand zwischen den Bitleitungen eines jeden Paares und den Bitleitungen angrenzender Spalten.
Es folgen 7 Blatt Zeichnungen






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