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Dokumentenidentifikation DE102005004146A1 01.06.2006
Titel Nichtflüchtiger Halbleiterspeicher
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schulze, Norbert, Dr., 01445 Radebeul, DE;
Riedel, Stephan, Dr., 01099 Dresden, DE;
Stein von Kamienski, Elard, Dr., 01109 Dresden, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 28.01.2005
DE-Aktenzeichen 102005004146
Offenlegungstag 01.06.2006
Veröffentlichungstag im Patentblatt 01.06.2006
IPC-Hauptklasse G11C 16/04(2006.01)A, F, I, 20051017, B, H, DE
Zusammenfassung Die Erfindung stellt einen nichtflüchtigen Halbleiterspeicher bereit, umfassend ein Substrat, das eine Substratregion aufweist, mindestens eine Wortleitung, eine Vielzahl von nichtflüchtigen Speicherzellen, die in einer Vielzahl von Sektoren angeordnet sind, und außerdem umfassend erste Wannen eines ersten Dotierungstyps, elektrisch isolierende Elemente und Schaltelemente. Jeder Sektor umfasst eine Vielzahl von nichtflüchtigen Speicherzellen, die gemeinsam in einer jeweiligen ersten Wanne angeordnet sind. Die mindestens eine Wortleitung verbindet Speicherzellen einer Gruppe von Sektoren von der Vielzahl von Sektoren elektrisch. Die ersten Wannen sind durch die elektrisch isolierenden Elemente von der Substratregion und voneinander getrennt. Jede erste Wanne ist mit einem jeweiligen Schaltelement verbunden, und der Halbleiterspeicher ist so aufgebaut, dass jede erste Wanne durch das jeweilige Schaltelement auf ein vorgegebenes Potential vorgespannt werden kann. Ferner wird ein Verfahren zum Betreiben des obigen nichtflüchtigen Halbleiterspeichers bereitgestellt.

Beschreibung[de]
GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft nichtflüchtige Halbleiterspeicher und Verfahren zum Betreiben solcher Speicher.

Flash-Speicher sind hochintegrierte nichtflüchtige Speicher und lassen sich in Daten-Flash- und Code-Flash-Speicher unterteilen.

Daten-Flash-Speicher werden typischerweise zum Speichern von großen Datenmengen in Anwendungen wie z.B. Digitalkameras, MP3-Playern und anderen elektronischen Produkten eingesetzt. Diese Anwendungen erfordern eine große Zahl von Zellen in jedem Sektor. Die Anforderungen an die Zuverlässigkeit von Daten-Flash-Speichern sind weniger streng als bei Code-Flash-Speichern. Um die Fläche, die für jede Speicherzelle benötigt wird, zu minimieren, werden NAND-Architekturen verwendet. NAND-Architekturen führen jedoch zu langsameren Zugriffszeiten.

Code-Flash-Speicher werden typischerweise zum Speichern von Programmcode in Anwendungen wie z. B. Personal-Computern, Mobiltelefonen, Personal Digital Assistants und anderen elektronischen Geräten eingesetzt. Für diese Speicherart sind die Zuverlässigkeitsanforderungen höher als für Daten-Flash-Speicher. Um die Zugriffszeiten zu verkürzen, werden NOR-Architekturen verwendet. Da für Lese-, Schreib- und Löschvorgänge kleinere Bereiche des Speichers zugänglich sein müssen, sind Sektoren in Code-Flash-Speichern kleiner als in Daten-Flash-Speichern.

Die Speicherkapazität von Flash-Speichern kann durch Erhöhung der Zahl der Bits, die pro Zelle gespeichert werden, erhöht werden. Programmierbare Nitrid-Festwertspeicher (NROM)-Zellen können zwei Bits pro Zelle speichern und basieren auf Ladungsspeicherung in einer Nitridschicht eines ONO (Oxid-Nitrid-Oxid)-Gate-Dielektrikums. Die Ladung ist in zwei Bereichen in der Nitridschicht jeder Zelle lokalisiert, und in jedem Bereich kann die Ladung unabhängig gehandhabt werden. Für jeden Bereich bestimmt die Menge der gespeicherten elektrischen Ladung die Schwellenspannungen Vth der Zelle. Eine hohe Schwellenspannung Vth entspricht einem High Zustand „1", und eine niedrige Schwellenspannung Vth entspricht einem Low Zustand „0". Durch Anlegen einer Gatespannung, die zwischen der hohen und der niedrigen Schwellenspannung liegt, und Messen des Stroms, der durch den Transistor fließt, kann der Zustand bestimmt werden, der in jedem Bereich der NROM-Zelle gespeichert ist. Abgesehen davon, dass man zwei Bits pro Zelle speichern kann, weisen Speicher auf Basis von NROM-Zellen außerdem den Vorteil auf, dass sie einen minimalen elektrischen Strom und eine geringe Produktionskomplexität erfordern.

Im Gegensatz zu anderen Flash-Speicher-Technologien, die je nach Flash-Speichertyp entweder eine NOR- oder eine NAND-Architektur benutzen, können NROM-basierte Speicher die so genannte „virtuelle Ground Array"-Architektur sowohl für Daten-Flash- als auch für Code-Flash-Speicher verwenden. 1 zeigt ein solches virtuelles Ground Array 26. Einzelne Speicherzellen 23 werden entlang von Reihen und Spalten angeordnet, um eine Matrix zubilden. Die Gates von Speicherzellen 23, die entlang der Reihen angeordnet sind, sind durch Wortleitungen 3 verbunden. Die Drain- und Source-Kontakte von Speicherzellen 23, die entlang der Spalten angeordnet sind, sind mit Bitleitungen 4 verbunden, wobei jede Bitleitung 4 von zwei an den Reihen entlang benachbarten Zellen (23) gemeinsam benutzt wird. Jede Speicherzelle 23 im Array 26 kann durch die jeweilige Wortleitung 3 und Bitleitungen 4, die der Reihe und der Spalte entsprechen, in der die Speicherzelle angeordnet ist, ausgewählt werden.

Speicherzellen sind gewöhnlich in Sektoren gruppiert, damit Vorgänge wie z. B. Löschen einfach und gleichzeitig an einer großen Zahl von Speicherzellen durchgeführt werden können. Im Allgemeinen läuft eine Wortleitung durch mehr als einen Sektor, und verbindet die Gateelektroden von Speicherzellen, die zu verschiedenen Sektoren gehören. Aufgrund der gemeinsamen Wortleitung von Speicherzellen in mehreren Sektoren werden nicht nur die Speicherzellen im Sektor, der gelöscht werden soll, mit einer für diesen Vorgang benötigten hohen negativen oder positiven Spannung am Gate vorgespannt. Darüber hinaus werden auch Speicherzellen anderer Sektoren vorgespannt, die nicht gelöscht werden sollen, aber mit derselben Wortleitung verbunden sind. Die Zustände, die in Speicherzellen dieser Sektoren gespeichert sind, werden normalerweise nicht geändert, da an ihren Bitleitungen keine Spannung anliegt. Die Spannung, die an den Gates der nicht ausgewählten Speicherzellen angelegt wird, ist jedoch hoch genug, um die elektrische Ladung, die in der ONO-Schicht der Speicherzellen gespeichert wird, über eine große Zahl solcher Programmier- und Löschzyklen zu beeinflussen. Als Folge davon ändern sich die Schwellenspannungen Vth in diesen Zellen, sodass es nicht mehr möglich ist, zwischen einem High und Low Zustand zu unterscheiden. Dieser Effekt ist als Gatebeeinflussung (gate disturb) bekannt und kann dazu führen, dass falsche Werte aus den Speicherzellen ausgelesen werden.

In den meisten Flash-Speicher-Produkten wird die Gatebeeinflussung nicht unterdrückt, selbst wenn dies eine reduzierte Zuverlässigkeit des Speichers zur Folge hat. Bemühungen, die Effekte der Gatebeeinflussung zu reduzieren, schließen die Optimierung der Dicke, von zum Beispiel der ONO-Schicht, ein. In einem anderen Ansatz werden Wortleitungen in separate Wortleitungen für jeden Sektor unterteilt. Die Gates der zu löschenden Zellen werden durch einen sektorspezifischen Auswahltransistor mit einer Wortleitung verbunden. Dieser Ansatz führt jedoch zu komplizierteren Speicherkonstruktionen.

KURZFASSUNG DER ERFINDUNG

Aufgabe der Erfindung ist es daher, einen nichtflüchtigen Halbleiterspeicher bereitzustellen, in welchem die Gatebeeinflussung während des Löschvorgangs minimiert wird. Ebenfalls Aufgabe der Erfindung ist es, ein Verfahren bereitzustellen, mit dem nichtflüchtige Halbleiterspeicher auf so eine Weise betrieben werden, dass die Gatebeeinflussung während des Löschvorgangs minimiert wird. Ferner ist eine Aufgabe der Erfindung, den Strom, der zum Löschen von Zellen im nichtflüchtigen Halbleiterspeicher benötigt wird, zu verringern.

In einer ersten bevorzugten Ausführungsform stellt die Erfindung einen nichtflüchtigen Halbleiterspeicher bereit, der ein Substrat mit einer Substratregion, mindestens eine Wortleitung, eine Vielzahl von nichtflüchtigen Speicherzellen, die in einer Vielzahl von Sektoren angeordnet sind, und außerdem erste Wannen eines ersten Dotierungstyps, elektrisch isolierende Elemente und Schaltelemente umfasst. Jeder Sektor umfasst eine Vielzahl von nichtflüchtigen Speicherzellen, die gemeinsam in einer jeweiligen ersten Wanne angeordnet sind. Die mindestens eine Wortleitung verbindet Speicherzellen einer Gruppe von Sektoren aus der Vielzahl von Sektoren elektrisch. Die ersten Wannen sind durch die elektrisch isolierenden Elemente von der Substratregion und voneinander getrennt. Jede erste Wanne ist mit einem jeweiligen Schaltelement verbunden, und der Halbleiterspeicher ist so aufgebaut, dass jede erste Wanne durch das jeweilige Schaltelement auf ein vorgegebenes Potential vorgespannt werden kann. Da die ersten Wannen der Sektoren durch die isolierenden Elemente voneinander und vom Substrat elektrisch isoliert sind, haben sie keine gemeinsamen elektrischen Potentiale. Das Löschen von Zellen in einem Sektor durch Anlegen der erforderlichen elektrischen Potentiale beeinflusst die Zellen in anderen Sektoren nicht. Um Zellen zu löschen, ist jedoch eine Potentialdifferenz zwischen dem Gate und dem Kanal der Zelle notwendig. In der Erfindung wird dies dadurch erreicht, indem die ersten Wannen, in denen die Kanäle der Zellen eingebettet sind, durch die Schaltelemente mit einem vorgegebenen Potential verbunden werden.

Bevorzugterweise ist das vorgegebene Potential, auf welches jede erste Wanne durch das jeweilige Schaltelement vorgespannt werden kann, ein Substratpotential der Substratregion, ein Massepotential oder ein Wortleitungspotential. Welches Potential als vorgegebenes Potential gewählt wird, hängt davon ab, ob die erste Wanne Speicherzellen enthält, die gelöscht werden sollen oder nicht. Wenn die erste Wanne eines Sektors Speicherzellen enthält, deren Inhalt gelöscht werden soll, wird als vorgegebenes Potential ein Substrat- oder Massepotential gewählt. In diesem Falle wird die erste Wanne mit dem Substrat oder der Masse verbunden, und die Potentialdifferenz zwischen dem Kanal und dem Gate der Zelle, die zum Löschen der Zelle erforderlich ist, kann angelegt werden. Wenn der Sektor gleichzeitig Speicherzellen enthält, deren Inhalte nicht gelöscht werden sollen, wird das Wortleitungspotential als vorgegebenes Potential gewählt. In diesem Falle liegen der Kanal und das Gate der Speicherzelle beide auf Wortleitungspotential und es besteht keine Potentialdifferenz zwischen diesen. Als Resultat werden Gatebeeinflussungen beim Löschen von Zellen in einem anderen Sektor eliminiert.

Bevorzugterweise sind die Schaltelemente Transistoren, wobei jeder Transistor einen ersten und zweiten Source/Drain-Kontakt umfasst. Der erste Source/Drain-Kontakt ist mit der jeweiligen ersten Wanne verbunden, und der zweite Source/Drain-Kontakt ist mit dem vorgegebenen Potential verbunden. Mit Hilfe von Transistoren, wie z. B. Feldeffekttransistoren, können die ersten Wannen mit dem erforderlichen vorgegebenen Potential verbunden werden. Die Transistoren können im gleichen Substrat implementiert sein wie der Speicher.

Alternativ dazu umfasst jedes Schaltelement einen ersten und einen zweiten Transistor, die jeder einen ersten und einen zweiten Source/Drain-Kontakt aufweisen, Ein erster Source/Drain-Kontakt des jeweiligen ersten Transistors ist mit einem Wortleitungspotential verbunden, und. ein zweiter Source/Drain-Kontakt des ersten Transistors ist mit der jeweiligen ersten Wanne verbunden, Ein erster Source/Drain-Kontakt des jeweiligen zweiten Transistors ist mit einem Substratpotential verbunden, und ein zweiter Source/Drain-Kontakt des zweiten Transistors ist mit der jeweiligen ersten Wanne verbunden. Die Transistoren werden benutzt, um die jeweiligen ersten Wannen entweder mit einem Wortleitungs- oder mit einem Substratpotential zu verbinden, je nachdem, ob die erste Wanne Speicherzellen enthält, die vor Gatebeeinflussung geschützt werden sollen oder gelöscht werden sollen. Der erste und zweite Transistor können von entgegengesetzter Polarität sein, wie zum Beispiel NMOS-und PMOS-Transistoren, und können durch gleiche, mit den Gates verbundene elektrische Signale angesteuert werden.

Gemäß einer zweiten Ausführungsform wird auch ein nichtflüchtiger Halbleiterspeicher bereitgestellt, der ein Substrat mit einer Substratregion, mindestens eine Wortleitung, eine Vielzahl von nichtflüchtigen Speicherzellen, die in einer Vielzahl von Sektoren angeordnet sind, und außerdem erste Wannen eines ersten Dotierungstyps, elektrisch isolierende Elemente und Schaltelemente umfasst. Jeder Sektor umfasst eine Vielzahl von nichtflüchtigen Speicherzellen, die gemeinsam in einer jeweiligen ersten Wanne angeordnet sind, wobei die mindestens eine Wortleitung Speicherzellen einer Gruppe von Sektoren aus der Vielzahl von Sektoren elektrisch verbindet. Die ersten Wannen sind durch die elektrisch isolierenden Elemente von der Substratregion und voneinander getrennt. Jede erste Wanne ist mit einem jeweiligen Schaltelement verbunden, und der Halbleiterspeicher ist so aufgebaut, dass jede erste Wanne durch das jeweilige Schaltelement von der Substratregion elektrisch getrennt werden kann. Auch hier sind; wie in der ersten Ausführungsform, die ersten Wannen der Sektoren durch die isolierenden Elemente voneinander und vom Substrat elektrisch isoliert. Um Zellen zu löschen, ist eine Potentialdifferenz zwischen dem Gate und dem Kanal einer Speicherzelle erforderlich. Dies wird erreicht, indem die ersten Wannen, in denen die Kanäle der Speicherzellen eingebettet sind, durch die Schaltelemente mit einem Substratpotential verbunden werden. Um die Gatebeeinflussung in den Speicherzellen zu vermeiden, die nicht gelöscht werden sollen, werden die ersten Wannen, in welchen diese Speicherzellen eingebettet sind, durch das jeweilige Schaltelement vom Substratpotential getrennt. Das Potential dieser ersten Wannen schwebt und nimmt ein Niveau an, das nahe am Wortleitungspotential liegt, sodass die Potentialdifferenz zwischen dem Kanal und dem Gate wieder reduziert und die Gatebeeinflussung minimiert wird.

Bevorzugterweise sind die Schaltelemente Transistoren, wobei jeder Transistor einen ersten und zweiten Source/Drain-Kontakt umfasst. Der erste Source/Drain-Kontakt ist mit der jeweiligen ersten Wanne verbunden, und der zweite Source/Drain-Kontakt ist mit der Substratregion verbunden. Mit Hilfe von Transistoren, wie z. B. Feldeffekttransistoren, können die ersten Wannen mit dem Substratpotential verbunden oder von diesem getrennt werden. Die Transistoren können im gleichen Substrat wie der Speicher implementiert sein.

Die isolierenden. Elemente umfassen in der ersten und zweiten bevorzugten Ausführungsform jedes eine Wanne eines zweiten Dotierungstyps, der dem ersten Dotierungstyp entgegengesetzt ist; wobei jede erste Wanne in eine, jeweilige Wanne des zweiten Dotierungstyps eingebettet ist. Die ersten Wannen und die Wannen, in welche sie eingebettet sind, sind, entgegengesetzten Dotierungstyps. Auf diese Weise bildet sich zwischen den zwei Wannen eine Sperrschicht, die die beiden Wannen voneinander elektrisch isoliert. Da die Wanne des zweiten Dotierungstyps die erste Wanne umgibt, ist die erste Wanne vom Substrat sowie von den benachbarten ersten Wannen elektrisch isoliert.

Alternativ dazu umfassen die isolierenden Elemente eine Isolationswanne eines zweiten Dotierungstyps, der dem ersten Dotierungstyp entgegengesetzt ist, wobei alle ersten Wannen in der Isolationswanne eingebettet sind, und Shallow-Trench-Isolation-Strukturen, welche die ersten Wannen seitlich voneinander trennen. Die elektrische Isolation der ersten Wannen vom Substrat wird durch Verwendung einer einzelnen großen Wanne mit entgegengesetzten Dotierungstyps zu den ersten Wannen erreicht, in welche alle ersten Wannen eingebettet sind. Auch hier wird dort, wo die Wannen zusammentreffen, eine Sperrschicht geformt. Doch die ersten Wannen werden durch die einzelne große Wanne nicht voneinander elektrisch isoliert, weshalb darüber hinaus Shallow-Trench-Isolation-Strukturen zwischen den ersten Wannen angeordnet werden.

Weiter alternativ dazu umfassen die isolierenden Elemente eine vergrabene Isolationsschicht, die zwischen der Substratregion und den ersten Wannen angeordnet ist, und Shallow-Trench-Isolation-Strukturen, welche die ersten Wannen seitlich voneinander trennen. Statt, wie oben beschrieben, eine Sperrschicht zum Isolieren der ersten Wannen vom Substrat zu verwenden, wird eine vergrabene Isolationsschicht benutzt. Diese Schicht kann eine Oxidschicht sein. Die ersten Wannen sind zudem durch Shallow-Trench-Isolation-Strukturen voneinander elektrisch isoliert, die zwischen benachbarten ersten Wannen angeordnet sind.

Bevorzugterweise ist das Substrat ein Silizium-auf-Isolator Substrat. In einem Silizium-auf-Isolator Substrat ist die Substratregion durch eine Isolationsschicht, zum Beispiel aus Siliziumoxid, von der Siliziumschicht isoliert, in welcher die ersten Wannen geformt sind. Der Einsatz von Silizium-auf-Isolator Substraten hat den Vorteil, dass die Isolationsschicht sehr wenig Platz benötigt.

Die Speicherzellen sind gemäß der ersten und zweiten bevorzugten Ausführungsform programmierbare Nitrid-Festwertspeicher (NROM)-Zellen. NROM-Zellen sind der bevorzugte Zellentyp, da sie in einem virtuellen Ground Array für Code-Flash- und Daten-Flash-Speicher verwendet werden können. Die Erfindung kann. aber auch mit anderen Zellentypen, wie z. B. Floating-Gate-Speicherzellen, verwendet werden.

Bevorzugterweise umfassen die programmierbaren Nitrid-Festwertspeicherzellen jeweils eine Nitridschicht, die zwischen zwei Oxidschichten liegt. In der Nitridschicht, die in einem Gatestapel über dem Kanal der Zelle angeordnet ist, sind elektrische Ladungen speicherbar. Wenn die erforderlichen Spannungen an die Wortleitung und die Bitleitungen angelegt werden, tunneln die Ladungen vom Kanal der Speicherzelle in die Nitridschicht. Aufgrund der Isolierung durch die zwei Oxidschichten bleiben die Ladungen selbst dann in der Nitridschicht, wenn keine weitere Spannungen angelegt sind.

Genauer ausgedrückt umfasst der Halbleiterspeicher Bitleitungen, die im Substrat angeordnet sind. Die Speicherzellen sind so aufgebaut, dass elektrische Ladungen auf zwei den Bitleitungen zugehörigen Seiten in der Nitridschicht gespeichert werden können. Durch das Speichern von Ladungen an zwei separaten Stellen in der Nitridschicht ist es möglich, zwei Bits pro Zelle zu speichern. Die zwei Bits können auf selektive Weise gelesen, programmiert oder gelöscht werden, indem die erforderlichen Spannungen an die jeweiligen Bitleitungen und das Gate der Speicherzelle angelegt werden.

Alternativ dazu kann, was die Speicherzellen anbetrifft, der Halbleiterspeicher gemäß der ersten oder zweiten bevorzugten Ausführungsform ein elektrisch löschbarer programmierbarer Festwertspeicher sein.

In jeder der ersten und zweiten Ausführungsformen sind die Speicherzellen bevorzugt so mit den Bitleitungen verbunden, dass sie ein virtuelles Ground Array bilden. Ein virtuelles Ground Array hat den Vorteil, dass direkt darauf zugegriffen werden kann, wie bei einer NOR-Architektur, während es zugleich sehr kompakt ist, wie eine NAND-Architektur. Die Speicherzellen können auch so verbunden sein, dass andere Architekturen gebildet werden.

Bevorzugterweise umfasst der Halbleiterspeicher eine Vielzahl von Wortleitungen, die in Wortleitungsgruppen angeordnet sind. Die Sektoren sind entlang einer ersten und einer zweiten Richtung über eine Substratfläche hinweg angeordnet. Speicherzellen von Sektoren, die entlang der ersten Richtung zueinander benachbart angeordnet sind, sind mit Wortleitungen einer selben zugehörigen Wortleitungsgruppe elektrisch verbunden, und Speicherzellen von Sektoren, die entlang der zweiten Richtung zueinander benachbart sind, sind mit Wortleitungen anderer Wortleitungsgruppen elektrisch verbunden. Auf diese Weise ist es möglich, alle Speicherzellen in einem Sektor zu löschen, indem das Löschpotential an alle Wortleitungen angelegt wird, die mit Speicherzellen in diesem Sektor verbunden sind. Speicherzellen in Sektoren entlang der zweiten Richtung können die gleichen Bitleitungen wie Speicherzellen in Sektoren entlang der ersten Richtung benutzen, werden aber nicht gelöscht, da kein Wortleitungspotential angelegt wird.

Bevorzugterweise sind in jedem Sektor die Speicherzellen, die entlang der ersten Richtung angeordnet sind, mit einer selben Wortleitung verbunden. Auf diese Weise ist nur eine Wortleitung zum Lesen, Programmieren oder Löschen der Zellen erforderlich, die mit der Wortleitung verbunden sind.

Bevorzugterweise sind in jedem Sektor die Speicherzellen, die entlang der zweiten Richtung angeordnet sind, mit verschiedenen Wortleitungen verbunden. Zusammen mit den jeweiligen Bitleitungen ist es möglich, einzelne Zellen für Lese-, Programmier- oder Löschvorgänge auszuwählen, indem die erforderlichen Potentiale an die jeweiligen Bitleitungen der Zelle angelegt werden.

Der Erfindung gemäß wird ein erstes Verfahren zum Betreiben eines nichtflüchtigen Halbleiterspeichers bereitgestellt, wobei der Halbleiterspeicher ein Substrat mit einer Substratregion, mindestens eine Wortleitung, eine Vielzahl von nichtflüchtigen Speicherzellen, die in einer Vielzahl von Sektoren angeordnet sind, und außerdem erste Wannen eines ersten Dotierungstyps, elektrisch isolierende Elemente und Schaltelemente umfasst. Jeder Sektor umfasst eine Vielzahl von nichtflüchtigen Speicherzellen, die gemeinsam in einer jeweiligen ersten Wanne angeordnet sind. Die ersten Wannen sind durch die elektrisch isolierenden Elemente von der Substratregion und voneinander getrennt. Die Speicherzellen einer ersten Gruppe von Sektoren sind mit einer ersten Gruppe von Wortleitungen verbunden. Das Löschen der Speicherzellen eines ersten Sektors der ersten Gruppe von Sektoren selektiv zu Speicherzellen aller anderen Sektoren der ersten Gruppe von Sektoren umfasst die Schritte des: elektrischen Verbindens des ersten Wannen des ersten Sektors mit einem ersten vorgegebenen Potential und elektrischen Verbindens der ersten Wannen aller anderen Sektoren der ersten Gruppe von Sektoren mit einem zweiten vorgegebenen Potential, das sich vom ersten vorgegebenen Potential unterscheidet. Indem die erste. Wanne des ersten Sektors mit dem ersten vorgegebenen Potential verbunden wird, kann die Potentialdifferenz zwischen dem Kanal und dem Gate, die zum Löschen der Zellen im ersten Sektor erforderlich ist, angelegt werden. Indem die ersten Wannen aller anderen Sektoren mit dem zweiten vorgegebenen Potential verbunden werden, das sich vom ersten vorgegebenen Potential unterscheidet, kann die Potentialdifferenz zwischen dem Kanal und dem Gate minimiert werden, um Gatebeeinflussungen zu reduzieren.

Bevorzugterweise ist nach dem ersten Verfahren jede erste Wanne mit einem jeweiligen Schaltelement verbunden. Durch die jeweiligen Schaltelemente wird die erste Wanne des ersten Sektors mit einem ersten vorgegebenen Potential verbunden, und die ersten Wannen aller anderen Sektoren der ersten Gruppe von Sektoren werden mit dem zweiten vorgegebenen Potential verbunden, wenn der erste Sektor gelöscht wird. Das Schaltelement kann die ersten Wannen wahlweise mit dem ersten oder dem zweiten vorgegebenen Potential verbinden, je nachdem, ob die Zellen in der ersten Wanne gelöscht oder vor Gatebeeinflussung geschützt werden sollen.

Bevorzugterweise ist gemäß dem ersten Verfahren jede erste Wanne mit einem jeweiligen Schaltelement verbunden, wobei, wenn die Speicherzellen des ersten Sektors gelöscht werden, die erste Wanne des ersten Sektors auf das erste vorgegebene Potential vorgespannt wird und die ersten Wannen aller anderen Sektoren der ersten Gruppe von Sektoren dabei auf das zweite vorgegebene Potential vorgespannt werden. Auf diese Weise ist die Potentialdifferenz zwischen dem Kanal und dem Gate groß genug, um die Zellen im ersten Sektor zu löschen, während die Potentialdifferenz zwischen dem Kanal und dem Gate der Zellen in allen anderen Sektoren vernachlässigbar ist, sodass die Gatebeeinflussung reduziert wird.

Erfindungsgemäß wird ein zweites Verfahren zum Betreiben eines nichtflüchtigen Halbleiterspeichers bereitgestellt, wobei der Halbleiterspeicher ein Substrat mit einer Substratregion, mindestens eine Wortleitung, eine Vielzahl von nichtflüchtigen Speicherzellen, die in einer Vielzahl von Sektoren angeordnet sind, und außerdem erste Wannen eines ersten Dotierungstyps, elektrisch isolierende Elemente und Schaltelemente umfasst. Jeder Sektor umfasst eine Vielzahl von nichtflüchtigen Speicherzellen, die gemeinsam in einer jeweiligen ersten Wanne angeordnet sind. Die ersten Wannen sind durch die elektrisch isolierenden Elemente von der Substratregion und voneinander getrennt. Die Speicherzellen einer ersten Gruppe von Sektoren sind mit einer ersten Gruppe von Wortleitungen verbunden. Das Löschen der Speicherzellen eines ersten Sektors der ersten Gruppe von Sektoren selektiv zu Speicherzellen aller anderen Sektoren der ersten Gruppe von Sektoren umfasst die Schritte des: elektrischen Verbindens der ersten Wannen des ersten Sektors mit einem ersten vorgegebenen Potential und elektrischen Trennens der ersten Wannen aller anderen Sektoren der ersten Gruppe von Sektoren vom ersten vorgegebenen Potential. Indem die erste Wanne des ersten Sektors mit dem ersten vorgegebenen Potential verbunden wird, kann die Potentialdifferenz zwischen dem Kanal und dem Gate, die zum Löschen der Zellen im ersten Sektor erforderlich ist, angelegt werden. Dadurch, dass die ersten Wannen aller anderen Sektoren vom ersten vorgegebenen Potential getrennt werden, kann die Potentialdifferenz zwischen dem Kanal und dem Gate minimiert und die Gatebeeinflussung reduziert werden.

Bevorzugterweise ist gemäß dem zweiten Verfahren jede erste Wanne mit einem jeweiligen Schaltelement verbunden. Die erste Wanne des ersten Sektors wird mit einem ersten vorgegebenen Potential vorgespannt, und die ersten Wannen aller anderen Sektoren der ersten Gruppe von Sektoren werden dabei durch die jeweiligen Schaltelemente vom ersten vorgegebenen Potential getrennt, wenn die Speicherzellen des ersten Sektors gelöscht werden.

Bevorzugterweise ist gemäß dem zweiten Verfahren das erste vorgegebene Potential ein Massepotential oder ein Substratpotential. Auf diese Weise ist die Potentialdifferenz zwischen dem Kanal und dem Gate groß genug, um die Zellen im ersten Sektor zu löschen. Das Potential der ersten Wannen aller anderen Sektoren in der ersten Gruppe von Sektoren schwebt und nimmt einen nahe am Wortleitungspotential liegenden Wert an. Auf diese Weise wird die Potentialdifferenz zwischen dem Kanal und dem Gate dieser Zellen reduziert und die Gatebeeinflussung minimiert.

Bevorzugterweise wird gemäß dem ersten und zweiten Verfahren ein Wortleitungspotential an die erste Gruppe von Wortleitungen angelegt, mit welchen die Speicherzellen der ersten Sektorgruppe verbunden sind. Durch Anlegen eines Wortleitungspotentials werden die von den jeweiligen Bitleitungen gewählten Speicherzellen gelöscht. Auf diese Weise ist es möglich, ganze Sektoren zu löschen. Das Löschpotential ist bei NROM-Zellen ein negatives Potential von etwa 9 Volt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung wird nun im Folgenden anhand von nicht einschränkenden Beispielen mit Bezug auf die beiliegenden Zeichnungen ausführlicher beschrieben, wobei:

1 ein virtuelles Ground Array von Speicherzellen zeigt,

2 eine Querschnittsansicht durch einen Halbleiterspeicher gemäß einer ersten Ausführungsform zeigt,

3 eine Querschnittsansicht durch einen anderen Halbleiterspeicher gemäß der ersten Ausführungsform zeigt,

4 eine Querschnittsansicht durch einen weiteren Halbleiterspeicher gemäß der ersten Ausführungsform zeigt,

5 eine Querschnittsansicht durch einen Halbleiterspeicher gemäß einer zweiten Ausführungsform zeigt,

6 eine Querschnittsansicht durch eine Speicherzelle zeigt, die auf schematische Weise die Kapazitäten zwischen Gate, der ersten Wanne und dem Substrat der Speicherzelle darstellt,

7 eine Draufsicht eines Halbleiterspeichers zeigt, in dem verschiedene Ausführungsformen der vorliegenden Erfindung veranschaulicht werden.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Es wird nun Bezug auf 2 genommen, welche eine partielle Querschnittsansicht durch einen erfindungsgemäßen Halbleiterspeicher entlang einer Wortleitung 3 zeigt. Im Gegensatz zum Stand der Technik sind die ersten Wannen 2 nicht in ein Substrat 1 eingebettet. Vielmehr sind die ersten Wannen 2 in den zusätzlichen Wannen 13 eingebettet, die dann im Substrat 1 eingebettet sind. Das Substrat 1 und die ersten Wannen 2 bestehen aus p-Typ-Halbleitermaterial. In jeder erster Wanne 2 sind mehrere Speicherzellen 23 eingebettet. In jeder ersten Wanne 2 sind die Zellen 23 zusammen angeordnet, um die jeweiligen Sektoren 6, 7 zu bilden.

Jede Zelle 23 ist mit zwei Bitleitungen 4 und einer Wortleitung 3 verbunden, die benutzt werden, um die Zelle 23 für Lese-, Schreib- und Löschvorgänge auszuwählen. Die Wortleitung 3 ist mit den Gates aller gezeigten Zellen 23 verbunden. Für NROM-Zellen ist der detaillierte Aufbau der Speicherzellen 23 in 6 gezeigt und weiter unten beschrieben.

Es wird nun wieder Bezug auf 2 genommen. Werden die Zellen 23 des mittleren Sektors 6 gelöscht, indem eine hohe negative Spannung an die Wortleitung 3 angelegt wird, so wird dieselbe Spannung auch an den Gates der Zellen 23 in den Sektoren 7 links und rechts vom Sektor 6 anliegen. Im Stand der Technik führt dies in den Zellen 23 der Sektoren 7 zur Gatebeeinflussung.

Eine bevorzugte Ausführungsform der Erfindung ist in 2 gezeigt. Die ersten Wannen 2 jedes Sektors 6, 7 sind in zusätzlichen Wannen 13 eines Dotierungstyps eingebettet, der dem Dotierungstyp der ersten Wannen 2 und des Substrats 1 entgegengesetzt ist. Die ersten Wannen 2 und das Substrat 1 können zum Beispiel aus p-Typ-Material bestehen, und die zusätzlichen Wannen 13 aus n-Typ-Material, oder umgekehrt. Abhängig von den Spannungen, die an die Wortleitung 3 und das Substrat 1 angelegt werden, wird daher entweder zwischen den ersten Wannen 2 und den Wannen 13 mit entgegengesetzter Dotierung oder zwischen den Wannen 13 entgegengesetzten Dotierungstyps und dem Substrat 1 eine Sperrschicht erzeugt. Da in der Sperrschicht keine Ladungen vorhanden sind, isoliert sie die ersten Wannen 2 elektrisch vom Substrat 1. Die Wannen 13 umgeben die ersten Wannen 2 auf der Unterseite und auf den Seiten, wodurch die ersten Wannen 2 nicht nur vom Substrat 1, sondern auch voneinander isoliert sind. Die Wannen 13 entgegengesetzten Dotierungstyps können zusammengeführt sein, um eine Einzelwanne zu formen, in die alle ersten Wannen 2 einzeln einbettet sind.

Wie in 2 gezeigt, können die Wannen 13 zudem mit dem Massepotential GND verbunden sein. In diesem Fall sind die ersten Wannen 2 nur voneinander und vom. Substrat 1 isoliert, wenn ein Wortleitungspotential WL, das in Bezug auf das Massepotential GND negativ ist, an die Wortleitung 3 angelegt wird. Dies ist zum Beispiel der Fall, wenn NROM-Zellen gelöscht werden.

Aufgrund der elektrischen Isolation der ersten Wannen 2 der Sektoren 6, 7 voneinander und vom Substrat 1 ist zwischen dem Gate und den ersten Wannen 2 keine elektrische Potentialdifferenz vorhanden, und keine Gatebeeinflussung tritt auf. Es ist jedoch auch nicht mehr möglich, Lese-, Programmier- und Löschvorgänge auszuführen. Die ersten Wannen 2 müssen aus diesem Grund mit den für Lese-, Programmier- und Löschvorgänge erforderlichen vorgegebenen Potentialen VP verbunden werden.

Zu diesem Zweck ist jede der ersten Wannen 2 mit einem Schaltelement 9 verbunden. Durch das jeweilige Schaltelement 9 kann jede der ersten Wannen 2 elektrisch mit dem Massepotential GND oder mit dem Wortleitungspotential WL verbunden werden. Die Schaltelemente 9 können Transistoren sein.

Zum Lesen und Programmieren von Zellen 23 werden die Schaltelemente 9 aller ersten Wannen 2 so geschaltet, dass die ersten Wannen 2 mit dem Massepotential GND verbunden sind. Um Speicherzellen 23 in einem ersten Sektor 6 zu löschen, wird die erste Wanne 2 des ersten Sektors 6 durch das Schaltelement 9 mit dem Massepotential GND verbunden. Die Schaltelemente 9 der Sektoren 7, in denen die Zellen 23 nicht gelöscht werden sollen, werden benutzt, um die jeweiligen ersten Wannen 2 mit dem Wortleitungspotential WL zu verbinden, wie in 2 gezeigt ist. Infolgedessen ist zwischen dem Kanal und dem Gate der Zellen 23 in den Sektoren 7 keine Potentialdifferenz vorhanden, und wenn die Zellen 23 in den ersten Sektoren 6 gelöscht werden, tritt keine Gatebeeinflussung auf.

3 zeigt eine weitere bevorzugte Ausführungsform zum elektrischen Isolieren der ersten Wannen 2 voneinander und vom Substrat 1. Im Gegensatz zu 2 ist statt der Wannen 13 eine einzige, große Isolationswanne 20 vorgesehen, in welcher alle ersten Wannen 2 eingebettet sind. Diese Isolationswanne 20 weist einen Dotierungstyp auf, der dem Dotierungstyp der ersten Wannen 2 und des Substrats 1 entgegengesetzt ist. Die elektrische Isolation wird wieder durch eine Sperrschicht erreicht, die eingesetzt wird, um die ersten Wannen 2 vom Substrat 1 zu isolieren. Die Isolationswanne 20 isoliert benachbarte erste Wannen 2 jedoch nicht voneinander, weshalb zusätzliche Isolationsstrukturen 11 benutzt werden. In dieser Ausführungsform sind diese Isolationsstrukturen 11 Shallow Trench Isolation (STI)-Strukturen, die tief genug sein müssen, um in die Isolationswanne 20 hineinzureichen. Die Verwendung von einzelnen Wannen 13 für jeden Sektor 6, 7, wie in 2 gezeigt, erfordert die wenigsten Prozessschritte, um die elektrische Isolation der ersten Wannen 2 zu erreichen. Der Einsatz einer großen Isolationswanne 20 und der STI-Strukturen 11 reduziert jedoch den für die Isolation erforderlichen Platzbedarf.

4 zeigt noch eine weitere bevorzugte Ausführungsform zum elektrischen Isolieren der ersten Wannen 2 voneinander und vom Substrat 1. Statt der Isolationswanne 20, die in 3 gezeigt wird, wird eine vergrabene Isolationsschicht 12 verwendet, um die ersten Wannen 2 vom Substrat 1 zu isolieren. Ein so genanntes Silizium-auf-Isolator (SOI)-Substrat 29, das im Wesentlichen aus einem Silizium-Wafer 1 mit einer daraufliegenden Oxidschicht 12 und dann einer weiteren Siliziumschicht 22 für die Speicherzellenstrukturen besteht, kann eingesetzt werden. Wie auch in der in 3 gezeigten bevorzugten Ausführungsform mit der großen Isolationswanne 20, müssen die benachbarten ersten Wannen 2 elektrisch voneinander isoliert werden. Dies kann wieder durch Shallow Trench Isolation (STI)-Strukturen 11 oder durch andere isolierende Elemente erfolgen. In der bevorzugten Implementierung für die elektrisch isolierenden Elemente wird ein Silizium-auf-Isolator Substrat mit STI-Strukturen verwendet, da die zur Isolation benötigte Fläche drastisch reduziert wird.

In einer Variante der Erfindung sind die ersten Wannen 2 nicht mehr, wie in den 2 bis 4 gezeigt, durch das jeweilige Schaltelement 9 wahlweise mit dem Massepotential GND oder dem Wortleitungspotential WL verbindbar. Anstelle die ersten Wannen 2 der Sektoren 7, die nicht gelöscht werden sollen, mit dem Wortleitungspotential WL zu verbinden, werden die Potentiale der ersten Wannen 2 der Sektoren 7 schwebend gelassen. Das resultierende Potential VW der ersten Wannen 2 wird durch einen Spannungsteiler bestimmt und weiter unten anhand von 6 beschrieben.

5 veranschaulicht eine Ausführungsform, die der in 2 gezeigten ähnelt. Gleiche Bezugszeichen beziehen sich auf gleiche Strukturen. Der Unterschied zwischen den zwei Ausführungsformen ist, dass die ersten Wannen 2 nicht mehr durch die Schaltelemente 9 mit dem Wortleitungspotential WL verbunden werden.

Um Zellen 23 in einem der Sektoren 6, 7 zu lesen und zu programmieren, werden die Schaltelemente 9 geschlossen, wodurch alle ersten Wannen 2 mit der Masse GND verbunden sind. Um Zellen in einem ersten Sektor 6 zu löschen, wird die erste Wanne 2 des ersten Sektors 6 durch das jeweilige Schaltelement 9 mit dem Massepotential GND verbunden. Die ersten Wannen 2 der Sektoren 7, die nicht gelöscht werden sollen, werden durch die jeweiligen Schaltelemente 9 vom Massepotential GND getrennt, und das Potential VW der ersten Wannen 2 wird schwebend gelassen. Da die ersten Wannen 2 voneinander und vom Substrat 1 isoliert sind, entsprechen die Potentiale VW der ersten Wannen 2 der Sektoren 7 nicht mehr dem Potential VW der ersten Wannen 2 des ersten Sektors 6. Auf diese Weise verringert sich die Potentialdifferenz zwischen den Wortleitungen 3 und den ersten Wannen 2 in den Sektoren 7, und die Gatebeeinflussung wird reduziert.

Zur Berechnung des Potentials VW der schwebenden ersten Wannen 2 wird nun auf 6 Bezug genommen. In 6 ist ein Schnitt durch eine einzelne NROM-Zelle, die in der Erfindung verwendet werden kann, gezeigt. Die Gateelektrode 5 der Zelle 23 ist mit der Wortleitung 3 verbunden, die ein Wortleitungspotential WL führt. Unter der Gateelektrode 5 ist die so genannte ONO-Schicht 10 angeordnet. Die ONO-Schicht besteht aus einer Nitrid-Schicht 21, die zwischen zwei Oxid-Schichten 32 und 33 liegt. Ladung wird in der Nitrid-Schicht 21 an den Stellen 34 und 35 gespeichert, die jeweils nahe an den linken und rechten Bitleitungen 4 liegen. Beide Bitleitungen 4 sind in eine erste Wanne 2 eingebettet, die aus p-Typ-Halbleitermaterial besteht. Der Kanal der NROM-Zelle wird zwischen den zwei Bitleitungen 4 geformt und liegt unter der ONO-Schicht 10. Um die erste Wanne 2 von den anderen ersten Wannen 2 und vom Substrat 1 elektrisch zu isolieren, ist die erste Wanne 2 in eine Wanne 13 eines zweiten, entgegengesetzten Dotierungstyps n eingebettet.

In 6 sind auch zwei in Reihe geschaltete Ersatzkondensatoren Cgw und Cws gezeigt. Der Kondensator Cgw stellt die Kapazität zwischen der Gateelektrode 5 und der ersten Wanne 2 dar und ist primär auf die Isolationsschichten in der ONO-Schicht 10 zurückzuführen. Er ist mit den Potentialen VG der Gateelektrode 5 und dem Potential VW der ersten Wannen 2 verbunden. Der Kondensator Cws ist mit dem Potential VW der ersten Wannen 2 und dem Potential VS der Wannen 13 des zweiten Dotierungstyps n verbunden. Er stellt die Kapazität der Sperrschicht des PN-Übergangs zwischen der ersten Wanne 2 und der Wanne 13 des zweiten Dotierungstyps n dar. Falls zur elektrischen Isolation der ersten Wannen 2 vom Substrat 1 eine vergrabene Isolationsschicht 12, wie sie beim Einsatz einer Silizium-auf-Isolator Struktur 29 vorgesehen ist, verwendet wird und in 5 gezeigt ist, stellt die Kapazität Cws die Kapazität des isolierenden Oxids 12 dar. Die Wanne 13 des zweiten Dotierungstyps n ist elektrisch mit dem Substrat 1 verbunden, welches mit. dem Massepotential GND verbunden ist, sodass zwischen der Wanne 13 des zweiten Dotierungstyps n und dem Substrat 1 keine Sperrschicht vorhanden ist.

Da die Kondensatoren Cgw und Cws in Reihe geschaltet sind, weisen sie die gleiche Ladung Q auf und bilden einen Spannungsteiler. Die Potentialdifferenz VGW zwischen der Gateelektrode 5 und der ersten Wanne 2 ist daher proportional zur Potentialdifferenz VGS zwischen der Gateelektrode 5 und dem Substrat 1. VGW ist eine Funktion der Kapazitäten Cgw und Cws und kann wie folgt berechnet werden: VGW = VGS·Cws/(Cgw + Cws).

Die Potentialdifferenz VGW zwischen der Gateelektrode 5 und der ersten Wanne 2 verursacht die Gatebeeinflussung in den Zellen 23 der Sektoren 7 und soll daher minimiert werden. Der obigen Formel gemäß ist VGW klein, wenn die Kapazität Cgw zwischen der Gateelektrode 5 und der ersten Wanne 2 viel größer als die Kapazität Cws zwischen der ersten Wanne 2 und der Wanne 13 des zweiten Dotierungstyps n ist. Da die Spannung eines Kondensators umgekehrt proportional zu seiner Kapazität ist, tritt in diesem Fall der größte Spannungsabfall im Spannungsteiler an dem kleineren Kondensator Cws auf. Die Spannung VGW zwischen der Gateelektrode 5 und der ersten Wanne 2 ist klein und die Gatebeeinflussung wird minimiert.

Für eine vorgegebene Zellengröße ist die Kapazität Cgw zwischen der Gateelektrode 5 und der ersten Wanne 2 viel größer als die Kapazität Cws zwischen der ersten Wanne 2 und dem Substrat 1. Dies gilt deshalb, da die Sperrschicht des PN-Übergangs zwischen der Wanne 13 und der ersten Wanne 2, oder, falls eine vergrabene Isolatorstruktur verwendet wird, die Dicke des Isolationsoxids 12 viel dicker ist als die ONO-Schicht 10. Die Gatebeeinflussung wird folglich meistens gut unterdrückt, indem das Potential der ersten Wannen 2 einfach schwebend gelassen wird, ohne die ersten Wannen 2 mit einem Wortleitungspotential WL zu verbinden.

6 zeigt einen Querschnitt durch nur eine Zelle 23. In einem Speicherfeld können jedoch viele Zellen 23 mit derselben Wortleitung 3 verbunden sein, und die resultierende Gate-Wanne-Kapazität entspricht der Summe aller Gate-Wanne-Kapazitäten Cgw der Zellen 23, die mit der Wortleitung 3 verbunden sind. In ähnlicher Weise hängt die Wanne-Substrat-Kapazität Cws von der Größe der gesamten isolierten Fläche eines Sektors ab. Bei Code-Flash-Speichern ist Cgw stets viel größer als Cws, da alle Wortleitungen 3 einem Sektor angehören. Bei Daten-Flash-Speichern ist dies nicht immer der Fall, da die Wortleitungen 3 verschiedenen Sektoren angehören können, wodurch je nach Größe des Sektors das Kapazitätsverhältnis von Cgw zu Cws etwas reduziert wird und die Erfindung weniger wirksam zur Vermeidung der Gatebeeinflussung ist. In einem so genannten Super-E Sektor, der ein sehr großer Löschsektor ist, werden jedoch alle Wortleitungen 3 benutzt, um die Zellen 23 gleichzeitig zu löschen, und die Gatebeeinflussung wird durch die Erfindung besonders wirksam minimiert.

Die in 5 gezeigte Ausführungsform, in welcher die Potentiale der ersten Wannen 2 der Sektoren 7 schweben, besitzt im Vergleich zu den in 2 bis 4 gezeigten Ausführungsformen, in welchen die ersten Wannen 2 der Sektoren 7 zur Vermeidung der Gatebeeinflussung mit einem Wortleitungspotential WL verbunden sind, einen Vorteil: Das Schwebenlassen der Potentiale VW der ersten Wannen 2 führt zu kleineren Kapazitäten, die während eines Löschvorgangs geladen oder entladen werden müssen.

Es wird nun wieder Bezug auf 6 genommen, in der ein vom Wortleitungspotential WL getriebener Ladestrom 2 die Kapazitäten Cgw und Cws lädt. Die Ersatzkapazität der Reihenschaltung der Kapazitäten Cgw und Cws beträgt C = Cgw·Cxs/(Cgw + Cws) und ist kleiner als Cgw und Cws. Falls die ersten Wannen 2 mit einem Wortleitungspotential WL verbunden werden, wird die Kapazität Cgw nicht geladen, und die Ersatzkapazität entspricht Cws und ist größer. Dies bedeutet, dass die Kapazität, die während eines Löschvorgangs geladen und entladen werden muss, bei der Ausführungsform mit dem schwebenden Potential der ersten Wannen 2 kleiner ist. Folglich wird weniger Strom, um die Wortleitungen 3 auf ein gegebenes Potential zu laden, benötigt. Dies ist besonders in batteriebetriebenen Anwendungen, wo der zum Betrieb des Speichers benötigte Strom möglichst gering sein sollte, vorteilhaft. Je größer das Verhältnis von Cgw zu Cws ist, umso mehr Strom wird auch hier eingespart.

Hinsichtlich der elektrisch isolierenden Elemente 25 kann die bevorzugte Ausführungsform der Erfindung, die in 5 gezeigt ist, auch auf verschiedene, den in 2, 3 und 4 gezeigten Ausführungsformen entsprechender Weise aufgebaut sein. Die elektrische Isolation der ersten Wannen 2 voneinander kann durch Shallow Trench Isolations-Strukturen und einer einzigen Isolationswanne 20 anstelle einer Vielzahl von einzelnen Wannen 13 erreicht werden, oder kann aus einer vergrabenen Isolationsschicht, wie z. B. durch eine Silizium-auf-Isolator-Struktur, zusammen mit Shallow Trench Isolation-Strukturen aufgebaut sein.

7 zeigt eine Draufsicht eines Halbleiterspeichers mit einem Substrat 1 und Sektoren 6, 7, 8, die entlang den Richtungen x und y in Reihen und Spalten angeordnet. sind. Jeder Sektor 6, 7, 8 weist Speicherzellen 23 auf, die entlang den Richtungen x und y in Reihen und Spalten angeordnet sind.

Ein Wortleitungsdecoder 38 und ein Bitleitungsdecoder 39 werden benutzt, um mit Hilfe der Bitleitungen 4 und der Wortleitungen 3, die mit den Zellen 23 verbunden sind, Speicherzellen 23 für Lese-, Programmier- oder Löschvorgänge auszuwählen. Wortleitungen 3, die Zellen 23 einer ersten Gruppe 27 von mehreren Sektoren 6, 7, die entlang der ersten Richtung x zueinander benachbart sind, verbinden, bilden eine Gruppe 36 von Wortleitungen. Wortleitungen 3, die Zellen 23 in anderen Gruppen 28 von Sektoren 8, die entlang der zweiten Richtung y zueinander benachbart sind, verbinden, sind in einer anderen Wortleitungsgruppe 37 zusammen gruppiert. Die Bitleitungen 4 sind nur für die Zellen 23 der linken Spalte von Sektoren 7 gezeigt. Selbstverständlich müssen alle Zellen 23 mit entsprechenden Bitleitungen 4 verbunden sein.

In 7 ist jede Zelle 23 durch ihre Gateelektrode 5 dargestellt. Bitleitungen 4 durchlaufen die Gates auf der linken und rechten Seite, wie auch in der Querschnittsansicht von 6 gezeigt ist. Die Zellen 23 sind so verbunden, dass sie ein virtuelles Ground Array bilden, und können Nitrid-Festwertspeicher (NROM)-Zellen oder Floating-Gate-Zellen, wie z. B. elektrisch löschbare programmierbare Festwertspeicher (EEPROMs), sein.

In 7 sind für jede Gruppe 27, 28 der Sektoren 6, 7, 8, die mit derselben jeweiligen Gruppe 36, 37 von Wortleitungen verbunden sind, verschiedene Arten von isolierenden Elementen 25, die die ersten Wannen 2 isolieren, dargestellt. Es versteht sich aber, dass diese Ausführungsformen hinsichtlich der Art der isolierenden Elemente 25 Alternativen zueinander darstellen. In einem tatsächlichen Halbleiterspeicher sind selbstverständlich alle Sektoren 6, 7, 8 durch isolierende Elemente 25 der gleichen Art isoliert.

In der unteren Reihe von Sektoren sind die ersten Wannen 2 jedes Sektors 8 aus einem ersten Dotierungstyp p und in Wannen 13 eines zweiten Dotierungstyps n eingebettet. Jede erste Wanne 2 ist in eine eigene Wanne 13 eingebettet. Ein Querschnitt entlang einer Wortleitung 3 wird in 2 gezeigt.

Um die ersten Wannen 2 vom Substrat 1 zu isolieren, ist in der mittleren Reihe von Sektoren 8 eine vergrabene Isolationsschicht 12 vorgesehen. In der Praxis verläuft die vergrabene Isolationsschicht 12 unter allen ersten Wannen 2 von allen Sektoren 6, 7, 8 des Speichers und kann Teil eines Silizium-auf-Isolator Substrats sein. Um die ersten Wannen 2 seitlich voneinander zu isolieren, werden elektrisch isolierende Elemente 25 verwendet, die zwischen benachbarten ersten Wannen 2 und über der vergrabenen Isolationsschicht 12 angeordnet sind. Die elektrisch isolierenden Elemente 25 können Shallow-Trench-Isolation-Strukturen 11 sein, deren Größe von der gezeigten Größe abweicht. Anstelle von zwei, wie gezeigt, kann auch nur eine Shallow-Trench-Isolation-Struktur 11 zwischen zwei Sektoren 8 vorhanden sein. Eine Querschnittsansicht entlang einer der Wortleitungen 3 wird in 4 gezeigt.

In der oberen Reihe von Sektoren 6, 7 sind alle ersten Wannen 2 eines ersten Dotierungstyps p von Sektoren 6, 7 in eine Isolationswanne 20 eines zweiten Dotierungstyps n eingebettet. In der Praxis würde die Isolationswanne 20 alle ersten Wannen 2 von allen Sektoren 6, 7, 8 des Speichers einbetten. Um benachbarte erste Wannen 2 seitlich voneinander zu isolieren, werden Shallow-Trench-Isolation-Strukturen 11 benutzt. Wenn Sektoren auch entlang der Richtung y in der Isolationswanne 20 eingebettet sind, müssen die ersten Wannen 2 auch in dieser Richtung durch weitere isolierende Elemente 11 elektrisch voneinander isoliert sein, wie in der mittleren Reihe von Sektoren 8 gezeigt ist. Eine Querschnittsansicht entlang einer der Wortleitungen 3 der oberen Reihe von Sektoren 6, 7 ist in 3 gezeigt.

Erfindungsgemäß sind Schaltelemente 9 mit allen ersten Wannen 2 des Speichers verbunden. Der Klarheit halber werden aber die Schaltelemente 9 der Sektoren 7, 8 der unteren Reihe und der linken Spalte in 7 nicht gezeigt. In 7 sind verschiedene Arten von Schaltelementen 9 dargestellt. Doch versteht es sich, dass diese Ausführungsformen hinsichtlich des Schaltelements 9 Alternativen zueinander darstellen. In einem tatsächlichen Halbleiterspeicher sind selbstverständlich alle Schaltelemente 9 von gleicher Art. Die Schaltelemente 9 sind stets mit den jeweiligen ersten Wannen 2 verbunden. Elektrische Verbindungen mit einem Halbleitermaterial sind in 7 durch Rauten gekennzeichnet.

Das Schaltelement 9 des mittleren Sektors 6 in der oberen Reihe der Sektoren 6, 7 verbindet die erste Wanne 2 mit einem vorgegebenen Potential VP oder einem ersten vorgegebenen Potential VP1.

Das Schaltelement 9 des rechten Sektors 7 in der oberen Reihe der Sektoren 6, 7 ist ein Transistor 14. Der erste Source/Drain-Kontakt 16 des Transistors 14 ist mit der ersten Wanne 2 verbunden, und der zweite Source/Drain-Kontakt 17 des Transistors 14 ist entweder mit einem vorgegebenen Potential VP, einem ersten vorgegebenen Potential VP1 oder einem zweiten vorgegebenen Potential VP2 verbunden. Das Gate des Transistors 14 ist mit einem Steuersignal VE verbunden.

Das Schaltelement 9 des mittleren Sektors 6 in der mittleren Reihe von Sektoren 8 besteht aus einem ersten Transistor 14 und einem zweiten Transistor 15. Der erste Source/Drain-Kontakt 16 des Transistors 14 ist mit dem Wortleitungspotential WL verbunden, und der zweite Source/Drain-Kontakt 17 ist mit der ersten Wanne 2 verbunden. Der erste Source/Drain-Kontakt 18 des Transistors 15 ist mit dem Massepotential GND verbunden, und der zweite Source/– Drain-Kontakt 19 ist mit der ersten Wanne 2 verbunden. Wenn Transistoren 14, 15 mit entgegengesetzter Polarität gewählt werden, wie z. B. PMOS und NMOS, so können beide Transistoren 14, 15 durch dasselbe Signal VE angesteuert werden.

Das Schaltelement 9 des rechten Sektors 8 in der mittleren Reihe von Sektoren 8 dient dazu, die erste Wanne 2 mit dem Substratpotential VS zu verbinden oder davon zu trennen. Es ist als ein Transistor 14 implementiert. Der erste Source/Drain-Kontakt 16 des Transistors 14 ist mit der ersten Wanne 2 verbunden, und der zweite Source/Drain-Kontakt 17 des Transistors 14 ist mit dem Substratpotential VS verbunden. Das Substratpotential VS kann das Massepotential GND sein, wenn das Substrat 1, wie gezeigt, mit dem Massepotential GND verbunden ist. Das Gate des Transistors 14 ist mit einem Steuersignal VE verbunden.

Die Schaltelemente 9 werden durch ein Signal VE angesteuert. Das Signal VE kann aus den Bitleitungen 4, die benutzt werden, um die Zellen 23 zu wählen, gewonnen werden. VE wird so gewählt, dass die erste Wanne 2 mit einem Massepotential GND oder einem Substratpotential VS verbunden wird, wenn eine der Zellen 23 in der ersten Wanne 2 durch eine der Bitleitungen 4 angewählt wird. Das Signal VE kann vom Ausgang eines logischen ODER-Gates, das als Eingänge alle Bitleitungen 4 aufweist, die zu Zellen 23 führen, die in einem Sektor 6, 7, 8 oder einer ersten Wanne 2 angeordnet sind, gewonnen werden.

Die Prinzipien dieser Erfindung zur Verringerung von Gatebeeinflussungen sind auch auf unterschiedliche Lese- und Programmiervorgänge anwendbar, sie sind weder auf Löschvorgänge noch auf NROM-Zellen beschränkt.

Für den Fachmann ist offensichtlich, dass unterschiedliche Modifikationen und Varianten am vorgestellten Speicher und dem Verfahren zum Betreiben eines solchen erfindungsgemäßen Speichers möglich sind, ohne den Erfindungsgedanken zu verlassen. Es ist daher beabsichtigt, dass die vorliegende Erfindung Modifikationen und Varianten dieser Erfindung abdeckt, sofern sie in den Umfang der folgenden Patentansprüche und ihrer Äquivalente fallen.

1Subatratregion 2erste Wanne 3Wortleitung 4Bitleitung 5Gateelektrode 6erster Sektor 7andere Sektoren der ersten Gruppe von Sektoren 8Gruppe von Sektoren 9Schaltelement 10Oxid-Nitrid-Oxid-Stapel 11Shallow Trench Isolation Struktur 12vergrabene Isolationsschicht 13Wanne des zweiten Dotierungstyps 14erster Transistor 15zweiter Transistor 16, 18erster Source/Drain-Kontakt 17, 19zweiter Source/Drain-Kontakt 20Isolationswanne eines zweiten Dotierungstyps 21Nitridschicht 22Siliziumschicht 23Speicherzelle 25elektrisch isolierendes Element 26virtuelles Ground Array 27erste Gruppe von Sektoren 28andere Gruppe von Sektoren 29Substrat 32, 33Oxidschicht 34, 35Ladungsspeicherstelle 36erste Wortleitungsgruppe 37andere Wortleitungsgruppen 38Wortleitungsdecoder 39Bitleitungsdecoder nzweiter Dotierungstyp perster Dotierungstyp xerste Richtung yzweite Richtung CgwErsatzkapazität zwischen Gate und erster Wanne CwsErsatzkapazität zwischen erster Wanne und Substrat GNDMassepotential IStrom VESteuersignal VGGatepotential VGSPotentialdifferenz zwischen Gate und Substrat VGWPotentialdifferenz zwischen Gate und erster Wanne VPvorgegebenes Potential VP1erstes vorgegebenes Potential VP2zweites vorgegebenes Potential VSSubstratpotential VWPotential der ersten Wanne WLWortleitungspotential

Anspruch[de]
  1. Nichtflüchtiger Halbleiterspeicher, umfassend ein Substrat (29), das eine Substratregion (1) aufweist, mindestens eine Wortleitung (3), eine Vielzahl von nichtflüchtigen Speicherzellen (23), die in einer Vielzahl von Sektoren (6, 7, 8) angeordnet sind, und außerdem umfassend erste Wannen (2) eines ersten Dotierungstyps (p), elektrisch isolierende Elemente (25) und Schaltelemente (9),

    – wobei jeder Sektor (6, 7, 8) eine Vielzahl von nichtflüchtigen Speicherzellen (23) umfasst, die gemeinsam in einer jeweiligen ersten Wanne (2) angeordnet sind,

    – die mindestens eine Wortleitung (3) Speicherzellen (23) einer Gruppe von Sektoren (6, 7) von der Vielzahl von Sektoren (6, 7, 8) elektrisch verbindet,

    – wobei die ersten Wannen (2) durch die elektrisch isolierenden Elemente (25) von der Substratregion (1) und voneinander getrennt sind,

    – wobei jede erste Wanne (2) mit einem jeweiligen Schaltelement (9) verbunden ist, und

    – wobei der Halbleiterspeicher so aufgebaut ist, dass jede erste Wanne (2) durch das jeweilige Schaltelement (9) auf ein vorgegebenes Potential (VP) vorgespannt werden kann.
  2. Halbleiterspeicher nach Anspruch 1, wobei das vorgegebene Potential (VP), auf welches jede erste Wanne (2) durch das jeweilige Schaltelement (9) vorgespannt werden kann, ein Substratpotential (VS) der Substratregion (1), ein Massepotential (GND) oder ein Wortleitungspotential (WL) ist.
  3. Halbleiterspeicher nach Anspruch 1 oder 2, wobei die Schaltelemente (9) Transistoren (14) sind, jeder Transistor (14) einen ersten (16) und zweiten Source/Drain-Kontakt (17) umfasst, wobei der erste Source/Drain-Kontakt (16) mit der jeweiligen ersten Wanne (2) verbunden ist, und wobei der zweite Source/Drain-Kontakt (17) mit dem vorgegebenen Potential (VP) verbunden ist.
  4. Halbleiterspeicher nach Anspruch 1 oder 2, wobei jedes Schaltelement (9) einen ersten (14) und einen zweiten Transistoren (15) umfasst, die jeder einen ersten und einen zweiten Source/Drain-Kontakt aufweisen,

    – wobei ein erster Source/Drain-Kontakt (16) des jeweiligen ersten Transistors (14) mit einem Wortleitungspotential (WL) verbunden ist und ein zweiter Source/Drain-Kontakt (17) des ersten Transistors (14) mit der jeweiligen ersten Wanne (2) verbunden ist, und

    – wobei ein erster Source/Drain-Kontakt (18) des jeweiligen zweiten Transistors (15) mit einem Substratpotential (VS) verbunden ist und ein zweiter Source/Drain-Kontakt (19) des zweiten Transistors (15) mit der jeweiligen ersten Wanne (2) verbunden ist.
  5. Halbleiterspeicher nach Anspruch 1 oder 2, wobei die isolierenden Elemente (25) jedes eine Wanne (13) eines zweiten Dotierungstyps (n) umfassen, der dem ersten Dotierungstyp (p) entgegengesetzt ist; wobei jede erste Wanne (2) in eine jeweilige Wanne (13) des zweiten Dotierungstyps (n) eingebettet ist.
  6. Halbleiterspeicher nach Anspruch 1 oder 2, wobei die isolierenden Elemente (25)

    – eine Isolationswanne (20) eines zweiten Dotierungstyps (n), der dem ersten Dotierungstyp (p) entgegengesetzt ist, wobei alle ersten Wannen (2) in der Isolationswanne (20) eingebettet sind, und

    – Shallow-Trench-Isolation-Strukturen (11), welche die ersten Wannen (2) seitlich voneinander trennen

    umfassen.
  7. Halbleiterspeicher nach Anspruch 1 oder 2, wobei die isolierenden Elemente (25)

    – eine vergrabene Isolationsschicht (12), die zwischen der Substratregion (1) und den ersten Wannen (2) angeordnet ist, und

    – Shallow-Trench-Isolation-Strukturen (11), welche die ersten Wannen (2) seitlich voneinander trennen

    umfassen.
  8. Halbleiterspeicher nach Anspruch 7, wobei das Substrat (29) ein Silizium-auf-Isolator-Substrat ist.
  9. Halbleiterspeicher nach Anspruch 1 oder 2, wobei die Speicherzellen (23) programmierbare Nitrid-Festwertspeicherzellen sind.
  10. Halbleiterspeicher nach Anspruch 9, wobei die Speicherzellen (23) jede eine Nitridschicht (21) umfassen, die zwischen zwei Oxidschichten (32, 33) liegt.
  11. Halbleiterspeicher nach Anspruch 10, wobei der Halbleiterspeicher Bitleitungen (4) umfasst, die im Substrat (29) angeordnet sind, und wobei die Speicherzellen (23) so aufgebaut sind, dass elektrische Ladungen in der Nitridschicht (21) auf zwei jeweiligen Seiten (34, 35) der Bitleitungen (4) gespeichert werden können.
  12. Halbleiterspeicher nach Anspruch 1 oder 2, wobei der Halbleiterspeicher ein elektrisch löschbarer programmierbarer Festwertspeicher ist.
  13. Halbleiterspeicher nach Anspruch 11, wobei die Speicherzellen (23) mit den Bitleitungen (4) so verbunden sind, dass sie ein virtuelles Ground Array (26) bilden.
  14. Halbleiterspeicher nach Anspruch 1 oder 2, wobei der Halbleiterspeicher eine Vielzahl von Wortleitungen (3) umfasst, die in Wortleitungsgruppen (36, 37) angeordnet sind,

    – wobei die Sektoren (6, 7, 8) entlang einer ersten (x) und einer zweiten Richtung (y) über eine Substratfläche hinweg angeordnet sind,

    – wobei Speicherzellen (23) von Sektoren (6, 7, 8), die entlang der ersten Richtung (x) zueinander benachbart angeordnet sind, mit Wortleitungen (3) einer selben jeweiligen Gruppe (36) von Wortleitungen (3) elektrisch verbunden sind, und

    – wobei Speicherzellen (23) von Sektoren (6, 7, 8), die entlang der zweiten Richtung (y) zueinander benachbart sind, mit Wortleitungen (3) anderer Gruppen (37) von Wortleitungen (3) elektrisch verbunden sind.
  15. Halbleiterspeicher nach Anspruch 14, wobei in jedem Sektor (6, 7, 8) die Speicherzellen (23), die entlang der ersten Richtung (x) angeordnet sind, mit einer selben Wortleitung (3) verbunden sind.
  16. Halbleiterspeicher nach Anspruch 14, wobei in jedem Sektor (6, 7, 8) die Speicherzellen (23), die entlang der zweiten Richtung (y) angeordnet sind, mit verschiedenen Wortleitungen (3) verbunden sind.
  17. Nichtflüchtiger Halbleiterspeicher, umfassend ein Substrat (29), das eine Substratregion (1) aufweist, mindestens eine Wortleitung (3), eine Vielzahl von nichtflüchtigen Speicherzellen (23), die in einer Vielzahl von Sektoren (6, 7, 8) angeordnet sind, und außerdem umfassend erste Wannen (2) eines ersten Dotierungstyps (p), elektrisch isolierende Elemente (25) und Schaltelemente (9),

    – wobei jeder Sektor (6, 7, 8) eine Vielzahl von nichtflüchtigen Speicherzellen (23) umfasst, die gemeinsam in einer jeweiligen ersten Wanne (2) angeordnet sind,

    – die mindestens eine Wortleitung (3) Speicherzellen (23) einer Gruppe von Sektoren (6, 7) von der Vielzahl von Sektoren (6, 7, 8) elektrisch verbindet,

    – wobei die ersten Wannen (2) durch die elektrisch isolierenden Elemente (25) von der Substratregion (1) und voneinander getrennt sind,

    – wobei jede erste Wanne (2) mit einem jeweiligen Schaltelement (9) verbunden ist, und

    – wobei der Halbleiterspeicher so aufgebaut ist, dass jede erste Wanne (2) durch das jeweilige Schaltelement (9) von der Substratregion (1) elektrisch getrennt werden kann.
  18. Halbleiterspeicher nach Anspruch 17, wobei die Schaltelemente (9) Transistoren (14) sind, jeder Transistor (14) einen ersten (16) und zweiten Source/Drain-Kontakt (17) umfasst, wobei der erste Source/Drain-Kontakt (16) mit der jeweiligen ersten Wanne (2) verbunden ist, und wobei der zweite Source/Drain-Kontakt (17) mit der Substratregion (1) verbunden ist.
  19. Halbleiterspeicher nach Anspruch 17 oder 18, wobei die isolierenden Elemente (25) jedes eine Wanne (13) eines zweiten Dotierungstyps (n), der dem ersten Dotierungstyp (p) entgegengesetzt ist, umfassen; wobei jede erste Wanne (2) in eine jeweilige Wanne (13) des zweiten Dotierungstyps (n) eingebettet ist.
  20. Halbleiterspeicher nach Anspruch 17 oder 18, wobei die isolierenden Elemente (25)

    – eine Isolationswanne (20) eines zweiten Dotierungstyps (n), der dem ersten Dotierungstyp (p) entgegengesetzt ist, wobei alle ersten Wannen (2) in der Isolationswanne (20) eingebettet sind, und

    – Shallow-Trench-Isolation-Strukturen (11), welche die ersten Wannen (2) seitlich voneinander trennen,

    umfassen.
  21. Halbleiterspeicher nach Anspruch 17 oder 18, wobei die isolierenden Elemente (25)

    – eine vergrabene Isolationsschicht (12), die zwischen der Substratregion (1) und den ersten Wannen (2) angeordnet ist, und

    – Shallow-Trench-Isolation-Strukturen (11), welche die ersten Wannen (2) seitlich voneinander trennen,

    umfassen.
  22. Halbleiterspeicher nach Anspruch 21, wobei das Substrat (29) ein Silizium-auf-Isolator-Substrat ist.
  23. Halbleiterspeicher nach Anspruch 17 oder 18, wobei die Speicherzellen (23) programmierbare Nitrid-Festwertspeicherzellen sind.
  24. Halbleiterspeicher nach Anspruch 23, wobei die Speicherzellen (23) jede eine Nitridschicht (21) umfassen, die zwischen zwei Oxidschichten (32, 33) liegt.
  25. Halbleiterspeicher nach Anspruch 24, wobei der Halbleiterspeicher Bitleitungen (4) umfasst, die im Substrat (29) angeordnet sind, und wobei die Speicherzellen (23) so aufgebaut sind, dass elektrische Ladungen in der Nitridschicht (21) auf zwei jeweiligen Seiten (34, 35) der Bitleitungen (4) gespeichert werden können.
  26. Halbleiterspeicher nach Anspruch 17 oder 18, wobei der Halbleiterspeicher ein elektrisch löschbarer programmierbarer Festwertspeicher ist.
  27. Halbleiterspeicher nach Anspruch 25, wobei die Speicherzellen (23) mit den Bitleitungen (4) so verbunden sind, dass sie ein virtuelles Ground Array (26) bilden.
  28. Halbleiterspeicher nach Anspruch 17, wobei der Halbleiterspeicher eine Vielzahl von Wortleitungen (3) umfasst, die in Wortleitungsgruppen angeordnet sind,

    – wobei die Sektoren (6, 7, 8) entlang einer ersten (x) und einer zweiten Richtung (y) über eine Substratfläche hinweg angeordnet sind,

    – wobei Speicherzellen (23) von Sektoren (6, 7, 8), die entlang der ersten Richtung (x) zueinander benachbart angeordnet sind, mit Wortleitungen (3) einer selben jeweiligen Gruppe (36) von Wortleitungen (3) elektrisch verbunden sind, und

    – wobei Speicherzellen (23) von Sektoren (6, 7, 8), die entlang der zweiten Richtung (y) zueinander benachbart sind, mit Wortleitungen (3) anderer Gruppen (37) von Wortleitungen (3) elektrisch verbunden sind.
  29. Halbleiterspeicher nach Anspruch 28, wobei in jedem Sektor (6, 7, 8) die Speicherzellen (23), die entlang der ersten Richtung (x) angeordnet sind, mit einer selben Wortleitung (3) verbunden sind.
  30. Halbleiterspeicher nach Anspruch 28, wobei in jedem Sektor (6, 7, 8) die Speicherzellen (23), die entlang der zweiten Richtung (y) angeordnet sind, mit verschiedenen Wortleitungen (3) verbunden sind.
  31. Verfahren zum Betreiben eines nichtflüchtigen Halbleiterspeichers, umfassend ein Substrat (29), das eine Substratregion (1) aufweist, umfassend mindestens eine Wortleitung (3), eine Vielzahl von nichtflüchtigen Speicherzellen (23), die in einer Vielzahl von Sektoren (6, 7, 8) angeordnet sind, und außerdem umfassend erste Wannen (2) eines ersten Dotierungstyps (p), elektrisch isolierende Elemente (25) und Schaltelemente (9), wobei

    – jeder Sektor (6, 7, 8) eine Vielzahl von nichtflüchtigen Speicherzellen (23) umfasst, die gemeinsam in einer jeweiligen ersten Wanne (2) angeordnet sind,

    – wobei die ersten Wannen (2) durch die elektrisch isolierenden Elemente (25) von der Substratregion (1) und voneinander getrennt sind,

    – die Speicherzellen (23) einer ersten Gruppe (27) von Sektoren (6, 7) mit einer ersten Gruppe (36) von Wortleitungen (3) verbunden sind,

    wobei

    das Löschen der Speicherzellen (23) eines ersten Sektors (6) der ersten Gruppe (27) von Sektoren (6, 7) selektiv zu Speicherzellen (23) aller anderen Sektoren (7) der ersten Gruppe (27) von Sektoren (6, 7) die Schritte des:

    – elektrischen Verbindens der ersten Wannen (2) des ersten Sektors (6) mit einem ersten vorgegebenen Potential (VP1), und

    – elektrischen Verbindens der ersten Wannen (2) aller anderen Sektoren (7) der ersten Gruppe (27) von Sektoren (6, 7) mit einem zweiten vorgegebenen Potential (VP2), das sich vom ersten vorgegebenen Potential (VP1) unterscheidet,

    umfasst.
  32. Verfahren nach Anspruch 31, wobei ein Wortleitungspotential (WL) an die Gruppe (36) von Wortleitungen (3) angelegt wird, mit der die Speicherzellen (23) der ersten Gruppe (27) von Sektoren (6, 7) verbunden sind.
  33. Verfahren nach Anspruch 31, wobei jede erste Wanne (2) mit einem jeweiligen Schaltelement (9) verbunden ist, wobei die erste Wanne (2) des ersten Sektors (6) auf das erste vorgegebene Potential (VP1) vorgespannt wird und die ersten Wannen (2) aller anderen Sektoren (7) der ersten Gruppe (27) von Sektoren (6, 7) dabei durch die jeweiligen Schaltelemente (9) auf das zweite vorgegebene Potential (VP2) vorgespannt werden, wenn die Speicherzellen (23) des ersten Sektors (6) gelöscht werden.
  34. Verfahren nach einem der Ansprüche 31 bis 33, wobei die erste Wanne (2) des ersten Sektors (6) mit einem Massepotential (GND) oder einem Substratpotential (VS) vorgespannt wird und die ersten Wannen (2) aller anderen Sektoren (7) in der ersten Gruppe (27) von Sektoren (6, 7) dabei mit einem Wortleitungspotential (WL) verbunden werden, wenn die Speicherzellen (23) des ersten Sektors (6) gelöscht werden.
  35. Verfahren zum Betreiben eines nichtflüchtigen Halbleiterspeichers, umfassend ein Substrat (29), das eine Substratregion (1) aufweist, umfassend mindestens eine Wortleitung (3), eine Vielzahl von nichtflüchtigen Speicherzellen (23), die in einer Vielzahl von Sektoren (6, 7, 8) angeordnet sind, und außerdem umfassend erste Wannen (2) eines ersten Dotierungstyps (p), elektrisch isolierende Elemente (25) und Schaltelemente (9), wobei

    – jeder Sektor (6, 7, 8) eine Vielzahl von nichtflüchtigen Speicherzellen (23) umfasst, die gemeinsam in einer jeweiligen ersten Wanne (2) angeordnet sind,

    – wobei die ersten Wannen (2) durch die elektrisch isolierenden Elemente (25) von der Substratregion (1) und voneinander getrennt sind,

    – die Speicherzellen (23) einer ersten Gruppe (27) von Sektoren (6, 7) mit einer ersten Gruppe (36) von Wortleitungen (3) verbunden sind,

    wobei

    das Löschen der Speicherzellen (23) eines ersten Sektors (6) der ersten Gruppe (27) von Sektoren (6, 7) selektiv zu Speicherzellen (23) aller anderen Sektoren (7) der ersten Gruppe (27) von Sektoren (6, 7) die Schritte des:

    – elektrischen Verbindens der ersten Wannen (2) des ersten Sektors (6) mit einem ersten vorgegebenen Potential (VP1), und

    – elektrischen Trennens der ersten Wannen (2) aller anderen Sektoren (7) der ersten Gruppe (27) von Sektoren (6, 7) vom ersten vorgegebenen Potential (VP1),

    umfasst.
  36. Verfahren nach Anspruch 35, wobei ein Wortleitungspotential (WL) an die erste Gruppe (36) von Wortleitungen (3) angelegt wird, mit der die Speicherzellen (23) der ersten Gruppe (27) von Sektoren (6, 7) verbunden sind.
  37. Verfahren nach Anspruch 35, wobei jede erste Wanne (2) mit einem jeweiligen Schaltelement (9) verbunden ist, wobei die erste Wanne (2) des ersten Sektors (6) mit einem ersten vorgegebenen Potential (VP1) vorgespannt wird und die ersten Wannen (2) aller anderen Sektoren (7) der ersten Gruppe (27) von Sektoren (6, 7) dabei durch die jeweiligen Schaltelemente (9) vom ersten vorgegebenen Potential (VP1) getrennt werden, wenn die Speicherzellen (23) des ersten Sektors (6) gelöscht werden.
  38. Verfahren nach einem der Ansprüche 35 bis 37, wobei das erste vorgegebene Potential (VP1) ein Massepotential (GND) oder ein Substratpotential (VS) ist.
Es folgen 4 Blatt Zeichnungen






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