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Dokumentenidentifikation DE10103060B4 08.06.2006
Titel Verfahren zum Testen einer ein Floating-Gate aufweisenden Speicherzelle und Anordnung zur Durchführung dieses Verfahrens
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Lüpke, Jens, 81829 München, DE;
Pöchmüller, Peter, 81739 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 24.01.2001
DE-Aktenzeichen 10103060
Offenlegungstag 16.08.2001
Veröffentlichungstag der Patenterteilung 08.06.2006
Veröffentlichungstag im Patentblatt 08.06.2006
IPC-Hauptklasse G11C 29/06(2006.01)A, F, I, 20051220, B, H, DE

Beschreibung[de]

Die vorliegende Erfindung betrifft ein Verfahren zum Testen einer Speicherzelle auf deren Datenhalteeigenschaft, wobei die Speicherzelle aus einem Auswahltransistor mit einem die zu speichernden Daten haltenden Floating Gate und einem Sperrtransistor besteht, der Auswahltransistor mit seiner Source-Drain-Strecke zwischen einer Bitleitung und Masse liegt, das Floating Gate des Auswahltransistors über die Source-Drain-Strecke eines an seinem Gate mit einer Wortleitung verbundenen Sperrtransistors mit einer Datenleitung verbunden ist, und Gate des Auswahltransistors an die Wortleitung angeschlossen ist. Außerdem bezieht sich die vorliegende Erfindung auf eine Anordnung zur Durchführung dieses Verfahrens.

Speicherzellen, bei denen Information im Floating-Gate des Auswahltransistors gespeichert ist, werden derzeit als ein vielversprechender Ansatz zur Realisierung von Speicherelementen im nm-Bereich angesehen und sind beispielsweise aus NAKAZATO, K; PIOTROWICZ, P.J.A.; HASKO, D.G. u.a.: "PLED-Planar Localised Electron Devices", IEEE Electron Devices Meeting, 1997, Technical Digest., International 7-10 Dec. 1997, Seiten 179-182, bekannt. Für solche Speicherzellen werden als Sperrtransistoren bevorzugt sogenannte PLED-Vertikal-Transistoren eingesetzt (PLED = Planar Localized Electron Device), die infolge ihrer hervorragenden Sperreigenschaften eine gute Isolation der Floating-Gates der Auswahltransistoren gewährleisten. Mit anderen Worten, die PLED-Vertikal-Transistoren erlauben die Realisierung von nicht-flüchtigen Speicherelementen. Selbstverständlich wird diese Eigenschaft der Speicherelemente auch durch die gute Isolation der Floating-Gates durch das Gateoxid in den einzelnen Speicherzellen gewährleistet.

Obwohl die PLED-Vertikal-Transistoren oder auch andere Transistoren mit ausreichenden Sperreigenschaften eine gute Isolation der Floating-Gates der Auswahltransistoren gewährleisten, können dennoch Leckströme über die Floating-Gates auftreten, welche zu einem Ladungsausgleich auf dem Floating-Gate und damit dem Speicherpunkt der Speicherzelle, also zu einem Informationsverlust führen. An sich sind diese Leckströme im allgemeinen sehr klein und können gewöhnlich vernachlässigt werden. Dennoch ist bei einem Halbleiterspeicher, der aus Speicherzellen der oben genannten Art aufgebaut ist, auf jeden Fall ein Test erforderlich, um schwache Speicherzellen herausfinden zu können, deren Leckströme keine ausreichende Datenhalteeigenschaft zulassen. Bisher ist noch kein Verfahren vorgeschlagen worden, das es erlaubt, in einem Speicher mit Speicherzellen der eingangs genannten Art solche Speicherzellen herauszufinden, deren Datenhalteeigenschaften unzureichend sind, also kurz "schwache" Speicherzellen zu ermitteln.

Anhand von 3 soll die oben aufgezeigte Problematik noch näher erläutert werden:

Mittels Aktivierung einer Wortleitung WL wird ein Tunneleffekt (vgl. Pfeil TE) in einem mit Gate G an die Wortleitung WL angeschlossenen Sperrtransistor T1, der beispielsweise ein PLED-Vertikal-Transistor sein kann, gesteuert. Ist nämlich die Wortleitung WL aktiviert, so kann ein Tunnelstrom über eine Datenleitung DL auf ein sonst isoliertes Floating-Gate G2 eines mit Gate G1 an die Wortleitung WL angeschlossenen Auswahltransistors T2 fließen, der mit seiner Source (S) – Drain (D)-Strecke zwischen einer Bitleitung BL und Ground bzw. Masse Gnd liegt. Nach Abschalten der Wortleitung WL ist dann die Ladung auf dem Floating-Gate G2 eingeschlossen und sollte theoretisch dort nahezu beliebig lang erhalten bleiben. Durch Aktivieren der Bitleitung BL und mit Hilfe eines an die Bitleitung BL angeschlossenen entsprechenden Lesesystems wird detektiert, ob der Auswahltransistor T2 im eingeschalteten Zustand ist, bei dem ein Strom nach Ground Gnd fließt, oder nicht. Mit anderen Worten, es wird festgestellt, welche Information auf dem Gate G2 gespeichert ist.

Bei einem Test eines aus solchen Speicherzellen aufgebauten Speichers ist zu untersuchen, ob bei abgeschalteter Wortleitung WL, also abgetrennten Gates G1 und G2, auch langfristig kein Ladungsabfluß und damit kein Informationsverlust über den Sperrtransistor T1 auf die Datenleitung DL erfolgt. Ein solcher Test muß allein schon aus Kostengründen in kurzer Zeit, beispielsweise wenigen Sekunden, für alle Speicherzellen eines Speichers ausführbar sein, um so eine langfristige Funktionsfähigkeit dieser Speicherzellen sicherstellen zu können.

Im Einzelnen ist aus der DE 693 25 767 T2 ein Verfahrern zur Bewertung der dielektrischen Schicht nicht-flüchtiger EPROM-, EEPROM- und Flash-EEPROM-Speicher bekannt. Bei diesem Verfahren wird zunächst aus Standard-Speicherzellen eine Teststruktur gebildet. Diese Teststruktur wird sodann einer Belastung unterworfen, bei der nur vom Floating-Gate-Bereich fehlerhafter Speicherzellen Elektronen gezogen werden. Schließlich wird die Charakteristik der Teststruktur gemessen.

Weiterhin beschreibt die DE 691 29 492 T2 einen Halbleiterspeicher, bei dem zur Feststellung von Datenhalteeigenschaften Einbrenntests durchgeführt werden. Hierzu werden an Wort- und Bitleitungen sogenannte Stresspotentiale angelegt.

Schließlich ist aus der EP 0 017 808 B1 ein Verfahren zum Testen einer Speicherschaltung aus einer Vielzahl von Speicherelementen bekannt. Hierzu wird zusammen mit diesen Speicherelementen noch ein sogenanntes unabhängiges Speicherelement hergestellt, das für die Vielzahl von Speicherelementen als repräsentativ angesehen und dann für Testzwecke herangezogen wird.

Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zum Testen einer ein Floating-Gate aufweisenden Speicherzelle anzugeben, mit dem auch eine große Anzahl von Zellen ohne großen Aufwand in kurzer Zeit auf ihre Funktionsfähigkeit überprüfbar ist; außerdem soll eine Anordnung zur Durchführung dieses Verfahrens geschaffen werden.

Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass an Source oder Drain oder das Substrat des Auswahltransistors in einem Testmodus bei abgeschalteter Wortleitung Spannungsstöße zur Erzeugung von Störkopplungen zu dem Floating-Gate angelegt werden, und dass dann das Abfließen von Ladung über den Sperrtransistor zur Datenleitung beobachtet wird. Die erfindungsgemäße Anordnung ist in Patentanspruch 6 angegeben. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Um schwache Speicherzellen herausfinden zu können, werden also bei dem erfindungsgemäßen Verfahren Signale an den Auswahltransistor angelegt, welche die Leckströme von solchen schwachen Speicherzellen stark erhöhen. Dies wird in einfacher Weise durch Anlegen von Spannungsstößen an Source oder Drain oder das Substrat des Auswahltransistors erreicht, wodurch dort ein Pulsieren des Spannungspegels hervorgebracht wird.

Bei diesem Vorgehen ist ohne weiteres ein hochparalleler Test für die Floating-Gates einer Vielzahl von Speicherzellen eines Speichers hinsichtlich Leckstrommechanismen möglich, indem beispielsweise eine gemeinsame Source- bzw. Substratspannung an die Auswahltransistoren der Speicherzellen angelegt wird. Im einzelnen können bei einem solchen Test dann beispielsweise die gemeinsame Substratspannung oder die gemeinsame Sourcespannung oder auch die an der Bitleitung liegende Spannung zeitlich variiert werden.

Der Test selbst kann bei dem erfindungsgemäßen Verfahren durch Umschalten auf einen entsprechenden Modus eingeleitet werden. Die Erzeugung der Spannung für Drain oder Source oder Substrat des Auswahltransistors kann entweder auf dem Chip des Speichers selbst oder durch Anlegen einer äußeren Spannung vorgenommen werden.

Die Identifikation von defekten Speicherzellen erfolgt bei dem Test durch Auslesen und Bewerten von zuvor in die Speicherzellen hineingeschriebenen Information bzw. Ladung auf den Floating-Gates der jeweiligen Auswahltransistoren.

Das erfindungsgemäße Verfahren und die erfindungsgemäße Anordnung ermöglichen so einen hochparallelen und damit effektiven Test auf Leckstrommechanismen zwischen dem isolierten bzw. Floating-Gate und der Datenleitung. Dieser Test ist dabei mit einfachen Mitteln realisierbar, so dass die für die Durchführung des erfindungsgemäßen Verfahrens notwendige Ausrüstung keinen großen zusätzlichen Aufwand erfordert, wie dies weiter unten noch näher erläutert werden wird.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

1 eine Schaltungsanordnung, die zur Durchführung des erfindungsgemäßen Verfahrens vorteilhaft ist,

2(a) und (b) Ersatzschaltbilder eines korrekten (a) und eines fehlerhaften PLED-Transistors in der Schaltungsanordnung von 1, und

3 eine Speicherzelle, auf die das erfindungsgemäße Verfahren anwendbar ist.

Die 3 ist bereits eingangs erläutert worden. In den Figuren werden für einander entsprechende Bauteile jeweils die gleichen Bezugszeichen verwendet.

Bei dem erfindungsgemäßen Verfahren werden an den Auswahltransistor T2 (vgl. 3) in einem Testmodus Spannungsstöße zur Erzeugung von Störkopplungen auf das Floating-Gate G2, also bei abgeschalteter Wortleitung WL angelegt. Dabei können diese Spannungsstöße an Source oder Drain oder auch an das Substrat Sub des Auswahltransistors T2 (vgl. 1) angelegt werden. Bei den Spannungsstößen kann es sich um Pulse mit den Potentialen von Ground Gnd und eine Spannung Vx handeln. Die Höhe und der zeitliche Verlauf der Spannungsgröße hängen von der für die Speicherzelle verwendeten Technologie ab. Die Höhe der Spannung muss aber so gewählt werden, dass das Gateoxid der gestesteten Transistoren nicht beschädigt wird. Eine zur Realisierung solcher Spannungspulse geeignete Schaltung ist speziell 1 zu entnehmen, in welcher der Auswahltransistor T1 mit einer Testmodus-Schaltung verbunden ist, die aus einer Reihenschaltung eines N-Kanal-MOS-Transistors und eines P-Kanal-MOS-Transistors zwischen den Potentialen Vx und GND sowie einem Inverter I besteht, dem entsprechende Testmodes T zugeführt sind. Mit dieser Testschaltung kann eine Vielzahl von Speicherzellen verbunden sein, wie dies in 1 schematisch angedeutet ist.

Damit kann ein paralleles "Bumping" einer größeren Anzahl von Speicherzellen 1 bei in den einzelnen Speicherzellen abgeschalteter Wortleitung WL vorgenommen werden.

Es können auch andere Schaltungen für das parallele "Bumping" verwendet werden. Wichtig ist allein, dass diese Schaltungen beispielsweise am Source-Anschluss S des Auswahltransistors T2 an Stelle von Masse (vgl. 3) eine veränderbare Spannung gepulst einzuspeisen vermögen.

Es ist besonders vorteilhaft, wenn auf dem Floating-Gate G2 beispielsweise eine "1" gespeichert ist; dann breitet sich nämlich der Spannungsstoss auch auf die Bitleitung BL aus und ist somit auf der gesamten Gatefläche des Auswahltransistors T2 wirksam. In diesem Fall sollten die Bitleitungen der einzelnen Speicherzellen selbstverständlich durch entsprechende Schaltungselemente von anderen Spannungsverbindungen abgetrennt sein.

Um die Kopplung zwischen dem Floating-Gate und der Source-Drain-Strecke des Auswahltransistors T2 zu maximieren, sollte der Transistor T2 leitend sein, damit sich der Spannungsimpuls am Source-Anschluss über die ganze Fläche unterhalb des Gates G1 bzw. G2 bis zum Drain-Anschluss D ausbreiten kann. Alternativ kann auch die Substrat-Spannung gepulst werden, da das Substrat eine großflächige Ausdehnung unterhalb des Gates hat.

Es ist aber auch möglich, einen Spannungsstoß im Substrat Sub des Auswahltransistors T2 zu generieren. Durch einen entsprechenden Testmodus kann auch hier ohne weiteres eine Kopplung auf das isolierte bzw. Floating-Gate bei abgeschalteter Wortleitung WL erreicht werden.

2(a) und 2(b) zeigen jeweils ein Ersatzschaltbild mit einem korrekten PLED-Sperrtransistor T1 (2(a)) und einem fehlerhaften PLED-Sperrtransistor T1 (2(b)). Ein Leckstrom-Mechanismus tritt vor allem im PLED-Transistor T1 auf. Die Tunnelstrecke, welche nur bei entsprechender WL-Spannung an Gate G des Transistors T1 "leitend" ist, muss bei Deaktivierung des PLED-Transistors T1 nichtleitend sein. Ist sie das nicht (2(b)), so kann die Ladung auf dem Floating-Gate G2 des Transistors T2 durch Pumpen auf der Source-Drain-Strecke des Transistors T2 (andere Seite des Kondensators im Ersatzschaltbild) über die "durchlässige" oder hochohmige Tunnelstrecke des Transistors T1 zur Datenleitung DL hin abfließen.


Anspruch[de]
  1. Verfahren zum Testen einer Speicherzelle auf deren Datenhalteeigenschaft, wobei die Speicherzelle aus einem Auswahltransistor (T2) mit einem die zu speichernden Daten haltenden Floating Gate (G2) und einem Sperrtransistor (T1) besteht, der Auswahltransistor mit seiner Source-Drain-Strecke zwischen einer Bitleitung (BL) und Masse (Gnd) liegt, das Floating Gate (G2) des Auswahltransistors (T2) über die Source-Drain-Strecke eines an seinem Gate (G) mit einer Wortleitung (WL) verbundenen Sperrtransistors (T1) mit einer Datenleitung (DL) verbunden ist, und Gate (G1) des Auswahltransistors (T2) an die Wortleitung (WL) angeschlossen ist, dadurch gekennzeichnet, dass an Source (S) oder Drain (D) oder das Substrat (Sub) des Auswahltransistors (T2) in einem Testmodus bei abgeschalteter Wortleitung (WL) Spannungsstöße zur Erzeugung von Störkopplungen zu dem Floating-Gate (G2) angelegt werden, und dass dann das Abfließen von Ladung über den Sperrtransistor (T1) zur Datenleitung (DL) beobachtet wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zahlreiche Speicherzellen (1) parallel getestet werden.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Spannungsstöße zwischen Source (S) und Drain (D) des Auswahltransistors (T2) angelegt werden.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Spannungsstöße bei leitender Source-Drain-Strecke angelegt werden, so daß sie sich auch auf die an die entsprechende Speicherzelle (1) angeschlossene Bitleitung (BL) ausbreiten.
  5. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Spannungsstöße an das Substrat (Sub) des Auswahltransistors (T2) angelegt werden.
  6. Anordnung zur Durchführung des erfindungsgemäßen Verfahrens nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß Source (S) oder Drain (D) des Auswahltransistors (T2) mit dem Knoten von zwei in Reihe geschalteten MOS-Transistoren unterschiedlichen Kanaltyps verbunden ist, deren Source-Drain-Strecken zwischen zwei Potentialen (Vx, Gnd) liegen, und daß Gates dieser MOS-Transistoren über einen Inverter (I) mit Testmodes (T) beaufschlagt sind.
Es folgen 2 Blatt Zeichnungen






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