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Dokumentenidentifikation DE102005055853A1 08.06.2006
Titel Transistor-Feld für Halbleiterspeicherbauelemente und Verfahren zum Herstellen eines Feldes von Transistoren mit vertikalem Kanal
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Thies, Andreas, 14167 Berlin, DE;
Mümmler, Klaus, 01099 Dresden, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 23.11.2005
DE-Aktenzeichen 102005055853
Offenlegungstag 08.06.2006
Veröffentlichungstag im Patentblatt 08.06.2006
IPC-Hauptklasse H01L 27/105(2006.01)A, F, I, 20051123, B, H, DE
IPC-Nebenklasse H01L 21/8239(2006.01)A, L, I, 20051123, B, H, DE   G11C 7/18(2006.01)A, L, I, 20051123, B, H, DE   
Zusammenfassung Es wird ein Transistor-Feld für Halbleiterspeicherbauelemente angegeben. Eine Mehrzahl von Substratsäulen, die sich von einem Volumenbereich eines Halbleitersubstrats aus nach außen erstrecken, sind in Zeilen und Spalten angeordnet. Jede Säule bildet ein aktives Gebiet eines Auswahltransistors mit vertikalem Kanal aus. Isolationsgräben sind zwischen den Zeilen von Säulen ausgebildet. Vergrabene Wortleitungen erstrecken sich innerhalb der Isolationsgräben entlang der Zeilen von Säulen. Bitleitungsgräben sind zwischen den Spalten von Säulen ausgebildet. Bitleitungen erstrecken sich senkrecht zu den Wortleitungen in unteren Bereichen der Bitleitungsgräben. Eine erste und eine zweite Spalte von Säulen liegen benachbart gegenüber jeder Bitleitung. Jede Bitleitung ist an die aktiven Flächen in den Säulen der ersten Spalte von Säulen über einen einseitigen Bitleitungskontakt aus polykristallinem Silizium angeschlossen und von den aktiven Flächen der Säulen der zweiten Spalte von Säulen isoliert.

Beschreibung[de]
GEBIET DER ERFINDUNG

Die Erfindung betrifft Transistor-Felder für Halbleiterspeicherbauelemente mit Auswahltransistoren mit vertikalem Kanal sowie vergrabenen Bit- und Wortleitungen. Die Erfindung betrifft zudem ein Verfahren zum Herstellen von Transistor-Feldern mit Auswahltransistoren mit vertikalem Kanal.

HINTERGRUND

Eine Halbleiterspeicherzelle weist ein Speicherbauelement zum Speichern von Daten sowie ein Auswahlbauelement zum Auswählen der in dem Speicherbauelement gespeicherten Daten auf. Kondensatoren, magnetische Übergangselemente, ferroelektrische Polarisationselemente und Phasenänderungselemente sind Typen von Speicherbauelementen, die in Halbleiterspeicherzellen verwendet werden.

In Kondensatoren werden Daten durch die Ladung oder das Fehlen von Ladung gespeichert. In magnetischen Übergangselementen werden Daten durch die Ausrichtung der Magnetisierung einer ferromagnetischen Speicherschicht in Bezug zur der Magnetisierung einer ferrromagnetischen Referenzschicht gespeichert.

Speicherbauelemente können über den Auswahlbauelementen angeordnet sein. Typischerweise werden Feldeffekt-Auswahltransistoren (FETs) als Auswahlbauelemente verwendet.

Eine aktive Fläche des Auswahltransistors wird in einem einkristallinen Halbleitersubstrat ausgebildet. Diese aktive Fläche weist ein erstes dotiertes Gebiet zur Definition eines ersten Source/Drain-Gebiets, ein zweites dotiertes Gebiet zur Definition eines zweiten Source/Drain-Gebiets und ein Kanalgebiet zwischen dem ersten und dem zweiten Source/Drain-Gebiet auf. Das erste und das zweite dotierte Gebiet weisen einen ersten Leitfähigkeitstyp auf. Das Kanalgebiet ist nicht dotiert oder dieses ist von einem zweiten Leitfähigkeitstyp, der entgegengesetzt zum ersten Leitfähigkeitstyp ist.

In einem Auswahltransistor mit vertikalem Kanal ist das erste dotierte Gebiet in dem Halbleitersubstrat vergraben und an eine vergrabene Bitleitung angeschlossen. Die Bitleitung überträgt Daten an und von der Speicherzelle. Das zweite dotierte Gebiet ist benachbart zu einer oberen Oberfläche des Substrats ausgebildet und dieses ist an das Speicherbauelement angeschlossen.

Gatestrukturen vom Spacer-Typ oder umgreifende Gatestrukturen werden zum Erzielen hoher Zellpackungsdichten eingesetzt.

Die jeweilige Gatestruktur ist benachbart zum Kanalgebiet ausgebildet. Ein Gatedielektrikum isoliert die Gatestruktur vom Kanalgebiet.

Durch Anlegen einer im Vergleich zur Schwellspannung größeren Spannung an die Gatestruktur wird ein leitfähiger Kanal in dem Kanalgebiet zwischen dem ersten und zweiten dotierten Gebiet ausgebildet. Der leitfähige Kanal schließt das Speicherbauelement an die Bitleitung an. Andernfalls verbleibt das Speicherbauelement isoliert von der Bitleitung.

14A zeigt eine Aufsicht auf ein Speicherzellen-Feld mit einer Mehrzahl von Speicherzellen gemäß dem Stand der Technik. Jede Speicherzelle weist einen Stapelkondensator und einen Auswahltransistor mit vertikalem Kanal in einem Layout mit umgreifendem Gate-Spacer auf.

Die Speicherzellen sind in Zeilen 72 und Spalten 73 angeordnet. Aktive Flächen 6 von Auswahltransistoren 71 mit vertikalem Kanal sind in Säulen 16 ausgebildet, die sich von einem Volumenbereich 15 des Halbleitersubstrats 1 nach außen erstrecken. Gestapelte Speicherkondensatoren 83 sind oberhalb der aktiven Flächen 6 angeordnet. Isolierende Strukturen 42 trennen aktive Flächen 6 benachbarter Zeilen 72. Umgreifende Gatestrukturen 43 sind an Seitenwänden der aktiven Flächen 6 ausgebildet. Die Gatestrukturen 43 benachbarter Auswahltransistoren 71 jeder Zeile 72 sind miteinander verschaltet und bilden Wortleitungen 41 aus. Die Wortleitungen 41 erstrecken sich entlang der Zeilen 72. Die isolierenden Strukturen 42 trennen Wortleitungen 41 benachbarter Zeilen 72 voneinander.

14B zeigt einen Querschnitt des Layouts aus 14A entlang der Schnittlinie B-B. Stapelkondensatoren 83 mit einer unteren Elektrode 831, einer oberen Elektrode 833 und einer dazwischen liegenden dielektrischen Schicht 832 sind oberhalb der aktiven Flächen 6 angeordnet. Jede untere Elektrode 831 ist mit einem Kontaktstöpsel 834 verbunden. Die Kontaktstöpsel 834 erstrecken sich nach außen zu einem entsprechenden Teil der aktiven Fläche 6. Ein zweites dotiertes Gebiet 62 ist in der aktiven Fläche 6 benachbart zum Kontaktstöpsel 834 ausgebildet. Ein Zwischenschichtdielektrikum 46 ist zur Trennung von Kontaktstöpseln 834 vorgesehen.

Bitleitungen 2 sind in dem Halbleitersubstrat 1 vergraben und erstrecken sich entlang Spalten 73 und verlaufen senkrecht zu Zeilen 72. Jede Bitleitung 2 ist an erste dotierte Gebiete 61 der aktiven Flächen 6 von entlang der entsprechenden Spalte 73 angeordneten Auswahltransistoren 71 angeschlossen. Die ersten dotierten Gebiete 61 sind unterhalb der zweiten dotierten Gebiete 62 ausgebildet. Ein Kanalgebiet 63 trennt jedes erste dotierte Gebiet 61 von dem zugehörigen zweiten dotierten Gebiet 62.

Wird das Spacer-Gate 43 aktiviert, leitet der Auswahltransistor 71 und lädt oder entlädt den Speicherkondensator 83 entsprechend Daten auf der vergrabenen Bitleitung 2.

Transistor-Felder dieser Art sind in US 6,504,201, US 6,355,520 B1 und US 20030205740 beschrieben.

In jedem der oben zitierten Patentdokumente werden die vergrabenen Bitleitungen durch Ionenimplantation bereitgestellt, was zu dotierten Leiterstrukturen innerhalb des einkristallinen Halbleitersubstrats führt. Die aktiven Flächen werden über den Bitleitungen ausgebildet, so dass das erste dotierte Gebiet bis zu einem gewissen Grad mit den Bitleitungen verschmilzt und ein kleiner Kontaktwiderstand zwischen den Bitleitungen und den aktiven Flächen erzielt wird.

Durch Implantation im Halbleitersubstrat ausgebildete vergrabene Bitleitungen leiden unter einem hohen elektrischen Widerstand aufgrund der Begrenzung hinsichtlich der implantierten Dotierstoffkonzentration und allgemeinen Halbleitereigenschaften. Ein Widerstand geringer als 5 × 10–4 &OHgr;cm kann nicht erzielt werden.

Abnehmende Strukturgrößen erfordern ein verbessertes Layout für ein Auswahltransistor-Feld hoher Packungsdichte, das einen geringeren Bitleitungswiderstand und verbesserte Zelleigenschaften ermöglicht.

Zudem leidet das eingangs beschriebene Layout unter der Trennung des Kanalgebiets von dem Volumenbereich des Substrats, was zu einer Ansammlung von Minoritätsladungsträgern in dem Kanalgebiet führt. Die angesammelten Minoritätsträger verschlechtern die Zelleigenschaften.

Ein weiterer Bedarf existiert hinsichtlich eines Feldes mit Auswahltransistoren mit vertikalem Kanal, deren Kanalgebiete an die Volumenbereiche des Substrats zur Vermeidung von Floating-Gate-Effekten, d.h. Effekten durch potentialfreie Gates angeschlossen sind.

Ein weiterer Bedarf besteht hinsichtlich eines Verfahrens zum Herstellen eines Feldes von Auswahltransistoren mit vertikalem Kanal, deren Bitleitungen einen geringen Widerstand aufweisen und deren Kanalgebiete an den Volumenbereich des Substrats angeschlossen sind.

ZUSAMMENFASSUNG

Ein Aspekt der Erfindung betrifft das Bereitstellen eines Auswahltransistor-Feldes mit einer Mehrzahl von Auswahltransistoren mit vertikalem Kanal. Die aktiven Flächen der Auswahltransistoren mit vertikalem Kanal werden in Halbleitersäulen ausgebildet, die sich von einem Volumenbereich des Halbleitersubstrats nach außen erstrecken. Die Säulen sind in Zeilen und Spalten angeordnet. Die Zeilen von Säulen sind voneinander durch Isolationsgräben getrennt. Isolationsstöpsel sind in Spalten von Isolationsstöpsel angeordnet. Jeder Isolationsstöpsel trennt benachbarte Säulen innerhalb der Zeilen. Jede Spalte von Isolationsstöpsel weist jeweils sich gegenüberliegende erste und zweite Seiten auf, wobei die erste Seite benachbart zu einer ersten Spalte von Säulen und die zweite Seite benachbart zu einer zweiten Spalte von Säulen liegen. Die Auswahltransistoren werden über eine an eine Wortleitung angelegte Spannung gesteuert, wobei die Wortleitung kapazitiv mit dem jeweiligen Auswahltransistor gekoppelt ist. Die Wortleitungen sind innerhalb der Isolationsgräben angeordnet. Jede Wortleitung ist benachbart zu den Säulen der jeweiligen Zeile von Säulen angeordnet und erstreckt sich entlang des jeweiligen Isolationsgrabens. Ein Gatedielektrikum trennt die Wortleitungen von den entsprechenden Säulen. Die Auswahltransistoren mit vertikalem Kanal sind an die Bitleitungen, die elektrische Ladung übertragen, angeschlossen. Die Bitleitungen sind unterhalb der Isolationsstöpsel angeordnet und erstrecken sich entlang der Spalten von Isolationsstöpsel. Jede Bitleitung ist an die aktiven Flächen in den Säulen der ersten Spalte von Säulen über einen einseitigen Bitleitungskontakt angeschlossen und von den aktiven Flächen der Säulen der zweiten Spalte von Säulen isoliert.

Gemäß einem ersten Aspekt stellt die Erfindung ein Feld von Transistoren mit vertikalem Kanal und hoher Packungsdichte für Speicherbauelemente wie DRAMs, MRAMs, FeRAMs und PCRAMs bereit, wobei das Material für die Bitleitungen aus hoch leitfähigen Materialen wie Übergangsmetallen wie Wolfram, Tantal, Titan und Übergangsmetallverbindungen wie Wolfram-Nitrid wählbar ist.

Gemäß einer bevorzugten Ausführungsform weist jede aktive Fläche ein erstes und ein zweites dotiertes Gebiet sowie ein Kanalgebiet zwischen dem ersten und dem zweiten dotierten Gebiet auf. Die ersten und zweiten dotierten Gebiete sind von einem ersten Leitfähigkeitstyp. Die Kanalgebiete sind nicht dotiert oder von einem zweiten Leitfähigkeitstyp, der entgegengesetzt zum ersten Leitfähigkeitstyp ist. Jedes Kanalgebiet trennt das erste und das zweite dotierte Gebiet der jeweiligen aktiven Fläche. Das zweite dotierte Gebiet ist in einem oberen Bereich der aktiven Fläche benachbart zu einer Oberfläche des Substrats ausgebildet. Das erste dotierte Gebiet ist in einem unteren Bereich der aktiven Fläche benachbart zum jeweiligen einseitigen Bitleitungskontakt ausgebildet. Die Wortleitungen sind benachbart zu den Kanalgebieten ausgebildet. Die Bitleitungen sind an die ersten dotierten Gebieten angeschlossen. Jede aktive Fläche weist zudem ein Bodykontaktgebiet auf. Die Bodykontaktgebiete sind vom zweiten Leitfähigkeitstyp. Jedes Bodykontaktgebiet ist benachbart zu dem entsprechenden ersten dotierten Gebiet ausgebildet. Das Bodykontaktgebiet trennt das erste dotierte Gebiet von der benachbarten Bitleitung und erstreckt sich von dem Kanalgebiet zum Volumenbereich des Substrats.

Folglich schließt jedes Bodykontaktgebiet das Kanalgebiet der jeweiligen aktiven Fläche an den Volumenbereich des Halbleitersubstrats an. Eine Ansammlung von Minoritätsladungsträger in dem Kanalgebiet wird hierdurch vermieden und die Zelleigenschaften dadurch verbessert.

Zudem stellt die Erfindung ein DRAM Speicherbauelement mit einer Mehrzahl von Speicherzellen bereit, wobei jede Speicherzelle einen Auswahltransistor mit vertikalem Kanal und ein Ladungsspeicherbauelement aufweist. Die aktiven Flächen der Auswahltransistoren mit vertikalem Kanal sind in Halbleitersäulen ausgebildet, die sich von einem Volumenbereich des Halbleitersubstrats nach außen erstrecken. Die Säulen sind in Zeilen und Spalten angeordnet. Die Zeilen von Säulen sind durch Isolationsgräben voneinander getrennt. Isolationsstöpsel sind in Spalten von Isolationsstöpsel angeordnet. Jeder Isolationsstöpsel trennt benachbarte Säulen innerhalb der Zeilen. Jede Spalte von Isolationsstöpsel weist sich jeweils gegenüberliegende erste und zweite Seiten auf, wobei die erste Seite benachbart zu einer ersten Spalte von Säulen und die zweite Seite benachbart zu einer zweiten Spalte von Säulen liegen. Die Auswahltransistoren werden über eine an eine entsprechende Wortleitung anliegende Spannung gesteuert. Die Wortleitungen sind innerhalb der Isolationsgräben angeordnet. Jede Wortleitung ist benachbart zu den Säulen der jeweiligen Zeile von Säulen angeordnet und erstreckt sich entlang des entsprechenden Isolationsgrabens. Ein Gatedielektrikum trennt die Wortleitungen von den jeweiligen Säulen. Die Auswahltransistoren mit vertikalem Kanal sind an die Bitleitungen, die elektrische Ladung übertragen, angeschlossen. Die Bitleitungen sind unterhalb der Isolationsstöpsel angeordnet und erstrecken sich entlang der Spalten von Isolationsstöpsel. Jede Bitleitung ist an die aktiven Flächen in den Säulen der ersten Spalte von Säulen über einen einseitigen Bitleitungskontakt angeschlossen und von den aktiven Flächen der Säulen der zweiten Spalte von Säulen isoliert. Jeder Speicherkondensator ist oberhalb des zugehörigen Auswahltransistors angeordnet und elektrisch an die zugehörige aktive Fläche angeschlossen.

Somit gibt die Erfindung ein DRAM Speicherbauelement hoher Packungsdichte an, wobei das Material der Bitleitungen aus hoch leitfähigen Materialien wie Übergangsmetallen wie Wolfram, Tantal, Titan und Übergangsmetallnitriden wie Wolframnitrid auswählbar ist.

Gemäß einer bevorzugten Ausführungsform weist jede aktive Fläche ein erstes und zweites dotiertes Gebiet und ein Kanalgebiet zwischen dem ersten und dem zweiten dotierten Gebiet auf. Die ersten und zweiten dotierten Gebiete sind vom ersten Leitfähigkeitstyp. Die Kanalgebiete sind nicht dotiert oder diese weisen einen zweiten Leitfähigkeitstyp auf, der entgegengesetzt zum ersten Leitfähigkeitstyp ist. Jedes Kanalgebiet trennt das erste und das zweite dotierte Gebiet der zugehörigen aktiven Fläche. Das zweite dotierte Gebiet ist in einem oberen Bereich der aktiven Fläche benachbart zu einer Oberfläche des Substrats ausgebildet. Das erste dotierte Gebiet ist in einem unteren Bereich der aktiven Fläche benachbart zu dem zugehörigen einseitigen Bitleitungskontakt ausgebildet. Die Wortleitungen sind benachbart zu den Kanalgebieten ausgebildet. Die Bitleitungen sind an die ersten dotierten Gebieten angeschlossen. Jede aktive Fläche weist zudem ein Bodykontaktgebiet auf. Die Bodykontaktgebiete sind vom zweiten Leitfähigkeitstyp. Jedes Bodykontaktgebiet ist benachbart zu dem entsprechenden ersten dotierten Gebiet ausgebildet, trennt das erste dotierte Gebiet von der benachbarten Bitleitung und erstreckt sich von dem Kanalgebiet bis zum Volumenbereich des Substrats. Jeder Speicherkondensator ist an das zweite dotierte Gebiet der aktiven Fläche des zugehörigen Auswahltransistors angeschlossen.

Somit schließt jedes Bodykontaktgebiet das Kanalgebiet der jeweiligen aktiven Fläche an den Volumenbereich des Halbleitersubstrats an. Eine Ansammlung von Minoritätsladungsträgern in dem Kanalgebiet wird vermieden und die Zelleigenschaften dadurch verbessert.

Gemäß einem weiteren Aspekt gibt die Erfindung ein Verfahren zum Herstellen eines Auswahltransistor-Feldes für Speicherbauelemente an, wobei Bitleitungsgräben in einem Halbleitersubstrat ausgebildet werden. Eine untere isolierende Abdeckungsstruktur und eine vergrabene Bitleitung sind in unteren Bereichen jedes Bitleitungsgrabens ausgebildet, wobei die untere isolierende Abdeckungsstruktur die jeweilige Bitleitung vom Substrat isoliert. Oberhalb der Bitleitungen sind die Bitleitungsgräben mit einem Opfermaterial aufgefüllt. Isolationsgräben werden ausgebildet, wobei die Isolationsgräben sich senkrecht zu den Bitleitungsgräben erstrecken. Eine Tiefe der Isolationsgräben wird derart gewählt, dass sich gegenüberliegende erste und zweite Seitenwände der Bitleitungen wenigstens teilweise innerhalb der Isolationsgräben frei liegen. Dadurch werden Säulenbereiche durch das Halbleitersubstrat ausgebildet. Jede Säule ist jeweils zwischen zwei benachbarten Isolationsgräben und zwei benachbarten Bitleitungsgräben angeordnet. Eine Nassätzmaske wird bereitgestellt, wobei die Nassätzmaske die zweiten vertikalen Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedeckt. Die ersten vertikalen Seitenwände verbleiben freigelegt. Nun wird die untere isolierende Abdeckungsstruktur zurückgenommen, d.h. gerichtet entfernt. Das Zurücknehmen beginnt ausgehend von den freiliegenden ersten vertikalen Seitenwänden und setzt sich entlang der ersten Seitenwände der Bitleitungen fort, so dass Aussparungen zwischen den Bitleitungen und dem Substrat ausgebildet werden. Die Aussparungen erstrecken sich entlang der ersten Seitenwände der Bitleitungen. Sodann werden die Aussparungen mit einem leitfähigen Material aufgefüllt. Das die Aussparungen füllende leitfähige Material bildet einseitige Begleitungskontakte aus. Jeder einseitige Bitleitungskontakt schließt die zugehörige Bitleitung an eine der aktiven Flächen benachbart zur ersten Seitenwand an. Danach wird ein Gatedielektrikum an Seitenwänden der Säulen ausgebildet, die in den Isolationsgräben frei liegen. Wortleitungen werden innerhalb der Isolationsgräben benachbart zum Gatedielektrikum ausgebildet. Jede Wortleitung erstreckt sich entlang des jeweiligen Isolationsgrabens.

In einer bevorzugten Ausführungsform wird die untere isolierende Abdeckungsstruktur vollständig von den ersten Seitenwänden der Bitleitungen entfernt, so dass jeder einseitige Bitleitungskontakt sich zwischen zwei benachbarten Isolationsgräben erstreckt. Dadurch wird der Widerstand des einseitigen Bitleitungskontakts minimiert.

Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden Bitleitungen wenigstens teilweise aus einem Übergangsmetall oder einem Übergangsmetallnitrid ausgebildet um dadurch den Bitleitungswiderstand zu minimieren.

Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden die Bitleitungen wenigstens teilweise aus hoch dotierten Halbleitermaterialien ausgebildet. Ein aufeinander folgendes Ausbilden von ersten dotierten Gebieten im unteren Bereich der Säulen kann durch eine Diffusion der Dotierstoffe aus dem Halbleiterbereich der Bitleitungen unterstützt werden.

In weiteren Ausführungsformen können die Bitleitungen sowohl hoch dotierte Halbleiterbereiche als auch Übergangsmetallbereiche aufweisen.

Vorzugsweise wird ein Deckoxid auf den Bitleitungen vor dem Ausbilden der Isolationsgräben ausgebildet. Das Deckoxid schützt die darunter liegenden Bitleitungen hinsichtlich der nachfolgenden Ätzprozesse.

Gemäß einer weiteren bevorzugten Ausführungsform wird eine obere isolierende Abdeckungsstruktur an Seitenwänden der Bitleitungsgräben oberhalb der Bitleitungen vor dem Auffüllen der Gräben mit dem Opfermaterial ausgebildet, wodurch entweder ein Entfernen des Opfermaterials mit den geschützten aktiven Flächen oder der Einsatz des Opfermaterials als Teil des Isolationsstöpsels ermöglicht wird.

In einer weiteren bevorzugten Ausführungsform wird ein Nitridspacer an vertikalen Seitenwänden der Isolationsgräben vor dem Bereitstellen der Nassätzmaske ausgebildet, wobei der Nitridspacer die aktiven Flächen vor nachfolgenden Ätzungen und Impiantationsschritten schützt.

Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Nassätzmaske durch ein erstes Abscheiden einer konformen polykristallinen Siliziumschicht angegeben. Danach wird eine schräge Implantation ausgerichtet zu den Isolationsgräben ausgeführt, so dass zweite Bereiche der polykristallinen Siliziumschicht, die die zweiten vertikalen Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedecken, dotiert werden während erste Bereiche der polykristallinen Siliziumschicht, die die ersten vertikalen Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedecken, undotiert verbleiben. Danach werden die ersten Bereiche der polykristallinen Siliziumschicht selektiv zu den zweiten Bereichen entfernt. Folglich wird ein nicht-lithografisches und selbst justiertes Schema zur Strukturierung der einseitigen Bitleitungskontakte angegeben. In vorteilhafter Weise genügen zwei lithografische Strukturierungsprozesse zur Strukturierung des Auswahltransistor-Feldes. Somit ist die Ausrichtung der zwei streifenförmigen Masken unkritisch, da die zwei Masken senkrecht zueinander orientiert sind.

Vorzugsweise wird eine Wannenimplantation vor Auffüllen der Aussparungen ausgeführt, so dass eine vergrabene Schicht vom zweiten Leitfähigkeitstyp in dem Substrat in einer zur Tiefe der Bitleitungen entsprechenden oder darunter liegenden Tiefe ausgebildet wird. Zudem wird ein hoch dotiertes Halbleitermaterial, vorzugsweise polykristallines Silizium oder polykristallines Germanium als leitfähiges Material verwendet. Danach werden erste dotierte Gebiete vom ersten Leitfähigkeitstyp in einem unteren Gebiet der Säulen benachbart zum jeweiligen einseitigen Bitleitungskontakt durch Diffusion der Dotierstoffe aus dem hoch dotierten polykristallinen Silizium ausgebildet, wobei die vergrabene Schicht durch die Dotierstoffe in zu den ersten dotierten Gebieten entsprechenden Bereichen gegendotiert wird. Dadurch verbleiben die ersten dotierten Gebiete von der nächsten Bitleitung über einen Restbereich der vergrabenen Schicht getrennt. Die Restbereiche der vergrabenen Schicht bilden Bodykontaktgebiete aus. Eine weitere Wannenimplantation wird durchgeführt, so dass zweite dotierte Gebiete vom ersten Leitfähigkeitstyp in oberen Bereichen der Säulen ausgebildet werden, wobei die Wannenimplantation derart ausgeführt wird, dass jedes zweite dotierte Gebiet vom zugehörigen ersten dotierten Gebiet über ein Kanalgebiet getrennt wird. Jedes Kanalgebiet wird an den Volumenbereich des Substrats über das entsprechende Bodykontaktgebiet angeschlossen. Somit können Bodykontakte ohne Vergrößern der Zellgröße angegeben werden.

In einer weiteren bevorzugten Ausführungsform wird das Opfermaterial durch ein dielektrisches Material ersetzt, wobei das dielektrische Material Isolationsstöpsel ausbildet und damit verbesserte Isolationseigenschaften bereitstellt.

Weitere bevorzugte Ausführungsformen des erfindungsgemäßen Verfahrens weisen zusätzliche Schritte zum Ausbilden umgreifender oder umgebender Gatestrukturen auf. Dadurch werden weitere Bereiche des Gatedielektrikums an Seitenwänden der Säulen benachbart zu den Isolationsstöpseln ausgebildet. Leitfähiges Material ersetzt wenigstens teilweise das Opfermaterial in den Isolationsstöpsel und ist mit an die Wortleitungen angeschlossen.

Gemäß einer Ausführungsform wird das Opfermaterial bis zu einer der unteren Kante der Wortleitungen entsprechenden Tiefe oder darunter zurückgenommen, wobei Vertiefungen zwischen den Säulen innerhalb einer Zeile von Säulen ausgebildet werden und Bereiche der oberen isolierenden Isolationsstruktur an Seitenwänden der Vertiefungen freigelegt werden. Die Dicke der freigelegten Bereiche der oberen isolierenden Abdeckungsstruktur wird reduziert um ausreichend kapazitive Kopplung zu den aktiven Flächen in den Säulen herzustellen. Die gedünnten Bereiche der oberen isolierenden Abdeckungsstruktur werden dadurch als weitere Bereiche des Gatedielektrikums wirksam. Untere Bereiche der Vertiefungen im Wesentlichen unterhalb der oberen Kante der Wortleitungen werden mit einem leitfähigen Material aufgefüllt. Das leitfähige Material bildet Gateleiterstöpsel aus, welche an die Wortleitungen angeschlossen sind. Obere Bereiche der Vertiefungen oberhalb der oberen Kante der Wortleitungen werden mit einem isolierenden Material aufgefüllt.

Besteht das Opfermaterial aus polykristallinem Silizium, werden zusätzliche temporäre Bereiche der Gatedielektrikumsstruktur auf Bereichen des Opfermaterials, die innerhalb der Isolationsgräben freiliegen, während des Ausbildens des Gatedielektrikums auf den Seitenwänden der Säulen ausgebildet. In einer bevorzugten Ausführungsform werden derartige temporäre Bereiche des Gatedielektrikums entfernt bevor die unteren Bereiche der Vertiefungen aufgefüllt werden.

Vorzugsweise wird die Dicke der oberen isolierenden Abdeckungsstruktur während des Entfernens der temporären Bereiche des Gatedielektrikums reduziert.

Diese und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der nachfolgenden detaillierten Beschreibung erläuternder Ausführungsformen ersichtlich, die in Verbindung mit den begleitenden Abbildungen zu lesen sind.

KURZBESCHREIBUNG DER ABBILDUNGEN

Die nachfolgende Beschreibung offenbart detailliert bevorzugte Ausführungsformen mit Bezug zu den nachfolgenden Figuren, wobei:

1 zeigt eine perspektivische Ansicht und Querschnittsansichten eines Auswahltransistor-Feldes mit Doppel-Gatestrukturen entsprechend einer ersten Ausführungsform der Erfindung;

2 zeigt eine Aufsicht und eine Querschnittsansicht eines Halbleitersubstrats mit einer darin ausgebildeten vergrabenen Bitleitung zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung;

3 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus 2 mit der von einem Opfermaterial bedeckten vergrabenen Bitleitung zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung;

4 zeigt Aufsichten und Querschnittsansichten des Halbleitersubstrats aus 3 mit gemäß einer ersten Ausführungsform des Verfahrens der Erfindung ausgebildeten Isolationsgräben;

5 zeigt Aufsichten und Querschnittsansichten des Halbleitersubstrats aus 4 mit einer Nassätzmaske zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung;

6 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus 5 mit Aussparungen in einer isolierenden Abdeckungsstruktur, die zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung ausgebildet ist;

7 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus 6 mit einseitigen Bitleitungskontakten, die zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung ausgebildet sind;

8 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus 7 mit Wortleitungen, die zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung ausgebildet sind;

9 zeigt eine Aufsicht und Querschnittsansichten des Halbleitersubstrats aus 6 mit einer entfernten Graben-Isolationsmaske und das zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung planarisiert wird;

10 zeigt eine vergrößerte Aufsicht und eine vergrößerte Querschnittsansicht des Halbleitersubstrats aus 8;

11 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus 10 mit einem Opfermaterial, das zur Prozessierung entsprechend einer zweiten Ausführungsform des Verfahrens der Erfindung zurückgenommen ist;

12 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus 10 mit Gateleiterstöpseln zur Prozessierung entsprechend einer zweiten Ausführungsform des Verfahrens der Erfindung;

13 zeigt eine perspektivische Ansicht eines Auswahltransistor-Feldes mit umgreifender Gatestruktur entsprechend einer weiteren Ausführungsform der Erfindung;

14 zeigt eine Aufsicht und eine Querschnittsansicht eines bekannten Feldes von Auswahltransistoren mit vertikalem Kanal.

Übereinstimmende Referenzzeichen in den verschiedenen Figuren beziehen sich auf übereinstimmende Teile und Strukturen soweit nicht anders gekennzeichnet. Die Figuren sind zur klaren Darstellung der relevanten Aspekte der bevorzugten Ausführungsformen gezeichnet und nicht notwendigerweise in jeder Hinsicht maßstabsgetreu dargestellt.

DETAILLIERTE BESCHREIBUNG

Mit Bezug zu 2 bis 9 werden Prozessierungsschritte der Herstellung des in 1 gezeigten Auswahltransistor-Feldes mit Hilfe von Aufsichten und Querschnittsansichten gezeigt.

In 2 wird ein Substrat 1 bereitgestellt. Das Substrat 1 ist vorzugsweise aus einem Halbleitermaterial wie einkristallinem Silizium gebildet.

Eine Bitleitungsmaskenschicht wird auf die Substratoberfläche 10 des Substrats 1 abgeschieden. Die Bitleitungsmaskenschicht ist vorzugsweise aus Siliziumnitrid gebildet. Die Bitleitungsmaskenschicht wird durch einen fotolithografischen Prozess strukturiert um eine streifenförmige Bitleitungsmaske 81 anzugeben.

In einer bevorzugten Ausführungsform der Erfindung entspricht die Breite von sowohl den Streifen der Bitleitungsmaske 81 und des zwischen den Streifen liegenden Zwischenraumes vorzugsweise einem Abstand von 1F, wobei F die minimale Strukturgröße darstellt, die sich durch einen entsprechenden Fotolithografieprozess für periodische Streifenmuster erzielen lässt. Durch eine Breite von sowohl den Streifen als auch den Zwischenräumen von 1F ist eine Zellgröße von 4F2 und damit eine hohe Packungsdichte erzielbar.

In weiteren Ausführungsformen der Erfindung werden die Breite von sowohl den Streifen als auch den Zwischenräumen derart ausgewählt, dass die elektrischen Eigenschaften des Transistors oder des Prozessablaufs verbessert werden. In der in den 2 bis 9 dargestellten Ausführungsformen wird die Breite der Zwischenräume zu 1 × F zur Optimierung der Packungsdichte festgelegt, während die Breite der Streifen 2 × F entspricht zur Vergrößerung der Kanalbreite und zur Verbesserung der Bauelementeigenschaften.

Bitleitungsgräben 20 werden in das Substrat 1 entsprechend dem Muster der Bitleitungsmaske 81 geätzt. Die gerichtete Ätzung führt zu einer Mehrzahl von Spaltenstreifen des Halbleitersubstrats 1, die durch die Bitleitungsgräben 20 getrennt sind und sich entlang der Spalten 73 erstrecken. Eine untere isolierende Abdeckungsstruktur 31 wird durch thermisches Wachstum oder Abscheidung innerhalb der Bitleitungsgräben 20 zur Bedeckung eines unteren Bereichs und Seitenwänden der Bitleitungsgräben 20 bereitgestellt. Eine Barrierenabdeckungsstruktur 21 wird vorzugsweise aus Titannitrid abgeschieden und bedeckt die untere isolierende Abdeckungsstruktur 31. Ein Metall 22 wird nachfolgend in die Bitleitungsgräben 20 abgeschieden. Das Metall 22 und die Barrierenabdeckungsstruktur 21 werden zurückgeätzt.

Die Querschnittsansicht von 2B zeigt Bitleitungen 2 mit zurückgenommenem Metall 22 und zurückgenommener Barrierenabdeckungsstruktur 21 nachfolgend zur Ätzung. Die untere isolierende Abdeckungsstruktur 31 trennt die Bitleitungen 2 von Substrat 1.

In einer Ausführungsform der Erfindung wird ein Deckoxid 32 oberhalb der Bitleitung 2 vorgesehen. Das Deckoxid 32 schützt die Bitleitungen 2 vor nachfolgenden Ätzprozessen.

Die Fläche eines einzelnen Auswahltransistors 71 des Auswahltransistor-Feldes 7 ist sowohl in der Aufsicht in 2A und der Querschnittsansicht in 2B hervorgehoben.

In 3B wird eine obere isolierende Abdeckungsstruktur 33 vorzugsweise aus Siliziumoxid an den Seitenwänden der Bitleitungsgräben 20 oberhalb der Bitleitungen 2 durch thermisches Wachstum oder Abscheidung ausgebildet.

Ein Opfermaterial 51, vorzugsweise polykristallines Silizium, wird abgeschieden und zurückgenommen, so dass das Opfermaterial 51 die Bitleitungsgräben 20 oberhalb der Bitleitungen 2 auffüllt.

Das Opfermaterial 51 füllt die Bitleitungsgräben 20 zwischen einer oberen Kante der Bitleitungsmaske 81 und einer oberen Kante der Bitleitungen 2 auf. Die obere isolierende Abdeckungsstruktur 33 trennt das Opfermaterial 51 vom Substrat 1.

Eine weitere Maskenschicht, vorzugsweise aus Siliziumnitrid, wird abgeschieden und mit Hilfe eines Fotolithografieprozesses strukturiert, so dass eine Isolationsgrabenmaske 82 bereitgestellt wird. Die Isolationsgrabenmaske 82 zeigt ein streifenförmiges Muster von parallelen Streifen und Zwischenräumen, die sich senkrecht zu den Linien und Zwischenräumen der Bitleitungsmaske 81 erstrecken.

Gemäß einer Ausführungsform der Erfindung entsprechen sowohl die Breite der parallelen Streifen und der Zwischenräume der minimalen Strukturgröße F zur Erzielung einer hohen Packungsdichte.

Isolationsgräben 40 werden danach durch die auf dem Substrat 1 und dem Opfermaterial 51 ausgebildeten Spaltenstreifen bis in eine Tiefe geätzt, die ausreicht um vertikale Seitenwände der Bitleitungen 2 wenigstens teilweise freizulegen. In einer Ausführungsform der Erfindung werden die Seitenwände vollständig freigelegt und die Tiefe der Isolationsgräben 40 entspricht wenigstens derjenigen der Bitleitungsgräben 20.

4A zeigt eine Aufsicht auf die Bitleitungen 2, die innerhalb der Isolationsgräben 40 freiliegen. Zwischen den Bitleitungen 2 ist das Halbleitersubstrat 1 teilweise freigelegt. Restbereiche von Opfermaterial 51 und das zwischen den Isolationsgräben 40 liegende Halbleitersubstrat 1 werden durch die Isolationsgrabenmaske 82 bedeckt und bilden Zeilenstreifen aus.

In der Fläche eines einzelnen Auswahltransistors 71 bildet ein nicht zurückgenommener Teil des Halbleitersubstrats 1 eine Substratsäule 16 aus, die sich von einem darunter liegenden Volumenbereich 15 des Substrats 1 nach außen erstrecken und von zwei benachbarten Isolationsgräben 40 sowie zwei benachbarten Isolationsstöpsel 3 ummantelt werden, wobei letztere aus dem Opfermaterial 51 bestehen.

4B ist eine Querschnittsansicht entlang der Schnittlinie B-B in 4A entlang eines Zeilenstreifens, der sich parallel zu Isolationsgräben 40 erstreckt und von einem Streifen der Isolationsgrabenmaske 82 bedeckt wird.

4D zeigt eine Querschnittsansicht entlang der Schnittlinie D-D in 4C entlang eines Isolationsgrabens. In der dargestellten Ausführungsform erstrecken sich die Isolationsgräben 40 bis zur Unterseite der Bitleitungen 2, so dass die Seitenwände der Bitleitungen 2 vollständig innerhalb der Isolationsgräben 40 frei liegen. In weiteren Ausführungsformen, welche nicht dargestellt sind, legen Isolationsgräben 40 die Seitenwände der Bitleitungen 2 lediglich teilweise frei.

Ein Nitridspacer 52 ist an den vertikalen Seitenwänden der Isolationsgräben 40 vorgesehen. In einer Ausführungsform der Erfindung wird der Nitridspacer 52 selektiv auf Silizium aufgewachsen. In weiteren Ausführungsformen wird eine konforme Nitridabdeekungsstruktur abgeschieden und auf anisotrope Weise zurückgeätzt, so dass die Nitridabdeckungsstruktur vollständig aus den freiliegenden Bereichen der vertikalen Seitenwände 201, 202 der Bitleitungen 2 entfernt wird während diese weiterhin vollständig die Siliziumbereiche der Zeilenstreifen bedeckt.

Eine Maskenschicht wird vorzugsweise aus polykristallinem oder amorphem Silizium abgeschieden. Die Maskenschicht weist beispielsweise eine Dicke von kleiner als die Hälfte der Höhe der Bitleitungen auf.

Durch eine schräge Implantation 37 ausgerichtet zu den Isolationsgräben 40 werden zweite Bereiche der Maskenschicht mit einem Dotierstoff dotiert während erste Bereiche im Schatten der Bitleitungen 2 undotiert verbleiben. Die undotierten ersten Bereiche der Maskenschicht werden dann selektiv bezüglich der dotierten Bereiche über einen geeigneten Ätzprozess entfernt. Die verbleibenden zweiten Bereiche bilden eine Nassätzmaske 36 aus.

5A zeigt eine Aufsicht auf die Ätzmaske 36, die sowohl die Bitleitungen 2 als auch zweite Bereiche des Substrats 1 benachbart zu einer zweiten Seite der Bitleitungen 2 innerhalb der Isolationsgräben 40 bedeckt. Das Substrat 1 ist in ersten Bereichen benachbart zu ersten Seitenwänden 201 der Bitleitungen 2 freigelegt, wobei die ersten Seitenwände 201 und die zweiten Seitenwände 202 vertikale Seitenwände auf gegenüber liegenden Seiten der Bitleitungen 2 sind.

5B zeigt eine Querschnittsansicht entlang der Schnittlinie B-B von 5A. Die schräge Implantation ist durch Pfeile 37 gekennzeichnet. Der Winkel der schrägen Implantation 37 kann derart gewählt sein, dass eine Breite der abgeschatteten ersten Bereiche der Maskenschicht größer ist als die Dicke der Maskenschicht.

In 5D, die eine Querschnittsansicht entlang der Schnittlinie D-D in 5C darstellt, bedeckt der Nitridspacer 52 die vertikalen Seitenwände der Zeilenstreifen, die aus dem Opfermaterial 51 und Substratsäulen 16 ausgebildet werden.

Ein Nassätzschritt wird durchgeführt, der das Material der unteren isolierenden Abdeckungsstruktur 31 selektiv zum Substrat 1, der Barrierenabdeckungsstruktur 21 und dem Nitridspacer 52 entfernt. Die Nassätzung ist isotroper Natur. Die Nassätzung nimmt die untere isolierende Abdeckungsstruktur 31 ausgehend von freiliegenden Bereichen der unteren isolierenden Abdeckungsstruktur 31 auf den ersten Seitenwänden 201 der Bitleitungen 2 zurück und wirkt in alle Richtungen.

In 6A sind die Richtungen, in denen die untere isolierende Abdeckungsstruktur 31 zurückgenommen wird, durch Pfeile 38 gekennzeichnet. Die untere isolierende Abdeckungsstruktur 31 wird von ersten Seitenwänden 201 der Bitleitungen 2 zumindest teilweise, vorzugsweise vollständig, entfernt.

In 6B, die eine Querschnittsansicht entlang der Schnittlinie B-B in 6A darstellt, werden isolierende Aussparungen 34 zwischen Bitleitungen 2 und den darunter liegenden Bereichen des Substrats 1 durch den Nassätzschritt ausgebildet. Die isolierenden Aussparungen 34 erstrecken sich entlang der Seitenwände der jeweiligen Bitleitungen 2 von den freiliegenden Bereichen der Seitenwände innerhalb der Isolationsgräben 40 bis nicht weiter als zur Mitte der entsprechenden Bitleitung 2. Weitere isolierende Aussparungen (nicht dargestellt) erstrecken sich senkrecht zu der Schnittlinie, die die benachbarten Zeilenstreifen hinterschneidet und erstrecken sich entlang der ersten Seitenwände 201 der Bitleitungen 2.

In diesem Beispiel erstrecken sich die isolierenden Aussparungen 34 von einem Isolationsgraben 40 bis zum entsprechenden benachbarten Isolationsgraben 40, wobei diese dabei vollständig die Zeilenstreifen zwischen jeweils zwei benachbarten Isolationsgräben 40 hinterschneiden.

Dotiertes Halbleitermaterial, vorzugsweise polykristallines Silizium oder polykristallines Germanium, wird mit bekannten Methoden abgeschieden, so dass die isolierenden Aussparungen 34 gefüllt werden. Polykristallines Silizium, das außerhalb der isolierenden Aussparungen 34 abgeschieden wird, wird mit einem anisotropen Trockenätzschritt entfernt. Restbereiche des polykristallinen Siliziums füllen die isolierenden Aussparungen 34 und bilden einseitige Begleitungskontakte 3 aus.

7A zeigt eine Aufsicht, in der die Fläche eines einzelnen Auswahltransistors 71 hervorgehoben ist. Ein einseitiger Bitleitungskontakt 3 schließt den hervorgehobenen Auswahltransistor 71 an die rechts liegende Bitleitung 2 an.

In 7B, die eine Querschnittsansicht entlang der Schnittlinie B-B von 7A darstellt, bilden Säulen 16 des Substrats 1 aktive Flächen der Auswahltransistoren 71. Bitleitungen 2 sind in einem unteren Bereich der Bitleitungsgräben 20 angeordnet und trennen die aktiven Flächen 6 innerhalb der Zeilen 72. Ein Opfermaterial 51 füllt einen oberen Bereich der Bitleitungsgräben 20. Jede Säule 16 mit der aktiven Fläche 6 grenzt an zwei benachbarte Bitleitungen 2 an. Die aktive Fläche 6 jeder Säule 16 ist an die jeweilige rechte Bitleitung 2 über einen einseitigen Bitleitungskontakt 3 angeschlossen und von der linken Bitleitung 2 durch Restbereiche der unteren isolierenden Abdeckungsstruktur 31 getrennt.

Vorzugsweise wird eine Wannenimplantation vorhergehend ausgeführt, spätestens vor dem Auffüllen der Aussparungen 34, so dass eine vergrabene Schicht von einem zweiten Leitfähigkeitstyp in dem Substrat 1 in einer zur Tiefe der Bitleitungen 2 entsprechenden Tiefe ausgebildet wird. Erste dotierte Gebiete 61 von einem ersten Leitfähigkeitstyp werden in einem unteren Gebiet der Säulen 15 benachbart zum jeweiligen einseitigen Bitleitungskontakt 3 durch Diffusion der Dotierstoffe aus dem hoch dotierten polykristallinen Siliziums ausgebildet. Die vergrabene Schicht wird in zu den ersten Gebieten 61 entsprechenden Bereichen durch den Dotierstoff gegendotiert. Dadurch verbleiben die ersten dotierten Gebiete 61 von der entsprechenden nächsten Bitleitung 2 durch einen Restbereich der vergrabenen Schicht getrennt. Die Restbereiche der vergrabenen Schicht bilden Bodykontaktgebiete 64 aus.

Die Nitridspacer 52 werden durch Abziehen entfernt, so dass die vertikalen Seitenwände der Säulen 16 frei liegen. Mit bekannten Verfahren werden ein Gatedielektrikum 44 und Wortleitungen 41 auf Seitenwänden der Säulen 16 benachbart zu den Kanalgebieten 63 ausgebildet.

8B, die eine Querschnittsansicht entlang der Schnittlinie B-B von 8A ist, zeigt Wortleitungen 41, die sich in Paaren auf gegenüberliegenden Seitenwänden der Zeilenstreifen erstrecken, die in Form von Säulen 16 ausgebildet sind und aktive Flächen 6 und Stöpsel aus Opfermaterial 51 aufweisen.

Eine dielektrische Wortleitungsfüllung stellt eine isolierende Struktur 42 bereit, die Paare von Spacer-Wortleitungen 41, die jeweils innerhalb jedes Isolationsgrabens 40 ausgebildet sind, trennt.

Die Isolationsgrabenmaske 82 wird entfernt. Restbereiche der Bitleitungsmaske 81 bedecken die Säulen 16 mit aktiven Flächen 6 während das Opfermaterial 51 frei liegt. Das Opfermaterial 51 wird entfernt und durch ein isolierendes Material wie Siliziumdioxid oder Siliziumnitrid zur Bereitstellung einer verbesserten Zellisolation ersetzt.

Die Struktur wird planarisiert, wobei Restbereiche der Isolationsgrabenmaske 82 entfernt werden. Die dadurch ausgebildete Struktur wird zum Herstellen eines Speicherkondensators oder eines weiteren Speicherbauelementes auf der planarisierten Oberfläche unter Verwendung bekannter Methoden prozessiert, gefolgt von bekannten Fertigungsschritten am Ende der Fertigungslinie („Back end of line", BEOL). Die letztendliche Struktur des Auswahltransistor-Feldes ist in einer perspektivischen Ansicht und weiteren Querschnittsansichten in 1 dargestellt.

1 bis 9 betreffen Doppel-Gatestrukturen für Zellkonzepte mit offenen Bitleitungen („open bit line"). Weitere Ausführungsformen der Erfindung, welche nicht dargestellt sind, betreffen Einzel-Gatestrukturen für Zellkonzepte mit sowohl offenen als auch gefalteten („folded bit live") Bitleitungen.

Bei Einzel-Gatestrukturen für Konzepte mit offenen Bitleitungen kann die jeweilige Wortleitung in einer der Isolationsgräben benachbart zu der jeweiligen Zeile von Säulen angeordnet werden, während der gegenüberliegende Isolationsgraben entweder vollständig mit isolierendem Material gefüllt ist oder eine Referenzgateleitung vergraben führt.

In einer Einzel-Gatestruktur für Konzepte mit gefalteten Bitleitungen wird jede Wortleitung alternierend an eine aktive Fläche einer von zwei benachbarten Zeilen von Säulen angeschlossen.

10 bis 12 betreffen ein Verfahren zum Angeben eines Auswahltransistor-Feldes mit umgreifenden Gatestrukturen. Während für Doppel-Gatestrukturen das Opfermaterial vollständig durch ein isolierendes Material ersetzt wird, werden ein Gatedielektrikum und ein leitfähiges Material anstatt des isolierenden Materials zur Breitstellung umgebender Gatestrukturen vorgesehen.

10B ist ein vergrößerter Bereich aus 8B. 10A ist eine horizontale Querschnittsansicht mit der Schnittlinie zwischen der oberen und der unteren Kante der Wortleitungen 41.

Wortleitungen 41 erstrecken sich entlang der Zeilen von Säulen 16. Ein Gatedielektrikum 44 trennt die Wortleitungen 41 von den Säulen 16 und dem Opfermaterial 51. Eine obere isolierende Abdeckungsstruktur 33 isoliert die Säulen 16 vom Opfermaterial 51.

In 11B wird ein Opfermaterial 51 bis zu einer Tiefe zurückgeätzt, die wenigstens der unteren Kante der Wortleitungen 41 entspricht, wobei Vertiefungen 55 zwischen benachbarten Säulen 16 innerhalb derselben Zeile von Säulen 72 ausgebildet werden. Teile des Gatedielektrikums 44 benachbart zu den Vertiefungen 55 und obere Obereiche der oberen isolierenden Abdeckungsstruktur 33 werden freigelegt.

Die Dicke der freigelegten Bereiche der oberen isolierenden Abdeckungsstruktur 33 wird reduziert. Die freigelegten Bereiche des Gatedielektrikums 44 benachbart zu den Vertiefungen 55 werden entfernt. Beide Schritte werden vorzugsweise als ein Nassätzschritt durchgeführt, wobei der Nassätzschritt sowohl das Material des Gatedielektrikums 44 als auch auf das Material der oberen isolierenden Abdeckungsstruktur 33 angreift. Vorzugsweise werden sowohl das Gatedielektrikum 41 und die obere isolierende Abdeckungsstruktur 33 aus Oxid wie Siliziumoxid ausgebildet.

Ein leitfähiges Material wird in die Vertiefungen 55 abgeschieden und bis zu einer Tiefe zurückgenommen, die die obere Kante der Wortleitungen 44 nicht übersteigt. Ein isolierendes Material wird zum vollständigen Auffüllen der Vertiefungen 55 abgeschieden.

In 12A bildet das abgeschiedene leitfähige Material Gateleiterstöpsel 54 aus. Jeder Gateleiterstöpsel 54 schließt elektrisch zwei Wortleitungen, die auf gegenüberliegenden Seiten der jeweiligen Zeile von Säulen 72 verlaufen, elektrisch an. Die gedünnten Bereiche der zurückgenommenen oberen isolierenden Abdeckungsstruktur 33 bilden einen weiteren Bereich des Gatedielektrikums 44 aus und koppeln den Gateleiterstöpsel 54 kapazitiv an die benachbarten in den Säulen 16 ausgebildeten aktiven Flächen, so dass Bereiche eines leitfähigen Kanals innerhalb des Kanalbereichs der aktiven Fläche benachbart zum Gateleiterstöpsel 54 ausgebildet werden. Eine umgebende Gatestruktur mit zwei gegenüberliegenden Wortleitungen 44 und zwei Gateleiterstöpsel 54 wird ausgebildet.

In diesem Beispiel entspricht das leitfähige Material polykristallinem Silizium.

In 12B, die eine Querschnittsansieht entlang der Schnittlinie B-B von 12A ist, liegen Restbereiche 51' des Opfermaterials 51 unterhalb einer unteren Kante der Wortleitungen 41. Gateleiterstöpsel 54 verbinden Paare von Wortleitungen 41. Ein isolierendes Material bedeckt die Gateleiterstöpsel 54 oberhalb der oberen Kante der Wortleitungen 41.

Eine weitere Ausführungsform des erfindungsgemäßen Auswahltransistor-Feldes mit umgebender bzw. umgreifender Gatestruktur ist in der perspektivischen Ansicht in 13 dargestellt. Die Gateleiterstöpsel 54 erstrecken sich zwischen zwei Bitleitungen 2 und der oberen Kante der Säulen 16. Ein Deckoxid (nicht dargestellt) trennt die Gateleiterstöpsel 54 von den Bitleitungen 2.

Obwohl bevorzugte Ausführungsformen des Transistor-Feldes von Auswahltransistoren mit vertikalem Kanal und Verfahren zur Herstellung des Auswahltransistor-Feldes mit geringem Bitleitungswiderstand und verbesserten Schalteigenschaften beschrieben wurden und die Beschreibung zur Veranschaulichung, jedoch nicht beschränkend zu betrachten ist, sei angemerkt, dass von einem Fachmann im Lichte der obigen Lehre Modifikationen und Variationen durchgeführt werden können. Somit können Änderungen in den speziellen Ausführungsformen der beschriebenen Erfindung durchgeführt werden, die innerhalb des Schutzbereichs und im Sinne der Erfindung gemäß den angehängten Ansprüchen sind. Da hiermit die Erfindung in Details und vom Patentrecht geforderten Besonderheiten beschrieben wurde, wird das beanspruchte und für schutzwürdig ersuchte Patent in den angehängten Ansprüchen definiert.

Obwohl die Erfindung detailliert und mit Bezug zu spezifischen Ausführungsformen beschrieben wurde ist es einem Fachmann ersichtlich, dass verschiedene Änderungen und Modifikationen durchführbar sind ohne vom Sinn und Schutzbereich abzuweichen. Entsprechend ist es beabsichtigt, dass die Erfindung derartige Modifikationen und Variationen dieser Erfindung abdeckt, sofern diese innerhalb des Schutzbereichs der angehängten Ansprüche und derer Äquivalente sind.

1Substrat 10Oberfläche 15Volumenbereich des Substrats 16Substratsäule 2Bitleitung 20Bitleitungsgraben 201erste Seitenwand 202zweite Seitenwand 21Barrierenabdeckungsstruktur 22Metall 3einseitiger Bitleitungskontakt 31untere isolierende Abdeckungsstruktur 32Deckoxid 33obere isolierende Abdeckungsstruktur 34isolierende Aussparung 35Aussparungsfüllung 36Nassätzmaske 37Maskenimplantation 38Aussparungswachstum 40Isolationsgraben 41Wortleitung 42isolierende Struktur 43umgreifende Gatestruktur 44Gatedielektrikum 451erste Seite 452zweite Seite 46Zwischenschichtdielektrikum 51Opfermaterial 51'ausgespartes Opfermaterial 52Nitridspacer 53Isolationsstöpsel 54Gateleiterstöpsel 55Vertiefung 6aktive Fläche 6erstes dotiertes Gebiet 62zweites dotiertes Gebiet 63Kanalgebiet 64Bodykontaktgebiet 7Auswahltransistor-Feld 71Auswahltransistor 72Zeile von Säulen 73Spalte von Säulen 731erste Spalte von Säulen 732zweite Spalte von Säulen 74Spalte von Isolationsstöpsel 741erste Seite 742zweite Seite 8Speicherbauelement 81Bitleitungsmaske 82Isolationsgrabenmaske 83Speicherkondensator 831untere Elektrode 832dielektrische Schicht 833obere Elektrode 834Kontaktstöpsel

Anspruch[de]
  1. Auswahltransistor-Feld mit:

    einem Halbleitersubstrat;

    einer Mehrzahl von Substratsäulen, die sich von einem Volumenbereich des Substrats aus nach außen erstrecken und in Zeilen und Spalten angeordnet sind, wobei jede Substratsäule eine aktive Fläche eines Auswahltransistors mit vertikalem Kanal ausbildet;

    Isolationsgräben zur Trennung von Zeilen von Säulen;

    Spalten von Isolationsstöpseln, wobei jeder Isolationsstöpsel benachbarte Säulen innerhalb jeder Zeile von Säulen trennt, jede Spalte von Isolationsstöpsel sich gegenüberliegende erste und zweite Seiten aufweist, die erste Seite jeweils benachbart zu einer ersten Spalte von Säulen und die zweite Seite jeweils benachbart zu einer zweiten Spalte von Säulen liegt;

    Wortleitungen zur Steuerung der Auswahltransistoren, wobei die Wortleitungen innerhalb der Isolationsgräben angeordnet sind, jede Wortleitung benachbart zu den Säulen der jeweiligen Zeile von Säulen liegt und von den entsprechenden Säulen durch ein Gatedielektrikum isoliert ist;

    Bitleitungen zum Übertragen von elektrischer Ladung, wobei die Bitleitungen unterhalb der Isolationsstöpsel angeordnet sind und sich entlang der Spalten von Isolationsstöpsel erstrecken, jede Bitleitung an die aktiven Flächen in den Säulen der ersten Spalte von Säulen über einen entsprechenden einseitigen Bitleitungskontakt angeschlossen ist und jede Bitleitung von den aktiven Flächen der Säulen der zweiten Spalte von Säulen isoliert ist.
  2. Auswahltransistor-Feld nach Anspruch 1, wobei jede aktive Fläche aufweist:

    ein erstes dotiertes Gebiet von einem ersten Leitfähigkeitstyp, das in einem unteren Bereich der aktiven Fläche benachbart zum entsprechenden einseitigen Bitleitungskontakt ausgebildet ist;

    ein zweites dotiertes Gebiet vom ersten Leitfähigkeitstyp, das in einem oberen Bereich der aktiven Fläche benachbart zu einer Oberfläche des Substrats ausgebildet ist; und

    ein Kanalgebiet, das nicht dotiert ist oder vom zweiten Leitfähigkeitstyp ist und das erste und zweite dotierte Gebiet voneinander trennt;

    wobei die Wortleitungen benachbart zu den Kanalgebieten angeordnet sind und die Bitleitungen an die ersten dotierten Gebieten angeschlossen sind.
  3. Auswahltransistor-Feld nach Anspruch 2, wobei jede aktive Fläche ein Bodykontaktgebiet vom zweiten Leitfähigkeitstyp aufweist, jedes Bodykontaktgebiet benachbart zu dem entsprechenden ersten dotierten Gebiet ausgebildet ist und das Kanalgebiet an den Volumenbereich des Substrats anschließt.
  4. Auswahltransistor-Feld nach Anspruch 3, wobei der erste Leitfähigkeitstyp ein n-Typ ist.
  5. Auswahltransistor-Feld nach Anspruch 1, wobei die Bitleitungen ein Übergangsmetall oder ein Übergangsmetallnitrid aufweisen.
  6. Auswahltransistor-Feld nach Anspruch 1, wobei die einseitigen Bitleitungskontakte dotiertes polykristallines Silizium oder dotiertes polykristallines Germanium aufweisen.
  7. Auswahltransistor-Feld nach Anspruch 1, wobei die Isolationsstöpsel vollständig aus isolierenden Materialien aufgebaut sind.
  8. Auswahltransistor-Feld nach Anspruch 1, wobei die Isolationsstöpsel polykristallines Silizium aufweisen und eine obere isolierende Abdeckungsstruktur zwischen dem polykristallinen Silizium und den aktiven Flächen angeordnet ist.
  9. Auswahltransistor-Feld nach Anspruch 8, wobei jeder Isolationsstöpsel aufweist: ein isolierendes Material unterhalb einer unteren Kante der Wortleitungen und oberhalb einer oberen Kante der Wortleitungen; und einen Gateleiterstöpsel zwischen der unteren Kante und der oberen Kante der Wortleitungen, wobei der Gateleiterstöpsel von den aktiven Flächen durch weitere Bereiche des Gatedielektrikums getrennt ist und an die Wortleitungen angeschlossen ist.
  10. Auswahltransistor-Feld nach Anspruch 9, wobei die weiteren Bereiche des Gatedielektrikums gedünnte Bereiche der oberen isolierenden Abdeckungsstruktur aufweisen.
  11. Speicherbauelement mit einem Halbleitersubstrat;

    einer Mehrzahl von Substratsäulen, die sich von einem Volumenbereich des Substrats aus nach außen erstrecken und in Zeilen und Spalten angeordnet sind, wobei jede Säule eine aktive Fläche eines Zugriffstransistors mit vertikalem Kanal ausbildet;

    Isolationsgräben zur Trennung von Zeilen von Säulen;

    Spalten von Isolationsstöpseln, wobei jeder Isolationsstöpsel benachbarte Säulen innerhalb jeder Zeile von Säulen trennt, jede Spalte von Isolationsstöpsel sich gegenüberliegende erste und zweite Seiten aufweist, die erste Seite jeweils benachbart zu einer ersten Spalte von Säulen und die zweite Seite jeweils benachbart zu einer zweiten Spalte von Säulen liegt;

    Wortleitungen zur Steuerung der Auswahltransistoren mit vertikalem Kanal, wobei die Wortleitungen innerhalb der Isolationsgräben angeordnet sind, jede Wortleitung benachbart zu den Säulen der jeweiligen Zeile von Säulen liegt und von den entsprechenden Säulen durch ein Gatedielektrikum isoliert ist;

    Bitleitungen zum Übertragen von elektrischer Ladung, wobei die Bitleitungen unterhalb der Isolationsstöpsel angeordnet sind und sich entlang der Spalten von Isolationsstöpsel erstrecken, jede Bitleitung an die aktiven Flächen in den Säulen der ersten Spalte von Säulen über einen entsprechenden einseitigen Bitleitungskontakt angeschlossen ist und jede Bitleitung von den aktiven Flächen der Säulen der zweiten Spalte von Säulen isoliert ist; und

    oberhalb der aktiven Flächen angeordneten Speicherkondensatoren, wobei jeder Speicherkondensator an eine der aktiven Flächen angeschlossen ist.
  12. Speicherbauelement nach Anspruch 1 1, wobei jede aktive Fläche aufweist:

    ein erstes dotiertes Gebiet von einem ersten Leitfähigkeitstyp, das in einem unteren Bereich der aktiven Fläche benachbart zum entsprechenden einseitigen Bitleitungskontakt ausgebildet ist;

    ein zweites dotiertes Gebiet vom ersten Leitfähigkeitstyp, das in einem oberen Bereich der aktiven Fläche benachbart zu einer Oberfläche des Substrats ausgebildet ist; und

    ein Kanalgebiet, das nicht dotiert ist oder vom zweiten Leitfähigkeitstyp ist und das erste und zweite dotierte Gebiet voneinander trennt;

    wobei die Wortleitungen benachbart zu den Kanalgebieten angeordnet sind und die Bitleitungen an die ersten dotierten Gebieten angeschlossen sind und wobei jeder Speicherkondensator an das zweite dotierte Gebiet der jeweiligen aktiven Fläche angeschlossen ist.
  13. Speicherbauelement nach Anspruch 12, wobei jede aktive Fläche ein Bodykontaktgebiet vom zweiten Leitfähigkeitstyp aufweist, jedes Bodykontaktgebiet benachbart zu dem entsprechenden ersten dotierten Gebiet ausgebildet ist und das Kanalgebiet an den Volumenbereich des Substrats anschließt.
  14. Speicherbauelement nach Anspruch 11, wobei der erste Leitfähigkeitstyp ein n-Typ ist.
  15. Speicherbauelement nach Anspruch 11, wobei die Bitleitungen ein Übergangsmetall oder eine Übergangsmetallverbindung aufweisen.
  16. Speicherbauelement nach Anspruch 1 1, wobei die einseitigen Bitleitungskontakte ein dotiertes polykristallines Halbleitermaterial aufweisen.
  17. Speicherbauelement nach Anspruch 11, wobei die Isolationsstöpsel vollständig aus isolierenden Materialien ausgebildet sind.
  18. Speicherbauelement nach Anspruch 1 1, wobei die Isolationsstöpsel polykristallnes Silizium aufweisen und eine isolierende Abdeckungsstruktur zwischen dem polykristallinen Silizium und den aktiven Flächen angeordnet ist.
  19. Speicherbauelement nach Anspruch 18, wobei jeder Isolationsstöpsel aufweist: ein isolierendes Material unterhalb einer unteren Kante der Wortleitungen und oberhalb einer oberen Kante der Wortleitungen; und einen Gateleiterstöpsel zwischen der unteren Kante und der oberen Kante der Wortleitungen, wobei der Gateleiterstöpsel von den aktiven Flächen durch Bereiche des Gatedielektrikums getrennt ist und an die Wortleitungen angeschlossen ist.
  20. Auswahltransistor-Feld nach Anspruch 19, wobei die weiteren Bereiche des Gatedielektrikums gedünnte Bereiche der oberen isolierenden Abdeckungsstruktur aufweisen.
  21. Verfahren zum Herstellen eines Auswahltransistor-Feldes für Speicherbauelemente mit:

    Ausbilden von Bitleitungsgräben in einem Halbleitersubstrat;

    Ausbilden einer unteren isolierenden Abdeckungsstruktur und vergrabener Bitleitungen in unteren Bereichen jedes Bitleitungsgrabens, wobei die untere isolierende Abdeckungsstruktur die jeweilige Bitleitung vom Halbleitersubstrat isoliert;

    Auffüllen der Bitleitungsgräben oberhalb der Bitleitungen mit einem Opfermaterial;

    Ausbilden von Isolationsgräben, die sich senkrecht zu den Bitleitungsgräben erstrecken, wobei eine Tiefe der Isolationsgräben wenigstens derart ist, dass sich gegenüberliegende erste und zweite vertikale Seitenwände der Bitleitungen wenigstens teilweise innerhalb der Isolationsgräben frei liegen und Säulen im Halbleitersubstrat ausgebildet sind, wobei jede Säule jeweils zwischen zwei benachbarten Isolationsgräben und zwei benachbarten Bitleitungsgräben ausgebildet ist;

    Bereitstellen einer Nassätzmaske, wobei die Nassätzmaske die zweiten vertikalen Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedeckt während die ersten vertikalen Seitenwände freiliegend verbleiben;

    Zurücknehmen der unteren isolierenden Abdeckungsstruktur ausgehend von den ersten freiliegenden vertikalen Seitenwänden, so dass Aussparungen zwischen den Bitleitungen und dem Substrat ausgebildet werden, wobei die Aussparungen sich entlang der ersten Seitenwände der Bitleitungen erstrecken;

    Auffüllen der Aussparungen mit leitfähigem Material, wobei das leitfähige Material einseitige Bitleitungskontakte ausbildet und jeder einseitige Bitleitungskontakt die jeweilige Bitleitung an die entsprechende aktive Fläche benachbart zur ersten Seitenwand anschließt;

    Ausbilden eines Gatedielektrikums auf Seitenwänden der Säulen, wobei die Seitenwände durch die Isolationsgräben freiliegen; und

    Ausbilden von Wortleitungen innerhalb der Isolationsgräben, wobei die Wortleitungen von den aktiven Flächen durch das Gatedielektrikum getrennt sind.
  22. Verfahren nach Anspruch 21, wobei die untere isolierende Abdeckungsschicht vollständig von den ersten Seitenwänden der entsprechenden Bitleitung entfernt wird, so dass jeder einseitige Bitleitungskontakt sich zwischen zwei benachbarten Isolationsgräben erstreckt.
  23. Verfahren nach Anspruch 21, wobei die Bitleitungen ein Übergangsmetall oder ein Übergangsmetallnitrid aufweisen.
  24. Verfahren nach Anspruch 21, wobei die Bitleitungen ein hoch dotiertes Halbleitermaterial aufweisen.
  25. Verfahren nach Anspruch 21, wobei vor dem Auffüllen der Bitleitungen mit dem Opfermaterial ein Deckoxid auf den Bitleitungen ausgebildet wird.
  26. Verfahren nach Anspruch 21, wobei vor dem Auffüllen der Bitleitungsgräben mit dem Opfermaterial eine obere isolierende Abdeckungsstruktur auf Seitenwänden der Bitleitungsgräben oberhalb der Bitleitungen ausgebildet wird.
  27. Verfahren nach Anspruch 21, wobei vor dem Bereitstellen der Nassätzmaske ein Nitridspacer an vertikalen Seitenwänden der isolierenden Gräben ausgebildet wird.
  28. Verfahren nach Anspruch 21, wobei das Bereitstellen der Nassätzmaske umfasst:

    Abscheiden einer konformen polykristallinen Siliziumschicht;

    Ausführen einer schrägen Implantation ausgerichtet zu den Isolationsgräben, so dass zweite Bereiche der polykristallinen Siliziumschicht, die zweite, Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedecken, dotiert werden, während erste zweite Bereiche der polykristallinen Siliziumschicht, die die ersten Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedecken, undotiert verbleiben; und

    Selektives Entfernen der ersten Bereiche der polykristallinen Siliziumschicht zu den zweiten Bereichen.
  29. Verfahren nach Anspruch 21, wobei das Verfahren zusätzlich die Schritte aufweist:

    Ausführen einer Wannenimplantation vor dem Auffüllen der Aussparungen, so dass eine vergrabene Schicht vom zweiten Leitfähigkeitstyp im Substrat in einer zur Tiefe der Bitleitungen entsprechenden oder darunter liegenden Tiefe ausgebildet wird;

    Bereitstellen von hoch dotiertem polykristallinen Silizium als leitfähiges Material zum Auffüllen der Aussparungen; und

    Ausbilden erster dotierter Gebiete vom ersten Leitfähigkeitstyp in einem unteren Gebiet der Säulen benachbart zu dem jeweiligen einseitigen Bitleitungskontakt durch Diffusion von Dotierstoffen aus dem hoch dotierten polykristallinen Silizium, wobei jedes erste dotierte Gebiet von der jeweils benachbarten Bitleitung durch einen Restbereich der vergrabenen Schicht getrennt bleibt und die vergrabenen Bereiche Bodykontaktgebiete ausbilden.
  30. Verfahren nach Anspruch 29, wobei das Verfahren zusätzlich den Schritt Ausführen einer weiteren Wannenimplantation aufweist, so dass zweite dotierte Gebiete vom ersten Leitfähigkeitstyp in oberen Bereichen der Säulen ausgebildet werden, wobei jedes zweite dotierte Gebiet von dem jeweiligen ersten dotierten Gebiet durch ein Kanalgebiet getrennt bleibt und das Kanalgebiet an den Volumenbereich über das jeweilige Bodykontaktgebiet angeschlossen ist.
  31. Verfahren nach Anspruch 30, wobei die Wortleitungen entlang der Seitenwände der Isolationsgräben benachbart zu den Kanalgebieten ausgebildet werden.
  32. Verfahren nach Anspruch 21, zusätzlich aufweisend:

    Ersetzen des Opfermaterials durch ein dielektrisches Material, wobei das dielektrische Material Isolationsstöpsel ausbildet.
  33. Verfahren nach Anspruch 21, zusätzlich aufweisend:

    Zurücknehmen des Opfermaterials bis zu einer Tiefe unterhalb der unteren Kante der Wortleitungen, wobei Vertiefungen zwischen den Säulen innerhalb einer Zeile von Säulen ausgebildet werden und Bereiche der oberen isolierenden Abdeckungsstruktur an Seitenwänden der Vertiefungen frei liegen.

    Reduzieren der Dicke der frei liegenden Bereiche der oberen isolierenden Abdeckungsstruktur, so dass die verbleibenden Bereiche der oberen isolierenden Abdeckungsstruktur als weitere Bereiche des Gatedielektrikums wirken;

    Auffüllen unterer Bereiche der Vertiefungen unterhalb der oberen Kante der Wortleitungen mit einem Gateleiterstöpsel, wobei der Gateleiterstöpsel an die Wortleitungen angeschlossen ist; und

    Auffüllen oberer Bereiche der Vertiefungen oberhalb der oberen Kante der Wortleitungen mit einem isolierenden Material.
  34. Verfahren nach Anspruch 33, wobei temporäre Bereiche des Gatedielektrikums auf Teilen des innerhalb der Isolationsgräben freiliegenden Opfermaterials beim Ausbilden des Gatedielektrikums auf den Seitenwänden der Säulen ausgebildet werden und die temporären Bereiche der Gatedielektrikums vor dem Auffüllen der unteren Bereiche der Vertiefungen wieder entfernt werden.
  35. Verfahren nach Anspruch 34, wobei die Dicke der oberen isolierenden Abdeckungsstruktur während des Entfernens der temporären Bereiche des Gatedielektrikums reduziert wird.
Es folgen 17 Blatt Zeichnungen






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

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