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Dokumentenidentifikation DE102005025167B3 13.07.2006
Titel Multi-Bit-Virtual-Ground-NAND-Speichereinheit
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Liaw, Corvin, 81737 München, DE;
Mikolajick, Thomas, Dr., 01069 Dresden, DE;
Willer, Josef, Dr., 85521 Riemerling, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 01.06.2005
DE-Aktenzeichen 102005025167
Veröffentlichungstag der Patenterteilung 13.07.2006
Veröffentlichungstag im Patentblatt 13.07.2006
IPC-Hauptklasse G11C 16/04(2006.01)A, F, I, 20060213, B, H, DE
Zusammenfassung Ein Feld von Charge-trapping-Multi-Bit-Speicherzellen ist in einer Virtual-Ground-NAND-Architektur angeordnet. Die Speicherzellen werden durch Injektion heißer Löcher programmiert und durch Fowler-Nordheim-Tunneln von Elektronen in die Speicherschichten hinein gelöscht. Eine Programmierspannung wird durch eine Bitleitung an zwei NAND-Ketten in Reihe angelegt. Die auf der Seite der zu programmierenden Speicherzelle folgende Bitleitung wird auf gleitendem Potential belassen, während die Bitleitung auf der anderen Seite auf eine Blockierspannung eingestellt wird, mit der das Programmieren einer nicht zu programmierenden, aber adressierten Speicherzelle verhindert wird. Es wird eine erhöhte Speicherdichte erreicht.

Beschreibung[de]

Die vorliegende Erfindung betrifft Virtual-Ground-NAND-Speichereinheiten, die Charge-trapping-Multi-Bit-Speicherzellen umfassen.

Charge-trapping-Speichereinheiten, die eine Folge von Speicherschichten dielektrischer Materialien umfassen, die zum Ladungseinfang vorgesehen sind, um die Speicherzelle zu programmieren, insbesondere SONOS-Speicherzellen, die als Speichermedium Oxid-Nitrid-Oxid-Schichtfolgen umfassen, werden gewöhnlich durch Injektion heißer Elektronen aus dem Kanal (CHE, channel hot electrons) programmiert. Chargetrapping-Speicherzellen können so aufgebaut sein, dass sie die Speicherung von zwei Daten-Bits in jeder Speicherzelle ermöglichen. In der US 5,768,192 und der US 6,011,725 sind Charge-trapping-Speicherzellen einer besonderen Art so genannter NROM-Zellen beschrieben, die benutzt werden können, um Daten-Bits sowohl an Source als auch an Drain unterhalb der entsprechenden Gatekanten zu speichern. Die programmierte Zelle wird in umgekehrter Richtung gelesen (reverse read), um eine Zwei-Bit-Trennung zu erreichen. Die Löschung erfolgt durch Injektion heißer Löcher (hot holes). Die US 2003/0080372 A1, US 2003/0148582 A1, US 2003/0161192 A1 und US 6,324,099 B1 beschreiben ebenfalls Charge-trappingmulti-bit-Speicher.

In der US 2003/0185055 A1 und einer entsprechenden Veröffentlichung von C. C. Yeh u.a., „PHINES: A Novel Low Power Program/Erase, Small Pitch, 2-Bit per Cell Flash Memory", 2002 IEEE, ist eine nichtflüchtige Halbleiterspeicherzelle mit eingefangenen Elektronen im Löschzustand beschrieben, die als Flash-Memory betrieben wird und zwei Bits in einer herkömmlichen Charge-trapping-Schichtfolge, zum Beispiel einer ONO-Schichtfolge, speichern kann. Beim Programmieren dieses Speichers werden elektrische Löcher in die nichtleitende Charge-trapping-Schicht injiziert. Die Injektion der heißen Löcher kann an Source oder Drain, also an beiden Enden des Kanals, hervorgerufen werden. Diese Betriebsweise vermeidet hohe Programmierströme. Die Löschung geschieht durch Fowler-Nordheim-Tunneln von Elektronen entweder vom Kanal oder von der Gate-Elektrode in die Speicherschicht.

Da die Speicherschicht von Charge-trapping-Speicherzellen elektrisch isolierendes Material ist, ist die eingefangene Ladung an den Orten der Einfangstellen eingeschlossen, die sich an jedem Ende des Kanals befinden. Dies bedeutet, dass der Ladungseinfang angrenzend an jeden der Source-/Drainbereiche jeder Speicherzelle stattfinden kann. Der Programmierungsmechanismus wird verbessert, wenn die Speicherschicht zusätzlich auf begrenzte Bereiche in der Nachbarschaft der zwei Source-/Drainbereiche beschränkt wird. Auf diese Weise kann eine hohe Dichte gespeicherter Daten erreicht werden.

Eine hohe Speicherdichte kann auch mit einem Feld von Floating-Gate-Speicherzellen in einer NAND-Architektur erreicht werden. Das Floating-Gate wird gewöhnlich aus einer elektrisch leitenden Schicht zwischen einer Kontroll-Gate-Elektrode und der Kanalzone gebildet. Die Ladungsträger, die sich auf der Floating-Gate-Elektrode in dem programmierten Zustand der Speicherzelle ansammeln, werden nicht eingefangen, sondern werden über das Floating Gate verteilt, so dass das elektrische Feld innerhalb des elektrischen Leiters verschwindet.

Die Verkleinerbarkeit von Charge-trapping-Speichereinheiten mit 2 Bit/Zelle ist im Wesentlichen durch zwei Beschränkungen limitiert. Eine minimale Kanallänge ist erforderlich, um eine ausreichend hohe Source/Drain-Spannung zu ermöglichen; und die Anordnung selbstjustierter Source/Drain-Kontakte zwischen den Wortleitungen erfordert ausreichend dicke Isolierungen, um die geforderte Spannung zu garantieren. Eine Anordnung von Charge-trapping-Speicherzellen in einem NAND-Feld würde eine noch höhere Speicherdichte ergeben als frühere Virtual-Ground-Felder. Deswegen wäre im Prinzip eine Verringerung der Fläche der Einheit möglich, wenn die Speicherzellen in Reihen von Speicherzellen angeordnet werden könnten. Das ist jedoch derzeit nicht möglich, wenn in der Speicherzelle die herkömmlichen Lese/Schreib-Operationen ausgeführt werden, da die Speicherzellen einer Reihe nur über weitere Speicherzellen adressiert werden können, die in Reihe geschaltet sind.

Aufgabe der vorliegenden Erfindung ist es, eine Chargetrapping-Speichereinheit anzugeben, die ein Feld von Multi-Bit-Speicherzellen umfasst, das eine höhere Speicherdichte als frühere Virtual-Ground-Felder ermöglicht. Außerdem soll ein Betriebsmodus der Speichereinheit angegeben werden, mit dem eine angemessene Leistung der Einheit erreicht wird.

Die vorliegende Multi-Bit-Speichereinheit umfasst ein Feld von Speicherzellen, die in Zeilen und Spalten angeordnet sind und eine Virtual-Ground-NAND-Architektur bilden. Die Speicherzellen sind Charge-trapping-Speicherzellen, die jeweils zwei getrennte Speicherstellen umfassen, wobei eine der Speicherstellen sich in der Nähe eines der Source/Drainanschlüsse befindet und die andere Speicherstelle sich in der Nähe des gegenüberliegenden Source/Drainanschlusses befindet.

Die Zeilen der Speicherzellen sind unterteilt in Gruppen von vorzugsweise derselben Anzahl an Zeilen. Entlang der Spalten sind die Speicherzellen über ihre Source/Drainanschlüsse in Reihe geschaltet. Die Source/Drainanschlüsse, welche die Speicherzellen zweier angrenzender Zeilengruppen gemeinsam haben, d. h. die Source/Drainanschlüsse, die sich zwischen den Zeilengruppen befinden, bilden eine spezielle Auswahl von Source/Drainanschlüssen, welche durch eine Bitleitung aus einer Vielzahl von Bitleitungen verbunden sind. Die Bitleitungen sind in einem Abstand voneinander entlang der Spalten parallel zueinander angeordnet; Wortleitungen sind quer zu den Bitleitungen in einem Abstand voneinander entlang der Zeilen parallel zueinander angeordnet.

Entlang jeder Spalte sind die Source/Drainanschlüsse der besagten Auswahl, die sich zwischen den Zeilengruppen befinden, entweder abwechselnd mit einer der Bitleitungen und mit einer zu dieser Bitleitung benachbarten Bitleitung verbunden, oder der Reihe nach mit aufeinander folgenden Bitleitungen. Auf diese Weise werden NAND-Ketten von Speicherzellen gebildet durch Speicherzellen derselben Spalte und derselben Zeilengruppe zwischen aufeinander folgenden Source/Drainanschlüssen, die zu der Auswahl gehören.

Jede der Wortleitungen verbindet die Gateanschlüsse der Speicherzellen einer der Zeilen. Dies bedeutet, dass jeder Gateanschluss der Speicherzellen einer NAND-Kette mit einer anderen Wortleitung verbunden ist, die zu dieser NAND-Kette gehört. Die NAND-Ketten haben vorzugsweise dieselbe Länge, umfassen also dieselbe Anzahl an Speicherzellen.

In einer ersten bevorzugten Ausführungsform sind die Bitleitungen entlang der Spalten angeordnet, vorzugsweise im Wesentlichen geradlinig, und jede Bitleitung ist mit den Source/Drainanschlüssen verbunden, die vier Speicherzellen gemeinsam haben, welche in einem Quadrat angeordnet sind und daher zu zwei Zeilen und zwei Spalten gehören.

Eine zweite bevorzugte Ausführungsform umfasst Bitleitungen, die in Zickzackform entlang der Spalten angeordnet sind. Jede Bitleitung ist abwechselnd mit Source/Drainanschlüssen der Speicherzellen einer von zwei benachbarten Spalten verbunden.

Eine andere bevorzugte Ausführungsform umfasst Spalten von Speicherzellen in aktiven Bereichen, die in Zickzackform angeordnet sind, während die Bitleitungen gerade oder zumindest größtenteils gerade sein können. Auch bei dieser Ausführungsform ist jede Bitleitung abwechselnd verbunden mit Source/Drainanschlüssen von Speicherzellen einer von zwei benachbarten Spalten.

Eine weitere bevorzugte Ausführungsform umfasst vorzugsweise geradlinige Bitleitungen, die mit Abstand voneinander parallel angeordnet sind, in einem kleinen Winkel zu den Speicherzellenspalten. Die Spalten durchlaufen daher eine Bitleitung nach der anderen. Entlang jeder Spalte sind die Source/Drainanschlüsse der besagten Auswahl der Reihe nach mit aufeinander folgenden Bitleitungen verbunden.

Ein elektronischer Schaltkreis, der zum Anlegen von Spannungen an die Speicherzellen vorgesehen ist, um Lese-, Schreib- und Löschoperationen durchzuführen, wird vorzugsweise mit Mitteln zum Anlegen einer Schreibspannung an jede beliebige Bitleitung und einer Blockierspannung an eine dazu benachbarte Bitleitung versehen, wobei die Blockierspannung geeignet ist, eine Schreiboperation in denjenigen Speicherzellen zu verhindern, die zu NAND-Ketten gehören, die mit der benachbarten Bitleitung verbunden sind.

Bevorzugte Ausführungsformen sind mit Auswahltransistoren ausgerüstet, die als Schalter fungieren, um eine Verbindung jeder Bitleitung individuell mit einer von zwei globalen Bitleitungen zu ermöglichen. In diesen Ausführungsformen ist jede zweite Bitleitung in Folge durch die Auswahltransistoren mit der ersten globalen Bitleitung verbunden, und die anderen Bitleitungen sind mit der anderen globalen Bitleitung verbunden.

Es folgt eine genauere Beschreibung von Beispielen der Speichereinheiten anhand der Figuren.

1 zeigt einen Schaltplan einer Ausführungsform der erfindungsgemäßen Speichereinheit.

2 zeigt den Schaltplan gemäß 1 mit Programmierspannungen einer direkten Methode eines Programmierverfahrens durch Injektion heißer Löcher.

3 zeigt einen Schaltplan einer weiteren Ausführungsform der Speichereinheit für die Löschoperation.

4 zeigt den Schaltplan gemäß 3 für die Schreiboperation.

5 zeigt den Schaltplan gemäß 3 für die Leseoperation.

6 zeigt einen Schaltplan gemäß 1 für eine andere Ausführungsform der Speichereinheit.

7 zeigt einen Schaltplan gemäß 1 für noch eine andere Ausführungsform der Speichereinheit.

8 ist eine Draufsicht auf eine Ausführungsform der Speichereinheit entsprechend dem Schaltplan von 4, die die Anordnung der NAND-Ketten, Bitleitungen und Wortleitungen zeigt.

9 ist eine Draufsicht gemäß 8 einer Ausführungsform entsprechend dem Schaltplan von 6.

10 ist eine Draufsicht gemäß 8 einer Ausführungsform entsprechend dem Schaltplan von 7.

11 ist eine Draufsicht gemäß 8 einer weiteren Ausführungsform entsprechend dem Schaltplan von 7.

12 zeigt ein Schaltschema, das eine NAND-Kette mit einer zu programmierenden Speicherzelle darstellt.

13 zeigt ein Schaltschema, das die gespiegelte NAND-Kette darstellt, die der NAND-Kette aus 12 entspricht.

In der vorliegenden Speichereinheit sind Charge-trapping-Speicherzellen als Virtual-Ground-NAND-Feld angeordnet und verbunden. 1 zeigt einen Schaltplan eines Abschnitts einer ersten Ausführungsform. Dieser Plan zeigt eine Anzahl von Speicherzellen MC, die Teil des Speicherzellenfeldes sind. Jede Speicherzelle MC ist eine Charge-trapping-Speicherzelle, welche zwei Speicherstellen SS umfasst, die an die beiden Source/Drainanschlüsse angrenzen. In 1 sind die Speicherzellen auf einer horizontalen Linie gezeichnet, was nicht die tatsächliche physikalische Anordnung der Speicherzellen innerhalb des Feldes wiedergibt. Die Wortleitungen WL laufen entlang der Zeilen von Speicherzellen, und die Bitleitungen entlang der Spalten, quer zu den Wortleitungen. Die in dem Ausschnitt von 1 gezeigten Speicherzellen, die sich zwischen den Bitleitungen BLm-1 und BLm befinden, gehören alle zu derselben Speicherzellenspalte. Ihre Abfolge entlang der Spalte kann aus ihren Anschlüssen an die eingezeichneten Wortleitungen abgeleitet werden. Die Bitleitungen sind mit einer von zwei globalen Bitleitungen über Auswahltransistoren ST verbunden. Die Speicherzellen sind zwischen den Anschlüssen an zwei benachbarte Bitleitungen in Reihe geschaltet. In diesem Beispiel umfasst jede NAND-Kette vier Speicherzellen. Die Programmierung wird durch Injektion heißer Löcher bewirkt, weil die Source-Drain-Spannung der Speicherzellen entlang der Reihenschaltung für eine herkömmliche Injektion heißer Elektronen aus dem Kanal ungünstigerweise zu niedrig ist.

2 zeigt den Schaltplan gemäß 1 mit den eingetragenen Programmierspannungen. Die Speicherzelle und die Speicherstelle, die programmiert werden soll, sind durch den Pfeil auf der rechten Seite gekennzeichnet. Auf derselben Seite wie die zu programmierende Speicherstelle wird die Schreibspannung von 4 V an den Source/Drainanschluss am Ende der NAND-Kette angelegt. Das andere Ende der NAND-Kette wird auf 0 V eingestellt. Die Gateanschlüsse werden auf eine hohe Spannung VH von zum Beispiel typisch 5 V eingestellt, mit Ausnahme des Gateanschlusses der zu programmierenden Speicherzelle, der auf die Progammierspannung VP von zum Beispiel typisch –7 V eingestellt wird. Obwohl die nächste Bitleitung BLm+1 auf der anderen Seite sich auf gleitendem Potential befindet, ist eine Programmierungsstörung (program disturb) an derjenigen Zelle zu erwarten, die zwischen der Programmierspannung und dem gleitenden Potential in der zu der programmierten Zelle gespiegelten Lage vorhanden ist. Dieses Problem wird durch einen speziellen Betriebsmodus vermieden, der für dieses Speicherzellenfeld geeignet ist und im Zusammenhang mit 4 detailliert beschrieben wird.

3 zeigt einen Schaltplan gemäß 1 zu einer anderen Ausführungsform für die Löschoperation mit eingetragenen Spannungen gemäß dem speziellen Betriebsmodus. Alle Wortleitungen WL sind auf eine hohe Spannung eingestellt, zum Beispiel typisch 15 V. Wenn eine niedrigere Spannung, in diesem Beispiel 0 V, an die Bitleitungen und an das Substrat angelegt wird, beginnt das Fowler-Nordheim-Tunneln der Elektronen von der Kanalzone in die Speicherschicht, so dass die Schwellenspannung der Speichertransistoren lokal erhöht wird. Wenn die Schwellenspannung hoch genug ist, befinden sich alle Speicherzellen in einem Zustand, der als Löschung betrachtet wird.

4 zeigt den Schaltplan gemäß 3 für die Schreiboperation. Die Wortleitung der ausgewählten Zelle, die programmiert werden soll, wird auf eine geeignete negative Spannung eingestellt, die Programmierspannung von zum Beispiel typisch –7 V. Die anderen Speicherzellen dieser NAND-Kette werden durch eine geeignete positive Spannung offen geschaltet, zum Beispiel die hohe Spannung VH von typisch 5 V. Um eine Injektion heißer Löcher zu erhalten, muss der Source/Drainanschluss an der Speicherstelle der ausgewählten Speicherzelle, an der die Programmierung stattfinden soll, auf eine positive Schreibspannung VW von zum Beispiel typisch 4 V eingestellt werden. Deswegen wird die Bitleitung, die mit dem in der 4 bezeichneten Source/Drainanschluss A verbunden ist, auf 4 V eingestellt, wenn zum Beispiel die Speicherstelle programmiert werden soll, die durch den nach oben zeigenden Pfeil markiert ist, während die Bitleitung, die mit dem anderen Ende der NAND-Kette verbunden ist (Anschluss B), auf gleitendem Potential gehalten wird. Das gleitende Potential beträgt üblicherweise 0 V, weil die nicht adressierten Bitleitungen auf 0 V gehalten werden und die Schreiboperation kurz ist, so dass das gleitende Potential sich während dieses kurzen Zeitintervalls nicht wesentlich ändert. In jedem Fall ist die Potentialdifferenz zwischen den Source/Drainanschlüssen der zu programmierenden Speicherzelle groß genug, um durch den so genannten GIDL-Effekt Löcher zu erzeugen. Diese Löcher werden nacheinander in die Speicherschicht injiziert. Das bedeutet, dass die Schwellenspannung der ausgewählten Speicherzelle auf der entsprechenden Seite verringert wird, sodass der Zustand der entsprechenden Speicherstelle in den programmierten Zustand geändert wird.

Wenn keine Gegenmaßnahmen ergriffen werden, tritt eine unerwünschte Programmierung in derjenigen Speicherzelle auf, die sich in einer gespiegelten Position in Bezug auf diejenige Bitleitung befindet, die auf die Schreibspannung eingestellt wird. Diese unerwünschte Schreiboperation wird verhindert durch das Anlegen einer Blockierspannung Vi, typisch etwa 2 V, zum Beispiel an den nächsten Bitleitungsanschluss C am anderen Ende der Spiegel-NAND-Kette. In jedem Fall wird die Blockierspannung so gewählt, dass keine Speicherzelle der NAND-Ketten programmiert wird, die an dem Anschluss C enden. Die Spannungsdifferenz von 2 V zwischen der Schreibspannung Vw und der Blockierspannung Vi, und zwischen der Blockierspannung Vi und dem gleitenden Potential von etwa 0 V ist zu gering, um eine Injektion heißer Löcher in die Speicherzellen derjenigen NAND-Ketten zu erzeugen, die am Anschluss C enden. Die Schwellenspannungen dieser Speicherzellen bleiben daher im Wesentlichen unverändert. Durch die Blockierspannung Vi kann eine Programmierungsstörung derjenigen Speicherzellen, die über dieselbe Wortleitung adressiert werden, aber nicht programmiert werden sollen, vermieden werden. Dieser Betriebsmodus ermöglicht einen angemessenen Betrieb dieser Speicherzellenarchitektur und stellt somit eine ausreichende Leistung sogar in einem Feld mit extrem erhöhter Speicherdichte sicher.

Die Leseoperation wird nach dem Schaltplan von 5 durchgeführt, der die hierzu geeigneten Spannungen zeigt. Die Wortleitung, die die zu lesende Speicherzelle adressiert, wird auf die Lesespannung VR von zum Beispiel typisch 3 V eingestellt. Die anderen Wortleitungen derselben NRND-Kette werden auf die hohe Spannung VH von zum Beispiel typisch etwa 5 V eingestellt. Die Speicherstelle, die gelesen werden soll, ist in 5 durch den nach oben zeigenden Pfeil markiert. Die Bitleitung, die beim Programmieren dieser Speicherstelle auf die Schreibspannung eingestellt wurde, wird auf ein niedriges Potential eingestellt, typisch 0 V, während die Bitleitung am anderen Ende der NAND-Kette auf eine geeignete Drain-Spannung von zum Beispiel typisch 1,6 V eingestellt wird.

Aufgrund der erzeugten Raumladungszone in der ausgewählten Speicherzelle auf der Seite der Drain-Spannung ist der Einfluss der nicht ausgewählten Speicherstelle dieser Speicherzelle ausreichend klein. Deswegen ist der Strom durch diese Speicherzelle im Wesentlichen durch die ausgewählte Speicherstelle festgelegt, die gelesen werden soll, und kann ausgewertet werden, um den programmierten Zustand dieser Speicherstelle zu überprüfen und damit das gespeicherte Daten-Bit zu lesen. Auf diese Weise können die beiden Speicherstellen der Charge-trapping-2-Bit-Speicherzellen bei der Leseoperation unterschieden werden.

Die typischen Spannungen, die bei der Schreib- und der Leseoperation angelegt werden, sind zur Übersicht in der folgenden Tabelle nochmals angegeben.

6 zeigt den Schaltplan für eine andere Ausführungsform, in welcher die Abfolge der Anschlüsse der Wortleitungen nicht wie in der ersten Ausführungsform symmetrisch zu den Bitleitungen ist. Die Abfolge der Anschlüsse der Wortleitungen wird nach jedem Anschluss an eine Bitleitung wiederholt. Daher ist die Abfolge der Anschlüsse von einer Bitleitung zur nächsten periodisch. Die Betriebsmoden, die in Zusammenhang mit der ersten Ausführungsform beschrieben worden sind, werden in dieser zweiten Ausführungsform in entsprechender Weise angewendet. Die angelegten Spannungen können dieselben sein; nur die Position der Speicherzelle, in der eine Programmstörung auftreten würde, wenn keine Blockierspannung angelegt würde, ist eine andere.

7 zeigt den Schaltplan für eine andere Ausführungsform, in der die Abfolge der Anschlüsse der Wortleitungen nach jedem Anschluss an eine Bitleitung wiederholt wird. Diese Ausführungsform unterscheidet sich von der Ausführungsform gemäß 6, was aus der folgenden Beschreibung der Draufsichten auf beispielhafte Strukturen des Bauelementes deutlich wird.

8 ist eine Draufsicht auf eine Ausführungsform der Speichereinheit entsprechend dem Schaltplan von 3. Sie zeigt im Schema die Anordnung der NAND-Ketten, der Bitleitungen und der Wortleitungen. Die Speicherzellen sind in aktiven Bereichen AA des Substrates angeordnet, welche durch flache Grabenisolierungen STI getrennt sind. Die Grenzen der flachen Grabenisolierungen werden durch die parallelen gestrichelten Linien dargestellt, die eng nebeneinander verlaufen. Die Wortleitungen WL laufen entlang der Speicherzellenzeilen und bedecken im Wesentlichen die Kanalbereiche. Die Source/Drainbereiche sind auf beiden Seiten der Wortleitungen angeordnet, vorzugsweise selbstjustiert. Die Source/Drainbereiche, die die Source/Drainanschlüsse der Speicherzellen bilden, haben die Speicherzellen gemeinsam, die entlang der Spalten aufeinander folgen. Auf diese Weise sind die Speicherzellen in Reihe angeordnet, um die NAND-Ketten zwischen zwei aufeinander folgenden Bitleitungsanschlüssen BC zu bilden. Die Bitleitungen BL laufen entlang der Speicherzellenspalten und sind mit Abstand voneinander parallel als gerade Streifen angeordnet. Der Pitch p des Speicherzellenfeldes ist zwischen den entsprechenden Grenzen zweier benachbarter Bitleitungen angezeigt.

Die Bitleitungsanschlüsse BC sind in solcher Weise angeordnet, dass jede Bitleitung mit den Source/Drainanschlüssen verbunden ist, welche vier aneinander liegende Speicherzellen gemeinsam haben, die in einem Quadrat angeordnet sind. Entlang jeder der Spalten sind diejenigen Source/Drainanschlüsse, die mit Bitleitungen verbunden sind, abwechselnd mit den zwei benachbarten Bitleitungen verbunden. Jede NAND-Kette in dem in 8 gezeigten Beispiel umfasst vier Speicherzellen, und alle NAND-Ketten gehören denselben Zeilengruppen an, die in diesem Beispiel jeweils vier Zeilen und vier Wortleitungen umfassen. Die Enden der NAND-Ketten sind auch Enden derjenigen NAND-Ketten, die auf beiden Seiten in derselben Spalte folgen. Innerhalb derselben Zeilengruppe bilden die NAND-Ketten eine Folge von NAND-Ketten, die durch ihre gemeinsamen Source/Drainanschlüsse, die durch die Bitleitungen verbunden sind, in Reihe geschaltet sind. Dies ist in 8 durch die Schraffur einer Folge von NAND-Ketten auf der linken Seite hervorgehoben, was ebenso durch die Folge von Doppelpfeilen auf der rechten Seite dargestellt ist. Diese Folge von Doppelpfeilen entspricht der Anordnung von Speicherzellen, die in den 3 bis 5 auf einer horizontalen Geraden dargestellt sind.

9 ist eine Draufsicht gemäß 8 für eine Ausführungsform entsprechend dem Schaltplan von 6. Die Speicherzellenspalten sind in aktiven Bereichen AA in einem kleinen Winkel zu den geraden Bitleitungen BL angeordnet, die quer zu den Wortleitungen WL verlaufen. Von oben nach unten entlang einer Spalte in 9 verbinden die aufeinander folgenden Bitleitungsanschlüsse BC die Source/Drainanschlüsse der Auswahl, die zu der entsprechenden Spalte gehören, mit aufeinander folgenden (von links nach rechts in dem Beispiel der 9) Bitleitungen.

10 ist eine Draufsicht gemäß 8 für eine Ausführungsform entsprechend dem Schaltplan von 7. In dieser Ausführungsform laufen die Bitleitungen BL in Zickzackform im Wesentlichen entlang der Spalten. Die Bitleitungsanschlüsse BC entlang einer jeweiligen Bitleitung sind abwechselnd mit den Source/Drainanschlüssen zweier nebeneinander liegender Speicherzellenspalten verbunden. Die Abfolge der NAND-Ketten, die in der 6 auf horizontalen Geraden dargestellt sind, ist wiederum durch die Schraffur hervorgehoben. Die Source/Drainanschlüsse an den Enden der NAND-Ketten dieser Abfolge der zweiten Ausführungsform fallen nicht zusammen, sind aber durch die Bitleitungen elektrisch verbunden. Das kann man an den Doppelpfeilen auf der rechten Seite sehen. Die Doppelpfeile zeigen die Abfolge von NAND-Zellen entlang der vertikalen Doppelpfeile, die durch Abschnitte der Bitleitungen, die durch die leicht geneigten Doppelpfeile hervorgehoben sind, verbunden sind. Der Pitch p des Speicherzellenfeldes und der Pitch p' der Bitleitungen sind in 10 eingezeichnet, ebenso wie die Längsabmessung L der NAND-Ketten entlang der Spalten, einschließlich Anteilen der Bitleitungskontakte auf den Source/Drainanschlüssen an den Enden der NRND-Ketten.

Da p'/L und p'/p Sinus und Cosinus desselben Winkels sind, ist (p'/L)2 + (p'/p)2 = 1 oder (p·p')2 + (L·p')2 = (p·L)2, daraus folgt p = (L·p')/(L2 – p'2)1/2. Dieser Wert von p ist der Pitch des Speicherzellenfeldes für einen gegebenen Pitch p' der Bitleitungen, die vorzugsweise in einem minimalen Abstand angeordnet sind. In einem typischen Beispiel beträgt der minimale Bitleitungspitch p' = 120 nm und die Abmessung L = 110 nm + n·140 nm, unter der Annahme, dass die Abmessung der entsprechenden Kontaktbereiche 150 nm beträgt, die Breite jeder von n Wortleitungen 100 nm und jeder Zwischenraum zwischen Wortleitungen 40 nm. Für verschiedene Anzahlen n von Zellen, die in jeder NAND-Kette vorhanden sind, liefert die folgende Tabelle den Zellenpitch p und die zugehörige relative Zunahme (p – p')/p' der Fläche des Zellenfeldes.

Diese Tabelle zeigt, dass n mindestens 3 sein sollte, um die Vergrößerung der Fläche des Feldes verglichen mit der ersten Ausführungsform mit geraden Bitleitungen unter 5 % zu halten.

11 ist eine Draufsicht gemäß 8 für eine weitere Ausführungsform entsprechend dem Schaltbild von 7. In dieser Ausführungsform sind die aktiven Bereiche AA, in denen sich die Speicherzellenspalten befinden, in Zickzackform angeordnet, während die Bitleitungen gerade sind. Die relative Anordnung der aktiven Bereiche AA, der Bitleitungen BL und der Bitleitungsanschlüsse BC ist vergleichbar mit der Ausführungsform von 10. Es ist auch möglich, dass sowohl die aktiven Bereiche als auch die Bitleitungen von der strikt geraden Anordnung abweichen, um die erforderliche Fläche der Einheit weiter minimieren zu können, entsprechend dem minimalen Pitch, der durch die Verfahrenstechnik realisiert werden kann.

Die verschiedenen Widerstände der elektrischen Verbindungen zu den verschiedenen Speicherzellen führen zu einer größeren Schwankung der Schwellenspannungen der programmierten Speicherzellen. Dies kann entweder durch die Anzahl an Programmierimpulsen ausgeglichen werden, kombiniert mit einer Überprüfungsoperation, die aber zeitaufwendig ist, oder durch eine lokale Anpassung der Programmierbedingungen. Die letztere Möglichkeit wird detaillierter beschrieben. Dieses Verfahren passt die Spannungen während der Schreiboperation an die Position der programmierten Speicherzelle innerhalb der NAND-Kette an.

12 zeigt ein Schaltschema, das eine NAND-Kette zwischen den Anschlüssen A und B darstellt, die in 4 markiert sind. Die Speicherzellen sind in der Richtung von Anschluss B nach Anschluss A mit den Zahlen 0, 1, 2, ..., n-1, n nummeriert und sind durch ihre Widerstände R0, R1, R2, ..., Rn dargestellt. Wenn zum Beispiel die linke Speicherstelle der Speicherzelle Nummer k mit dem Widerstand Rk programmiert werden soll, muss die Schreibspannung Vw an den linken Source/Drainanschluss der k-ten Speicherzelle angelegt werden, der sich auf der Seite des Anschlusses A befindet, und ein gleitendes Potential muss an den rechten Source/Drainanschluss der k-ten Speicherzelle angelegt werden, der sich auf der Seite des Anschlusses B befindet. Das gleitende Potential an Anschluss B kann als 0 V angenommen werden, was die übliche Bitleitungsspannung ist, die an die Bitleitungen in den Zeiträumen zwischen den Schreib- und den Leseoperationen angelegt wird.

Da der Gateanschluss der k-ten Speicherzelle auf ein negatives Potential eingestellt ist, im Beispiel auf –7 V, weist diese Speicherzelle einen hohen Widerstand Rk = Rwrite auf. Die anderen Speicherzellen dieser NAND-Kette werden durch die hohe Spannung von typisch 5 V an ihren Gateanschlüssen offengeschaltet. Deswegen weisen alle anderen Widerstände R0, R1, R2, ..., Rk-1, Rk+1, ..., Rn niedrige Werte auf, von denen angenommen werden kann, dass sie alle denselben durchschnittlichen Wert haben, im Folgenden als Raverage bezeichnet. Die Reihe von Widerständen, die in 12 gezeigt sind, fungiert als Spannungsteilerschaltung zwischen den Anschlüssen A und B. Um die gewünschte Schreibspannung Vw an der festgelegten Position der zu programmierenden Speicherstelle zu haben, ist es erforderlich, eine größere Spannung clVw an Anschluss A anzulegen. Der Wert der Konstante c1 kann nach den bekannten Gesetzen elektrischer Schaltkreise berechnet werden.

13 zeigt die Spiegel-NAND-Kette zwischen den in der 4 markierten Anschlüssen A und C. Die Spiegel-Speicherzellen sind in der Richtung von Anschluss C nach Anschluss A mit den Zahlen 0, 1, 2, ..., n-1, n nummeriert und sind durch ihre Widerstände R'0, R'1, R'2, ..., R'n dargestellt. Die Blockierspannung Vi muss an die linke Seite der k-ten Spiegel-Speicherzelle angelegt werden, welche im Schaltschema von 13 durch ihren Widerstand R'k = Rinhibit dargestellt ist. Die Widerstände R'0, R'1, R'2, ..., R'k-1, R'k+1, ..., R'n der anderen Speicherzellen können als Raverage angenommen werden. Die Konstante c2 kann in der an sich bekannten Weise berechnet werden, um die Spannung herauszufinden, die an den Anschluss C angelegt werden muss, wenn die Spannung clVw an den Anschluss A angelegt wird und die k-te Speicherzelle der Spiegel-NAND-Kette auf die Blockierspannung Vi eingestellt werden muss.

Die Berechnung verläuft wie folgt. Wenn Ri den Widerstand der Speicherzelle Nr. i bezeichnet, gezählt von Anschluss B nach Anschluss A, i ganzzahlig und 0 ≤ i ≤ n, und R'i den Widerstand der Spiegel-Speicherzelle Nr. i auf der gegenüberliegenden Seite des Anschlusses A bezeichnet, gezählt in entgegengesetzter Richtung von Anschluss C nach Anschluss A, sei R = R0 + Ri + R2 +...+ Rk +...+ Rn-2 + Rn-1 + Rn, Ri;j = Ri + Ri+1 +Ri+2 +... + Rj-2 + Rj-1 + Rj, R' = R'0 + R'1 + R'2 +...+ R'k +...+ R'n-2 + R'n-1 + R'n, und R'i;j = R'i + R'i+1 + R'i+2 +...+ R'j-2 + R'j-1 + R'j, wobei i und j ganze Zahlen sind und 0 ≤ i ≤ j ≤ n.

Wenn Zelle Nr. k, 0 ≤ k ≤ n, programmiert werden soll und Vw die Schreibspannung und Vi die Blockierspannung bezeichnet, gilt c1 = R/Ro;k und c2 = (R' – c0·R'0;k-1)/R'k;n mit c0 = C1·Vw/Vi Mit der Bezeichnungsweise Rk = Rwrite, R'k = Rinhibit und der Annahme Ri = R'i = Raverage für i ≠ k, c1 = Rwrite + n·Raverage)/Rwrite + k·Raverage) und c2 = (Rinhibit + (n – c0·k)·Raverage)/(Rinhibit + (n – k)·Raverage) Diese Multi-Bit-Speichereinheit ermöglicht eine Anordnung von Charge-trapping-Flash-Memory-Zellen in einem Virtual-Ground-NAND-Feld in verschiedenen Speicherarchitekturen. Ein bevorzugter Betriebsmodus ist an die Struktur und das Layout der Anordnung angepasst. Aus diesen Eigenschaften ergeben sich die folgenden Vorteile: die Kombination aus Charge-trapping-Flash-Memory-Zellen in einem Virtual-Ground-NAND-Feld ermöglicht eine extrem hohe Speicherdichte; wegen der positiven Schwellenspannungen ist kein Auswahltransistor innerhalb der NAND-Ketten erforderlich, im Gegensatz zu herkömmlichen NAND-Feldern; und der geringe Energieverbrauch aufgrund eines Betriebsmodus auf der Basis der Injektion heißer Löcher ermöglicht die Anwendung dieser Speichereinheit als Datenspeicher.

AAnschluss von BLm AAaktiver Bereich BAnschluss von BLm+1 BCHitleitungsanschluss BLBitleitung CAnschluss von BLm-1 LAbmessung MCSpeicherzelle pSpeicherzellenpitch p'Bitleitungspitch RWiderstand R'Widerstand SSSpeicherstelle STAuswahltransistor STIflache Grabenisolierung ViBlockierspannung VwSchreibspannung WLWortleitung

Anspruch[de]
  1. Multi-Bit-Virtual-Ground-NAND-Speichereinheit mit einem Feld von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, wobei

    die Zeilen in Gruppen unterteilt sind,

    jede der Speicherzellen einen Gateanschluss, zwei Source/Drainanschlüsse und zwei getrennte Speicherstellen (SS) aufweist,

    eine der Speicherstellen benachbart zu einem Source/Drainanschluss ist und die andere Speicherstelle benachbart zu dem anderen Source/Drainanschluss ist,

    die Speicherzellen der Spalten über die Source/Drainanschlüsse in Reihe geschaltet sind,

    Bitleitungen (BL) im Abstand voneinander entlang der Spalten parallel zueinander angeordnet sind, entlang jeder Spalte die Source/Drainanschlüsse, die zwei

    Speicherzellen zweier nebeneinander liegender Gruppen von Zeilen gemeinsam sind, abwechselnd mit einer der Bitleitungen und einer dazu benachbarten Bitleitung verbunden sind und so NAND-Ketten von Speicherzellen derselben Spalte und derselben Gruppe von Zeilen gebildet sind, und

    jeweils eine Wortleitung die Gateanschlüsse der Speicherzellen einer Zeile miteinander verbindet.
  2. Multi-Bit-Virtual-Ground-NAND-Speichereinheit nach Anspruch 1, bei der jede Bitleitung mit Source/Drainanschlüssen verbunden ist, die vier zueinander benachbarten Speicherzellen gemeinsam sind, die zu zwei Zeilen und zwei Spalten gehören.
  3. Multi-Bit-Virtual-Ground-NAND-Speichereinheit nach Anspruch 1, bei der

    aktive Bereiche (AA) in Zickzackform vorhanden sind, die Spalten von Speicherzellen in den aktiven Bereichen angeordnet sind und

    jede Bitleitung abwechselnd mit Source/Drainanschlüssen von Speicherzellen aus einer von zwei zueinander benachbarten Spalten verbunden ist.
  4. Multi-Bit-Virtual-Ground-NAND-Speichereinheit nach Anspruch 1, bei der

    die Bitleitungen entlang der Spalten in Zickzackform angeordnet sind und

    jede Bitleitung abwechselnd mit Source/Drainanschlüssen von Speicherzellen aus einer von zwei zueinander benachbarten Spalten verbunden ist.
  5. Multi-Bit-Virtual-Ground-NAND-Speichereinheit mit einem Feld von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, wobei

    die Zeilen in Gruppen unterteilt sind,

    jede der Speicherzellen einen Gateanschluss, zwei Source/Drainanschlüsse und zwei getrennte Speicherstellen (SS) aufweist,

    eine der Speicherstellen benachbart zu einem Source/Drainanschluss ist und die andere Speicherstelle benachbart zu dem anderen Source/Drainanschluss ist,

    die Speicherzellen der Spalten über die Source/Drainanschlüsse in Reihe geschaltet sind,

    Bitleitungen (BL) im Abstand voneinander in einem Winkel zu den Spalten parallel zueinander angeordnet sind, entlang jeder Spalte die Source/Drainanschlüsse, die zwei Speicherzellen zweier nebeneinander liegender Gruppen von Zeilen gemeinsam sind, nacheinander mit in Richtung der Zeilen jeweils aufeinander folgenden Bitleitungen verbunden sind und so NAND-Ketten von Speicherzellen derselben Spalte und derselben Gruppe von Zeilen gebildet sind, und jeweils eine Wortleitung die Gateanschlüsse der Speicherzellen einer Zeile miteinander verbindet.
  6. Multi-Bit-Virtual-Ground-NAND-Speichereinheit nach einem der Ansprüche 1 bis 5, bei der jede der Gruppen von Zeilen dieselbe Anzahl an Zeilen umfasst.
  7. Multi-Bit-Virtual-Ground-NAND-Speichereinheit nach einem der Ansprüche 1 bis 5, bei der

    ein elektronischer Schaltkreis vorhanden ist, der dafür vorgesehen ist, Spannungen an den Gateanschluss und die Source/Drainanschlüsse der Speicherzellen bei Lese-, Schreib- und Löschoperationen anzulegen, und

    der elektronische Schaltkreis Mittel zum Anlegen einer Schreibspannung an jede beliebige der Bitleitungen und einer Blockierspannung an eine jeweils dazu benachbarte Bitleitung aufweist, wobei die Blockierspannung geeignet ist, eine Schreiboperation an den Speicherzellen zu verhindern, die zu NAND-Ketten gehören, die mit der benachbarten Bitleitung verbunden sind.
  8. Multi-Bit-Virtual-Ground-NAND-Speichereinheit nach Anspruch 7, bei der

    Auswahltransistoren als Schalter in jeder Bitleitung vorgesehen sind,

    zwei globale Bitleitungen vorhanden sind,

    jede zweite Bitleitung in Folge über die Auswahltransistoren mit der ersten globalen Bitleitung verbunden ist und die anderen Bitleitungen über die Auswahltransistoren mit der zweiten globalen Bitleitung verbunden sind.
Es folgen 8 Blatt Zeichnungen






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