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Dokumentenidentifikation DE102005048850A1 13.07.2006
Titel Speichervorrichtung und Verfahren zum Empfangen von Instruktionsdaten
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Ruckerbauer, Hermann, 94554 Moos, DE
Vertreter Wilhelm & Beck, 80636 München
DE-Anmeldedatum 12.10.2005
DE-Aktenzeichen 102005048850
Offenlegungstag 13.07.2006
Veröffentlichungstag im Patentblatt 13.07.2006
IPC-Hauptklasse G11C 8/00(2006.01)A, F, I, 20060126, B, H, DE
Zusammenfassung Eine Ausführungsform betrifft eine Speichervorrichtung, umfassend ein Speicherzellenfeld, eine Instruktionseinheit zum Empfangen von Instruktionsdaten und zum Ausführen einer speicherbezogenen, von den Instruktionsdaten abhängigen Operation, Adress- und Befehlseingänge zum Empfangen eines Satzes von Instruktionssignalen, eine Empfangseinheit zum Empfangen eines Satzes von Instruktionssignalen in aufeinanderfolgenden Zyklen, eine Befehlszusammensetzungseinheit zum Generieren eines ersten Typs von Instruktionsdaten aus dem Satz von Instruktionssignalen, die in einem ersten Zyklus empfangen wurden, und eines zweiten Typs von Instruktionsdaten aus den Sätzen von Instruktionssignalen, die in dem ersten und zweiten Zyklus in Abhängigkeit von dem im ersten Zyklus empfangenen Satz von Instruktionssignalen empfangen wurden, und zum Bereitstellen des ersten Typs von Instruktionsdaten und des zweiten Typs von Instruktionsdaten an die Instruktionseinheit.

Beschreibung[de]
Hintergrund der Erfindung Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Speichervorrichtung, an die Instruktionsdaten übertragen werden. Die vorliegende Erfindung betrifft weiterhin ein Verfahren zum Bereitstellen der Instruktionsdaten an eine Speichervorrichtung.

Eine Speichervorrichtung umfasst in der Regel ein Speicherzellenfeld zur Durchführung einer speicherbezogenen Operation abhängig von Instruktionsdaten. Die Instruktionsdaten werden über Adress- und Befehlseingänge empfangen. Die Adress- und Befehlseingänge sind so ausgelegt, dass sie einen Satz von Instruktionssignalen empfangen, welche die Instruktionsdaten anzeigen.

In herkömmlichen Speichervorrichtungen und Speichermodulen werden die Befehls- und Adressinformationen durch einen Fly-By-Bus zur Verfügung gestellt, der eine Speichersteuereinheit mit jedem der Speichervorrichtungen eines Speichermoduls verbindet. Dies bedeutet, dass alle Instruktionssignale gleichzeitig von der Speichersteuereinheit bereitgestellt werden und daher gleichzeitig an jede der Speichervorrichtungen angelegt werden.

Zum Initialisieren einer speicherbezogenen Operation können unterschiedliche Typen von Instruktionsdaten gleichzeitig angelegt werden, wobei die Instruktionsdaten über eine unterschiedliche Anzahl von Instruktionssignalen an die Speichervorrichtungen angelegt werden können. Beispielsweise erfordert in einer DRAM-Speichervorrichtung ein Vorladebefehl ein 11 Bit umfassendes Instruktionssignal, ein Spaltenaktivierungsbefehl (CAS) ein 22 Bit umfassendes Instruktionssignal und ein Zeilenaktivierungsbefehl (RAS) ein 26 Bit umfassendes Instruktionssignal. Um die den Zeilenaktivierungsbefehl anzeigenden Instruktionsdaten zu übertragen, umfassen die Adress- und Befehlsleitungen, welche die Speichersteuereinheit und die Speichervorrichtungen miteinander verbinden, eine Breite von 26 Bit. Beim Übertragen eines Vorladebefehls sind nur 11 Bit (d.h. 11 Adress- und Befehlsleitungen) erforderlich. Das Übertragen von Instruktionsdaten über 26 Adress- und Befehlsleitungen stellt daher ein ineffizientes Verfahren zum Übertragen von Instruktionsdaten dar.

Wie in einer herkömmlichen DRAM-Speichervorrichtung, werden alle 26 Adress- und Befehlsleitungen zu allen DRAM-Speichervorrichtungen geführt. Die Anzahl der externen Anschlüsse der Speichersteuereinheit und der Speichervorrichtung wird erhöht, wodurch die potentielle Bandbreite der Adress- und Befehlsleitungen vergrößert wird.

Ein Aspekt der vorliegenden Erfindung zielt darauf ab, die Effizienz beim Übertragen von Instruktionsdaten an die Speichervorrichtung zu erhöhen, und insbesondere die Bandbreite der Adress- und Befehlsleitungen zu steigern.

Zusammenfassung der Erfindung

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine Speichervorrichtung vorgesehen, die ein Speicherzellenfeld umfasst, sowie eine Instruktionseinheit zum Empfangen von Instruktionsdaten und zum Ausführen einer speicherbezogenen, von den Instruktionsdaten abhängigen Operation, sowie Adress- und Befehlseingänge zum Empfangen von Instruktionssignalen. Im Laufe von aufeinanderfolgenden Zyklen können Sätze von Instruktionssignalen durch eine Empfangseinheit empfangen werden. Eine Befehlszusammensetzungseinheit ist so ausgeführt, dass ein erster Typ von Instruktionsdaten aus einem Satz von Instruktionssignalen, die in einem ersten einzigen Zyklus empfangen wurden, generiert wird, und ein zweiter Typ von Instruktionsdaten aus den Sätzen von Instruktionssignalen, die in dem ersten und dem zweiten Zyklus empfangen wurden in Abhängigkeit von den in den Zyklen empfangenen Instruktionssignalen generiert wird. Die Befehlszusammensetzungseinheit stellt weiterhin den ersten Typ von Instruktionsdaten bzw. den zweiten Typ von Instruktionsdaten der Instruktionseinheit zur Verfügung.

Die Speichervorrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung ermöglicht die Unterscheidung zwischen dem ersten Typ von Instruktionsdaten und dem zweiten Typ von Instruktionsdaten, wobei der erste Typ von Instruktionsdaten als Instruktionsdaten definiert ist, die in einem einzigen Zyklus übertragen werden können, und wobei der zweite Typ von Instruktionsdaten in mehr als einem Zyklus übertragen wird. Diese Klassifizierung ermöglicht in jeder Speichervorrichtung das Verringern der Anzahl von Adress- und Befehlseingängen. Beispielsweise können Instruktionsdaten, die ein Spaltenaktivierungssignal oder ein Zeilenaktivierungssignal anzeigen, in zwei oder mehrere Teile unterteilt werden, die nacheinander an die Speichervorrichtung übertragen werden. In der Speichervorrichtung werden die verschiedenen Teile der Instruktionsdaten so zusammengesetzt, dass die der Instruktionseinheit der Speichervorrichtung zugeführten Instruktionsdaten zum Durchführen einer speicherbezogenen Operation generiert werden. Daher können sowohl die Anzahl der externen Anschlüsse der Speichervorrichtung, als auch die Adress- und Befehlsleitungen der entsprechenden Verbindungen zwischen der Speichersteuereinheit und der Speichervorrichtung verringert werden, und die Bandbreite kann erheblich gesteigert werden. Wenn innerhalb eines einzigen Zyklus ein erster Typ von Instruktionsdaten empfangen wird, können diese an die Instruktionseinheit weitergeleitet werden, ohne dass weitere Instruktionsdaten abgewartet werden, und daher können die Instruktionsdaten mit verringertem Energieverbrauch zur Verfügung gestellt werden. In Fällen, in denen die Datenrate des Adress- und Befehlsbusses gesteigert wird, werden die Instruktionsdaten schneller als in Speichervorrichtungen aus dem Stand der Technik weitergeleitet.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung handelt es sich bei dem Speicherzellenfeld um ein DRAM-Speicherzellenfeld, bei dem die Speicherzellen als Wort- und Bitleitungsmatrix angelegt sind, wobei der erste Typ von Instruktionsdaten eine Vorladeinstruktion und wobei der zweite Typ von Instruktionsdaten entweder einen Zeilenaktivierungsbefehl oder einen Spaltenaktivierungsbefehl enthält. Weiterhin können die Adress- und Befehlseingänge als differentielle Eingänge vorgesehen sein.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Speichermodul mit einer Gruppe der oben beschriebenen Speichervorrichtungen zur Verfügung gestellt. Insbesondere umfasst das Speichermodul eine erste Gruppe von Speichervorrichtungen und eine zweite Gruppe von Speichervorrichtungen, wobei die Adress- und Befehlseingänge der ersten und der zweiten Gruppe über eine Modulschnittstelle und einen Verbindungsbus separat mit der Speichersteuereinheit verbunden werden können.

Das Speichermodul gemäß dem weiteren Aspekt der Erfindung sieht zwei Gruppen von Speichervorrichtungen vor, wobei jede Speichervorrichtung separat mit einer Speichersteuereinheit verbunden ist, wobei die Befehls- und Busleitungen des Verbindungsbusses in ihrer Länge reduziert sind und die Anzahl von Speichervorrichtungen, die mit jeder der Adress- und Befehlsleitungen verbunden ist, im Vergleich zu herkömmlichen Speichermodulen verringert ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Übertragen von Instruktionsdaten an eine Speichervorrichtung zur Verfügung gestellt. Instruktionsdaten werden empfangen, und abhängig von den Instruktionsdaten wird eine auf das Speicherzellenfeld bezogene Operation durchgeführt. Das Verfahren umfasst das Empfangen eines ersten Satzes von Instruktionssignalen in einem ersten Zyklus, und, abhängig von dem ersten empfangenen Satz von Instruktionssignalen, entweder das Generieren und Bereitstellen eines ersten Typs von Instruktionsdaten aus den im ersten Zyklus empfangenen Instruktionssignalen, oder das Empfangen eines zweiten Satzes von Instruktionssignalen in einem nachfolgenden Zyklus, sowie Generieren und Bereitstellen eines zweiten Typs von Instruktionsdaten aus den im ersten Zyklus und den nachfolgenden Zyklen empfangenen Sätzen von Instruktionssignalen.

Das Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung ermöglicht es, die Anzahl der Adress- und Befehlsleitungen des Adress- und Befehlsbusses zwischen der Speichersteuereinheit und der Speichervorrichtung zu reduzieren, und verringert weiterhin sowohl die Anzahl der externen Anschlüsse der Speichervorrichtung, als auch die Anzahl der externen Anschlüsse der Speichersteuereinheit. Die Bandbreite kann erhöhrt werden, da die Treiberkapazität der Adress- und Befehlsausgänge der Speichersteuereinheit erhöht werden kann. Dies beruht wiederum darauf, dass in der Speichersteuereinheit eine geringere Anzahl von Ausgangstreibern in der Speichersteuereinheit betrieben werden muss.

Kurze Beschreibung der Figuren

Für ein detailliertes Verständnis der oben beschriebenen erfindungsgemäßen Merkmale, wird die Erfindung, die oben kurz zusammengefasst wurde, nun anhand von Ausführungsformen näher erläutert, von denen einige in den beigefügten Zeichnungen dargestellt sind. Es wird jedoch darauf hingewiesen, dass die beigefügten Zeichnungen nur typische Ausführungsformen der Erfindung darstellen und daher ihren Umfang nicht einschränken sollen, da die Erfindung weitere, gleichwertige Ausführungsformen zulässt.

1 zeigt eine Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

2 zeigt ein Speichermodul gemäß einer weitern Ausführungsform der vorliegenden Erfindung; und

3A und 3B zeigen Signal-Zeit-Diagramme in einer herkömmlichen DRAM-Speichervorrichtung und der Speichervorrichtung von 1.

Detaillierte Beschreibung der bevorzugten Ausführungsform

1 zeigt ein Blockdiagramm für eine Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Die Speichervorrichtung 1 umfasst ein Speicherzellenfeld 2, das (nicht gezeigte) Speicherzellen enthält. Die Speicherzellen sind vorzugsweise DRAM-Speicherzellen, allerdings kann es sich auch um andere Arten von Speicherzellen handeln, beispielsweise um SRAM-Speicherzellen oder ähnliches. Die Speicherzellen sind in einer Matrix aus Wortleitungen und Bitleitungen angeordnet, die von einer Instruktionseinheit 3 adressiert und gesteuert werden, welche die Speicherzellenmatrix gemäß den empfangenen Instruktionen betreibt.

Die Instruktionen, über die das Ausführen der speicherbezogenen Operation in dem Speicherzellenfeld 2 gesteuert wird, werden über eine Adress- und Befehlsschnittstelle 4 mit einer Anzahl von Adress- und Befehlseingängen empfangen. Die Adress- und Befehlsschnittstelle ist, beispielsweise in einem herkömmlichen Computersystem, mit einer (nicht gezeigten) Speichersteuereinheit verbunden, welche die an die Speichervorrichtung 1 übertragenen Instruktionsdaten zur Verfügung stellt. Die Speichersteuereinheit überträgt die Instruktionen in der Form eines Satzes von Instruktionssignalen, der gleichzeitig an die Adress- und die Befehlsschnittstelle 4 übertragen wird. Der Satz von Instruktionssignalen wird an eine Empfangseinheit 5 übertragen, wo die Instruktionssignale gepuffert werden und der Befehlszusammensetzungseinheit 6 zur Verfügung gestellt werden, die zum Generieren der Instruktionsdaten dient.

Die Befehlszusammensetzungseinheit 6 weist die folgende Funktion auf: wenn in einem ersten Zyklus ein Satz von Instruktionssignalen empfangen wird, analysiert die Befehlszusammensetzungseinheit 6 die im ersten Zyklus empfangenen Instruktionssignale und generiert in Abhängigkeit von den empfangenen Instruktionssignalen einen ersten Typ von Instruktionsdaten. Der erste Typ von Instruktionsdaten wird dann an die Instruktionseinheit 3 übertragen. Wenn der empfangene Satz von Instruktionssignalen anzeigt, dass die Instruktionsdaten nicht durch die Instruktionssignale des ersten Zyklus generiert werden können, da die Instruktionssignale nicht ausreichend komplett sind, um daraus gültige Instruktionsdaten zu generieren, werden Instruktionssignale eines nachfolgenden Zyklus empfangen und ein zweiter Typ von Instruktionsdaten unter Verwendung des Satzes von Instruktionssignalen des ersten Zyklus and des Satzes von Instruktionssignalen der nachfolgenden Zyklen generiert.

Ein Aspekt der vorliegenden Erfindung besteht darin, dass, sobald ein Satz zum Instruktionen zum Ausführen einer speicherbezogenen Operation vorliegt, die Instruktionen in der Regel durch eine unterschiedliche Bitanzahl codiert werden, welche über die Adress- und Befehlsleitungen des Adress- und Befehlsbusses übertragen werden, um die Instruktionen von der Speichersteuereinheit an die Speichervorrichtung 1 zu leiten. In einer DRAM-Speichervorrichtung können die unterschiedlichen Instruktionen beispielsweise einen Vorladebefehl, einen Zeilenaktivierungsbefehl und einen Spaltenaktivierungsbefehl umfassen. Der Vorladebefehl wird beispielsweise durch 11 Adress– und Befehlsbits codiert, der Spaltenaktivierungsbefehl durch 22 Adress- und Befehlsbits und der Zeilenaktivierungsbefehl durch 26 Adress- und Befehlsbits.

In einer herkömmlichen Speichervorrichtung werden all diese die entsprechende Instruktion anzeigenden Bits gleichzeitig an die Speichervorrichtung 1 übertragen, so dass die Speichervorrichtung die speicherbezogene Operation unmittelbar nach dem Empfang des Satzes von Instruktionssignalen aus einem Zyklus durchführen kann. Da der Zeilenaktivierungsbefehl über 26 Adress- und Befehlsleitungen übertragen werden muss, umfasst der Adress– und Befehlsbus 26 Adress- und Befehlsleitungen. Wenn ein Vorladebefehl über die Adress- und Befehlsleitungen an die Speichervorrichtung 1 übertragen werden muss, werden nur 11 Adress- und Befehlsbits verwendet. Infolgedessen bleiben 15 Adress- und Befehlsleitungen ungenutzt, was eine ineffiziente Übertragung des Vorladebefehls an die Speichervorrichtungen zur Folge hat.

Eine Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung ermöglicht eine Unterscheidung zwischen einem ersten Typ von Instruktionen und einem zweiten Typ von Instruktionen, wobei der erste Instruktionstyp durch Instruktionssignale unterschieden werden kann, deren Bitanzahl geringer als eine vorgegebene Anzahl ist, und der zweite Instruktionstyp durch Instruktionsdaten unterschieden wird, deren Bitanzahl über der vorgegebenen Anzahl liegt. In dem oben genannten Beispiel kann die vorgegebene Anzahl 13 sein, so dass der Vorladebefehl mit 11 Adress- und Befehlsbit einem ersten Instruktionstyp entspricht und der Spaltenaktivierungsbefehl sowie der Zeilenaktivierungsbefehl mit 22 Adress- und Befehlsbits bzw. 26 Adress- und Befehlsbits einem zweiten Instruktionstyp entspricht. Während die den ersten Instruktionstyp anzeigenden Instruktionssignale in einem Zyklus übertragen werden, werden die Instruktionssignale des zweiten Instruktionstyps in zwei oder mehreren Zyklen übertragen, wobei der zweite Instruktionsdatentyp durch das Zusammensetzen (Kombinieren) des Satzes von Instruktionssignalen aufeinanderfolgender Zyklen generiert wird. Dabei kann die Anzahl der Adress- und Befehlsleitungen zwischen der Speichersteuereinheit und der Speichervorrichtung 1 im Vergleich zum oben genannten Beispiel auf die Hälfte reduziert werden, so dass die 26 Adress- und Befehlsleitungen der herkömmlichen Speichervorrichtung in einer Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung auf 13 Adress- und Befehlsleitungen verringert werden können. Dadurch kann die Bandbreite der Ausgangstreiber der Speichersteuereinheit erhöht werden, wobei diese die Instruktionssignale bei einem festgelegten Energieverbrauch der Speichersteuereinheit schneller vorantreiben können.

Die Bandbreite der Verbindung zwischen der Speichervorrichtung 1 und der Speichersteuereinheit kann durch das Vorsehen differentieller Adress- und Befehlsleitungen zwischen differentiellen Adress- und Befehlseingängen der Speichervorrichtung 1 und einem differentiellen Adress- und Befehlsausgang der Speichersteuereinheit weiter vergrößert werden. Das Übertragen von Signalen als differentielle Signale auf differentiellen Leitungen ermöglicht eine wesentliche Steigerung der Datenrate, mit der Signale über eine Verbindungsleitung getrieben werden können. Daher können im Hinblick auf das oben genannte Beispiel einer Speichervorrichtung mit 26 Adress- und Befehlseingängen die Adress- und Befehlsleitungen als differentielle Signalleitungen zum Übertragen von 13 Instruktionssignalen mit einer erhöhten Datenrate verwendet werden. In einer Ausführungsform wird die Datenrate verdoppelt, so dass die während einer Zeiteinheit übertragene Anzahl von Instruktionsdaten beibehalten wird.

In 2 ist ein Speichermodul 10 gezeigt, das z.B. sechs Speichervorrichtungen 1 umfasst, die in zwei separate Gruppen aufgeteilt sind, wobei in 2 die erste Gruppe 11 der Speichervorrichtungen im linken Bereich des dargestellten Speichermoduls 10 und die zweite Gruppe 12 der Speichervorrichtungen 1 im rechten Bereich des Speichermoduls 10 gezeigt sind. Jede Speichervorrichtung 1 ist über Adress- und Befehlsleitungen mit einer Speichersteuereinheit 13 verbunden. Die Speichervorrichtungen 1 einer ersten Gruppe 11 sind über die Adress- und Befehlsleitungen eines ersten Adress- und Befehlsbusses 14 mit der Speichersteuereinheit 13 verbunden, und die zweite Gruppe 12 der Speichervorrichtungen 1 ist über die Adress- und Befehlsleitungen des zweiten Adress- und Befehlsbusses 15 mit der Speichersteuereinheit 13 verbunden. Jeder Adress- und Befehlsbus ist als Fly-By-Bus konfiguriert, so dass sich jede Leitung von der Speichersteuereinheit 13 zu jeder der Speichervorrichtungen der entsprechenden Gruppen 11, 12 erstreckt. Indem die Anzahl der Speichervorrichtungen 1, die mit jeder der Adress- und Befehlsleitungen verbunden ist, reduziert wird, kann die Gesamtlast für jede Leitung verringert, sowie die Bandbreite und damit die Datenrate zum Übertragen von Instruktionssignalen erhöht werden.

In dem in 2 gezeigten Beispiel umfassen die Adress- und Befehlsleitungen für jede der Gruppen 11, 12 13 Adress- und Befehlsleitungen, so dass die Gesamtzahl der externen Anschlüsse der Speichervorrichtung 13 für die an die Speichervorrichtung zu übertragenden Instruktionssignale beibehalten wird.

Während ein Zugriff auf das Speicherzellenfeld durch Bereitstellung einer Folge von Instruktionsdaten erfolgt, werden Instruktionsdaten des ersten und des zweiten Typs normal gesendet. Wenn beispielsweise die Datenrate zum Übertragen der Adress- und Befehlssignale verdoppelt wird, wird die Geschwindigkeit, mit der Instruktionsdaten an die Speichervorrichtungen übertragen werden, für den zweiten Instruktionstyp beibehalten, für die Übertragung des ersten Instruktionstyps jedoch verdoppelt, da die entsprechenden Instruktionsdaten der Instruktionseinheit 3 im vorhergehenden Zyklus zur Verfügung gestellt werden können.

In den 3A und 3B sind Signal-Zeit-Diagramme gezeigt, welche die Verbindung zwischen dem Taktsignal CLK und dem Instruktionssignal CA zeigen, wobei das Instruktionssignal CA für eine Instruktionsdatenfolge eines Reihenaktivierungs-, eines Spaltenaktivierungs- und eines Vorladebefehls für eine Speichervorrichtung aus dem Stand der Technik und eine Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung steht. Die Taktflanken in dem gezeigten Beispiel sind von 0 bis 7 durchnummeriert. Der Datenausgang DQ ist in Abhängigkeit von der Anzahl der Taktsignale dargestellt. 3A zeigt, dass jedes Adress- und Befehlssignal für eine Zeitspanne von zwei Taktsignalperioden an die entsprechenden Eingänge angelegt werden muss, so dass es zuverlässig in der Speichervorrichtung zwischengespeichert werden kann. Daher werden alle Instruktionsdaten nach dem Taktsignal 5 angelegt, nach welchem Daten gemäß der Instruktionsdatenfolge ausgelesen oder eingeschrieben werden können.

3B zeigt ein Signal-Zeit-Diagram für die Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Es wird von einer Verdoppelung der Datenrate ausgegangen. Wie aus 3B ersichtlich ist, wird das Zeilenaktivierungssignal durch zwei Instruktionssignalsätze (ACTIVATE_1, ACTIVATE_2) übertragen, die in den Taktsignalzyklen 0 und 1 zwischengespeichert werden. Nach dem Zwischenspeichern des ACTIVATE_2-Signals, wird der Zeilenaktivierungsbefehl zusammengesetzt und an die Instruktionseinheit übertragen. Das gleiche gilt für die mit den Taktsignalzyklen 2 und 3 empfangenen Instruktionssignale, die zu dem der Instruktionseinheit 3 zugeführten Spaltenaktivierungsbefehl zusammengesetzt werden. Da der Vorladebefehl einer Instruktion ersten Typs entspricht, kann er in einem einzigen Zyklus übertragen werden, und zwar im vorliegenden Beispiel im Zyklus 4. Daher kann die Vorladeinstruktion nach dem Zyklus 4 an die Instruktionseinheit 3 übertragen werden, und das Vorladen kann im Speicherzellenfeld veranlasst werden.

Dagegen sind in einer herkömmlichen Speichervorrichtung die Zyklen 4 und 5 zur Übertragung des Vorladebefehls an die Speichervorrichtung notwendig, so dass das Vorladen nach dem Taktsignalzyklus 5 beginnen würde, weshalb die gesamte Instruktionsfolge im Vergleich zur Instruktionsfolge der Speichervorrichtung 1 gemäß der vorliegenden Erfindung verzögert wäre. Bei einer Verdoppelung der Datenrate kann die Geschwindigkeit der gesamten Folge um etwa 16% im Vergleich zu einer herkömmlichen Speichervorrichtung beschleunigt werden.

Obwohl sich die vorangehende Beschreibung auf Ausführungsformen der vorliegenden Erfindung bezieht, können andere und weiterführende Ausführungsformen der Erfindung entwickelt werden, ohne dabei über ihren Umfang hinauszugehen, welcher durch die nun folgenden Patentansprüche festgelegt wird.


Anspruch[de]
  1. Speichervorrichtung umfassend:

    – ein Speicherzellenfeld;

    – eine Instruktionseinheit zum Empfangen von Instruktionsdaten und zum Ausführung einer speicherbezogenen, von den Instruktionsdaten abhängigen Operation;

    – Adress- und Befehlseingänge zum Empfangen von Instruktionssignalen;

    – eine Empfangseinheit zum Empfangen eines Satzes von Instruktionssignalen in aufeinanderfolgenden Taktsignalzyklen;

    – eine Befehlszusammensetzungseinheit zum selektiven Erzeugen eines ersten Typs von Instruktionsdaten aus einem einzigen Satz von Instruktionssignalen, die in einem einzigen Taktsignalzyklus empfangen wurden, und eines zweiten Typs von Instruktionsdaten aus mehreren Sätzen von Instruktionssignalen, die in entsprechenden mehreren aufeinanderfolgenden Taktsignalzyklen empfangen wurden, und zum Bereitstellen des ersten Typs von Instruktionsdaten und des zweiten Typs von Instruktionsdaten an die Instruktionseinheit.
  2. Speichervorrichtung nach Anspruch 1, wobei das Speicherzellenfeld ein als Wort- und Bitleitungsmatrix angelegtes DRAM-Speicherzellenfeld ist und wobei der erste Typ von Instruktionsdaten eine Vorladeinstruktion und wobei der zweite Typ von Instruktionsdaten entweder eine Instruktion zur Aktivierung einer Wortleitung oder eine Instruktion zur Aktivierung einer Bitleitung enthält.
  3. Speichervorrichtung nach Anspruch 1, wobei die Adress- und Befehlseingänge differentielle Eingänge umfassen.
  4. Speichervorrichtung nach Anspruch 1, wobei die Befehlszusammensetzungseinheit so ausgelegt ist, dass der erste Typ von Instruktionsdaten dann generiert wird, wenn eine Bitzahl des empfangenen Satzes von Instruktionssignalen unter einer vorbestimmten Anzahl liegt.
  5. Speichervorrichtung nach Anspruch 4, wobei die vorbestimmte Anzahl einer Anzahl von Adress- und Befehlsleitungen von einer Speichersteuereinheit entspricht.
  6. Speichervorrichtung nach Anspruch 4, wobei die Befehlszusammensetzungseinheit so ausgelegt ist, dass der zweite Typ von Instruktionsdaten dann generiert wird, wenn eine Bitzahl des empfangenen Satzes von Instruktionssignalen über einer vorbestimmten Anzahl liegt.
  7. Speichervorrichtung nach Anspruch 1, wobei die Adress- und Befehlseingänge so ausgelegt sind, dass eines von mindestens einem kompletten Satz von Instruktionssignalen für den ersten Typ von Instruktionsdaten in einem Taktsignalzyklus und höchstens die Hälfte der Instruktionssignale für einen zweiten Typ von Instruktionsdaten in einem Taktsignalzyklus empfangen wird.
  8. Speichervorrichtung nach Anspruch 1, wobei die Befehlszusammensetzungseinheit den zweiten Typ von Instruktionsdaten durch das Kombinieren der mehreren Sätze der Instruktionssignale generiert wird.
  9. Speichermodul umfassend:

    – eine Speichersteuereinheit;

    – mehrere Speichervorrichtungen; und

    – ein oder mehrere Adress- und Befehlsbusse, die zwischen der Speichersteuereinheit und der mehreren Speichervorrichtungen geschaltet sind,

    wobei jede Speichervorrichtung umfasst:

    – ein Speicherzellenfeld;

    – eine Instruktionseinheit zum Empfangen von Instruktionsdaten und zum Ausführen einer speicherbezogenen, von den Instruktionsdaten abhängigen Operation;

    – Adress- und Befehlseingänge zum Empfangen von Instruktionssignalen von der Speichersteuereinheit über den Adress- und Befehlsbus;

    – eine Empfangseinheit zum Empfangen eines Satzes von Instruktionssignalen in aufeinanderfolgenden Taktsignalzyklen;

    – eine Befehlszusammensetzungseinheit zum selektiven Erzeugen eines ersten Typs von Instruktionsdaten aus einem einzigen Satz von Instruktionssignalen, die in einem einzigen Taktsignalzyklus erhalten wurden, und eines zweiten Typs von Instruktionsdaten aus mehreren Sätzen von Instruktionssignalen, die in mehreren entsprechenden aufeinanderfolgenden Taktsignalzyklen empfangen wurden, und zum Bereitstellen des ersten Typs von Instruktionsdaten und des zweiten Typs von Instruktionsdaten an die Instruktionseinheit.
  10. Speichermodul nach Anspruch 9, wobei die mehreren Speichervorrichtungen eine erste Gruppe von Speichervorrichtungen und eine zweite Gruppe von Speichervorrichtung umfasst, wobei jede Gruppe eine separate Gruppe von Adress- und Befehlseingängen umfasst, die jeweils mit einem der einem oder mehreren Adress- und Befehlsbusse verbunden sind.
  11. Speichermodul nach Anspruch 10, wobei jeder Adress- und Befehlsbus eine Anzahl von Adress- und Befehlsleitungen umfasst, die einem von mindestens einem kompletten Satz von Instruktionssignalen für den ersten Typ von Instruktionsdaten in einem Taktsignalzyklus und höchstens der Hälfte der Instruktionssignale für einen zweiten Typ von Instruktionsdaten in einem Taktsignalzyklus entsprechen.
  12. Speichermodul nach Anspruch 9, wobei das Speicherzellenfeld ein als Wort- und Bitleitungsmatrix angelegtes Speicherzellenfeld ist und wobei der erste Typ von Instruktionsdaten eine Vorladeinstruktion und wobei der zweite Typ von Instruktionsdaten entweder eine Instruktion zur Aktivierung einer Wortleitung oder eine Instruktion zur Aktivierung einer Bitleitung enthält.
  13. Speichermodul nach Anspruch 9, wobei die Adress- und Befehlseingänge differentielle Eingänge umfassen.
  14. Speichermodul nach Anspruch 9, wobei die Befehlszusammensetzungseinheit so ausgelegt ist, dass der erste Typ von Instruktionsdaten dann generiert wird, wenn eine Bitzahl des empfangenen Satzes von Instruktionssignalen unter einer vorbestimmten Anzahl liegt, wobei die vorbestimmte Anzahl einer Anzahl von Adress- und Befehlsleitungen des Adress- und Befehlsbusses entspricht.
  15. Speichermodul nach Anspruch 9, wobei die Befehlszusammensetzungseinheit einen zweiten Typ von Instruktionsdaten durch Kombinieren der mehreren Sätze der Instruktionssignale generiert.
  16. Verfahren zum Bereitstellen von Instruktionsdaten an eine Instruktionseinheit in einer Speichervorrichtung, wobei eine mit dem Speicherzellenfeld der Speichervorrichtung verbundene Operation auf Grundlage der empfangenen Instruktionsdaten ausgeführt wird, umfassend:

    – Empfangen eines ersten Satzes von Instruktionssignalen in einem ersten Taktsignalzyklus; und

    – wenn der erste Satz von empfangenen Instruktionssignalen ein kompletter Satz von Instruktionssignalen ist, Generieren eines ersten Typs von Instruktionsdaten aus dem ersten Satz von in einem ersten Zyklus empfangenen Instruktionssignalen und Bereitstellen des ersten Typs von Instruktionsdaten an die Instruktionseinheit; und

    – wenn der erste Satz von empfangenen Instruktionssignalen kein kompletter Satz von Instruktionssignalen ist, Empfangen eines oder mehrerer aufeinanderfolgender Sätze von Instruktionssignalen in einem oder mehreren aufeinanderfolgenden Taktsignalzyklen und Generieren eines zweiten Typs von Instruktionsdaten aus dem ersten und dem einen oder mehreren aufeinanderfolgenden Sätzen von Instruktionssignalen, die in dem ersten und dem einen oder mehreren nachfolgenden Zyklen empfangen wurden, und Bereitstellen des ersten Typs von Instruktionsdaten an die Instruktionseinheit.
  17. Verfahren nach Anspruch 16, weiter umfassend:

    Definieren einer vorbestimmten Anzahl, die einer Anzahl von Adress- und Befehlsleitungen entspricht, wobei die vorbestimmte Anzahl größer als eine Bitzahl eines kompletten Satzes von Instruktionssignalen für den ersten Typ von Instruktionsdaten ist, und wobei der erste Typ von Instruktionsdaten generiert wird, wenn eine Bitzahl des empfangenen Satz von Instruktionssignalen unter der vorbestimmten Anzahl liegt.
  18. Verfahren nach Anspruch 16, wobei die Speichervorrichtung eine DRAM-Speichervorrichtung mit einem als Wort- und Bitleitungsmatrix angelegten Speicherzellenfeld ist und wobei der erste Typ von Instruktionsdaten eine Vorladeinstruktion enthält und wobei der zweite Typ von Instruktionsdaten entweder einen Befehl zur Aktivierung einer Zeile oder einen Befehl zur Aktivierung einer Spalte umfasst.
  19. Verfahren nach Anspruch 16, weiter umfassend:

    Übertragen des Instruktionssignals als differentielles Signal auf differentiellen Leitungen von einer Speichersteuereinheit an eine Adress- und Befehlsschnittstelle der Speichervorrichtung.
  20. Verfahren nach Anspruch 16, wobei die Speichervorrichtung so ausgelegt ist, dass sie eines von mindestens einem kompletten Satz von Instruktionssignalen für den ersten Typ von Instruktionsdaten und höchstens die Hälfte der Instruktionssignale für einen zweiten Typ von Instruktionsdaten in einem Taktsignalzyklus empfängt.
  21. Verfahren nach Anspruch 16, wobei der zweite Typ von Instruktionsdaten durch Kombinieren des ersten und dem einen oder mehreren nachfolgenden Sätzen von Instruktionssignalen generiert wird.
Es folgen 3 Blatt Zeichnungen






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