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Dokumentenidentifikation DE10007607B4 20.07.2006
Titel Ausfallsichere Überspannungsschutzschaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Sanders, Anthony, 80803 München, DE;
Müller, David, 81479 München, DE
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Anmeldedatum 18.02.2000
DE-Aktenzeichen 10007607
Offenlegungstag 30.08.2001
Veröffentlichungstag der Patenterteilung 20.07.2006
Veröffentlichungstag im Patentblatt 20.07.2006
IPC-Hauptklasse H02H 7/20(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H02H 9/04(2006.01)A, L, I, 20051017, B, H, DE   H03K 19/007(2006.01)A, L, I, 20051017, B, H, DE   H03K 19/0948(2006.01)A, L, I, 20051017, B, H, DE   H01L 23/58(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft eine ausfallsichere Überspannungsschutzschaltung für eine spannungsversorgte Treiberstufe, insbesondere für eine CMOS-Treiberstufe zum Treiben einer integrierten Schaltung.

Treiberstufen werden in integrierten Schaltungen beispielsweise als Bustreiber am Ausgang der Funktionseinheiten oder als Ausgangstreiber am Ausgang des gesamten Schaltkreises verwendet. Die Treiberstufen der integrierten Schaltung sind mit unterschiedlichen Technologien, insbesondere als BiCMOS-Treiber oder CMOS-Treiber realisierbar.

Die WO 97/44903 beschreibt eine CMOS-Treiberstufe für einen redundanten Schaltkreis, wobei ein Spannungsversorgungsanschluss an Masse angeschlossen ist und die Treiberstufe erst mit Spannung versorgt wird, wenn das redundante bzw. Ersatzteil benötigt wird.

Die US 5 852 375 beschreibt einen Eingabe-/Ausgabeschaltkreis für ein Anschlusspad einer integrierten Schaltung. Wenn das Eingabe-/Ausgabe-Anschlusspad eine größere Spannung aufweist als die Versorgungsspannung des integrierten Schaltkreises, wird ein Schalter zwischen der Versorgungsspannung VDD und dem Eingabe-/Ausgabepad betätigt.

Die US 5 844 425 beschreibt eine ausfallsichere Überspannungsschutzschaltung für eine spannungsversorgte Ausgangsstufe einer integrierten Schaltung mit einer Überspannungserfassungseinrichtung zum Erfassen einer an einem Signalausgangspad einer Treiberstufe aufgetretenen Überspannung. Eine Treiberstufe wird in einen hochohmigen Sperrzustand geschaltet, wenn eine Überspannung erfasst wird. Die Überspannungserfassungseinrichtung sowie die steuerbare Schaltereinrichtung werden bei Ausfall der normalen Versorgungsspannung mit einer Störfallversorgungsspannung versorgt, die aus der am Signalausgang der Treiberstufe aufgetretenen Überspannung erzeugt wird.

Die US 5 530 612 beschreibt einen Schutzschaltkreis gegen elektrostatische Entladung.

1 zeigt schematisch den Aufbau einer typischen integrierten Schaltung mit einem Spannungsversorgungsanschluss bzw. einem Spannungsversorgung-PAD, der eine Versorgungsspannung VDD empfängt. Die Versorgungsspannung VDD wird an einen ringförmigen Stromversorgungsbus B angelegt, der zur Stromversorgung des Funktionskerns der integrierten Schaltung über die Stromversorgungsleitungen L dient. Im Funktionskern F der integrierten Schaltung erfolgt die eigentliche Daten- oder Signalverarbeitung, wobei der Funktionskern über (nicht dargestellte) Signaleingänge Signale empfängt und mehrere Signalausgänge A aufweist. Der Signalausgang A ist über eine Signalausgangsleitung SAL mit einer Ausgangsstufe verbunden, die ebenfalls mit der Versorgungsspannung VDD über eine Stromversorgungsleitung versorgt wird. Der Signalausgang der Ausgangsstufe AS wird mit dem Gehäusesignalausgang der integrierten Schaltung gebondet bzw. verdrahtet. Die Ausgangsstufe wird über ein Aktiviersignal E (Enable) zur Abgabe des Ausgangssignals an den Signalausgang der integrierten Schaltung aktiviert. Das Aktivier-Steuersignal E wird ebenfalls durch den Funktionskern F der integrierten Schaltung erzeugt.

Ist die Ausgangsstufe in CMOS-Technologie hergestellt, beträgt die Versorgungsspannung VDD 5 Volt oder weniger.

2 zeigt den Aufbau einer CMOS-Treiberstufe innerhalb der in 1 dargestellten Ausgangsstufe. Die CMOS-Treiberstufe besteht aus zwei komplementären Treiber-Schalttransistoren, nämlich einem PMOS-Transistor und einem NMOS-Transistor. Beide MOS-Transistoren weisen jeweils einen Drain-Anschluss D, einen Gate-Anschluss G, einen Source-Anschluss S sowie einen Bulk- bzw. Substratanschluss B auf. Beim NMOS dient das P-dotierte Halbleitersubstrat mit dem Anschluss DN als Bulk. Der PMOS benötigt ein N-dotiertes Bulk-Gebiet und wird deshalb in einer N-dotierten Wanne mit BP mit zugehörigem Bulk-Anschluss hergestellt. Die Drain- und Source-Gebiete sind beim NMOS stark N-dotiert, während sie beim PMOS stark P-dotiert sind. Die Gate- bzw. Steueranschlüsse G werden aus Polysilicium hergestellt und sind durch eine dünne Gate-Oxidschicht von dem darunterliegenden Leitungskanal isoliert.

Aus der Schichtenfolge einer CMOS-Schaltung, wie sie in 2 dargestellt ist, ergeben sich mehrere PN-Übergänge, die in Sperrichtung betrieben werden müssen. In 2 sind sie als Dioden dargestellt.

3 zeigt ein Schaltbild einer CMOS-Treiberstufe mit einem Signaleingang E1, der an dem Gate des PMOS-Transistors anliegt, und einem Signaleingang E2, der an dem Gate des NMOS-Transistors anliegt. Der Signalausgang der Treiberstufe AS wird mit den beiden Drain-Anschlüssen verbunden. Zwischen dem Drain-Anschluss des PMOS-Transistors und dem Bulk-Anschluss des PMOS-Transistors liegt eine parasitäre Diode, die normalerweise in Sperrichtung betrieben wird. Bei CMOS-Treiberstufen beträgt die Versorgungsspannung VDD gewöhnlicherweise 3,3 Volt oder weniger. Ist die Spannung an dem Ausgangsanschluss AS der Treiberstufe jedoch größer als 3,3 Volt, beispielsweise 5 Volt, wird die parasitäre Diode in Durchlaßrichtung betrieben und führt zu einem ungewollten Aufladen der Versorgungsspannung VDD. Die Ausgangsstufe lädt so über die Spannungsversorgungsleitung VL (siehe 1) den Spannungsversorgungsring B für den Funktionskern F auf eine Spannung auf, die über der gewöhnlichen Versorgungsspannung VDD liegt. Dies führt zu einem zusätzlichen Spannungsstreß für die in dem Funktionskern F enthaltenen Bauelemente und kann zur Zerstörung von einzelnen Bauelementen innerhalb des Funktionskerns F der integrierten Schaltung führen.

Eine am Ausgangsanschluss AS der Treiberstufe anliegende Spannung, die höher ist als die Versorgungsspannung VDD, kann beispielsweise durch einen Kurzschluß hervorgerufen werden. Viele Systeme verwenden mehrere unterschiedlich hohe Versorgungsspannungen für unterschiedliche integrierte Schaltungen, beispielsweise eine zusätzliche Versorgungsspannungsleitung von 5 Volt. Wird durch Kurzschluß eine Spannung von 5 Volt an den Ausgangsanschluss AS der CMOS-Treiberstufe angelegt, die eine normale Versorgungsspannung VDD von 3,3 Volt aufweist, wird die parasitäre Diode in Durchlassrichtung betrieben und die gewöhnliche Spannungsversorgung VDD ungewollt aufgeladen.

Es wurde im IEEE Journal of Solid States, Band 30, Nr. 7, S. 823-825, Juli 1995, ein CMOS-Treiberschaltkreis vorgeschlagen, der gegenüber einer Spannung von 5 Volt unempfindlich ist. Dabei wird ein zum NMOS-Transistor der CMOS-Treiberstufe in Reihe geschalteter NMOS-Transistor vorgeschlagen, dessen Gate-Anschluss an der Versorgungsspannung VDD anliegt, sowie eine N-Wanne des PMOS-Transistors, deren Potential frei schwebend ist. Der in Reihe zu dem NMOS-Transistor geschaltete Stapel-NMOS-Transistor, dessen Gate-Anschluss an der Versorgungsspannung VDD anliegt, sorgt dafür, dass der Potentialknoten zwischen den beiden NMOS-Transistoren lediglich auf einen Spannungswert steigen kann, der der Differenz zwischen der Versorgungsspannung VDD und einer Schwellenwertspannung VTH entspricht, da sonst der Stapel-NMOS-Transistor abschaltet.

Während des normalen Betriebs ist die frei schwebende N-Wanne des PMOS-Transistors an die positive Versorgungsspannung VDD angeschlossen. Falls die Spannung am Ausgangsanschluss der CMOS-Treiberstufe höher wird als die Versorgungsspannung VDD, wird die N-Wanne von der Versorgungsspannung VDD getrennt und direkt an den Ausgangsanschluss angelegt, so dass die N-Wanne auf das höhere Potential aufgeladen wird. Auf diese Weise wird verhindert, dass die parasitäre Diode in Durchlaßrichtung betrieben wird. Der Gate-Anschluss des PMOS-Transistors wird ebenfalls auf die höhere, am Ausgangsanschluss der Treiberstufe anliegende Spannung von beispielsweise 5 Volt angelegt.

Der Nachteil bei dieser bekannten Überspannungsschutzschaltung besteht darin, dass sie nicht ausfallsicher ist bzw. keine Fail-safe-Eigenschaften aufweist. Die Schalteinrichtungen, die das Umschalten des Potentials der frei schwebenden N-Wanne und des Gate-Anschlusses des PMOS-Transistors bewirken, werden durch die normale Versorgungsspannung VDD betrieben. Darüber hinaus liegt der Gate-Anschluss des Stapel-NMOS-Transistors ebenfalls an der gewöhnlichen Versorgungsspannung VDD. Fällt die Versorgungsspannung VDD aus und liegt gleichzeitig eine Spannung am Ausgangsanschluss der Treiberstufe an, gewährleistet eine derartige herkömmliche Überspannungsschutzschaltung keinen Schutz vor einem Aufladen des Versorgungsspannungsringes B des Funktionskerns F auf die an dem Ausgang der Treiberstufe angelegte hohe Spannung. In diesem Falle wird der Funktionskern der integrierten Schaltung durch den an den Bauelementen auftretenden Spannungsstreß beschädigt, und die integrierte Schaltung muß ausgetauscht werden.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Überspannungsschutzschaltung zu schaffen, die auch bei Ausfall der Versorgungsspannung einen sicheren Schutz der integrierten Schaltung vor Überspannungen bietet.

Diese Aufgabe wird erfindungsgemäß durch eine Überspannungsschutzschaltung mit den im Patentanspruch 1 angegebener. Merkmalen gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den nachgeordneten Unteransprüchen.

Die Grundidee der erfindungsgemäßen Überspannungsschutzschaltung besteht darin, die als Störfall aufgetretene Überspannung als Spannungsversorgung zum Schalten der steuerbaren schützenden Schalteinrichtung zu verwenden, so dass ein Schalten der Treiberstufe in einen hochohmigen Sperrzustand auch gewährleistet ist, wenn die Versorgungsspannung ausfällt.

Gemäß einer bevorzugten Weiterbildung der erfindungsgemäßen Überspannungsschutzschaltung besteht die Treiberstufe aus zwei komplementären Treiber-Schalttransistoren, die durch die Schalteinrichtung in einen hochohmigen Zustand schaltbar sind.

Die Treiberstufe ist vorzugsweise eine CMOS-Treiberstufe mit einem NMOS- und einem PMOS-Treibertransistor, deren Gate-Anschlüsse mit der Schalteinrichtung verbunden sind.

Die Spannungsherabsetzungsschaltung ist in einfacher Weise im Herstellungsprozeß der integrierten Schaltung herstellbar, da sie aus mehreren in Reihe geschalteten Dioden besteht.

Die Dioden der Spannungsherabsetzungsschaltung sind vorzugsweise derart geschaltet, dass sie bei auftretender Überspannung in Durchlassrichtung geschaltet sind, wobei an jeder Diode jeweils eine Dioden-Durchlassungsspannung abfällt.

Die Anzahl der in Reihe geschalteten Dioden wird vorzugsweise in Abhängigkeit von der Spannungsdifferenz zwischen einer maximalen möglichen Überspannung Vmax und der normalen Versorgungsspannung VDD sowie der Dioden-Durchlassspannung vorgesehen.

Die Spannungsversorgungseinrichtung weist vorzugsweise einen hochohmigen, Widerstand zum Anschluss der normalen Versorgungsspannung auf.

Die Schalteinrichtung schaltet bei Erfassen einer Überspannung an dem Signalausgang der CMOS-Treiberstufe vorzugsweise zusätzlich den Substratanschluss des PMOS-Transistors an die aufgetretene Überspannung.

Die Überspannungsschutzschaltung ist vorzugsweise einer CMOS-Treiberstufen-Signalanpassungsschaltung nachgeschaltet, die ein Ausgangssignal vom Funktionskern der integrierten Schaltung zum Treiben durch die CMOS-Treiberstufe anpaßt.

Die CMOS-Treiberstufen-Signalanpassungsschaltung weist vorzugsweise einen ersten P-Signalausgang zur Ansteuerung des Gate-Anschlusses des PMOS-Transistors der CMOS-Treiberstufe sowie einen zweiten N-Signalausgang zur Ansteuerung des Gate-Anschlusses des NMOS-Transistors der CMOS-Treiberstufe auf, wobei die Schalteinrichtung die beiden Signalausgänge der CMOS-Treiberstufe-Signalanpassungsschaltung mit den zugehörigen Gate-Anschlüssen verbindet, wenn am Signalausgang der CMOS-Treiberstufe keine Überspannung erfaßt wird.

Bei einer bevorzugten Ausführungsform beträgt die normale Versorgungsspannung der CMOS-Treiberstufe bis zu 3,3 Volt, und die erfaßte Überspannung ist größer als 5 Volt.

Bei einer weiteren bevorzugten Ausführungsform der ausfallsicheren Überspannungsschutzschaltung ist zu dem NMOS-Treibertransistor der CMOS-Treiberstufe ein Stapel-NMOS-Transistor in Reihe geschaltet, dessen Gate-Anschluss durch die Spannungsversorgungseinrichtung mit Spannung versorgt wird.

Des weiteren wird eine bevorzugte Ausführungsform der erfindungsgemäßen ausfallsicheren Überspannungsschutzschaltung unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.

Es zeigen:

1 eine integrierte Schaltung mit einer Signalausgangsstufe gemäß dem Stand der Technik;

2 den Aufbau einer CMOS-Treiberstufe nach dem Stand der Technik;

3 ein Ersatzschaltbild einer CMOS-Treiberstufe nach dem Stand der Technik;

4 ein Blockschaltbild einer Ausgangsstufe nach dem Stand der Technik;

5 ein Blockschaltbild einer Ausgangsstufe für eine integrierte Schaltung, die eine ausfallsichere Überspannungsschutzschaltung gemäß der Erfindung enthält;

6 eine bevorzugte Ausführungsform der erfindungsgemäßen Überspannungsschutzschaltung;

7a, b, c bevorzugte Ausführungsformen der in der erfindungsgemäßen Überspannungsschutzschaltung enthaltenen Spannungsversorgungseinrichtung;

8a, b zeigen Spannungsabfälle der Transistoren innerhalb der Treiberstufe;

9 eine bevorzugte Ausführungsform der Wechselschalter in 6

5 zeigt ein Blockschaltbild einer Ausgangsstufe für eine integrierte Schaltung, bei der die erfindungsgemäße ausfallsichere Überspannungsschutzschaltung enthalten ist.

Die Ausgangsstufe 1 erhält über einen Signaleingang 2 ein Signal von einem Signalausgang des Funktionskerns seiner integrierten Schaltung. Das Ausgangssignal des Funktionskerns gelangt über den Signaleingang 2 der Ausgangsstufe 1 und eine interne Leitung 3 zu einer Treiberstufen-Signalanpassungsschaltung 4, die über eine Steuerleitung 5 und einen Steueranschluss 6 ein Aktivier- bzw. Enable-Signal vom Funktionskern der integrierten Schaltung empfängt. In der Treiberstufen-Signalanpassungsschaltung 4 erfolgt eine Signalanpassung des Ausgangssignals des Funktionskerns an die in der Ausgangsstufe 1 vorgesehene Treiberstufe 9. Wird in der Ausgangsstufe 1 eine CMOS-Treiberstufe verwendet, muß das Ausgangssignal des Funktionskerns zur Ansteuerung der komplementären Treibertransistoren innerhalb der CMOS-Treiberstufe aufgespalten werden. Darüber hinaus werden die Signale in der Treiberstufen-Signalanpassungsschaltung 4 verstärkt und bewußt Signalverzögerungen zur Anpassung der CMOS-Treiberstufe vorgenommen. Die Treiberstufen-Signalanpassungsschaltung 4 ist über Leitungen 7 mit einer steuerbaren Schalteinrichtung 8 verbunden. Die steuerbare Schalteinrichtung 8 schaltet die CMOS-Treiberstufe 9 über Schaltleitungen 10. Hierzu empfängt die Schalteinrichtung 8 über Steuerleitungen 11 Steuersignale von einer Überspannungserfassungseinrichtung 12. Die CMOS-Treiberstufe 9 ist eine Leistungsstufe und treibt die empfangenen angepaßten Ausgangssignale zur Abgabe über eine Ausgangsleitung 13 an einen Signalausgang 14 der Ausgangsstufe 1. Die Überspannungserfassungseinrichtung 12 erfaßt über eine Erfassungsleitung 15 eine an der Leitung 13 aufgetretene Überspannung und steuert über die Steuerleitungen 11 die steuerbare Schalteinrichtung 8.

Die Ausgangsstufe 1 weist ferner eine Spannungsversorgungseinrichtung 16 auf, die über Spannungsversorgungsleitungen 17, 18, 19 die steuerbare Schalteinrichtung 8, die CMOS-Treiberstufe 9 und die Überspannungserfassungseinrichtung 12 mit einer Spannung versorgt. Hierzu ist die Spannungsversorgungseinrichtung 16 der Ausgangsstufe 1 über eine Leitung 20 mit dem Signalausgang 14 verbunden und erhält über eine Leitung 21 eine am Versorgungsspannungsanschluss 22 der Ausgangsstufe 1 anliegende Versorgungsspannung VDD der integrierten Schaltung. Die Spannungsversorgungseinrichtung 16 versorgt die Überspannungserfassungseinrichtung 12 und die steuerbare Schalteinrichtung 8 bei Ausfall der normalen Versorgungsspannung VDD bei Auftreten einer Überspannung am Signalausgang 14 mit einer Störfall-Versorgungsspannung, die aus der am Signalausgang 14 aufgetretenen Überspannung erzeugt wird.

6 zeigt eine bevorzugte Ausführungsform der erfindungsgemäßen ausfallsicheren Überspannungsschutzschaltung.

Die CMOS-Treiberstufe 9 weist zwei komplementäre Treiber-Schalttransistoren auf, nämlich einen PMOS-Treiberschalttransistor 23a und einen NMOS-Treibertransistor 24.

Der PMOS-Transistor 23a besitzt einen Gate-Anschluss 24a, der über einen Anschluss 29a der CMOS-Treiberstufe 9 und eine Signalleitung 10a an einem Ausgangsanschluss 62 der steuerbaren Schalteinrichtung 8 anliegt. Der Source-Anschluss 26 des PMOS-Transistors 23a liegt über einem Schalter 50a an der Spannungsversorgungsleitung 17 und über einem PMOS-Transistor 23b an der Versorgungsspannung VDD an. Der PMOS-Transistor 23b ist im Überspannungsfall geschlossen und wird während des normalen Betriebs genauso geschaltet wie der PMOS-Transistor 23a. Die Bulk-Anschlüsse 27a, 27b der PMOS-Transistoren 23a, 23b werden über eine Leitung 28 mit einem Eingangsanschluss 29 der CMOS-Treiberstufe 9 verbunden. Der Eingangsanschluss 29 der CMOS-Treiberstufe 9 wird über eine Leitung 10b an den Ausgangsanschluss 30 der Schalteinrichtung 8 angelegt. Der Drain-Anschluss 31 des PMOS-Treiber-Transistors 23a liegt über eine interne Leitung 32 an einem Potentialknoten 33 an, der über eine interne Leitung 34 an einem Signalausgangsanschluss 35 der CMOS-Treiberstufe 9 angeschlossen ist. Der Ausgangsanschluss 35 der CMOS-Treiberstufe 9 wird mittels der Leitung 13 an den Ausgangsanschluss 14 der Ausgangsstufe 1 angelegt.

Der NMOS-Transistor 24 weist ebenfalls einen Gate-Anschluss 36 auf, der über einen Signaleingangsanschluss 37 der CMOS-Treiberstufe 9 und eine Leitung 10c mit einem Signalausgangsanschluss 38 der steuerbaren Schalteinrichtung 8 verbunden ist. Der Source-Anschluss 39 des NMOS-Transistors 24 liegt über eine Leitung 40 an Masse an. Der Drain-Anschluss 41 des NMOS-Transistors 24 wird über eine Leitung 42 mit dem Source-Anschluss 43 eines weiteren NMOS-Transistors 44 verbunden, dessen Drain-Anschluss 45 an dem Potentialknoten 33 anliegt. Der zusätzliche NMOS-Transistor 44 weist einen Gate-Anschluss 46 auf, der über eine interne Leitung 46a an der Versorgungsspannung VB anliegt. Der NMOS-Transistor 44 ist mit dem NMOS-Treibertransistor 24 stapelförmig in Reihe geschaltet. Die steuerbare Schalteinrichtung 8 enthält mehrere Schalteinrichtungen 50, 50a, 51, 52, 53. Die Schalteinrichtungen 50, 50a, 51, 52, 53 sind vorzugsweise Halbleiterschalter. Die Schalteinrichtungen 50, 50a, 51, 52, 53 werden jeweils über Leitungen 54, 54a, 55, 56, 57 mit einer Versorgungsspannung versorgt. Diese Versorgungsspannungsleitungen sind mit der Versorgungsspannungsleitung 17 zum Anschluss an die Spannungsversorgungseinrichtung 16 verbunden. Die Schalteinrichtungen 50, 50a, 51, 52, 53 werden gesteuert geschaltet, wobei sie über Schaltsteuerleitungen 11a, 11b, 11c, 11d, 11e mit der Überspannungserfassungseinrichtung 12 verbunden sind. Die Überspannungserfassungseinrichtung 12 steuert in Abhängigkeit von der an der Erfassungsleitung 15 erfaßten Spannung die Schalteinrichtungen 50, 50a ,51, 52, 53 innerhalb der steuerbaren Schalteinrichtung 8.

Der Ausgang des Schalters 50 ist über eine interne Leitung 58 mit dem Ausgangsanschluss 25 der Schalteinrichtung 8 verdrahtet. Der Eingang des Schalters 50 wird über eine Eingangsleitung 59 an einen Signaleingangsanschluss 60 der steuerbaren Schalteinrichtung 8 angeschlossen. Der Signaleingangsanschluss 60 ist mit der Treiberstufen-Signalanpassungsschaltung 4 über eine P-Signalleitung 7a verbunden. Das über die Steuerleitung 5 vom Funktionskern kommende Enable-Signal wird mit dem Überspannungserfassungsignal auf der Steuerleitung 11 in einer Logik 4a logisch oder verknüpft. Die Logik 4a ist ausgangsseitig über eine Leitung 5a mit der Signalanpassungsschaltung 4 verbunden.

Der erste Signaleingang des Wechselschalters 51 ist über eine Leitung 61 mit dem Signaleingangsanschluss 60 verbunden und liegt mit seinem zweiten Signaleingang an dem Signalausgang 14 an. Der Ausgang des Schalters 51 ist an der steuerbaren Schalteinrichtung 8 angeschlossen.

Der Schalter 52 ist vorzugsweise als ein Wechselschalter ausgebildet, dessen erster Eingang über eine Leitung 63 mit der normalen Versorgungsspannung VDD versorgt wird und dessen zweiter Eingang über eine Leitung 64 an dem Signalausgang 14 angelegt.

Der Schalter 53 ist ebenfalls vorzugsweise als ein Wechselschalter ausgebildet, dessen erster Eingang über eine Leitung 65 mit Masse verbunden ist und dessen zweiter Eingang über eine interne Signalleitung 66 an einem Signaleingangsanschluss 67 der steuerbaren Schalteinrichtung 8 anliegt. Der Signaleingangsanschluss 67 ist über eine Signalleitung 7b mit der in 5 dargestellten Treiberstufen-Signalanpassungsschaltung 4 verbunden.

Im Normalbetrieb liegt sowohl der Wechselschalter 50 als auch der Wechselschalter 51 am Signaleingang 60 an. Hierdurch ist die Treiberstufen-Signalanpassungsschaltung 4 zum Ansteuern des PMOS-Treibertransistors 23a innerhalb der CMOS-Treiberstufe 9 mit dem Gate-Anschluss 24b des PMOS-Schalttransistors 23b verbunden. Im Normalbetrieb schaltet der Schalter 52 ferner die an der Leitung 63 anliegende normale Versorgungsspannung VDD über die Leitung 10b an den Bulk-Anschlüsse 27a, b der PMOS-Treibertransistoren 23a, 23b. Der Schalter 53 schaltet im Normalbetrieb das an der Leitung 66 anliegende Ausgangssignal der Treiberstufen-Signalanpassungsschaltung 4 über die Leitung 10c an den Gate-Anschluss 36 des NMOS-Treibertransistors 24.

Falls die Überspannungserfassungseinrichtung 12 über die Erfassungsleitung 15 eine Überspannung am Signalausgang 35 der CMOS-Treiberstufe 9 an der Leitung 13 erfaßt, schaltet sie über Schaltersteuerleitungen 11a, 11b, 11c, 11d, 11e die Schalter 50, 50a, 51, 52, 53 in die jeweils andere Schaltstellung. Bei diesem Störfallbetrieb wird somit der Schalter 50 auf die Leitung 18 umgeschaltet und der Schalter 51 schal- tet ebenfalls um, so dass die Ausgangsspannung Vpad an den Gate-Anschluss 24a des PMOS-Treibertransistors 23a angelegt wird.

Der Schalter 52 schaltet im Störfall auf die Leitung 64, damit die Ausgangsspannung Vpad über die Leitung 10b an den Bulk-Anschlüssen 27a, 27b der PMOS-Treibertransistoren 23a, 23b anliegt.

Bei Auftreten einer Überspannung an dem Ausgangsanschluss 14 schaltet die Überspannungserfassungseinrichtung 12 über die Steuerleitung 11d den Schalter 53 über die Leitung 65 an Masse, so dass der Gate-Anschluss 36 des NMOS-Treibertransistors 24 auf Erdpotential gezogen wird und so der NMOS-Treibertransistor 24 sicher in einen hochohmigen Sperrzustand geschaltet wird.

7a zeigt eine bevorzugte Ausführungsform der Spannungsversorgungseinrichtung 16. Die Spannungsversorgungseinrichtung 16 ist über die Leitung 20 mit dem Signalausgangsanschluss 14 der Ausgangsstufe 1 verbunden. Ferner liegt über eine Leitung 21 die normale Versorgungsspannung VDD der integrierten Schaltung an der Spannungsversorgungseinrichtung 16 an. Die Spannungsversorgungseinrichtung 16 enthält mehrere in Reihe geschaltete Dioden 70, 71, 72, wobei die Kathode einer Diode jeweils mit der Anode der nachgeschalteten Diode verbunden ist. An der Anode der ersten Diode 70 wird die Leitung 20 angeschlossen. Die Kathode der letzten Diode 72 der in Reihe geschalteten Dioden wird über eine Leitung 73 an einen Potentialknoten 74 angelegt. Der Potentialknoten 74 liefert über eine Leitung 75 eine Versorgungsspannung VB zur Versorgung der steuerbaren Schalteinrichtung 8 der CMOS-Treiberstufe 9 sowie der Überspannungserfassungseinrichtung 12.

Die an der Leitung 21 anliegende normale Versorgungsspannung VDD wird über einen in der Spannungsversorgungseinrichtung 16 integrierten hochohmigen Widerstand 76 ebenfalls mit dem Potentialknoten 74 verbunden. Tritt an dem Signalausgangsanschluss 14 eine Überspannung auf, d.h. eine Spannung, die über der normalen Versorgungsspannung VDD liegt, sind die in Reihe geschalteten Dioden 70, 71, 72 in Durchlassrichtung geschaltet, wobei jeweils eine Diodendurchlassspannung an den Dioden 70, 71, 72 abfällt.

Die Anzahl der in Reihe geschalteten Dioden 70, 71, 72 wird so gewählt, dass an dem Potentialknoten 74 beim Auftreten einer Überspannung an dem Signalausgangsanschluss 14 die normale Versorgungsspannung VDD der Stromversorgungsspannung VB auftritt, selbst wenn die normale Versorgungsspannung VDD an der Leitung 21 ausfällt.

Die Anzahl n der Dioden beträgt daher

wobei VPADmax die maximale am Ausgangsanschluss der Ausgangsstufe auftretende Spannung, VDDnominal die normale Versorgungsspannung der integrierten Schaltung, und VDiode die Diodendurchlassspannung ist.

Zur Vermeidung von Leckstrom sollte gelten: VPADmax –n* VDDmormal < VDDmin

Die drei geschalteten Dioden 70, 71, 72 bilden somit eine Spannungsherabsetzungsschaltung 77, die eine am Signalausgang 14 aufgetretene Überspannung auf die normale Versorgungsspannung VDD herabsetzt.

Die Spannungsversorgungseinrichtung 16 versorgt bei Auftreten eines Störfalls, d.h. bei Auftreten einer Überspannung an dem Anschluss 14, selbst bei Ausfall der normalen Versorgungsspannung VDD der integrierten Schaltung die steuerbare Schalteinrichtung 8 sowie die Überspannungserfassungseinrichtung 12 mit einer Versorgungsspannung, so dass die Schalteinrichtungen 50, 50a, 51, 52, 53 die Gate-Anschlüsse 24a, 24b, des PMOS-Transistors 23a, 23b und den Gateanschluss 36 des NMOS-Treibertransistors 24 sicher derart ansteuern, dass die Treibertransistoren 23a, 24 in den hochohmigen Sperrzustand geschaltet werden. Die Überspannungsschutzschaltung ist somit ausfallsicher gegenüber einem Ausfall der normalen Versorgungsspannung VDD der integrierten Schaltung.

7b zeigt eine alternative Ausführungsform der in 7a dargestellten Spannungsherabsetzungsschaltung 77. Bei dieser Schaltung werden mehrere bipolare Transistoren hintereinandergeschaltet, wobei die Basis eines bipolaren Transistors jeweils mit dem Emitter des nachfolgenden Transistors verbunden wird und der Kollektor der Transistoren jeweils an Masse angeschlossen wird.

7c zeigt eine weitere bevorzugte Ausführungsform der Spannungsherabsetzungsschaltung 77 mit einer zusätzlichen Snubber-Diode zur Verminderung des Leckstroms.

Die erfindungsgemäße Überspannungsschutzschaltung eignet sich insbesondere als Überspannungsschutzschaltung für eine in CMOS-Technologie hergestellt Treiberstufe, deren normale Versorgungsspannung 3,3 Volt oder weniger beträgt. Durch die erfindungsgemäße ausfallsichere Überspannungsschutzschaltung ist es möglich, eine derartige CMOS-Treiberstufe mit niedriger Versorgungsspannung gegenüber einer Überspannung unempfindlich bzw. tolerant zu gestalten. Die erfindungsgemäße Überspannungsschutzschaltung funktioniert dabei auch bei Ausfall der normalen Versorgungsspannung der integrierten Schaltung VDD. Darüber hinaus ist die erfindungsgemäße Schutzschaltung unabhängig von dem Enable/Disable-Schaltsignal für den Funktionskern der integrierten Schaltung.

Ein wesentlicher Aspekt der erfindungsgemäßen Überspannungsschutzschaltung besteht darin, dass trotz der von außen angelegten Überspannung keiner der darin enthaltenen Transistoren einer erhöhten Spannung zwischen dem Drainanschluss und dem Sourceanschluss, zwischen dem Gateanschluss und dem Source-Anschluss sowie zwischen dem Gateanschluss und dem Drainanschluss ausgesetzt ist. Die Spannungsabfälle liegen dabei stets unter der nominalen Spannung.

8a stellt die Knotenspannungen und die daraus resultierenden Spannungsabfälle an den Transistoren der Treiberstufe 9 dar, wenn die Versorgungsspannung VDD 3 Volt und die Überspannung 5 Volt beträgt.

Die 8b stellt die Knotenspannungen und die daraus resultierenden Spannungsabfälle an den Transistoren der Treiberstufe 9 dar, wenn die Versorgungsspannung VDD 0 Volt und die Überspannung 5 Volt beträgt.

Wie man aus den Tabellen erkennen kann, liegen die Spannungsabfälle an den Transistoren 23a, 23b, 44, 24 stets unter 3 Volt.

9 zeigt eine bevorzugte Ausführungsform für eine schaltungstechnische Realisierung der beiden Wechselschalter 50, 51. Die in 9 dargestellte schaltungstechnische Realisierung gewährleistet, dass an keinem der Schalttransistoren für eine erhöhte Spannung VDS, VGS oder VGD auftritt.

1Ausgangsstufe 2Signaleingangsanschluss 3Leitung 4Treiberstufen-Signalanpassungsschaltung 4aODER-Logik 5Enable-Leitung 5aLeitung 6Anschluss 7Leitungen 8Schalteinrichtung 9Treiberstufe 10Leitungen 11Steuerleitungen 12Überspannungserfassungseinrichtung 13Ausgangsleitung 14Signalausgangsanschluss 15Erfassungsleitung 16Spannungsversorgungseinrichtung 17Spannungsversorgungsleitung 18Spannungsversorgungsleitung 19Spannungsversorgungsleitung 20Leitung 21Leitung 22Versorgungsspannungsanschluss 23PMOS-Schalttransistor 23aPMOS-Treibertransistor 24NMOS-Treibertransistor 24a, 24bGate-Anschlüsse 25Ausgangsanschluss 26Source-Anschluss 27a, 27bBulk-Anschlüsse 28Bulk-Leitung 29a, 29bAnschlüsse 30Ausgangsanschluss 31Drain-Anschluss 32Leitung 33Potentialknoten 34Leitung 35Ausgangsanschluss für Treiberstufe 36Gate-Anschluss 37Eingangsanschluss 38Ausgangsanschluss 39Source-Anschluss 40Leitung 41Drain-Anschluss 42Leitung 43Source-Anschluss 44NMOS-Transistor 45Gate-Anschluß 46Leitung 47 48 49 50, 50aSchalter 51Schalter 52Schalter 53Schalter 54, 54aSchalter-Spannungsversorgungsleitung 55Schalter-Spannungsversorgungsleitung 56Schalter-Spannungsversorgungsleitung 57Schalter-Spannungsversorgungsleitung 58Leitung 59Leitung 60Eingangsanschluß 61Leitung 62Anschluss 63Leitung 64Leitung 65Leitung 66Leitung 67Eingangsanschluß 68 69 70Diode 71Diode 72Diode 73Leitung 74Potentialknoten 75Spannungsversorgungsleitung 76Widerstand 77Spannungsherabsetzungsschaltung

Anspruch[de]
  1. Ausfallsichere Überspannungsschutzschaltung für eine spannungsversorgte Ausgangsstufe (1) einer integrierten Schaltung mit:

    (a) einer Überspannungserfassungseinrichtung (12) zum Erfassen einer an einem Signalausgang (14) einer Treiberstufe (9) aufgetretenen Überspannung,

    (b) einer steuerbaren Schalteinrichtung (8) zum Schalten der Treiberstufe (9) in einen hochohmigen Sperrzustand, wenn als Störfall eine Überspannung durch die Überspannungserfassungseinrichtung (12) erfaßt wird, und mit

    (c) einer Spannungsversorgungseinrichtung (16), welche die Überspannungserfassungseinrichtung (12) und die steuerbare Schalteinrichtung (8) bei Ausfall der normalen Versorgungsspannung VDD mit einer Störfall-Versorgungsspannung VB versorgt, die aus der am Signalausgang (14) der Treiberstufe (9) aufgetretenen Überspannung erzeugt wird,

    (d) wobei die Spannungsversorgungseinrichtung (16) eine mit dem Signalausgang (14) verbundene Spannungsherabsetzungsschaltung (77) enthält, die aus mehreren in Reihe geschalteten Dioden besteht,

    wobei die Spannungsherabsetzungsschaltung (77) die an den Signalausgang (14) auftretende Überspannung auf die normale Versorgungsspannung VDD herabsetzt, wenn die Versorgungsspannung VDD ausfällt.
  2. Ausfallsichere Überspannungsschutzschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Treiberstufe (9) zwei komplementäre Treiber-Schalttransistoren aufweist, die durch die Schalteinrichtung (8) in einen hochohmigen Zustand schaltbar sind.
  3. Ausfallsichere Überspannungsschutzschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Treiberstufe (9) eine CMOS-Treiberstufe mit einem NMOS- und einem PMOS-Treibertransistor (23a, 24) ist, deren Gate-Anschlüsse (24a, 36) mit der Schalteinrichtung (8) verbunden sind.
  4. Ausfallsichere Überspannungsschutzschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Dioden bei Auftreten der Überspannung in Durchlassrichtung geschaltet sind, wobei jeweils eine Dioden-Durchlassspannung VDiode an den Dioden (70, 71, 72) abfällt.
  5. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Anzahl n der in Reihe geschalteten Dioden von einer Spannungsdifferenz zwischen einer maximalen möglichen Überspannung Vmax und der normalen Versorgungsspannung VDD sowie der Dioden-Durchlassspannung VDiode abhängt.
  6. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Spannungsversorgungseinrichtung (16) einen hochohmigen Widerstand (76) enthält zum Anschluss der Spannungsversorgungseinrichtung (16) an die normale Versorgungsspannung VDD
  7. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Schalteinrichtung (8) bei Erfassen einer Überspannung an dem Signalausgang (14) der CMOS-Treiberstufe (9) einen Substratanschluss (27a) des PMOS-Treibertransistors (23a) an die Überspannung schaltet.
  8. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Überspannungsschutzschaltung einer CMOS-Treiberstufen-Signalanpassungsschaltung (4) nachgeschaltet ist, die ein Ausgangssignal eines Funktionskerns der integrierten Schaltung an die CMOS-Treiberstufe (9) anpaßt.
  9. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die normale Versorgungsspannung VDD kleiner oder gleich 3,3 Volt ist und die Überspannung kleiner als eine Spannung, die doppelt so hoch ist wie die normale Versorgungsspannung VDD.
  10. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zu dem NMOS-Treibertransistor (24) ein zusätzlicher NMOS-Transistor (44) in Reihe geschaltet ist.
  11. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zu dem PMOS-Treibertransistor (23a) ein zusätzlicher PMOS-Transistor (23b) in Reihe geschaltet ist.
  12. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Spannungsherabsetzungsschaltung (77) aus mehreren hintereinandergeschalteten bipolaren Transistoren besteht, deren Basis jeweils mit dem Emitter des nachgeschalteten Transistors verbunden ist, wobei die Kollektoranschlüsse der bipolaren Transistoren auf einem vordefinierten Potential liegen.
  13. Ausfallsichere Überspannungsschutzschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Spannungsherabsetzungsschaltung (77) eine Snubber-Diode zur Leckstromverminderung enthält.
Es folgen 7 Blatt Zeichnungen






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