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Dokumentenidentifikation DE102006001082A1 20.07.2006
Titel Belastungszykluskorrektor
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Han, Jonghee, Cary, N.C., US;
Kim, Joonho, Cary, N.C., US;
Kim, Jung Pill, Cary, N.C., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 09.01.2006
DE-Aktenzeichen 102006001082
Offenlegungstag 20.07.2006
Veröffentlichungstag im Patentblatt 20.07.2006
IPC-Hauptklasse G11C 7/22(2006.01)A, F, I, 20060109, B, H, DE
IPC-Nebenklasse H03K 5/156(2006.01)A, L, I, 20060109, B, H, DE   
Zusammenfassung Ein Belastungszykluskorrektor, der eine erste Schaltung und eine zweite Schaltung aufweist. Die erste Schaltung ist konfiguriert, um ein Taktsignal zu empfangen, das eine erste Phase und eine zweite Phase aufweist, und um einen ersten Schwellenwert, basierend auf der Länge der ersten Phase und eines Teils der zweiten Phase, zu erhalten und einen ersten Puls, ansprechend auf den ersten Schwellenwert, zu liefern. Die zweite Schaltung ist konfiguriert, um das Taktsignal zu empfangen und um einen zweiten Schwellenwert, basierend auf der Länge der zweiten Phase und eines Teils der ersten Phase, zu erhalten und einen zweiten Puls, ansprechend auf den zweiten Schwellenwert, zu liefern. Die Zeit zwischen dem Beginn des ersten Pulses und dem Beginn des zweiten Pulses beträgt im Wesentlichen einen halben Taktzyklus.

Beschreibung[de]

Viele digitale Schaltungen empfangen ein Taktsignal, um wirksam zu sein. Ein Typ einer Schaltung, die ein Taktsignal empfängt, um wirksam zu sein, ist eine Speicherschaltung, wie beispielsweise ein dynamischer Direktzugriffsspeicher (DRAM = dynamic random access memory), ein synchroner dynamischer Direktzugriffsspeicher (SDRAM = synchronous dynamic random access memory) oder ein synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate (DDR-SDRAM = double data rate synchronous dynamic random access). Bei einer Speicherschaltung, die bei hohen Frequenzen wirksam ist, ist es wichtig, ein Taktsignal aufzuweisen, das in etwa einen Belastungszyklus von 50% aufweist. Dies versieht die Speicherschaltung mit näherungsweise einer gleichen Menge an Zeit an der Hochpegelphase und der Niedrigpegelphase eines Taktzyklus zum Übertragen von Daten, wie beispielsweise einem Zwischenspeichern von Ansteigende-Flanke-Daten und einem Zwischenspeichern von Abfallende-Flanke-Daten in die und aus der Speicherschaltung.

Typischerweise wird ein Taktsignal durch einen Oszillator, wie beispielsweise einem Kristalloszillator, und eine Taktschaltungsanordnung geliefert. Der Oszillator und die Taktschaltungsanordnung liefern häufig ein Taktsignal, das keinen Belastungszyklus von 50% aufweist. Beispielsweise kann das Taktsignal einen Belastungszyklus von 45% aufweisen, wobei die Hochpegelphase 45% eines Taktzyklus beträgt und die Niedrigpegelphase die verbleibenden 55% des Taktzyklus beträgt. Um den Taktzyklus eines Taktsignals zu korrigieren oder zu verändern, liefert ein Belastungszykluskorrektor Signale mit Übergängen, die durch im Wesentlichen einen halben Taktzyklus getrennt sind.

Typischerweise empfangen analoge und digitale Belastungszykluskorrektoren viele Taktzyklen, um eine Belastungszykluskorrektur zu erreichen. Bei analogen Belastungszykluskorrektoren ist es schwierig, akkumulierte Ladungen eine erweitere Länge einer Zeit über zu halten. Selbst in einem Leistungseinsparungsmodus werden Taktsignale zu dem analogen Belastungszyklus geliefert, um die akkumulierten Ladungen zu aktualisieren. Somit bleibt der analoge Belastungszykluskorrektor selbst in einem Leistungseinsparungsmodus wirksam und Taktpuffer bleiben freigegeben bzw. aktiviert, was kontinuierlich Leistung verbraucht. Bei digitalen Belastungszykluskorrektoren sind Feinverzögerungseinheiten schwierig herzustellen und eine komplexe Steuerlogik wird benötigt, um eine Korrekturgeschwindigkeit zu erhöhen.

Aus diesen und anderen Gründen besteht ein Bedarf nach der vorliegenden Erfindung.

Es ist die Aufgabe der vorliegenden Erfindung, einen Belastungszykluskorrektor, eine Speicherschaltung und ein Verfahren zum Korrigieren eines Belastungszyklus mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch einen Belastungszykluskorrektor gemäß Anspruch 1, Anspruch 10, Anspruch 17 und Anspruch 21, eine Speicherschaltung gemäß Anspruch 24 und ein Verfahren gemäß Anspruch 26 gelöst.

Ein Aspekt der vorliegenden Erfindung sieht einen Belastungszykluskorrektor vor, der eine erste Schaltung und eine zweite Schaltung aufweist. Die erste Schaltung ist konfiguriert, um ein Taktsignal zu empfangen, das eine erste Phase und eine zweite Phase aufweist, und um einen ersten Schwellenwert, basierend auf der Länge der ersten Phase und eines Teils der zweiten Phase zu erhalten und einen ersten Puls ansprechend auf den ersten Schwellenwert zu liefern. Die zweite Schaltung ist konfiguriert, um das Taktsignal zu empfangen und um einen zweiten Schwellenwert basierend auf der Länge der zweiten Phase und eines Teils der ersten Phase zu erhalten und einen zweiten Puls ansprechend auf den zweiten Schwellenwert zu liefern. Die Zeit zwischen dem Beginn des ersten Pulses und dem Beginn des zweiten Pulses ist im Wesentlichen ein halber Taktzyklus.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgenden Bezug nehmend auf die beliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein Blockdiagramm, das ein Ausführungsbeispiel eines elektronischen Systems gemäß der vorliegenden Erfindung darstellt;

2 ein Blockdiagramm, das ein Ausführungsbeispiel eines Belastungszykluskorrektors gemäß der vorliegenden Erfindung darstellt;

3 ein Diagramm, das ein Ausführungsbeispiel eines Phasenmischers darstellt;

4 ein Zeitdiagramm, das den Betrieb eines Ausführungsbeispiels eines Phasenmischers darstellt;

5 ein Zeitdiagramm, das den Betrieb eines Ausführungsbeispiels eines Belastungszykluskorrektors darstellt;

6 ein Diagramm, das ein anderes Ausführungsbeispiel eines Belastungszykluskorrektors gemäß der vorliegenden Erfindung darstellt; und

7 ein Zeitdiagramm, das den Betrieb des anderen Belastungszykluskorrektors darstellt.

In der folgenden detaillierten Beschreibung wird Bezug auf die zugehörigen Zeichnungen genommen, die einen Teil derselben bilden und in denen durch eine Darstellung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird eine Richtungsterminologie, wie beispielsweise „oben", „unten", „vorne", „hinten", „vorauseilend", „nacheilend", etc. mit Bezug auf die Ausrichtung der beschriebenen Figur (en) verwendet. Weil Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl unterschiedlicher Ausrichtungen positioniert sein können, wird die Richtungsterminologie für Darstellungszwecke verwendet und ist in keiner Weise einschränkend. Es ist klar, dass andere Ausführungsbeispiele verwendet werden können, und strukturelle oder logische Veränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist deshalb nicht in einem einschränkenden Sinn aufzufassen und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.

1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines elektronischen Systems 20 gemäß der vorliegenden Erfindung darstellt. Das elektronische System 20 umfasst einen Host 22 und eine Speicherschaltung 24. Der Host 22 ist über einen Speicherkommunikationsweg 26 elektrisch mit der Speicherschaltung 24 verbunden. Der Host 22 kann irgendein geeigneter elektronischer Host sein, wie beispielsweise ein Computersystem, das einen Mikroprozessor oder eine Mikrosteuerung umfasst. Die Speicherschaltung 24 kann irgendein geeigneter Speicher sein, wie beispielsweise ein Speicher, der ein Taktsignal benutzt, um wirksam zu sein. Bei einem Ausführungsbeispiel weist die Speicherschaltung 24 einen Direktzugriffsspeicher auf, wie beispielsweise einen dynamischen Direktzugriffsspeicher (DRAM), einen synchronen dynamischen Direktzugriffsspeicher (SDRAM) oder einen synchronen dynamischen Direktzugriffsspeicher mit doppelter Datenrate (DDR-SDRAM).

Die Speicherschaltung 24 umfasst einen Belastungszykluskorrektor 28, der ein Taktsignal CLK bei 30 und ein invertiertes Taktsignal bCLK bei 32 empfängt. Das Taktsignal CLK bei 30 ist die Inverse des invertierten Taktsignals bCLK bei 32. Bei einem Ausführungsbeispiel empfängt der Belastungszykluskorrektor 28 das Taktsignal CLK bei 30 und/oder das invertierte Taktsignal bCLK bei 32 über den Speicherkommunikationsweg 26. Bei anderen Ausführungsbeispielen empfängt der Belastungszykluskorrektor 28 das Taktsignal CLK bei 30 und/oder das invertierte Taktsignal bCLK bei 32 von irgendeiner geeigneten Vorrichtung, wie beispielsweise einer zweckgebundenen Taktschaltung, die innerhalb oder außerhalb der Speicherschaltung 24 gelegen ist.

Der Belastungszykluskorrektor 28 liefert Ausgangssignale OUTPUT1 bei 34 und OUTPUT2 bei 36. Jedes der Ausgangssignale OUTPUT1 bei 34 und OUTPUT2 bei 36 umfasst eine Reihe von Pulsen. Während jedes Taktzyklus in dem Taktsignal CLK bei 30 und dem invertierten Taktsignal bCLK bei 32 ist ein Puls in dem Ausgangssignal OUTPUT1 bei 34 vorgesehen und ist ein Puls in dem Ausgangssignal OUTPUT2 bei 36 vorgesehen. Jeder Puls in dem Ausgangssignal OUTPUT1 bei 34 beginnt im Wesentlichen einen Taktzyklus nach dem Beginn eines anderen Pulses in dem Ausgangssignal OUTPUT1 bei 34. Ferner beginnt jeder Puls in dem Ausgangssignal OUTPUT1 bei 34 im Wesentlichen einen halben Taktzyklus nach dem Beginn eines Pulses in dem Ausgangssignal OUTPUT2 bei 36. Jeder Puls in dem Ausgangssignal OUTPUT2 bei 36 beginnt im Wesentlichen einen Taktzyklus nach dem Beginn eines anderen Pulses in dem Ausgangssignal OUTPUT2 bei 36. Ferner beginnt jeder Puls in dem Ausgangssignal OUTPUT2 bei 36 im Wesentlichen einen halben Taktzyklus nach dem Beginn eines Pulses in dem Ausgangssignal OUTPUT1 bei 34. Der Belastungszykluskorrektor 28 empfängt das Taktsignal CLK bei 30 und das invertierte Taktsignal bCLK bei 32, die eventuell keine Belastungszyklen von 50% aufweisen, und liefert Pulse, die im Wesentlichen einen halben Taktzyklus auseinander sind. Die Speicherschaltung 24 empfängt Pulsflanken, die im Wesentlichen einen halben Taktzyklus auseinander sind, in den Ausgangssignalen OUTPUT1 bei 34 und OUTPUT2 bei 36 und überträgt Daten in die und aus der Speicherschaltung 24.

2 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Belastungszykluskorrektors 28 gemäß der vorliegenden Erfindung darstellt. Der Belastungszykluskorrektor 28 umfasst einen ersten Phasenmischer 52 und einen zweiten Phasenmischer 54. Der Phasenmischer 52 und der Phasenmischer 54 umfassen jeweils einen Früh-Eingang E, einen Spät-Eingang L und einen Ausgang 0.

Der Früh-Eingang E des Phasenmischers 52 empfängt das Taktsignal CLK bei 56 und der Späteingang L des Phasenmischers empfängt das invertierte Taktsignal bCLK bei 58. Der Früh-Eingang E des Phasenmischers 54 empfängt das invertierte Taktsignal bCLK bei 58 und der Spät-Eingang L des Phasenmischers 54 empfängt das Taktsignal CLK bei 56. Das Taktsignal CLK bei 56 ist die Inverse des invertierten Taktsignals bCLK bei 58. Der Ausgang 0 des Phasenmischers 52 liefert Pulse in dem Ausgangssignal OUTPUT1 bei 60 und der Ausgang 0 des Phasenmischers 54 liefert Pulse in dem Ausgangsignal OUTPUT2 bei 62.

Während jedes Taktzyklus des Taktsignals CLK bei 56 und des invertierten Taktsignals bCLK bei 58 wird ein Puls in dem Ausgangssignal OUTPUT1 bei 60 geliefert und wird ein Puls in dem Ausgangssignal OUTPUT2 bei 62 geliefert. Jeder Puls in dem Ausgangssignal OUTPUT1 bei 60 beginnt einen Taktzyklus nach dem Beginn eines anderen Pulses in dem Ausgangssignal OUTPUT1 bei 60 und einen halben Taktzyklus nach dem Beginn eines Pulses in dem Ausgangssignal OUTPUT2 bei 62. Jeder Puls in dem Ausgangssignal OUTPUT2 bei 62 beginnt einen Taktzyklus nach dem Beginn eines anderen Pulses in dem Ausgangssignal OUTPUT2 bei 62 und einen halben Taktzyklus nach dem Beginn eines Pulses in dem Ausgangssignal OUTPUT1 bei 60.

3 ist ein Diagramm, das ein Ausführungsbeispiel eines Phasenmischers 52 darstellt. Der Phasenmischer 52 umfasst einen Früh-Eingang E, der das Taktsignal CLK bei 102 empfängt, und einen Spät-Eingang L, der das invertierte Taktsignal bCLK bei 104 empfängt. Ferner umfasst der Phasenmischer 52 einen Ausgang 0, der das Ausgangssignal OUTPUT1 bei 106 liefert, das bei 108 und 110 zurück in den Phasenmischer 52 zugeführt wird. Der Phasenmischer 54 (in 2 gezeigt) ist dem Phasenmischer 52 ähnlich und umfasst einen Früh-Eingang E, der das invertierte Taktsignal bCLK empfängt, und einen Spät-Eingang L, der das Taktsignal CLK empfängt. Ferner umfasst der Phasenmischer 54 einen Ausgang 0, der das Ausgangssignal OUTPUT2 liefert, das ähnlich der Weise, in der das Ausgangssignal OUTPUT1 bei 106 bei 108 und 110 zurück in den Phasenmischer 52 zugeführt wird, zurück in den Phasenmischer 54 zugeführt wird.

Der Phasenmischer 52 umfasst eine Frühsignalsteuerschaltung 112, eine Spätsignalsteuerschaltung 114, eine Ausgangsschaltung 116 und eine Ladungsschaltung 118. Die Frühsignalsteuerschaltung 112 und die Spätsignalsteuerschaltung 114 steuern die Ladungsschaltung 118, um die Ausgangsschaltung 116 zu laden. Zusätzlich steuern die Frühsignalsteuerschaltung 112 und die Spätsignalsteuerschaltung 114 die Entladung der Ausgangsschaltung 116.

Die Frühsignalsteuerschaltung 112 umfasst einen Frühsignalinverter 120, einen Ausgangssignalinverter 122, ein erstes NAND-Gatter 124, ein zweites NAND-Gatter 126 und einen Frühsignal-p-Kanal-Metalloxidhalbleitertransistor (Frühsignal-PMOS-Transistor; PMOS = p-channel metal oxide semiconductor) 128. Der Eingang des Frühsignalinverters 120 empfängt das Taktsignal CLK bei 102 und der Ausgang des Frühsignalinverters 120 ist bei 130 elektrisch mit einem Eingang des ersten NAND-Gatters 124 gekoppelt. Der Eingang des Ausgangsignalinverters 122 empfängt das Ausgangssignal OUTPUT1 bei 108 und der Ausgang des Ausgangssignalinverters 122 ist bei 132 mit einem Eingang des zweiten NAND-Gatters 126 elektrisch gekoppelt.

Das erste NAND-Gatter 124 und das zweite NAND-Gatter 126 sind in einer Latch-Konfiguration gekoppelt, wobei der Ausgang des zweiten NAND-Gatters 126 bei 134 mit dem anderen Eingang des ersten NAND-Gatters 124 elektrisch gekoppelt ist und der Ausgang des ersten NAND-Gatters 124 bei 136 mit dem anderen Eingang des zweiten NAND-Gatters 126 elektrisch gekoppelt ist. Ferner ist der Ausgang des ersten NAND-Gatters 124 bei 136 elektrisch mit dem Gate des Frühsignal-PMOS-Transistors 128 und mit der Ladungsschaltung 118 gekoppelt. Zusätzlich ist eine Seite des Drain-Source-Wegs des Frühsignal-PMOS-Transistors 128 bei 138 elektrisch mit der Ausgangsschaltung 116, der Ladungsschaltung 118 und der Spätsignalsteuerschaltung 114 gekoppelt. Die andere Seite des Drain-Source-Wegs des Frühsignal-PMOS-Transistors 128 ist bei 140 elektrisch mit einer Referenz gekoppelt, wie beispielsweise Masse.

Die Spätsignalsteuerschaltung 114 umfasst einen ersten Spätsignalinverter 142, einen zweiten Spätsignalinverter 144, ein erstes NOR-Gatter 146, ein zweites NOR-Gatter 148 und einen Spätsignal-PMOS-Transistor 150. Der Eingang des ersten Spätsignalinverters 142 empfängt das invertierte Taktsignal bCLK bei 104 und der Ausgang des ersten Spätsignalinverters 142 ist bei 152 mit einem Eingang des ersten NOR-Gatters 146 elektrisch gekoppelt. Ein anderer Eingang des ersten NOR-Gatters 146 empfängt das Ausgangssignal OUTPUT1 bei 110. Der Eingang des zweiten Spätsignalinverters 144 empfängt das invertierte Taktsignal bCLK bei 104 und der Ausgang des zweiten Spätsignalinverters 144 ist bei 154 elektrisch mit einem Eingang des zweiten NOR-Gatters 148 gekoppelt.

Das erste NOR-Gatter 146 und das zweite NOR-Gatter 148 sind in einer Latch-Konfiguration gekoppelt, wobei der Ausgang des zweiten NOR-Gatters 148 bei 156 elektrisch mit dem dritten Eingang des ersten NOR-Gatters 146 gekoppelt ist und der Ausgang des ersten NOR-Gatters 146 bei 158 elektrisch mit dem anderen Eingang des zweiten NOR-Gatters 148 gekoppelt ist. Ferner ist der Ausgang des ersten NOR-Gatters 146 bei 158 elektrisch mit dem Gate des Spätsignal-PMOS-Transistors 150 und mit der Ladungsschaltung 118 gekoppelt. Zusätzlich ist eine Seite des Drain-Source-Wegs des Spätsignal-PMOS-Transistors 150 bei 138 elektrisch mit der Ausgangsschaltung 116, der Ladungsschaltung 118 und der einen Seite des Drain-Source-Wegs des Frühsignal-PMOS-Transistors 128 gekoppelt. Die andere Seite des Drain-Source-Wegs des Spätsignal-PMOS-Transistors 150 ist bei 140 elektrisch mit der Referenz gekoppelt, wie beispielsweise Masse.

Die Ausgangsschaltung 116 umfasst einen Kondensator 160 und einen Ausgangsinverter 162. Eine Seite des Kondensators 160 ist bei 138 elektrisch mit dem Eingang des Ausgangsinverters 162 und mit der Ladungsschaltung 118 gekoppelt. Ferner ist diese eine Seite des Kondensators 160 bei 138 elektrisch mit dem Drain-Source-Weg des Frühsignal-PMOS-Transistors 128 und dem Drain-Source-Weg des Spätsignal-PMOS-Transistors 150 gekoppelt. Die andere Seite des Kondensators 160 ist bei 140 elektrisch mit der Referenz gekoppelt. Der Ausgang des Ausgangsinverters 162 liefert das Ausgangssignal OUTPUT1 bei 106.

Die Ladungsschaltung 118 umfasst einen ersten n-Kanal-Metalloxidhalbleitertransistor (n-Kanal-NMOS-Transistor; NMOS = n-channel metal oxide semiconductor) 164 und einen zweiten NMOS-Transistor 166. Eine Seite des Drain-Source-Wegs des zweiten NMOS-Transistors 166 ist bei 168 elektrisch mit einer Leistung VCC gekoppelt. Die andere Seite des Drain-Source-Wegs des zweiten NMOS-Transistors 166 ist bei 170 elektrisch mit einer Seite des Drain-Source-Wegs des ersten NMOS-Transistors 164 gekoppelt. Die andere Seite des Drain-Source-Wegs des ersten NMOS-Transistors 164 ist bei 138 elektrisch mit einer Seite des Kondensators 160 und dem Eingang des Ausgangsinverters 162 gekoppelt. Ferner ist diese Seite des Drain-Source-Wegs des ersten NMOS-Transistors 164 bei 138 elektrisch mit dem Drain-Source-Weg des Frühsignal-PMOS-Transistors 128 und mit dem Drain-Source-Weg des Spätsignal-PMOS-Transistors 150 gekoppelt. Das Gate des ersten NMOS-Transistors 164 ist bei 136 elektrisch mit dem Ausgang des ersten NAND-Gatters 136 gekoppelt und das Gate des zweiten NMOS-Transistors 166 ist bei 158 elektrisch mit dem Ausgang des ersten NOR-Gatters 146 gekoppelt.

In Betrieb liefert der Ausgangsinverter 162 ein Ausgangssignal OUTPUT1 mit hohem logischem Pegel bei 106, falls der Kondensator 160 auf einen Spannungswert entladen ist, der unter der Schwellenspannung des Ausgangsinverters 162 liegt. Der Ausgangssignalinverter 122 empfängt das Ausgangssignal OUTPUT1 mit hohem logischen Pegel bei 108 und liefert einen niedrigen logischen Pegel zu dem zweiten NAND-Gatter 126, das einen hohen logischen Pegel zu dem ersten NAND-Gatter 124 liefert. Falls das Taktsignal CLK bei 102 bei einem niedrigen logischen Pegel liegt, liefert der Frühsignalinverter 120 einen hohen logischen Pegel zu dem ersten NAND-Gatter 124, und wenn sich beide Eingangssignale bei hohen logischen Pegeln befinden, liefert das erste NAND-Gatter 124 ein Ausgangssignal mit niedrigem logischen Pegel, das den Frühsignal-PMOS-Transistor 128 ausschaltet und den ersten NMOS-Transistor 164 einschaltet.

Wenn sich das Taktsignal CLK bei 102 bei einem niedrigen logischen Pegel befindet, befindet sich das invertierte Taktsignal bCLK bei 104 bei einem hohen logischen Pegel. Der erste Spätsignalinverter 142 liefert einen niedrigen logischen Pegel zu dem ersten NOR-Gatter 146 und der zweite Spätsignalinverter 144 liefert einen niedrigen logischen Pegel zu dem zweiten NOR-Gatter 148. Wenn sich das Ausgangssignal OUTPUT1 bei einem hohen logischen Pegel befindet, liefert das erste NOR-Gatter 146 einen niedrigen logischen Pegel zu dem anderen Eingang des zweiten NOR-Gatters 148, und wenn sich beide Eingangssignale bei niedrigen logischen Pegeln befinden, liefert das zweite NOR-Gatter 148 einen hohen logischen Pegel zu dem ersten NOR-Gatter 146. Ferner schaltet das Ausgangssignal mit niedrigem logischen Pegel des ersten NOR-Gatters 146 den Spätsignal-PMOS-Transistor 150 aus und schaltet den zweiten NMOS-Transistor 166 ein.

Da der erste und der zweite NMOS-Transistor 164 und 166 eingeschaltet sind, und der Früh- und der Spätsignal-PMOS-Transistor 128 und 150 ausgeschaltet sind, lädt sich der Kondensator 160 auf einen hohen Spannungspegel. Wenn der Spannungswert an dem Kondensator 160 über die Schwellenspannung des Ausgangsinverters 162 steigt, geht der Ausgangsinverter 162 über, um ein Ausgangssignal OUTPUT1 mit niedrigem logischen Pegel bei 106 zu liefern.

Der Ausgangssignalinverter 122 empfängt das Ausgangssignal OUTPUT1 mit niedrigem logischen Pegel bei 108 und liefert einen hohen logischen Pegel zu dem zweiten NAND-Gatter 126. Da der andere Eingang des zweiten NAND-Gatters 126 bei einem niedrigen logischen Pegel liegt, bleibt der Ausgang des zweiten NAND-Gatters 126 bei einem hohen logischen Pegel und bleibt der Ausgang des ersten NAND-Gatters 124 bei einem niedrigen logischen Pegel. Ferner empfängt das erste NOR-Gatter 146 das Ausgangssignal OUTPUT1 mit niedrigem logischen Pegel bei 110. Da der Ausgang des zweiten NOR-Gatters 148 bei einem hohen logischen Pegel liegt, bleibt der Ausgang des ersten NOR-Gatters bei einem niedrigen logischen Pegel. Somit bleiben der erste und der zweite NMOS-Transistor 164 und 166 eingeschaltet und der Früh- und der Spätsignal-PMOS-Transistor 128 und 150 bleiben ausgeschaltet.

Als nächstes geht das Taktsignal CLK bei 102 zu einem hohen logischen Pegel über und das invertierte Taktsignal bCLK bei 104 geht zu einem niedrigen logischen Pegel über. Der Ausgang des Frühsignalinverters 120 geht von einem hohen logischen Pegel zu einem niedrigen logischen Pegel über und das erste NAND-Gatter 124 geht über, um einen hohen logischen Pegel zu liefern, der den Frühsignal-PMOS-Transistor 128 einschaltet und den ersten NMOS-Transistor 164 ausschaltet. Dies beendet ein Laden des Transistors 160 und beginnt ein Entladen des Transistors 160 über den Frühsignal-PMOS-Transistor 128. Der hohe logische Pegel von dem ersten NAND-Gatter 124 und der hohe logische Pegel von dem Ausgangssignalinverter 122 werden durch das zweite NAND-Gatter 126 empfangen, das einen niedrigen logischen Pegel liefert, der das Ausgangssignal mit hohem logischen Pegel des ersten NAND-Gatters 124 einspeichert.

Der Ausgang des ersten Spätsignalinverters 142 geht zu einem hohen logischen Pegel über und der Ausgang des ersten NOR-Gatters 146 bleibt bei einem niedrigen logischen Pegel. Ferner geht der Ausgang des zweiten Spätsignalinverters 144 zu einem hohen logischen Pegel über und der Ausgang des zweiten NOR-Gatters 148 geht zu einem niedrigen logischen Pegel über, der zu dem ersten NOR-Gatter 146 geliefert wird. Der Ausgang des ersten NOR-Gatters 146 bleibt bei dem niedrigen logischen Pegel.

Als nächstes geht das Taktsignal CLK bei 102 zu einem niedrigen logischen Pegel über und das invertierte Taktsignal bCLK bei 104 geht zu einem hohen logischen Pegel über. Zu diesem Zeitpunkt entlädt sich der Kondensator 160 über den Frühsignal-PMOS-Transistor 128 und der Spannungswert an dem Kondensator 160 bleibt über dem Schwellenwert des Ausgangsinverters 162. Das Ausgangssignal OUTPUT1 bei 108 bleibt bei einem niedrigen logischen Pegel und der Ausgang des Ausgangssignalinverters 122 bleibt bei einem hohen logischen Pegel. Der Ausgang des ersten NAND-Gatters 124 liegt bei einem hohen logischen Pegel und, wenn beide Eingänge bei hohen logischen Pegeln liegen, liefert das zweite NAND-Gatter 126 weiterhin einen niedrigen logischen Pegel zu dem ersten NAND-Gatter 124. Der Ausgang des Frühsignalinverters 120 geht von einem niedrigen logischen Pegel zu einem hohen logischen Pegel über, aber das erste NAND-Gatter 124 bleibt bei dem hohen logischen Pegel, der durch den niedrigen logischen Pegel eingespeichert ist, der durch das zweite NAND-Gatter 126 geliefert wird.

Der Ausgang des ersten Spätsignalinverters 142 geht zu einem niedrigen logischen Pegel über, während das Ausgangssignal OUTPUT1 bei 110 bei einem niedrigen logischen Pegel bleibt und der Ausgang des zweiten NOR-Gatters 148 bei einem niedrigen logischen Pegel bleibt. Wenn sich alle drei Eingänge bei niedrigen logischen Pegeln befinden, geht der Ausgang des ersten NOR-Gatters 146 zu einem hohen logischen Pegel über, der zu dem zweiten NOR-Gatter 148 geliefert wird. Bei diesem Ausführungsbeispiel ist der Ausgang des ersten Spätsignalinverters 142 konfiguriert, um zu einem niedrigen logischen Pegel überzugehen, und der Ausgang des ersten NOR-Gatters 146 ist konfiguriert, um zu einem hohen logischen Pegel überzugehen, bevor der Ausgang des zweiten Spätsignalinverters 144 zu einem niedrigen logischen Pegel übergeht. Der Ausgang des zweiten Spätsignalinverters 144 geht zu einem niedrigen logischen Pegel über und der Ausgang des zweiten NOR-Gatters 148 bleibt aufgrund des hohen logischen Pegels, der durch das erste NOR-Gatter 146 geliefert wird, bei einem niedrigen logischen Pegel. Der hohe logische Pegel, der durch das erste NOR-Gatter 146 geliefert wird, schaltet den Spätsignal-PMOS-Transistor 150 ein und schaltet den ersten NMOS-Transistor 166 aus. Der Kondensator 160 wird über den Frühsignal-PMOS-Transistor 128 und den Spätsignal-PMOS-Transistor 150 entladen, was den Kondensator 160 mit dem Zweifachen der Entladungsrate entlädt, die durch ein Entladen des Kondensators 160 lediglich über den Frühsignal-PMOS-Transistor 128 geliefert wird.

Der Spannungswert an dem Kondensator 160 verringert sich unter die Schwellenspannung des Ausgangsinverters 162 und das Ausgangssignal OUTPUT1 bei 106 geht zu einem hohen logischen Pegel über. Der Ausgangssignalinverter 122 empfängt das Ausgangssignal OUTPUT1 bei 108 und liefert einen niedrigen logischen Pegel zu dem zweiten NAND-Gatter 126, das übergeht, um einen hohen logischen Pegel zu einem der Eingänge des ersten NAND-Gatters 124 zu liefern. Das Taktsignal CLK bei 102 liegt bei einem niedrigen logischen Pegel und der Frühsignalinverter 120 liefert einen hohen logischen Pegel zu dem anderen Eingang des ersten NAND-Gatters 124. Wenn sich beide Eingänge bei hohen logischen Pegeln befinden, geht das erste NAND-Gatter 124 über, um einen niedrigen logischen Pegel zu liefern, der den Frühsignal-PMOS-Transistor 128 ausschaltet und den ersten NMOS-Transistor 164 einschaltet. Das Ausschalten des Frühsignal-PMOS-Transistors 128 beendet das Entladen des Kondensators 160 über den Frühsignal-PMOS-Transistor 128. Der niedrige logische Pegel des ersten NAND-Gatters 124 wird zu dem zweiten NAND-Gatter 126 geliefert, um den hohen logischen Pegel des zweiten NAND-Gatters 126 einzuspeichern.

Das erste NOR-Gatter 146 empfängt das Ausgangssignal OUTPUT1 mit hohem logischen Pegel bei 110 und liefert einen niedrigen logischen Pegel, der den Spätsignal-PMOS-Transistor 150 ausschaltet und den zweiten NMOS-Transistor 166 einschaltet. Das Ausschalten des Spätsignal-PMOS-Transistors 150 beendet das Entladen des Kondensators 160 über den Spätsignal-PMOS-Transistor 150. Da der erste und der zweite NMOS-Transistor 164 und 166 eingeschaltet sind und der Früh- und der Spätsignal-PMOS-Transistor 128 und 150 ausgeschaltet sind, lädt sich der Kondensator 160 auf einen hohen Spannungspegel.

Der niedrige logische Pegel des ersten NOR-Gatters 146 wird zu einem Eingang des zweiten NOR-Gatters 148 geliefert. Das invertierte Taktsignal bCLK bei 104 befindet sich bei einem hohen logischen Pegel und der zweite Spätsignalinverter 144 liefert einen niedrigen logischen Pegel zu dem anderen Eingang des zweiten NOR-Gatters 148. Wenn sich beide Eingänge bei niedrigen logischen Pegeln befinden, liefert das zweite NOR-Gatter 148 einen hohen logischen Pegel zu dem ersten NOR-Gatter 146, um den Ausgang mit niedrigem logischen Pegel des ersten NOR-Gatters 146 einzuspeichern.

Wenn der Spannungswert an dem Kondensator 160 über die Spannungsschwelle des Ausgangsinverters 162 steigt, geht der Ausgang des Ausgangsinverters 162 über, um ein Ausgangssignal OUTPUT1 mit niedrigem logischen Pegel bei 106 zu liefern. Der Ausgangssignalinverter 122 empfängt das Ausgangssignal OUTPUT1 mit niedrigem logischen Pegel bei 108 und liefert einen hohen logischen Pegel zu dem zweiten NAND-Gatter 126. Wenn sich der andere Eingang des zweiten NAND-Gatters 126 bei einem niedrigen logischen Pegel befindet, bleibt der Ausgang des zweiten NAND-Gatters 126 bei einem hohen logischen Pegel. Das erste NOR-Gatter 148 empfängt das Ausgangssignal OUTPUT1 mit niedrigem logischen Pegel bei 110. Wenn das zweite NOR-Gatter 148 einen hohen logischen Pegel liefert, bleibt der Ausgang des ersten NOR-Gatters 146 bei einem niedrigen logischen Pegel. Somit geht der Ausgangsinverter 162 von einem niedrigen logischen Pegel zu einem hohen logischen Pegel und zurück zu einem niedrigen logischen Pegel über, um einen Puls für jeden Zyklus des Taktsignals CLK bei 102 und des invertierten Taktsignals bCLK bei 104 zu liefern.

Bei einem anderen Taktzyklus beginnt bei der ansteigenden Flanke des Taktsignals CLK bei 102 die Frühsignalsteuerschaltung 112, den Kondensator 160 zu entladen, und bei der ansteigenden Flanke des invertierten Taktsignals bCLK bei 104 entlädt auch die Spätsignalsteuerschaltung 114 den Kondensator 160. Der Spannungswert an dem Kondensator 160 wird unter die Schwellenspannung des Ausgangsinverters 162 entladen und der Ausgangsinverter 162 geht zu einem hohen logischen Pegel über, der das Laden des Kondensators 160 beginnt. Wenn der Spannungswert an dem Kondensator 160 über die Schwellenspannung des Ausgangsinverters 162 steigt, geht das Ausgangssignal des Ausgangsinverters 162 über, um ein Ausgangssignal OUTPUT1 mit niedrigem logischen Pegel bei 106 zu liefern, und der Phasenmischer 52 ist bereit für den nächsten Taktzyklus.

Der Phasenmischer 54 (in 2 gezeigt) ist dem Phasenmischer 52 ähnlich. Der Phasenmischer 54 jedoch umfasst einen Früh-Eingang E, der das invertierte Taktsignal bCLK empfängt, und einen Spät-Eingang L, der das Taktsignal CLK empfängt. Der Puls, der durch den Phasenmischer 54 geliefert wird, befindet sich einen halben Taktzyklus weg von dem Puls, der durch den Phasenmischer 52 geliefert wird.

4 ist ein Zeitdiagramm, das den Betrieb des Phasenmischers 52 von 3 darstellt. Das Taktsignal CLK bei 200 wird zu dem Früh-Eingang E des Phasenmischers 52 geliefert und das invertierte Taktsignal bCLK bei 202 wird zu dem Spät-Eingang L des Phasenmischers 52 geliefert. Das Ausgangssignal des ersten NAND-Gatters 124 ist ein FRÜHES AUSGANGSSIGNAL (EARLY OUTPUT) bei 204 und das Ausgangssignal des ersten NOR-Gatters 146 ist ein SPÄTES AUSGANGSSIG-NAL (LATE OUTPUT) bei 206. Das Ausgangssignal des Ausgangsinverters 162 ist das Ausgangssignal OUTPUT1 bei 208 und die Spannung an dem Kondensator 160 ist das KONDENSATORSPANNUNG-Signal bei 210.

Zu einer Zeit 0 geht das Taktsignal CLK bei 200 zu einem hohen logischen Pegel bei 212 über und das invertierte Taktsignal bCLK bei 202 geht zu einem niedrigen logischen Pegel bei 214 über. Der Frühsignalinverter 120 geht zu einem niedrigen logischen Pegel über und das FRÜHE AUSGANGS-SIGNAL bei 204, das das Ausgangssignal des ersten NAND-Gatters 124 ist, geht zu einem hohen logischen Pegel bei 216 über. Der hohe logische Pegel bei 216 schaltet den Frühsignal-PMOS-Transistor 128 ein und schaltet den ersten NMOS-Transistor 164 aus, was das Laden des Kondensators 160 beendet und das Entladen des Kondensators 160 über den Frühsignal-PMOS-Transistor 128 beginnt. Die KONDENSATORSPANNUNG bei 210, die auf einen Spannungswert von etwa VCC bei 218 geladen wurde, entlädt sich mit einer Entladungsrate von S bei 220.

Der Ausgang des ersten Spätsignalinverters 142 geht zu einem hohen logischen Pegel über und der Ausgang des ersten NOR-Gatters 146 bleibt einem niedrigen logischen Pegel. Ferner geht der Ausgang des zweiten Spätsignalinverters 144 zu einem hohen logischen Pegel über und der Ausgang des zweiten NOR-Gatters 148 geht zu einem niedrigen logischen Pegel über, der zu dem ersten NOR-Gatter 146 geliefert wird. Der Ausgang des ersten NOR-Gatters 146 bleibt bei dem niedrigen logischen Pegel.

Zu einer Zeit TH geht das Taktsignal CLK bei 200 zu einem niedrigen logischen Pegel bei 222 über und das invertierte Taktsignal bCLK bei 202 geht zu einem hohen logischen Pegel bei 224 über. Bei 226 bleibt die KONDENSATORSPANNUNG bei 210 über dem Schwellenwert VTH bei 228 des Ausgangsinverters 162 und das Ausgangssignal OUTPUT1 bei 208 bleibt bei einem niedrigen logischen Pegel.

Der Ausgang des Ausgangssignalinverters 122 bleibt bei einem hohen logischen Pegel und das FRÜHE AUSGANGSSIGNAL bei 204 bleibt bei einem hohen logischen Pegel. Wenn beide Eingänge bei hohen logischen Pegeln liegen, liefert das zweite NAND-Gatter 126 einen niedrigen logischen Pegel zu dem ersten NAND-Gatter 124. Der Ausgang des Frühsignalinverters 120 geht von einem niedrigen logischen Pegel zu einem hohen logischen Pegel über, aber das FRÜHE AUSGANGSSIGNAL bei 204 bleibt aufgrund des niedrigen logischen Pegels, der durch das zweite NAND-Gatter 126 geliefert wird, bei dem hohen logischen Pegel.

Der Ausgang des ersten Spätsignalinverters 142 geht zu einem niedrigen logischen Pegel über, während das Ausgangssignal OUTPUT1 bei 208 bei einem niedrigen logischen Pegel bleibt und der Ausgang des zweiten NOR-Gatters 148 bei einem niedrigen logischen Pegel bleibt. Wenn alle drei Eingänge bei niedrigen logischen Pegeln liegen, geht das SPÄTE AUSGANGSSIGNAL bei 208, das das Ausgangssignal des ersten NOR-Gatters 146 ist, zu einem hohen logischen Pegel bei 230 über. Der hohe logische Pegel bei 230 schaltet den Spätsignal-PMOS-Transistor 150 ein und schaltet den ersten NMOS-Transistor 166 aus. Der Kondensator 160 wird über den Frühsignal-PMOS-Transistor 128 und den Spätsignal-PMOS-Transistor 150 entladen und die KONDENSATORSPANNUNG bei 210 entlädt sich mit der zweifachen Endladungsrate oder 2S bei 232.

Zu einer Zeit TPS übertritt die KONDENSATORSPANNUNG bei 210 bei 234 die Schwellenspannung VTH bei 228 und das Ausgangssignal OUTPUT1 bei 208 geht zu einem hohen logischen Pegel bei 236 über. Der Ausgangssignalinverter 122 empfängt das Ausgangssignal OUTPUT1 bei 208 und liefert einen niedrigen logischen Pegel zu dem zweiten NRND-Gatter 126, das übergeht, um einen hohen logischen Pegel zu einem der Eingänge des ersten NAND-Gatters 124 zu liefern. Das Taktsignal CLK bei 200 befindet sich bei einem niedrigen logischen Pegel und der Frühsignalinverter 120 liefert einen hohen logischen Pegel zu dem anderen Eingang des ersten NAND-Gatters 124. Wenn sich beide Eingänge bei hohen logischen Pegeln befinden, geht das FRÜHE AUSGANGSSIGNAL bei 204 zu einem niedrigen logischen Pegel bei 238 über, der den Frühsignal-PMOS-Transistor 128 ausschaltet und den ersten NMOS-Transistor 164 einschaltet.

Das erste NOR-Gatter 146 empfängt das Ausgangssignal OUTPUT1 mit hohem logischen Pegel bei 208 und das späte Ausgangssignal 206 liefert einen niedrigen logischen Pegel bei 240, der den Spätsignal-PMOS-Transistor 150 ausschaltet und den zweiten NMOS-Transistor 166 einschaltet. Wenn der erste und der zweite NMOS-Transistor 164 und 166 eingeschaltet sind und der Frühsignal- und der Spätsignal-PMOS-Transistor 128 und 150 ausgeschaltet sind, entlädt sich die Kondensatorspannung bei 210 weiter bei 242 und beginnt sich auf einen hohen Spannungspegel bei 244 zu laden.

Der niedrige logische Pegel des SPÄTEN AUSGANGSSIGNALS bei 206 wird zu einem Eingang des zweiten NOR-Gatters 148 geliefert. Das invertierte Taktsignal bCLK bei 202 befindet sich bei einem hohen logischen Pegel und der zweite Spätsignalinverter 144 liefert einen niedrigen logischen Pegel zu dem anderen Eingang des zweiten NOR-Gatters 148. Wenn sich beide Eingänge bei niedrigen logischen Pegeln befinden, liefert das zweite NOR-Gatter 148 einen hohen logischen Pegel zu dem ersten NOR-Gatter 146, um das SPÄTE AUSGANGSSIGNAL mit niedrigem logischen Pegel bei 206 einzuspeichern.

Zu einer Zeit TPE übertritt die KONDENSATORSPANNUNG bei 210 bei 246 die Schwellenspannung VTH bei 228 und das Ausgangssignal OUTPUT1 bei 208 geht zu einem niedrigen logischen Pegel bei 248 über. Der Ausgangssignalinverter 122 empfängt das Ausgangssignal OUTPUT1 mit niedrigem logischen Pegel bei 208 und liefert einen hohen logischen Pegel zu dem zweiten NAND-Gatter 126. Wenn sich das FRÜHE AUSGANGSSIGNAL bei 208, das das andere Eingangssignal des zweiten NAND-Gatters 126 ist, bei einem niedrigen logischen Pegel befindet, bleibt der Ausgang des zweiten NAND-Gatters 126 bei einem hohen logischen Pegel. Ferner empfängt das erste NOR-Gatter 146 das Ausgangssignal OUTPUT1 mit niedrigem logischen Pegel bei 208 und, wenn das zweite NOR-Gatter 148 einen hohen logischen Pegel liefert, bleibt das SPÄTE AUSGANGSSIGNAL bei 206, dass das Ausgangssignal des ersten NOR-Gatters 146 ist, bei einem niedrigen logischen Pegel. Somit liefert das Ausgangssignal OUTPUT1 bei 208 einen Puls, der zu einer Zeit TPS beginnt und zu einer Zeit TPE endet. Das Ausgangssignal OUTPUT1 bei 208 geht von einem niedrigen logischen Pegel zu einem hohen logischen Pegel bei 230 und zurück zu einem niedrigen logischen Pegel bei 240 über, um einen Puls für jeden Taktzyklus des Taktsignals CLK bei 200 und des invertierten Taktsignals bCLK bei 202 zu liefern. Die KONDENSATORSPANNUNG bei 210 lädt sich auf eine hohe Spannung bei 250 von VCC.

Bei einem anderen Taktzyklus geht zu einer Zeit TCLK das Taktsignal CLK bei 200 zu einem hohen logischen Pegel bei 252 über und das invertierte Taktsignal bCLK bei 202 geht zu einem niedrigen logischen Pegel bei 254 über. Der Frühsignalinverter 120 geht zu einem niedrigen logischen Pegel über und das FRÜHE AUSGANGSSIGNAL bei 204, das das Ausgangssignal des ersten NAND-Gatters 124 ist, geht zu einem hohen logischen Pegel bei 256 über. Der hohe logische Pegel bei 256 schaltet den Frühsignal-PMOS-Transistor 128 ein und schaltet den ersten NMOS-Transistor 164 aus, was das Laden des Kondensators 160 beendet und das Entladen des Kondensators 160 über den Frühsignal-PMOS-Transistor 128 beginnt. Die KONDENSATORSPANNUNG bei 210 entlädt sich mit einer Entladungsrate von S bei 258 und die Folge von Ereignissen geht weiter, wie es vorhergehend beschrieben ist, um einen Puls in dem Ausgangssignal OUTPUT1 bei 208 zu liefern, der zu einer Zeit TPS beginnt und zu einer Zeit TPE nach dem Beginn des aktuellen Taktzyklus endet.

Die Zeit TPS von dem Beginn des aktuellen Taktzyklus bis zu dem Beginn des Pulses ist für jeden Taktzyklus bei dem Taktsignal CLK bei 200 die gleiche. Während der Zeit zwischen der Zeit 0 und der Zeit TH entlädt die KONDENSATORSPANNUNG bei 210 einen Spannungswert Dl, wie es in Gleichung I beschrieben ist.

Gleichung I
  • D1 = S·STH
  • wobei S die Entladungsrate ist und TH die Entladungszeit ist.

Während der Zeit zwischen der Zeit TH und der Zeit TPS entlädt die KONDENSATORSPANNUNG bei 210 einen Spannungswert D2, wie es in Gleichung II beschrieben ist.

Gleichung II
  • D2 = (2·S)·(TPS – TH)
  • wobei (2·S) die Entladungsrate ist und (TPS – TH) die Entladungszeit ist.

Die Spannung, die zwischen der Zeit 0 und der Zeit TPS entladen wird, ist in Gleichung III beschrieben.

Gleichung III
  • VCC – VTH = D1 + D2
  • wobei der Kondensator 160 zu dem hohen Spannungspegel von VCC geladen und zu der Schwellenspannung VTH des Ausgangsinverters 162 zu einer Zeit TPS entladen wird.

Ein Ersetzen der Spannungswerte Dl und D2 in Gleichung III und ein Reduzieren resultiert in Gleichung IV.

Gleichung IV
  • VCC – VTH = (2·S·TPS) – (S·TH)

Ein Lösen nach TPS in Gleichung IV resultiert in Gleichung V.

Gleichung V
  • TPS =(((VCC – VTH)/S) + TH)/2

Die Zeit TPS ist eine Funktion des hohen Spannungspegels VCC, der Schwellenspannung VTH, der Entladungsrate S und der Länge TH der Hochpegelphase des Taktsignals CLK bei200. Jeder dieser Werte ist eine Konstante für den Phasenmischer 52 und das Taktsignal CLK bei 200, das einen stetigen Belastungszyklus aufweist. Folglich tritt ein Puls in dem Ausgangssignal OUTPUT1 bei 208 einen Taktzyklus von dem nächsten Puls bei dem Ausgangssignal OUTPUT1 bei 208 entfernt auf.

5 ist ein Zeitdiagramm, das den Betrieb des Belastungszykluskorrektors 28 von 2 darstellt. Der Belastungszykluskorrektor 28 umfasst den Phasenmischer 52 von 3 und den Phasenmischer 54, der dem Phasenmischer 52 ähnlich ist. Der Phasenmischer 52 umfasst einen Früh-Eingang E, der das Taktsignal CLK bei 300 empfängt, und einen Spät-Eingang L, der das invertierte Taktsignal bCLK bei 302 empfängt. Der Phasenmischer 54 umfasst einen Früh-Eingang E, der das invertierte Taktsignal bCLK bei 302 empfängt, und einen Spät-Eingang L, der das Taktsignal CLK bei 300 empfängt.

Jeder der Phasenmischer 52 und 54 umfasst einen Kondensator, der geladen und entladen wird, um die Kondensatorspannungssignale KONDENSATORENSPANNUNGEN bei 304 zu liefern. Der Phasenmischer 52 liefert das Ausgangssignal OUTPUT1 bei 306 und der Phasenmischer 54 liefert das Ausgangssignal OUTPUT2 bei 308. Jedes der Ausgangssignale OUTPUT1 bei 306 und OUTPUT2 bei 308 umfasst einen Puls pro Taktzyklus des Taktsignals CLK bei 300 und des invertierten Taktsignals bCLK bei 302. Jeder Puls, der durch den Phasenmischer 54 geliefert wird, ist einen halben Taktzyklus von einem Puls, der durch den Phasenmischer 52 geliefert wird, und jeder Puls, der durch den Phasenmischer 52 geliefert wird, ist einen halben Taktzyklus von einem Puls, der durch den Phasenmischer 54 geliefert wird.

Zu einer Zeit 0 geht das Taktsignal CLK bei 300 zu einem hohen logischen Pegel bei 310 über und das invertierte Taktsignal bCLK bei 302 geht zu einem niedrigen logischen Pegel bei 312 über. Bei dem Phasenmischer 52 geht der Frühsignalinverter 120 zu einem niedrigen logischen Pegel über und der Ausgang des ersten NAND-Gatters 124 geht zu einem hohen logischen Pegel über, der den Frühsignal-PMOS-Transistor 128 einschaltet und den ersten NMOS-Transistor 164 ausschaltet. Dies beendet das Laden des Kondensators 160 und beginnt das Entladen des Kondensators 160 über den Frühsignal-PMOS-Transistor 128. Die Spannung an dem Kondensator 160 bei dem Phasenmischer 52, die auf einen Spannungswert von etwa VCC bei 314 geladen wurde, entlädt sich mit einer Entladungsrate von S bei 316.

Zu einer Zeit TH geht das Taktsignal CLK bei 300 zu einem niedrigen logischen Pegel bei 318 über und das invertierte Taktsignal bCLK bei 302 geht zu einem hohen logischen Pegel bei 320 über. Bei 322 bleibt die Spannung an dem Kondensator 160 in dem Phasenmischer 52 über dem Schwellenwert VTH bei 324 des Ausgangsinverters 162 in dem Phasenmischer 52 und das Ausgangssignal OUTPUT1 bei 306 bleibt bei einem niedrigen logischen Pegel. Der Ausgang des ersten Spätsignalinverters 152 in dem Phasenmischer 52 geht zu einem niedrigen logischen Pegel über, während das Ausgangssignal OUTPUT1 bei 306 bei einem niedrigen logischen Pegel bleibt und der Ausgang des zweiten NOR-Gatters 148 bei einem niedrigen logischen Pegel bleibt. Wenn alle drei Eingänge bei niedrigen logischen Pegeln liegen, geht der Ausgang des ersten NOR-Gatters 146 zu einem hohen logischen Pegel über, der den Spätsignal-PMOS-Transistor 150 einschaltet und den ersten NMOS-Transistor 166 ausschaltet. Der Kondensator 160 wird über den Frühsignal-PMOS-Transistor 128 und den Spätsignal-PMOS-Transistor 150 mit der zweifachen Entladungsrate oder 2S bei 326 entladen.

Bei dem Phasenmischer 54 geht zu der Zeit TH der Frühsignalinverter zu einem niedrigen logischen Pegel über und der Ausgang des ersten NAND-Gatters geht zu einem hohen logischen Pegel über, der den Frühsignal-PMOS-Transistor einschaltet und den ersten NMOS-Transistor ausschaltet. Dies beendet das Laden des Kondensators in dem Phasenmischer 54 und beginnt das Entladen des Kondensators über den Frühsignal-PMOS-Transistor. Die Spannung an dem Kondensator in dem Phasenmischer 54, die auf einen Spannungswert von etwa VCC bei 314 geladen wurde, entlädt sich mit einer Entladungsrate von S bei 328.

Zu einer Zeit TPS1 übertritt die Spannung an dem Kondensator 160 in dem Phasenmischer 52 bei 330 die Schwellenspannung VTH bei 324 und das Ausgangssignal OUTPUT1 bei 306 geht zu einem hohen logischen Pegel über, um einen Puls bei 332 zu liefern.

Zu einer Zeit TCLK geht das Taktsignal CLK bei 300 zu einem hohen logischen Pegel bei 334 über und das invertierte Taktsignal bCLK bei 302 geht zu einem niedrigen logischen Pegel bei 336 über. Bei 338 bleibt die Spannung an dem Kondensator in dem Phasenmischer 54 über dem Schwellenwert VTH bei 324 des Ausgangsinverters in dem Phasenmischer 54 und das Ausgangssignal OUTPUT2 bei 308 bleibt bei einem niedrigen logischen Pegel. Der Ausgang des ersten Spätsignalinverters geht zu einem niedrigen logischen Pegel über, während das Ausgangssignal OUTPUT2 bei 308 bei einem niedrigen logischen Pegel bleibt und der Ausgang des zweiten NOR-Gatters bei einem niedrigen logischen Pegel bleibt. Wenn alle drei Eingänge bei niedrigen logischen Pegeln liegen, geht der Ausgang des ersten NOR-Gatters zu einem hohen logischen Pegel über, der den Spätsignal-PMOS-Transistor einschaltet und den ersten NMOS-Transistor ausschaltet. Der Kondensator in dem Phasenmischer 54 wird über den Frühsignal-PMOS-Transistor und den Spätsignal-PMOS-Transistor mit der zweifachen Datenrate oder 2S bei 340 entladen.

Bei dem Phasenmischer 52 geht zu der Zeit TCLK der Frühsignalinverter 120 zu einem niedrigen logischen Pegel über und der Ausgang des ersten NAND-Gatters 124 geht zu einem hohen logischen Pegel über, der den Frühsignal-PMOS-Transistor 128 einschaltet und den ersten NMOS-Transistor 164 ausschaltet. Dies beendet das Laden des Transistors 160 und beginnt das Entladen des Transistors 160 über den Frühsignal-PMOS-Transistor 128. Die Spannung an dem Kondensator 160 in dem Phasenmischer 52, der zu einem Spannungswert von etwa VCC bei 314 geladen wurde, entlädt sich mit einer Entladungsrate von S bei 342.

Zu einer Zeit TPS2 übertritt die Spannung an dem Kondensator in dem Phasenmischer 54 bei 344 die Schwellenspannung VTH bei 324 und das Ausgangssignal OUTPUT2 bei 308 geht zu einem hohen logischen Pegel über, um einen Puls bei 346 zu liefern. Die Spannung an dem Kondensator 160 in dem Phasenmischer 52 entlädt sich weiterhin mit der Entladungsrate von S bei 342 und die Sequenz wiederholt sich selbst.

Die ansteigende Flanke des Pulses bei 346 liegt bei der Zeit TPS2 und die ansteigende Flanke des Pulses bei 332 liegt bei der Zeit TPS1. Die Zeit zwischen der ansteigenden Flanke des Pulses bei 346 und der ansteigenden Flanke des Pulses bei 332 beträt einen halben Taktzyklus. Die Zeit TPS1 ist die gleiche wie die Zeit TPS in Gleichung V, wobei D1 und D2 in 4 die gleichen wie D1 und D2 in 5 sind. Während der Zeit zwischen der Zeit TH und der Zeit TCLK entlädt der Kondensator in dem Phasenmischer 54 den Spannungswert D3 in Fig. VI.

Gleichung VI
  • D3 = S·(TCLK – TH)
  • swobei S die Entladungsrate ist, die gleiche wie die Entladungsrate S in Gleichung I ist, und (TCLK – TH) ist die Entladungszeit.

Während der Zeit zwischen der Zeit TCLK und der Zeit TPS2 entlädt der Kondensator in dem Phasenmischer 54 den Spannungswert D4 in Gleichung VII.

Gleichung VII
  • D4 = (2·S)·(TPS2 – TCLK)
  • wobei (2·5) die Entladungsrate ist und (TPS2 – TCLK) die Entladungszeit ist.

Die Spannung, die zwischen der Zeit TH und der Zeit TPS2 entladen wird, ist in Gleichung VIII gegeben.

Gleichung VIII
  • VCC – VTH = D3 + D4
  • swobei der Kondensator in dem Phasenmischer 54 zu dem hohen Spannungspegel von VCC geladen und zu der Schwellenspannung VTH des Eingangsinverters in dem Phasenmischer 54 zu der Zeit TPS2 entladen wird. Die Schwellenspannung VTH des Ausgangsinverters in dem Phasenmischer 54 ist die gleiche wie die Schwellenspannung VTH des Ausgangsinverters 162 in dem Phasenmischer 52.

Ein Ersetzen der Spannungswerte D3 und D4 in Gleichung VIII und ein Reduzieren resultiert in Gleichung IX.

Gleichung IX
  • VCC – VTH = (2·S·TPS2) – (S × TH) – (S·TCLK)

Ein Lösen nach TPS2 in Gleichung IX resultiert in Gleichung X.

Gleichung X
  • TPS2 = (((VCC – VTH)/S) + TH + TCLK)/2

Ein Subtrahieren von TPS1, was TPS in Gleichung V ist, von TPS2 in Gleichung X resultiert in Gleichung XI.

Gleichung XI
  • (((VCC – VTH)/S) + TH + TCLK)/2 –
  • (((VCC – VTH)/S) + TH)/2 = TCLK/2
  • swobei TCLK die Länge eines Taktzyklus ist und TLCK/2 ein halber Taktzyklus ist.

Somit beträgt die Zeit zwischen der ansteigenden Flanke des Pulses bei 346 und der ansteigenden Flanke des Pulses bei 332 einen halben Taktzyklus. Ferner beträgt die Zeit zwischen irgendwelchen benachbarten Pulsen bei den Ausgangssignalen OUTPUT1 und OUTPUT2 einen halben Taktzyklus. Der Belastungszykluskorrektor 28 korrigiert den Belastungszyklus eingehender Taktsignale durch ein Liefern von ansteigenden Flanken, die einen halben Taktzyklus auseinander sind, für einen Belastungszyklus von 50%.

6 ist ein Diagramm, das ein Ausführungsbeispiel eines Belastungszykluskorrektors 400 gemäß der vorliegenden Erfindung darstellt. Der Belastungszykluskorrektor 400 ist dem Belastungszykluskorrektor 28 von 2 ähnlich. Der Belastungszykluskorrektor 400 umfasst einen ersten Phasenmischer 402, einen zweiten Phasenmischer 404, eine erste Verzögerungsschaltung 406 und eine zweite Verzögerungsschaltung 408. Der erste Phasenmischer 402 ist dem ersten Phasenmischer 52 (in 2 und 3 gezeigt) ähnlich und der zweite Phasenmischer 404 ist dem zweiten Phasenmischer 54 (in 2 gezeigt) ähnlich. Der Phasenmischer 402 und der Phasenmischer 404 umfassen jeweils einen Früh-Eingang E, einen Spät-Eingang L und einen Ausgang 0.

Der Eingang der Verzögerungsschaltung 406 empfängt das Taktsignal CLK bei 410 und liefert das verzögerte Taktsignal CLKD bei 412. Der Eingang der Verzögerungsschaltung 408 empfängt das invertierte Taktsignal bCLK bei 414 und liefert das verzögerte invertierte Taktsignal bCLKD bei 416. Das Taktsignal CLK bei 410 ist die Inverse des invertierten Taktsignals bCLK bei 414.

Der Früh-Eingang E des Phasenmischers 402 empfängt das verzögerte Taktsignal CLKD bei 412 und der Spät-Eingang L des Phasenmischers 402 empfängt das invertierte Taktsignal bCLK bei 414. Der Früh-Eingang E des Phasenmischers 404 empfängt das verzögerte invertierte Taktsignal bCLKD bei 416 und der Spät-Eingang L des Phasenmischers 404 empfängt das Taktsignal CLK bei 410. Der Ausgang 0 des Phasenmischers 402 liefert Pulse in dem Ausgangssignal OUTPUT1 bei 418 und der Ausgang des Phasenmischers 404 liefert Pulse in dem Ausgangssignal OUTPUT2 bei 420.

Während jedes Taktzyklus des Taktsignals CLK bei 410 und des invertierten Taktsignals bCLK bei 414 ist ein Puls in dem Ausgangssignal OUTPUT1 bei 418 vorgesehen und ist ein Puls in dem Ausgangssignal OUTPUT2 bei 420 vorgesehen. Jeder Puls in dem Ausgangssignal OUTPUT1 bei 418 beginnt im Wesentlichen einen Taktzyklus nach dem Beginn eines anderen Pulses im Ausgangssignal OUTPUT1 bei 418 und im Wesentlichen einen halben Taktzyklus nach dem Beginn eines Pulses in dem Ausgangssignal OUTPUT2 bei 420. Jeder Puls in dem Ausgangssignal OUTPUT2 bei 420 beginnt im Wesentlichen einen Taktzyklus nach dem Beginn eines anderen Pulses in dem Ausgangssignal OUTPUT2 bei 420 und im Wesentlichen einen halben Taktzyklus nach dem Beginn eines Pulses in dem Ausgangssignal OUTPUT1 bei 418.

Der Phasenmischer 402 empfängt das verzögerte Taktsignal CLKD bei 412 und das invertierte Taktsignal bCLK bei 414. In Betrieb tritt die ansteigende Flanke des verzögerten Taktsignals CLKD bei 412 vor der ansteigenden Flanke des invertierten Taktsignals bCLK bei 414 auf, um das Entladen des Kondensators in dem Phasenmischer 402 zu beginnen. Die ansteigende Flanke des verzögerten Taktsignals CLKD bei 412 tritt näher an der ansteigenden Flanke des invertierten Taktsignals dCLK bei 414 auf als die ansteigende Flanke des Taktsignals CLK bei 410, die verzögert wurde, um die ansteigende Flanke des verzögerten Taktsignals CLKD bei 412 zu liefern. Durch ein Empfangen des verzögerten Taktsignals CLKD bei 412 anstelle des Taktsignals CLK bei 410 an dem Früh-Eingang E liefert der Phasenmischer 402 einen Puls nach einer kürzeren Mischzeit als der Belastungszykluskorrektor 28. Das Empfangen des verzögerten Taktsignals CLKD bei 412 anstelle des Taktsignals CLK bei 410 an dem Früh-Eingang E liefert ferner mehr Zeit für ein Vorladen des Kondensators in dem Phasenmischer 402, bevor die nächste ansteigende Flanke des verzögerten Taktsignals CLKD bei 412 das Entladen des Kondensators beginnt.

Der Phasenmischer 404 empfängt das verzögerte invertierte Taktsignal bCLKD bei 416 und das Taktsignal CLK bei 410. In Betrieb tritt die ansteigende Flanke des verzögerten invertierten Taktsignals bCLKD bei 416 vor der ansteigenden Flanke des Taktsignals CLK bei 410 auf, um das Entladen des Kondensators in dem Phasenmischer 404 zu beginnen. Die ansteigende Flanke des verzögerten invertierten Taktsignals bCLKD bei 416 tritt näher an der ansteigenden Flanke des Taktsignals CLK bei 410 auf als die ansteigende Flanke in dem invertierten Taktsignal bCLK bei 414, das verzögert wurde, um die ansteigende Flanke des verzögerten invertierten Taktsignals bCLKD bei 416 zu liefern. Durch ein Empfangen des verzögerten Taktsignals bCLKD bei 416 anstelle des invertierten Taktsignals bCLK bei 414 an dem Früh-Eingang E liefert der Phasenmischer 404 einen Puls nach einer kürzeren Mischzeit als der Belastungszykluskorrektor 28. Das Empfangen des verzögerten invertierten Taktsignals bCLKD bei 416 anstelle des invertierten Taktsignals bCLK bei 414 an dem Früh-Eingang E liefert ferner mehr Zeit für ein Vorladen des Kondensators in dem Phasenmischer 404, bevor die nächste ansteigende Flanke des verzögerten invertierten Taktsignals bCLKD bei 416 das Entladen des Kondensators beginnt.

7 ist ein Zeitdiagramm, das den Betrieb des Belastungszykluskorrektors 400 von 6 darstellt. Der Belastungszykluskorrektor 400 umfasst den Phasenmischer 402 und den Phasenmischer 404. Der Phasenmischer 402 umfasst den Früh-Eingang E, der das verzögerte Taktsignal CLKD bei 500 empfängt, und den Spät-Eingang L, der das invertierte Taktsignal bCLK bei 502 empfängt. Der Phasenmischer 404 umfasst den Früh-Eingang E, der das verzögerte invertierte Taktsignal bCLKD bei 504 empfängt, und den Spät-Eingang L, der das Taktsignal CLK bei 506 empfängt.

Der Phasenmischer 402 liefert das Ausgangssignal OUTPUT1 bei 508 und der Phasenmischer 404 liefert das Ausgangssignal OUTPUT2 bei 510. Jedes der Ausgangssignale OUTPUT1 bei508 und OUTPUT2 bei 510 umfasst einen Puls pro Taktzyklus des Taktsignals CLK bei 506 und des invertierten Taktsignals bCLKD bei 502. Jeder Puls, der durch den Phasenmischer 404 geliefert wird, ist einen halben Taktzyklus von einem Puls, der durch den Phasenmischer 402 geliefert wird, und jeder Puls, der durch den Phasenmischer 402 geliefert wird, ist einen halben Taktzyklus von einem Puls, der durch den Phasenmischer 404 geliefert wird.

Zu einer Zeit 0 geht das verzögerte Taktsignal CLKD bei 500 zu einem hohen logischen Pegel bei 512 über und das invertierte verzögerte Taktsignal bCLKD bei 504 geht zu einem niedrigen logischen Pegel bei 514 über. Der Ausgang des Frühsignalinverters in dem Phasenmischer 402 geht zu einem niedrigen logischen Pegel über und der Ausgang des ersten NAND-Gatters in dem Phasenmischer 402 geht zu einem hohen logischen Pegel über, was den Frühsignal-PMOS-Transistor einschaltet und den ersten NMOS-Transistor ausschaltet. Dies beendet das Laden des Kondensators und beginnt das Entladen des Kondensators in dem Phasenmischer 402 über den Frühsignal-PMOS-Transistor.

Zu einer Zeit TH1 geht das Taktsignal CLK bei 506 zu einem niedrigen logischen Pegel bei 516 über und das invertierte Taktsignal bCLK bei 502 geht zu einem hohen logischen Pegel bei 518 über. Der Ausgang des ersten NOR-Gatters geht zu einem hohen logischen Pegel über, der den Spätsignal-PMOS-Transistor einschaltet und den ersten NMOS-Transistor ausschaltet. Der Kondensator in dem Phasenmischer 402 wird über den Frühsignal-PMOS-Transistor und den Spätsignal-PMOS-Transistor entladen. Zu einer Zeit TPS1 übertritt die Spannung an dem Kondensator in dem Phasenmischer 402 die Schwellenspannung des Ausgangsinverters und das Ausgangssignal OUTPUT1 bei 508 geht zu einem hohen logischen Pegel über, um einen Puls bei 420 zu liefern.

Zu einer Zeit TDH geht das verzögerte Taktsignal CLKD bei 500 zu einem niedrigen logischen Pegel bei 522 über und das invertierte verzögerte Taktsignal bCLKD bei 504 geht zu einen hohen logischen Pegel bei 524 über. Der Ausgang des Frühsignalinverters in dem Phasenmischer 504 geht zu einem niedrigen logischen Pegel über und der Ausgang des ersten NAND-Gatters in dem Phasenmischer 404 geht zu einem hohen logischen Pegel über, was den Frühsignal-PMOS-Transistor einschaltet und den ersten NMOS-Transistor ausschaltet. Dies beendet das Laden des Kondensators und beginnt das Entladen des Kondensators in dem Phasenmischer 404 über den Frühsignal-PMOS-Transistor.

Zu einer Zeit TCLK geht das invertierte Taktsignal bCLK bei 502 zu einem niedrigen logischen Pegel bei 526 über und das Taktsignal CLK bei 506 geht zu einem hohen logischen Pegel bei 528 über. Der Ausgang des ersten NOR-Gatters in dem Phasenmischer 404 geht zu einem hohen logischen Pegel über, der den Spätsignal-PMOS-Transistor einschaltet und den ersten NMOS-Transistor ausschaltet. Der Kondensator in dem Phasenmischer 404 wird über den Frühsignal-PMOS-Transistor und den Spätsignal-PMOS-Transistor entladen. Zu einer Zeit TPS2 übertritt die Spannung an dem Kondensator in dem Phasenmischer 404 die Schwellenspannung des Ausgangsinverters und das Ausgangssignal OUTPUT2 bei 510 geht zu einem hohen logischen Pegel über, um einen Puls bei 530 zu liefern.

Zu einer Zeit TDL geht das verzögerte Taktsignal CLKD bei 500 zu einem hohen logischen Pegel bei 532 über und das invertierte verzögerte Taktsignal bCLKD bei 504 geht zu einem niedrigen logischen Pegel bei 534 über. Der Ausgang des Frühsignalinverters in dem Phasenmischer 402 geht zu einem niedrigen logischen Pegel über und der Ausgang des ersten NAND-Gatters in dem Phasenmischer 402 geht zu einem hohen logischen Pegel über, was den Frühsignal-PMOS-Transistor einschaltet und den ersten NMOS-Transistor ausschaltet. Dies beendet das Laden des Kondensators und beginnt das Entladen des Kondensators in dem Phasenmischer 402 über den Frühsignal-PMOS-Transistor.

Zu einer Zeit TH2 geht das Taktsignal CLK bei 406 zu einem niedrigen logischen Pegel bei 536 über und das invertierte Taktsignal bCLK bei 502 geht zu einem hohen logischen Pegel bei 528 über. Der Ausgang des ersten NOR-Gatters geht zu einem hohen logischen Pegel über, der den Spätsignal-PMOS-Transistor einschaltet und den ersten NMOS-Transistor ausschaltet. Der Kondensator in dem Phasenmischer 402 wird über den Frühsignal-PMOS-Transistor und den Spätsignal-PMOS-Transistor entladen und die Pulssequenz wiederholt sich bei den Ausgangssignalen OUTPUT1 bei 508 und OUTPUT2 bei 510.

Während jedes Taktzyklus des Taktsignals CLK bei 506 und des invertierten Taktsignals bCLK bei 502 wird ein Puls in dem Ausgangssignal OUTPUT1 bei 508 geliefert und wird ein Puls in dem Ausgangssignal OUTPUT2 bei 510 geliefert. Jeder Puls in dem Ausgangssignal OUTPUT1 bei 508 beginnt einen Taktzyklus nach dem Beginn eines anderen Pulses in dem Ausgangssignal OUTPUT1 bei 508 und einen halben Taktzyklus nach dem Beginn eines Pulses in dem Ausgangssignal OUTPUT2 bei 510. Jeder Puls in dem Ausgangssignal OUTPUT2 bei 510 beginnt einen Taktzyklus nach dem Beginn eines anderen Pulses in dem Ausgangssignal OUTPUT2 bei 510 und einen halben Taktzyklus nach Beginn eines Pulses in dem Ausgangssignal OUTPUT1 bei 508.

Das Taktsignal CLK bei 506 ist beinahe einen halben Taktzyklus verzögert, um das verzögerte Taktsignal CLKD bei 500 zu liefern. Die ansteigende Flanke bei 512 des verzögerten Taktsignals CLKD bei 500 tritt weniger als einen halben Taktzyklus vor der ansteigenden Flanke bei 518 des invertierten Taktsignals bCLK bei 502 auf, um das Entladen des Kondensators in dem Phasenmischer 402 zu beginnen. Durch ein Empfangen des verzögerten Taktsignals CLKD bei 500 anstelle des Taktsignals CLK bei 506 an dem Früh-Eingang E liefert der Phasenmischer 402 den Puls 520 nach einer kürzeren Mischzeit zwischen der ansteigenden Flanke bei 512 und der ansteigenden Flanke bei 518 verglichen mit der längeren Mischzeit zwischen der ansteigenden Flanke (nicht gezeigt) des Taktsignals CLK bei 506 und der ansteigenden Flanke bei 518. Durch das Empfangen des verzögerten Taktsignals CLKD bei 500 anstelle des Taktsignals CLK bei 506 an dem Früh-Eingang E ist ferner die Zeit für das Laden des Kondensators in dem Phasenmischer 402 auf die Zeit zwischen dem Puls bei 520 und der verzögerten ansteigenden Flanke bei 532 in dem verzögerten Taktsignal CLKD bei 500 erhöht, verglichen mit der Zeit zwischen dem Puls bei 520 und der ansteigenden Flanke bei 528 bei dem Taktsignal CLK bei 506.

Das invertierte Taktsignal bCLK bei 502 ist beinahe einen halben Taktzyklus verzögert, um das verzögerte invertierte Taktsignal bCLKD bei 504 zu liefern. Die ansteigende Flanke bei 524 des verzögerten invertierten Taktsignals bCLKD bei 504 tritt weniger als einen halben Taktzyklus vor der ansteigenden Flanke bei 528 des Taktsignals CLK bei 506 auf, um das Entladen des Kondensators in dem Phasenmischer 404 zu beginnen. Durch ein Empfangen des verzögerten invertierten Taktsignals bCLKD bei 504 anstelle des invertierten Taktsignals bCLK bei 504 anstelle des invertierten Taktsignals bCLK bei 502 an dem Früh-Eingang E liefert der Phasenmischer 504 den Puls bei 530 nach einer kürzeren Mischzeit zwischen der ansteigenden Flanke bei 524 und der ansteigenden Flanke bei 528 verglichen mit der längeren Mischzeit zwischen der ansteigenden Flanke bei 518 des invertierten Taktsignals bCLK bei 502 und der ansteigenden Flanke bei 528. Durch das Empfangen des verzögerten invertierten Taktsignals bCLKD bei 504 anstelle des invertierten Taktsignals bCLK bei 502 an dem Früh-Eingang E ist ferner die Zeit für das Laden des Kondensators in dem Phasenmischer 402 auf die Zeit zwischen dem Puls bei 530 und der nächsten ansteigenden Flanke in dem verzögerten invertierten Taktsignal bCLKD bei 504 erhöht, verglichen mit der Zeit zwischen dem Puls bei 530 und der ansteigenden Flanke bei 538 in dem invertierten Taktsignal bCLK bei 502.

Obwohl spezifische Ausführungsbeispiele hierin dargestellt und beschrieben wurden, ist Durchschnittsfachleuten auf dem Gebiet ersichtlich, dass eine Vielfalt anderer und/oder äquivalenter Implementierungen die spezifischen gezeigten und beschriebenen Ausführungsbeispiele ersetzen können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Adaptionen oder Variationen der spezifischen Ausführungsbeispiele abdecken, die hierin erörtert sind. Deshalb soll diese Erfindung lediglich durch die Ansprüche und die Äquivalente derselben begrenzt sein.


Anspruch[de]
  1. Belastungszykluskorrektor (28), der folgende Merkmale aufweist:

    eine erste Schaltung (52), die konfiguriert ist, um ein Taktsignal (CLK) zu empfangen, das eine erste Phase und eine zweite Phase aufweist, und um einen ersten Schwellenwert basierend auf der Länge der ersten Phase und eines Teils der zweiten Phase zu erhalten und einen ersten Puls ansprechend auf den ersten Schwellenwert zu liefern; und

    eine zweite Schaltung (54), die konfiguriert ist, um das Taktsignal (CLK) zu empfangen und um einen zweiten Schwellenwert basierend auf der Länge der zweiten Phase und eines Teils der ersten Phase zu erhalten und einen zweiten Puls ansprechend auf den zweiten Schwellenwert zu liefern, wobei die Zeit zwischen dem Beginn des ersten Pulses und dem Beginn des zweiten Pulses im Wesentlichen einen halben Taktzyklus beträgt.
  2. Belastungszykluskorrektor (28) gemäß Anspruch 1, bei dem die erste Schaltung (52) konfiguriert ist, um eine Ladung an einem ersten Kondensator während der ersten Phase und eines Teils der zweiten Phase einzustellen, um den ersten Schwellenwert zu erhalten, und die zweite Schaltung (54) konfiguriert ist, um eine Ladung an einem zweiten Kondensator während der zweiten Phase und eines Teils der ersten Phase einzustellen, um den zweiten Schwellenwert zu erhalten.
  3. Belastungszykluskorrektor (28) gemäß Anspruch 1 oder 2, bei dem die erste Schaltung (52) konfiguriert ist, um einen ersten Kondensator während der ersten Phase und eines Teils der zweiten Phase zu entladen, um den ersten Schwellenwert zu erhalten, und die zweite Schaltung (54) konfiguriert ist, um einen zweiten Kondensator während der zweiten Phase und eines Teils der ersten Phase zu entladen, um den zweiten Schwellenwert zu erhalten.
  4. Belastungszykluskorrektor (28) gemäß einem der Ansprüche 1 bis 3, bei dem, die erste Schaltung (52) konfiguriert ist, um einen ersten Kondensator mit einer ersten Rate während der ersten Phase und mit einer zweiten Rate während eines Teils der zweiten Phase zu entladen, und die zweite Schaltung (54) konfiguriert ist, um einen zweiten Kondensator mit einer dritten Rate während der zweiten Phase und mit einer vierten Rate während eines Teils der ersten Phase zu entladen.
  5. Belastungszykluskorrektor (28) gemäß Anspruch 4, bei dem die erste Rate im Wesentlichen gleich der dritten Rate ist und die zweite Rate im Wesentlichen gleich der vierten Rate ist.
  6. Belastungszykluskorrektor (28) gemäß Anspruch 4 oder 5, bei dem die zweite Rate im Wesentlichen zweimal die erste Rate ist und die vierte Rate im Wesentlichen zweimal die dritte Rate ist.
  7. Belastungszykluskorrektor (28) gemäß einem der Ansprüche 1 bis 6, bei dem die erste Schaltung (52) konfiguriert ist, um ein invertiertes Taktsignal (bCLK) zu empfangen, das die Inverse des Taktsignals (CLK) ist, und die zweite Schaltung (54) konfiguriert ist, um das invertierte Taktsignal (bCLK) zu empfangen, das die Inverse des Taktsignals (CLK) ist.
  8. Belastungszykluskorrektor (28) gemäß einem der Ansprüche 1 bis 7, bei dem die erste Schaltung (52) konfiguriert ist, um eine erste voreingestellte Ladung an einem ersten Kondensator während der zweiten Phase zu liefern, und die zweite Schaltung (54) konfiguriert ist, um eine zweite voreingestellte Ladung an einem zweiten Kondensator während der ersten Phase zu liefern.
  9. Belastungszykluskorrektor (28) gemäß Anspruch 8, bei dem die erste Schaltung (52) konfiguriert ist, um die Ladung an dem ersten Kondensator während der ersten Phase und eines Teils der zweiten Phase zu ändern, um den ersten Schwellenwert zu erhalten, und die zweite Schaltung (54) konfiguriert ist, um die Ladung an dem zweiten Kondensator während der zweiten Phase und eines Teils der ersten Phase zu ändern, um den zweiten Schwellenwert zu erhalten.
  10. Belastungszykluskorrektor (400), der folgende Merkmale aufweist:

    eine erste Schaltung;

    eine zweite Schaltung; und

    eine dritte Schaltung, die konfiguriert ist, um einen Schwellenwert ansprechend auf einen Ladungsfluss zu erhalten, der durch die erste Schaltung und die zweite Schaltung geregelt ist, wobei die erste Schaltung konfiguriert ist, um ein Taktsignal (CLK) zu empfangen und den Ladungsfluss bei einem ersten Übergang des Taktsignals zu verändern, und die zweite Schaltung konfiguriert ist, um den Ladungsfluss bei einem zweiten Übergang des Taktsignals (CLK) zu verändern, und die erste Schaltung die zweite Schaltung konfiguriert sind, um den Ladungsfluss ansprechend auf ein Erhalten des Schwellenwerts zu verändern.
  11. Belastungszykluskorrektor (400) gemäß Anspruch 10, bei dem die erste Schaltung konfiguriert ist, um den Ladungsfluss bei dem ersten Übergang zu erhöhen, und die zweite Schaltung konfiguriert ist, um den Ladungsfluss bei dem zweiten Übergang zu erhöhen.
  12. Belastungszykluskorrektor (400) gemäß Anspruch 11, bei dem die erste Schaltunqg konfiguriert ist, um den Ladungsfluss ansprechend auf ein Erhalten des Schwellenwerts zu verringern, und die zweite Schaltung konfiguriert ist, um den Ladungsfluss ansprechend auf ein Erhalten des Schwellenwerts zu verringern.
  13. Belastungszykluskorrektor (400) gemäß Anspruch 12, der eine vierte Schaltung aufweist, die konfiguriert ist, um einen Ladungsfluss ansprechend auf ein Erhalten des Schwellenwerts zu erhöhen.
  14. Belastungszykluskorrektor (400) gemäß einem der Ansprüche 10 bis 13, bei dem die dritte Schaltung einen Kondensator aufweist und die erste Schaltung konfiguriert ist, um den Ladungsfluss weg von dem Kondensator bei dem ersten Übergang zu erhöhen, und die zweite Schaltung konfiguriert ist, um den Ladungsfluss weg von dem Kondensator bei dem zweiten Übergang zu erhöhen.
  15. Belastungszykluskorrektor (400) gemäß Anspruch 14, bei dem die erste Schaltung konfiguriert ist, um den Ladungsfluss weg von dem Kondensator ansprechend auf ein Erhalten des Schwellenwerts zu verringern, und die zweite Schaltung konfiguriert ist, um den Ladungsfluss weg von dem Kondensator ansprechend auf ein Erhalten des Schwellenwerts zu verringern.
  16. Belastungszykluskorrektor (400) gemäß Anspruch 14 oder 15, der eine vierte Schaltung aufweist, die konfiguriert ist, um den Ladungsfluss zu dem Kondensator ansprechend auf ein Erhalten des Schwellenwerts zu erhöhen.
  17. Belastungszykluskorrektor, der folgende Merkmale aufweist:

    eine Einrichtung zum Empfangen eines Taktsignals (CLK);

    eine Einrichtung zum Verändern eines Ladungsflusses bei einem ersten Übergang des Taktsignals (CLK);

    eine Einrichtung zum Verändern des Ladungsflusses bei einem zweiten Übergang des Taktsignals (CLK);

    eine Einrichtung zum Erhalten eines Schwellenwerts ansprechend auf den Ladungsfluss, der bei dem ersten Übergang und dem zweiten Übergang verändert wird; und

    eine Einrichtung zum Verändern des Ladungsflusses ansprechend auf ein Erhalten des Schwellenwerts.
  18. Belastungszykluskorrektor gemäß Anspruch 17, bei dem:

    die Einrichtung zum Verändern eines Ladungsflusses bei einem ersten Übergang folgendes Merkmal aufweist:

    eine Einrichtung zum Erhöhen des Ladungsflusses bei dem ersten Übergang; und

    die Einrichtung zum Verändern des Ladungsflusses bei einem zweiten Übergang folgendes Merkmal aufweist:

    eine Einrichtung zum Erhöhen des Ladungsflusses bei dem zweiten Übergang.
  19. Belastungszykluskorrektor gemäß Anspruch 18, bei dem die Einrichtung zum Verändern des Ladungsflusses ansprechend auf ein Erhalten des Schwellenwerts folgendes Merkmal aufweist:

    eine Einrichtung zum Verhindern des Ladungsflusses weg von einem Transistor ansprechend auf ein Erhalten des Schwellenwerts.
  20. Belastungszykluskorrektor gemäß Anspruch 19, der folgendes Merkmal aufweist:

    eine Einrichtung zum Erhöhen des Ladungsflusses zu dem Kondensator ansprechend auf ein Erhalten des Schwellenwerts.
  21. Belastungszykluskorrektor, der folgende Merkmale aufweist:

    eine Einrichtung zum Empfangen eines Taktsignals (CLK), das eine erste Phase und eine zweite Phase aufweist;

    eine Einrichtung zum Erhalten eines ersten Schwellenwerts basierend auf der Länge der ersten Phase und eines Teils der zweiten Phase;

    eine Einrichtung zum Erhalten eines zweiten Schwellenwerts einen halben Taktzyklus nach einem Erhalten des ersten Schwellenwerts basierend auf der Länge der zweiten Phase und eines Teils der ersten Phase;

    eine Einrichtung zum Liefern eines ersten Pulses ansprechend auf den ersten Schwellenwert; und

    eine Einrichtung zum Liefern eines zweiten Pulses ansprechend auf den zweiten Schwellenwert.
  22. Belastungszykluskorrektor gemäß Anspruch 21, bei dem:

    die Einrichtung zum Erhalten eines ersten Schwellenwerts folgendes Merkmal aufweist:

    eine Einrichtung zum Verändern einer Ladung an einem ersten Kondensator während der ersten Phase und eines Teils der zweiten Phase, um den ersten Schwellenwert zu erhalten; und

    die Einrichtung zum Erhalten eines zweiten Schwellenwerts folgendes Merkmal aufweist:

    eine Einrichtung zum Verändern einer Ladung an einem zweiten Kondensator während der zweiten Phase und eines Teils der ersten Phase, um den zweiten Schwellenwert zu erhalten.
  23. Belastungszykluskorrektor gemäß Anspruch 21 oder 22, bei dem:

    die Einrichtung zum Erhalten eines ersten Schwellenwerts folgendes Merkmal aufweist:

    eine Einrichtung zum Entladen eines ersten Kondensators mit einer ersten Rate während der ersten Phase und mit einer zweiten Rate während eines Teils der zweiten Phase; und

    die Einrichtung zum Erhalten eines zweiten Schwellenwerts folgendes Merkmal aufweist:

    eine Einrichtung zum Entladen eines zweiten Kondensators mit einer dritten Rate während der zweiten Phase und einer vierten Rate während eines Teils der ersten Phase.
  24. Speicherschaltung, die folgende Merkmale aufweist:

    einen Speicher (24); und

    einen Belastungszykluskorrektor (28), der folgende Merkmale umfasst:

    eine erste Schaltung (52), die konfiguriert ist, um ein Taktsignal (CLK) zu empfangen, das eine erste Phase und eine zweite Phase aufweist, und um einen ersten Schwellenwert basierend auf der Länge der ersten Phase und eines Teils der zweiten Phase zu erhalten und einen ersten Puls ansprechend auf den ersten Schwellenwert zu liefern; und

    eine zweite Schaltung (54), die konfiguriert ist, um das Taktsignal (CLK) zu empfangen und um einen zweiten Schwellenwert basierend auf der Länge der zweiten Phase und eines Teils der ersten Phase zu erhalten und einen zweiten Puls ansprechend auf den zweiten Schwellenwert zu liefern, wobei die Zeit zwischen dem Beginn des ersten Pulses und dem Beginn des zweiten Pulses im Wesentlichen einen halben Taktzyklus beträgt.
  25. Speicherschaltung gemäß Anspruch 24, bei der der Belastungszykluskorrektor (28) konfiguriert ist, um das Taktsignal (CLK) von einer Hostschaltung (22) zu empfangen.
  26. Verfahren zum Korrigieren eines Belastungszyklus, das folgende Schritte aufweist:

    Empfangen eines Taktsignals (CLK), das eine erste Phase und eine zweite Phase aufweist;

    Erhalten eines ersten Schwellenwerts basierend auf der Länge der ersten Phase und eines Teils der zweiten Phase;

    Erhalten eines zweiten Schwellenwerts einen halben Taktzyklus nach einem Erhalten des ersten Schwellenwerts basierend auf der Länge der zweiten Phase und eines Teils der ersten Phase;

    Liefern eines ersten Pulses ansprechend auf den ersten Schwellenwert; und Liefern eines zweiten Pulses ansprechend auf den zweiten Schwellenwert.
  27. Verfahren gemäß Anspruch 26, bei dem:

    das Erhalten eines ersten Schwellenwerts folgenden Schritt aufweist:

    Verändern einer Ladung an einem ersten Kondensator während der ersten Phase und eines Teils der zweiten Phase, um den ersten Schwellenwert zu erhalten; und

    das Erhalten eines zweiten Schwellenwerts folgenden Schritt aufweist:

    Verändern einer Ladung an einem zweiten Kondensator während der zweiten Phase und eines Teils der ersten Phase, um den zweiten Schwellenwert zu erhalten.
  28. Verfahren gemäß Anspruch 26 oder 27, bei dem:

    das Erhalten eines ersten Schwellenwerts der folgende Schritte aufweist:

    Entladen eines ersten Kondensators mit einer ersten Rate während der ersten Phase; und

    Entladen des ersten Kondensators mit einer zweiten Rate während eines Teils der zweiten Phase; und

    das Erhalten eines zweiten Schwellenwerts der folgende Schritte aufweist:

    Entladen eines zweiten Kondensators mit einer dritten Rate während der zweiten Phase; und

    Entladen des zweiten Kondensators mit einer vierten Rate während eines Teils der ersten Phase.
  29. Verfahren gemäß Anspruch 28, bei dem die erste Rate im Wesentlichen gleich der dritten Rate ist und die zweite Rate im Wesentlichen gleich der vierten Rate ist.
  30. Verfahren gemäß Anspruch 28 oder 29, bei dem die zweite Rate im Wesentlichen zweimal die erste Rate ist und die vierte Rate im Wesentlichen zweimal die dritte Rate ist.
Es folgen 6 Blatt Zeichnungen






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