Elektronische Treiberschaltung für Wortleitungen einer Speichermatrix
und Speichervorrichtung
Die Erfindung betrifft eine elektronische Treiberschaltung für Wortleitungen
einer Speichermatrix sowie eine Speichervorrichtung, insbesondere eine MRAM-Speichervorrichtung.
Halbleiterspeicher bestehen üblicherweise aus einem Zellenfeld mit
einer Matrix von Spalten- und Zeilenleitungen, den Wort- und Bitleitungen, an deren
Schnittpunkten sich die jeweilige Speicherzelle befindet. Dabei dient die Wortleitung
in einem Speicherbauelement der Adressierung bei Lese- und Schreibvorgängen, die
Bitleitung dem Lesen bzw. dem Beschreiben der Speicherzelle.
Als Speicherelemente bei einer MRAM-Speicherzelle werden typischerweise
magnetische Tunnelelemente (TMR-Elemente; TMR: Tunnelmagnetwiderstand; engl.: tunneling
magneto resistance) verwendet. Ein solches TMR-Element besteht im Prinzip aus
zwei Magnetschichten, einer hartmagnetischen und einer weichmagnetischen Schicht.
Diese sind durch eine isolierende Zwischenschicht mit einer Dicke von nur wenigen
Atomlagen voneinander getrennt. Die Magnetisierungen in den beiden Schichten können
sowohl gleichgerichtet als auch gegeneinander gerichtet sein. Die isolierende Barriere
zwischen den Magnetschichten ist so dünn, dass nach Anlegen einer Spannung einige
Elektronen hindurch gelangen können; es fließt ein sogenannter Tunnelstrom. Die
Stärke des Tunnelstroms hängt dabei von der Orientierung der Magnetisierungsrichtungen
zueinander ab.
Beschrieben wird ein solcher Speicher, indem man durch Anlegen eines
elektrischen Stroms an Wortleitung und Bitleitung die Magnetisierungsrichtung der
sogenannten "weichen" Magnetschicht festlegt. Durch die Richtung der Ströme wird
der Inhalt des Speicherelements bestimmt. Die benötigten Ströme sind besonders
beim Schreiben relativ hoch (ca. 2,5mA), da die Magnetisierung durch die Überlagerung
der Magnetfelder der Ströme in der Wortleitung und Bitleitung bewirkt wird.
Beim Lesevorgang wird an die Wortleitung der selektierten Speicherzelle
eine definierte Spannung angelegt, die gegenüber der Spannung der selektierten
Bitleitungen unterschiedlich sein sollte. An den senkrecht zu den Wortleitungen
verlaufenden Bitleitungen kann dann - je nach Beschaffung der Auswerteschaltung
an den Bitleitungen - ein Lesestrom oder eine Lesespannung ausgewertet werden,
der/die je nach Inhalt der adressierten Speicherzelle verschieden ist.
Diese Ansteuerungsbedingungen erfordern, dass jede Wortleitung einer
Speichermatrix bei einem MRAM-Bauelement von zum Teil sehr leistungsstarken Transistoren
getrieben werden muss, die in integrierten Schaltkreisen eine größere Fläche einnehmen.
Diese Transistoren sollten in der Lage sein, die hohen Schreibströme zu schalten
und verschiedene Spannungspotentiale für die nicht-aktivierten und die aktivierten
Wortleitungen vorzusehen. Für die extrem dicht aneinanderliegenden Wortleitungen
eines MRAM-Zellenfelds wird somit ein spezielles Konzept benötigt, um den Flächen-
und Verdrahtungsaufwand der Wortleitungstreiberschaltung zu minimieren.
Es ist daher Aufgabe der Erfindung, eine Treiberschaltung für die
Wortleitungen einer Speichermatrix zur Verfügung zu stellen, womit der Verdrahtungsaufwand
und die Fläche der Treiberschaltung reduziert werden können.
Diese Aufgabe wird durch die elektronische Schaltung nach Anspruch
1, mit der Speichervorrichtung nach Anspruch 16 gelöst.
Erfindungsgemäß ist vorgesehen, dass eine solche Treiberschaltung
für Wortleitungen einer Speichermatrix eine Treiberquelle, vorzugsweise eine Strom-/Spannungsquelle,
mit mehreren Ausgängen und mehrere Wortleitungsschalter aufweist. Diese Wortleitungsschalter
verbinden schaltbar die Ausgänge der Treiberquelle mit den Wortleitungen. Die Ausgänge
der Treiberquelle weisen mehrere kodierte Ausgänge auf, die über die Wortleitungsschalter
mit den Wortleitungen verbunden sind, wobei die Wortleitungsschalter über ein oder
mehrere Steuersignale selektiert werden. Diese kodierten Ausgänge liefern die
erforderlichen Signale zum Lesen und Schreiben von Speicherzellen an einer Wortleitung.
Das erfindungsgemäße Konzept besteht darin, dass zunächst eine Anzahl
von Wortleitungen selektiert und daran die kodierten Ausgänge einer Treiberquelle
angelegt werden. Die kodierten Ausgänge der Treiberquelle sind dabei durch die
entsprechenden Wortleitungsschalter von den nicht selektierten Wortleitungen getrennt.
Durch diese Treiberschaltung kann vermieden werden, für jede der Wortleitungen
einen eigenen Leitungstreiber oder einen aufwendigen Wortleitungsschalter vorzusehen,
der nach Art eines Multiplexers jeweils die zur Verfügung gestellten Signale auf
die Wortleitung durchschaltet. Auf diese Weise können die Wortleitungsschalter
mit geringem Schaltungs- und Verdrahtungsaufwand aufgebaut werden.
In einer bevorzugten Ausführungsform ist vorgesehen, dass jeder kodierte
Ausgang der Treiberquelle verschiedene Ausgangswerte annehmen kann, die jeweils
einem bestimmten Betriebsmodus der Wortleitungen entsprechen. Diese Ausgänge sind
so kodiert sind, dass sie die verschiedenen Ausgangswerte je nach gewünschtem
Betriebsmodus der jeweiligen Wortleitung zur Verfügung stellen. Die Kodierung des
jeweiligen Ausgangs, der jeweils nur auf eine der Wortleitungen durchgeschaltet
ist, erfolgt entsprechend einer vorgesehenen Adressierung der jeweiligen Wortleitung
und des dort vorgesehenen Betriebsmodus. Dadurch, dass die Kodierung der Wortleitungssignale
bereits in der Treiberquelle vorgenommen wird, kann der Schaltungsaufwand für
die Wortleitungsschalter erheblich reduziert werden.
Vorzugsweise ist es weiterhin vorgesehen, dass die Ausgänge der Treiberquelle
mindestens einen weiteren Ausgang umfassen, der auf alle nicht durch das Steuersignal
selektierten Wortleitungen durchgeschaltet ist. Dadurch wird erreicht, dass sich
die nicht aktiven Wortleitungen auf einem festen Potential befinden und nicht durch
Floaten eine unerwünschte Spannung annehmen.
Es kann weiterhin gemäß einer bevorzugten Ausführungsform vorgesehen
sein, dass die Schaltung mehrere Steuersignale empfängt, von denen jedes eine Anzahl
der mehreren Wortleitungsschalter steuert und dass höchstens eines der Steuersignale
die kodierten Ausgänge der Treiberquelle auf die jeweiligen Wortleitungen über
die Wortleitungsschalter durchschaltet. Auf diese Weise liegt jeweils nur einer
der kodierten Ausgänge an jeweils einer der Wortleitungen an. Dadurch kann man
vorteilhaft die Anzahl der zur Verfügung gestellten Ausgänge der Treiberquelle
verringern. Somit werden die Wortleitungen in mehrere Blöcke unterteilt, wobei
jeder der Blöcke eine Anzahl von Wortleitungen aufweist, die der Anzahl der kodierten
Ausgänge der Treiberquelle entspricht. Es ist dabei zweckmäßig, den jeweiligen
Schaltungs- und Verdrahtungsaufwand, der durch die Realisierung einer Treiberquelle
mit einer Anzahl von Ausgängen entsteht, und die Einsparung von Schaltungs- und
Verdrahtungsaufwand bei den Wortleitungsschaltern gegeneinander abzuwägen.
Vorzugsweise sind die Wortleitungsschalter als Transistoren ausgebildet.
Dies hat den Vorteil, dass diese bei integrierten Schaltungen einfach zu realisieren
sind. Bei integrierten Schaltungen ist es ferner aus technologischen Gründen zweckmäßig,
MOS-Transistoren als Schaltelemente vorzusehen. Diese sind ferner verlustarm,
d.h. der Steuereingang ist nahezu stromlos, so dass beim Ansteuern mehrerer solcher
Steuereingänge, z.B. durch das Steuersignal, wenig Treiberleistung benötigt wird.
Vorzugsweise sind die kodierten Ausgänge der Treiberquelle mit Hilfe
der ersten Transistoren und/oder mindestens eines der weiteren Ausgänge der Treiberquelle
über die zweiten Transistoren mit den Wortleitungen schaltbar verbunden. Die ersten
Transistoren sind dabei vorzugsweise so gewählt, dass sie bei einer Selektierung
durch das Steuersignal durchschalten, und die zweiten Transistoren sind so gewählt,
dass sie bei dem gleichen Steuersignal sperren. Die kodierten Ausgänge werden
dann infolge der Selektierung durch das Steuersignal auf die Wortleitungen geschaltet.
Die weiteren Ausgänge werden folglich an die nicht durch das Steuersignal selektierten
Wortleitungen über die zweiten Transistoren an die Wortleitungen angelegt. Vorteilhaft
wird hierdurch erreicht, dass je nach Selektierung entweder die kodierten Ausgänge
oder die weiteren Ausgänge auf die Wortleitungen geschaltet werden, wodurch der
jeweilige Betriebsmodus einer Wortleitung definiert ist.
Vorzugsweise kann vorgesehen sein, dass die ersten Transistoren N-MOS-Transistoren
und die zweiten Transistoren P-MOS-Transistoren sind und mit jeweils einer Wortleitung
verbunden sind, wobei die ersten und zweiten Transistoren von dem Steuersignal
gesteuert werden. Dies ist vorteilhaft, da N-MOS- und P-MOS-Transistoren komplementär
betrieben werden können, so dass sie mit nur einem Steuersignal angesprochen werden
können.
Gemäß einer bevorzugten Ausführungsform ist weiterhin vorgesehen,
dass die ersten und zweiten Transistoren N-MOS-Transistoren sind, die durch zwei
Steuersignale so gesteuert werden, dass jeweils nur der erste oder nur der zweite
Transistor an jeder der Wortleitungen durchgeschaltet und der jeweils andere gesperrt
ist. Dies ist vorteilhaft, da N-MOS-Transistoren bei gleicher Leistung eine geringere
Fläche als P-MOS-Transistoren aufweisen und Spannungspegel in anderen Bereichen
schalten können.
Vorzugsweise liegt an mindestens einem der kodierten Ausgänge ein
erstes Spannungspotential und an dem weiteren Ausgang der Treiberquelle ein zweites
Spannungspotential an, wobei das erste und das zweite Spannungspotential etwa gleich
sind. Beim Wechseln zwischen Schreib- und Lesevorgang sollte das Spannungspotential
aller nicht selektierten und aller nicht aktiven Wortleitungen, d.h. Wortleitungen,
die sich nicht in einem Lese- oder Schreibmodus befinden, vorzugsweise unverändert
bleiben, da auch hier ein Stromfluss durch die nicht adressierten Speicherelemente
möglichst vermieden werden soll.
In einer bevorzugten Ausführungsform sind vier Wortleitungen vorgesehen,
die durch ein Steuersignal aktiviert werden, da dadurch die Fläche des Schaltungsaufwands
für die Wortleitungen minimiert werden kann. Im allgemeinen kann die Anzahl der
Wortleitungen, die durch ein Steuersignal ausgewählt werden, aber beliebig angenommen
werden.
Vorzugsweise gibt der Ausgang der Treiberquelle, der über den entsprechenden
Wortleitungsschalter mit einer aktiven Wortleitung verbunden ist, zum Schreiben
in die Speichermatrix einen Strom aus. Mit einem solchen Schreibstrom auf der Wortleitung
lassen sich z.B. TMR-Speicherelemente in MRAMS beschreiben.
In einer bevorzugten Ausführungsform gibt der Ausgang der Treiberquelle,
der über den entsprechenden Wortleitungsschalter mit einer aktiven Wortleitung
verbunden ist, zum Lesen aus der Speichermatrix eine Lesespannung aus. Diese Lesespannung
sollte gegenüber der Spannung an den nicht-selektierten Wortleitungen unterschiedlich
sein. Dies ist notwendig, um sicherzustellen, dass nur über die aktive Wortleitung
ein Strom durch die TMR-Speicherzelle fließt. Bei gleichen Spannungen würde das
eventuell zu einem Stromfluss durch mehrere TMR-Elemente führen, wodurch man nicht
mehr feststellen könnte, durch welche Speicherzelle der Strom fließt und man somit
den Inhalt der einzelnen Speicherzelle nicht mehr lesen könnte.
Weiterhin ist vorzugsweise eine Speichervorrichtung mit einer erfindungsgemäßen
Treiberschaltung vorgesehen. Darin lässt sich der Schaltungsaufwand für die Wortleitungstreiber
stark reduzieren, wodurch der Wortleitungsabstand verringert werden kann.
Diesbezüglich ist bei der Speichervorrichtung weiterhin vorgesehen,
dass beide Enden der Wortleitungen jeweils mit der erfindungsgemäßen Treiberschaltung
versehen werden können. Dadurch lassen sich parasitäre Stromflüsse verringern.
Dabei ist jedoch darauf zu achten, dass bei Einprägen von Strömen auf die jeweilige
aktive Wortleitung die Ausgangsströme der kodierten Treiberquelle an beiden Enden
den gleichen Betrag, aber unterschiedliche Vorzeichen aufweisen müssen.
Die Erfindung wird im folgenden anhand der Figuren und der nachfolgenden
Beschreibung näher erläutert. Es zeigen
- Fig. 1
- einen vordekodierten Wortleitungsschalter mit NMOS- und PMOS-Transistoren;
und
- Fig. 2
- einen vordekodierten Wortleitungsschalter mit NMOS-Transistoren.
In Fig. 1 ist ein Schaltungskonzept gezeigt, in dem Blöcke von jeweils
vier Wortleitungen WLi-2-WLi+1; WLi+2-WLi+5
durch jeweils ein Steuersignal SLNP eines Zeilendekodierers 1 angesteuert werden.
Dieses Schaltungskonzept basiert auf der Verwendung von NMOS- und PMOS-Transistoren
N1-N8; P1-P8. Die NMOS-Transistoren
N1 bis N4 bzw. N5 bis N8 sind so geschaltet,
dass an deren Steuereingängen (Gates) jeweils das Steuersignal SLNPk
bzw. SLNPk+1 aus dem Zeilendekodierer 1 anliegt, wodurch die vier Ausgänge
IV0-IV3 einer Strom/Spannungsquelle 2 jeweils auf vier selektierte Wortleitungen
WL durchgeschaltet werden. Je nach Kodierung der Ausgänge IV0-IV3, d.h. je nachdem,
ob ein Strom- oder Spannungswert an IV0 bis IV3 anliegt, fließt ein Strom durch
die Wortleitung WL bzw. liegt eine Spannung an. Die PMOS-Transistoren P1
bis P8 sind so geschaltet, dass sie bei einem anliegenden, nicht selektierenden
Steuersignal SLNPk+1 aus dem Zeilendekodierer 1 eine Spannung V0 aus
einem weiteren Ausgang V0 der Strom/Spannungsquelle 2 auf die Wortleitungen WL
durchschalten. Die Anzahl der Ausgänge IV0 - IV3 ist nicht auf die Zahl vier beschränkt,
sondern wird vom Fachmann je nach Anwendungsfall gewählt.
Zur Darstellung des Schaltungskonzepts wird zunächst ein Schreibvorgang
auf die Wortleitung WLi einer MRAM-Speichermatrix 3 betrachtet. Dazu
wird über den Ausgang IV2 und den durchgeschalteten Transistor N3 in
die Wortleitung WLi der Schreibstrom eingeprägt, während an allen übrigen
Wortleitungen WLi-2, WLi-1 und WLi+1 im wesentlichen
die entsprechende Spannung aus den Ausgängen IV0, IV1, IV3 der Strom-/Spannungsquelle
und an WLi+2 bis WLi+5 im wesentlichen die Spannung V0 anliegen.
Vorzugsweise haben diese Spannungen gleiches Potential, das so gewählt ist, dass
ein Stromfluss durch die angeschlossenen Speicherzellen vermieden wird. Der Zeilendekodierer
1 gibt das Steuersignal SLNPk, das Steuersignal SLNPk+1
und eventuell weitere Steuersignale SLNPk+n aus. Durch das selektierende
Steuersignal SLNPk sind die vier NMOS-Transistoren N1 bis
N4 eingeschaltet, und die vier NMOS-Transistoren N5 bis N8
an der Steuersignalleitung SLNPk+1 (und an allen weiteren SLNPk+n)
ausgeschaltet. Mit den jeweils an beiden Steuersignalleitungen angeschlossenen
vier PMOS-Transistoren P1 bis P4 und P5 bis P8
verhält es sich genau umgekehrt. Die PMOS-Transistoren P1 bis P4
an der Steuerleitung SLNPk sind gesperrt, und durch das Signal SLNPk+1
werden die Transistoren P5 bis P8 durchgeschaltet. Die durch
das Steuersignal SLNPk durchgeschalteten NMOS-Transistoren N1
bis N4
lassen die Ströme und im wesentlichen auch die Spannungen der
Stromspannungsquellen IV0 bis IV3 durch.
In dem dargestellten Beispiel wird von dem Ausgang IV2 der Strom-/Spannungsquelle
2 über den durchlässigen NMOS-Transistor N3 der Schreibstrom in die
Wortleitung WLi eingeprägt. Über die Ausgänge IV0, IV1 und IV3, der
Strom-/Spannungsquelle 2 werden über die NMOS-Transistoren N1, N2
und N4 die jeweilige, vorzugsweise gleiche Spannungen an die nicht selektierten
Wortleitungen WLi-2, WLi-1 und WLi+1 angelegt.
Bei den durch das Steuersignal SLNPk+1 des Zeilendekodierers 1 nicht
selektierten Wortleitungsblöcken WLi+2-WLi+5 sind die PMOS-Transistoren
P5 bis P8 durchgeschaltet. An den Wortleitungen WLi+2
bis WLi+5 liegt dann etwa die Spannung V0 an. Diese Spannung ist vorzugsweise
so dimensioniert, dass sie gleich den Spannungen IV0, IV1 und IV3 ist.
Das Lesen aus dem Speicher geschieht analog. Soll ein Datenwort ausgelesen
werden, das an der Adresse der Wortleitung WLi gespeichert ist, so wird
über IV2 nicht ein Strom, sondern eine Spannung angelegt, die sich von den übrigen
Spannungen unterscheidet, wodurch die Wortleitung WLi selektiert wird.
Über IV0, IV1, IV3 und V0 liegen ebenfalls alle nicht adressierten Wortleitungen
WLi-2, WLi-1, WLi+1-WLi+5 der Speichermatrix
3 auf einer festen Spannung. Es handelt sich dabei vorzugsweise um die gleiche
Spannung, die auch beim Schreiben an den nicht adressierten Wortleitungen WL angelegen
hat.
Die Strom-/Spannungsquelle mit den kodierten Ausgängen IV0 bis IV3
übernehmen also gleichzeitig das Bereitstellen der Treiberleistung und einen Teil
der Adressierung, wodurch der Aufwand an Steuerleitungen SLNP vom Zeilendekodierer
1 zu den Schalttransistoren N1 - N8; P1-P8
nur ein Viertel der Wortleitungen WL der Speichermatrix 3 beträgt.
Die Strom-/Spannungsquelle 2 ist so gestaltet, dass sowohl für Lese-
als auch für Schreibvorgänge die Wortleitungen WL eines Viererblocks durch die
Ausgangssignale IV0 bis IV3 angesteuert werden. An den nicht adressierten Wortleitungen
WLi-2, WLi-1, WLi+1 liegen entsprechend an dem
jeweiligen Ausgang im wesentlichen (abzüglich eines Spannungsabfalls über den
jeweiligen Schalttransistor) die Spannungen IV0-IV3 an. Die Spannung V0 liegt an
allen Wortleitungen WLi+2-WLi+5 der nicht durch das Steuersignal
SLNPk selektierten Viererblöcke an.
Beim Schreibvorgang in eine MRAM-Speicherzelle wird eine bestimmte
Wortleitung WL durch einen entsprechenden Strom an dem bestimmten Ausgang IV0
-IV3 der Strom-/Spannungsquelle 2 adressiert. Dieser Strom kann je nach zu schreibenden
Speicherinhalt eine positive oder negative Flussrichtung aufweisen. Beim Lesen
in einer MRAM-Speicherzelle ist das adressierende Ausgangssignal eine Spannung,
die gegenüber der Spannung der nicht selektierten Wortleitungen WL verschieden
ist. Diese führt zu einem Stromfluss durch die Speicherzelle auf die daran angeschlossenen
Bitleitungen, wobei die Stärke des Stroms den Inhalt der Speicherzelle repräsentiert.
Die Wahl aus den möglichen Spannungen ist bei der Verwendung von
PMOS-Transistoren gemäß dem Ausführungsbeispiel nach Fig. 1 eingeschränkt. Insbesondere
das Spannungspotential von 0V lässt sich bei den Standardbetriebsbedingungen von
integrierten Schaltkreisen (z.B. VDD=5V, 3,3V bzw. 1,8 V bzw. VGND=0V)
nicht mit P-MOS-Transistoren auf die Wortleitungen WL schalten. Deshalb werden
in einer weiteren Ausführungsform gemäß Fig. 2 NMOS-Transistoren anstelle der PMOS-Transistoren
verwendet, da diese sich besser für das Schalten von Spannungen nahe dem Potential
von 0 Volt eignen. Die Funktion ist ähnlich der Schaltung in Figur 1. Die PMOS-Schalttransistoren
zum Schalten des Ausgangs V0 sind jedoch nun durch NMOS-Transistoren N9
bis N12 und N13 bis N16 ersetzt. Diese können jedoch
aufgrund der erforderlichen Gate-Spannung nicht mehr gemeinsam über eine Leitung
mit den zugehörigen NMOS-Transistoren N1 bis N4 und N5
und N8 geschaltet werden. Für jeden Viererblock werden deshalb getrennte
Steuerleitungen SLN1k
und SLN2k benötigt, wodurch der Verdrahtungsaufwand
für die Steuerleitungen SLNP nur noch auf die Hälfte der Anzahl der Wortleitungen
WL der Speichermatrix 3 reduziert werden kann. Dieser Nachteil wird jedoch aufgewogen,
da integrierte NMOS-Transistoren bei gleicher Treiberleistung eine geringere Fläche
als PMOS-Transistoren benötigen.
Die logischen Pegel SLN1k und SLN2k verlaufen
im wesentlichen invertiert. Lediglich die Spannungspegel von SLN2k sind
gegenüber dem Ausführungsbeispiel der Fig. 1 so dimensioniert, dass sie ein Schalten
der Spannung V0 mit Hilfe der NMOS-Transistoren N9 bis N12
bzw. N13 bis N16 auf die Wortleitungen WL ermöglichen.
Um den Strom in die selektierte Wortleitung WL einprägen zu können,
kann es zweckmäßig sein, an beiden Enden der Wortleitungen WL eine Beschaltung
gemäß dieser Erfindung einzusetzen, wobei jedoch die Strom-/Spannungsquellen 2
Ströme mit gleichem Betrag aber unterschiedlichem Vorzeichen liefern sollten.
Solche gegenpolig gerichtete Stromquellen vermindern parasitäre Stromflüsse in
erheblichem Maße. Auf ähnliche Weise können durch das Anlegen einer Spannung auf
beiden Seiten einer Wortleitung WL die Auswirkungen von Spannungsabfällen durch
parasitäre Ströme reduziert werden.
Die in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen
offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger
Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen
wesentlich sein.
Bezugszeichenliste
- 1
- Zeilendekodierer
- 2
- Strom-/Spannungsquelle
- 3
- Speichermatrix
- N1-N16
- Wortleitungsschalter; N-MOS-Transistoren
- P1 - P8
- Wortleitungsschalter; P-MOS-Transistoren
- SLNPk, SLN1K, SLN2K
- Steuersignalleitungen
- WLi
- Wortleitungen
- IV0-IV3
- Ausgänge der Strom-/Spannungsquelle
- V0
- weiterer Ausgang der Strom-/Spannungsquelle