PatentDe  


Dokumentenidentifikation DE102005003139A1 27.07.2006
Titel ESD-geschütztes Halbleiterbauelement und Verfahren zu dessen Herstellung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Pöchmüller, Peter, Dr.-Ing., 82008 Unterhaching, DE
Vertreter Patentanwälte Lippert, Stachow & Partner, 01309 Dresden
DE-Anmeldedatum 21.01.2005
DE-Aktenzeichen 102005003139
Offenlegungstag 27.07.2006
Veröffentlichungstag im Patentblatt 27.07.2006
IPC-Hauptklasse H01L 23/60(2006.01)A, F, I, 20051207, B, H, DE
IPC-Nebenklasse H01L 23/50(2006.01)A, L, I, 20051207, B, H, DE   H01L 23/498(2006.01)A, L, I, 20051207, B, H, DE   
Zusammenfassung Der Erfindung, die ein ESD-geschütztes Halbleiterbauelement mit mindestens einem Halbleiterchip und einem Substrat und Verfahren zu dessen Herstellung betrifft, das eine Leiterstruktur mit metallischen Leitbahnen zur Verbindung des Halbleiterchips mit einer Schaltungsanordnung außerhalb des Halbleiterbauelementes aufweist, wobei die Leiterstruktur mindestens eine erste und eine zweite Leitbahn enthält, die durch einen zwischen der ersten und der zweiten Leitbahn liegenden Isolator aus dielektrischem Material voneinander elektrisch isoliert sind, liegt die Aufgabe zugrunde, ein ESD-geschütztes Halbleiterbauelement anzugeben, bei dem mit geringem Herstellungsaufwand und ohne zusätzlichen Materialaufwand ein wirksamer ESD-Schutz erreicht werden kann. Dies wird dadurch gelöst, dass mindestens eine der beiden Leitbahnen eine Erweiterung in Richtung zu der jeweils anderen Leitbahn aufweist, die sich der jeweils anderen Leitbahn bis auf einen Abstand nähert, der so bemessen ist, dass die Spannungsfestigkeit des Isolators im Bereich der Erweiterung kleiner ist als die Höhe des elektrostatischen Potentials.

Beschreibung[de]

Die Erfindung betrifft ein ESD-geschütztes Halbleiterbauelement mit mindestens einem Halbleiterchip und einem Substrat, das eine Leiterstruktur mit metallischen Leitbahnen zur Verbindung des Halbleiterchips mit einer Schaltungsanordnung außerhalb des Halbleiterbauelementes aufweist. Dabei enthält die Leiterstruktur mindestens eine erste und eine zweite Leitbahn, die durch einen zwischen der ersten und der zweiten Leitbahn liegenden Isolator aus dielektrischem Material voneinander elektrisch isoliert sind. Weiterhin weist das Halbleiterbauelement Mittel zur Ableitung eines elektrostatischen Potentials von der ersten zu der zweiten Leitbahn auf.

Die Erfindung betrifft auch ein erstes Verfahren zur Herstellung eines Halbleiterbauelementes, bei dem die Leiterstruktur mittels einer Maske auf der Substratoberfläche abgebildet wird und entsprechend der Maskenabbildung die Leiterstruktur aufgebracht wird.

Die Erfindung betrifft auch ein zweites Verfahren zur Herstellung eines Halbleiterbauelementes, bei dem auf einer ersten dielektrischen Schicht in einer ersten Ebene über einen ersten Maskierungsprozess ein erster Teil der Leiterstruktur, der die erste Leitbahn enthält, aufgebracht wird, eine den Isolator bildende zweite dielektrische Schicht über der ersten Leiterstruktur abgeschieden wird, und auf die Oberfläche der zweiten dielektrischen Schicht in einer zweiten Ebene über einen zweiten Maskierungsprozess ein zweiter Teil der Leiterstruktur, der die zweite Leitbahn enthält, aufgebracht wird.

Halbleiter sind grundsätzlich gegen elektrostatische Entladungen (electro static discharge = ESD) zu schützen. Diese ESD führen regelmäßig zur Zerstörung der Halbleiterstrukturen und mithin zu einer Funktionsbeeinträchtigung oder zu einem Funktionsausfall von Halbleiterschaltkreisen.

Bekannt ist es, so genannte ESD-Schutzschaltungen einzusetzen, die zusammen mit der übrigen Schaltungsanordnung auf einem Halbleiterchip integriert werden. Diese ESD-Schutzschaltungen bestehen aus parasitären Widerständen, Entladungsdioden, Entladungstransistoren oder Kombinationen von diesen Bauelementen.

Bei der Entwicklung neuer Technologien ist man bestrebt, immer kleinere Strukturbreiten zu erreichen, was auch dazu führt, dass immer dünnere Gateoxide bei den Transistoren eines Halbleiterbauelementes eingesetzt werden, die es immer schwerer werden lassen, entsprechende wirksame ESD-Schutzschaltungen oder andere Maßnahmen zu realisieren.

Üblicherweise sind Chips in Halbleiterbauelementen verpackt. Dazu werden sie auf ein Substrat montiert und mit Leitbahnen dieses Substrates elektrisch leitend verbunden. Dies geschieht üblicher Weise über Drahtbrücken. Dazu weisen die Leitbahnen Bondpads auf, die der Verbindung der Drahtbrücke auf der Substratseite dienen. Der Halbleiterchip selbst weist entsprechende Bondpads auf, die auf der Chipseite mit der Drahtbrücke verbunden werden.

Die Substrate und die Leiterstrukturen selbst können unterschiedliche Konfigurationen aufweisen. So sind beispielsweise FBGA-Bauelemente bekannt (FBGA = Fine Ball Grid Array), bei denen auf einem Substrat eine Leiterstruktur hergestellt ist, die an der vom Chip abgewandten Unterseite des Substrats mit Ballpads versehen ist. Auf diesen Ballpads sind sodann Lotkugeln angeordnet, die der äußeren Verbindung des Halbleiterbauelementes mit anderen Schaltungsanordnungen dienen.

Der Chip selbst ist bei FBGA-Halbleiterbauelementen auf der Chipseite des Substrates montiert. Hierbei kann der Chip auch Bestandteil eines Chipstapels sein, wenn beispielsweise mehrere Halbleiterchips angeordnet sind, die ihrerseits untereinander oder mit der Leiterstruktur des Substrates verbunden sind.

Eine andere Ausgestaltung von Bauelementen stellen so genannte Leadframes dar. Diese Leadframes weisen eine Montagestelle für die Chips auf, auf die die Chips zumeist mit ihrer inaktiven Seite montiert werden. Sodann werden Drahtbrücken zu den Beinen des Leadframes gezogen.

In jedem Falle verleiht eine Verkapselung der Bauelemente durch Gehäuseteile, beispielsweise über einen Verguss der Halbleiterbauelemente durch ein Gussmaterial, eine hinreichende Festigkeit.

In der US 5,955,762 ist ein Halbleiterbauelement beschrieben, welches eine Schutzschicht vorsieht, die den Halbleiterchips vor einer Zerstörung durch ESD schützt. Dabei ist diese Schutzschicht substratseitig zwischen zwei Leitern angeordnet. Diese Schutzschicht besteht aus einem speziellen Material, was üblicherweise dielektrische Eigenschaften zeigt und beim Auftreten höherer Spannungen leitend wird. Dadurch wird es möglich, über diese Schutzschicht elektrostatische Entladungen abzuleiten.

Das US-Patent 5,970,321 beschreibt ein entsprechendes Herstellungsverfahren für ein solches Halbleiterbauelement.

Nachteilig bei diesem Verfahren und dieser Anordnung ist es, dass zum einen eine besondere Schutzschicht vorzusehen ist, die in aller Regel einen oder mehrere zusätzliche Verfahrensschritte erfordern dürfte. Darüber hinaus sind die Entwicklung und der Einsatz eines speziellen Materials erforderlich, was den Aufwand für einen derartigen ESD-Schutz stark erhöht.

Der Erfindung liegt nunmehr die Aufgabe zugrunde, ein ESD-geschütztes Halbleiterbauelement anzugeben, bei dem mit geringem Herstellungsaufwand und ohne zusätzlichen Materialaufwand ein wirksamer ESD-Schutz auf der Substratseite erreicht werden kann.

Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, dass mindestens eine der beiden Leitbahnen eine Erweiterung in Richtung der jeweils anderen Leitbahn aufweist. Die Erweiterung nähert sich der jeweils anderen Leitbahn bis zu einem Abstand, der so bemessen ist, dass die Spannungsfestigkeit des Isolators im Bereich der Erweiterung kleiner ist, als die Höhe des elektrostatischen Potentials.

Die Spannungsfestigkeit ist zum einen abhängig von der Materialkonstante des dielektrischen Materials, zum anderen auch von der Breite des Abstandes zwischen zwei Leitbahnen. Wenn nunmehr der Abstand bewusst gering gehalten wird, so kann die Spannungsfestigkeit bewusst herab gesenkt werden, so dass es beim Auftreten von ESD zu Spannungsüberschlägen und damit zu einem Abbau der elektrostatischen Spannung zwischen den beiden Leitbahnen kommt.

In einer günstigen Ausgestaltung der Erfindung ist vorgesehen, dass beide Leitbahnen jeweils eine Erweiterung aufweisen und dass der Abstand zwischen den beiden Erweiterungen eingestellt ist.

Durch diese Maßnahme wird es möglich, eventuelle kapazitive Belastungen, die diese Erweiterungen für die Leitbahnen mit sich bringen können, gleichmäßig zu verteilen.

Das erfindungsgemäße Halbleiterbauelement ist dadurch weitergebildet, dass die Erweiterung an einer Kontaktfläche, die Bestandteil der Leitbahn ist, angeordnet ist. Derartige Kontaktflächen sind Bondpads oder Ballpads, die ohnehin schon von sich aus eine Erweiterung darstellen. Wenn nunmehr bewusst diese Erweiterung ausgenutzt wird, um einen geringen Abstand zu einer benachbarten Leiterbahn herzustellen, so kann der ESD-Schutz ohne weiteren zusätzlichen Aufwand realisiert werden.

Wie oben bereits gemerkt, ist die Spannungsfestigkeit abhängig von der Größe des Abstandes. Zweckmäßigerweise sollte der Abstand 1 bis 10 &mgr;m betragen. Weiterhin ist es günstig, dass der Abstand 2 bis 5 &mgr;m beträgt. Besonders bevorzugt ist ein Abstand in der Größenordnung von 3 &mgr;m. Mit einem Abstand von 3 &mgr;m kann in aller Regel eine Spannungsfestigkeit von 3 kV erreicht werden, was üblicherweise ausreichend ist, um einen Durchschlag der Gateoxide auf den Halbleiterchip zu verhindern.

In einer weiteren zweckmäßigen Ausgestaltung der Erfindung ist vorgesehen, dass die Breite der Erweiterung, über die der Abstand eingestellt ist, höchstens 1/100 der Länge der Leitbahn, die die Erweiterung aufweist, beträgt. Durch dieses Merkmal wird es möglich, dass der Einfluss von parasitären Widerständen oder parasitären Kapazitäten, die durch die Erweiterungen hergestellt werden, vernachlässigbar gering gestaltet wird. Es geht ja letztendlich nur darum, eine Stelle zu schaffen, an der sich die durch die elektrostatische Spannung bewirkte Hochspannung zwischen zwei Punkten entladen kann. Dementsprechend kann die Erweiterung in ihrem Bereich, in dem der geringe Abstand eingestellt ist, sogar eine Spitzenform aufweisen. Selbst eine Spitzenform ist geeignet, eine Entladung durch das dielektrische Material im Bereich des Abstandes zu realisieren.

In einer weiteren Ausgestaltung der Erfindung ist vorgesehen, dass die Leitbahnen in einer Ebene liegen und die Erweiterung als eine in dieser Ebene liegende Nase ausgebildet ist. Bei dieser Ausgestaltung handelt es sich um eine flache Struktur innerhalb einer Leiterstruktur, die in einer Ebene ausgebildet ist. Dabei werden eventuell auftretende ESD im Bereich der Nase auf die jeweils andere Leitbahn abgeleitet.

In einer alternativen Ausführungsform hierzu ist vorgesehen, dass die Leitbahnen in zwei Ebenen angeordnet sind und die Erweiterung als eine von einer Ebene in Richtung zur anderen Ebene reichenden Nase ausgebildet ist. Hierbei wird die Nase zu der darunter liegenden Leitbahn den Abstand einnehmen, der erforderlich ist, um gegebenenfalls eine ESD-Ableitung gezielt vornehmen zu können.

Verfahrensseitig wird die Erfindung für eine Gestaltung der Anordnung in einer Ebene dadurch gelöst, dass eine Maske eingesetzt wird, in der die Erweiterung mit eingearbeitet ist. Die Erweiterung wird damit zusammen mit der Leiterstruktur erzeugt.

Eine verfahrensseitige Lösung der erfindungsgemäßen Aufgabenstellung bei Halbleiterbauelementen mit einer Leiterstruktur in mindestens zwei Ebenen erfolgt dadurch, dass vor dem Aufbringen der zweiten Leiterstruktur über der ersten Leitbahn eine Vertiefung eingebracht wird, die anschließend mit dem Aufbringen der zweiten Leiterstruktur mit Metall gefüllt wird. Es wird somit sozusagen ein Loch gebohrt, welches mit Metall gefüllt wird. Dieses mit Metall gefüllte Loch stellt die Erweiterung der zweiten Leitbahn dar. Damit wird der Abstand zwischen der Erweiterung und der anderen Leitbahn in vertikaler Richtung realisiert.

Eine Ausgestaltung der Realisierung der Vertiefung besteht darin, dass die Vertiefung bis auf die Oberfläche der ersten Leitbahn eingebracht und anschließend mit einem dielektrischen Material bis zu einer Höhe, die dem Abstand entspricht, gefüllt wird. Diese Füllung erfolgt, bevor das Metall der zweiten Leiterstruktur eingebracht wird. Damit stellt dieses dielektrische Material, welches in einer günstigen Ausgestaltung Photoresist darstellt, den Abstand ein.

In einer anderen Ausgestaltung des erfindungsgemäßen Verfahrens ist vorgesehen, dass die Vertiefung in die Tiefe der zweiten dielektrischen Schicht durch einen Ätzprozess bis auf den Abstand eingebracht wird. Dieser Abstand wird dadurch eingestellt, dass der Ätzprozess bei Erreichen der Abstandsbreite gestoppt wird. Somit wird sozusagen eine „Druckbohrung" hergestellt, die anschließend mit Metall gefüllt wird, so dass die Erweiterung von der zweiten Leitbahn in Richtung zu der ersten Leitbahn durch die zweie dielektrische Schicht reicht und ebenfalls wieder vertikal angeordnet ist.

Die Erfindung soll nachfolgend anhand von Ausführungsbeispielen näher erläutert werden.

In den zugehörigen Zeichnungen zeigt

1 eine Draufsicht auf ein erfindungsgemäßes Halbleiterbauelement (unverkapselt) mit einem Package-Substrat nach dem Stand der Technik,

2 eine Draufsicht auf ein erfindungsgemäßes Halbleiterbauelement (unverkapselt) mit einem Leadframe nach dem Stand der Technik,

3 eine Draufsicht auf eine erfindungsgemäße Leiterstruktur mit einem ersten und einem zweiten Leiter und

4 einen Querschnitt durch eine erfindungsgemäße Leiterstruktur in zwei Ebenen.

Wie in 1 und 2 dargestellt, weist ein Halbleiterbauelement 1 ein Halbleiterchip 2 und ein Substrat 3 auf. Das Substrat 3 ist mit einer Leiterstruktur 4 versehen. Die Leiterstruktur ihrerseits enthält metallische Leitbahnen 5.

Die metallischen Leitbahnen 5 dienen der Verbindung des Halbleiterchips 2 mit einer nicht näher dargestellten Schaltungsanordnung außerhalb des Halbleiterbauelementes 1. Hierzu sind die metallischen Leitbahnen 5 mit Bondpads 6 versehen. Der Halbleiterchip 2 weist seinerseits Bondpads 7 auf. Somit kann eine Drahtbrücke 8 zwischen dem Bondpad 7 und dem Bondpad 8 hergestellt werden, wodurch der Halbleiterchip nach außen kontaktiert werden kann.

In 1 ist die Möglichkeit gezeigt, wie ein Chippackage auf dem Halbleitersubstrat montiert werden kann. So besteht nämlich die Möglichkeit, auf dem Halbleiterchip 2 noch weitere Chips aufzubringen und damit ein Chippackage herzustellen. Diese weiteren Halbleiterchips wären dann ihrerseits entweder mit dem Halbleiterbauelement 2 oder mit der Leiterstruktur 4 verbunden.

Wie in 1 dargestellt, enden die metallischen Leitbahnen 5 in Ballpads. Auf diese Ballpads können Lotkugeln aufgebracht werden, die sodann der weiteren Verbindung mit einer nicht näher dargestellten äußeren Beschaltung dienen können.

Die Leiterstruktur 4 gemäß 1 kann auch in mehreren Ebenen hergestellt werden, wie dies ausschnittsweise in 4 gezeigt ist.

Wie in 2 dargestellt, bestehen die metallischen Leitbahnen 5 aus Pins, die ihrerseits durch Löten oder durch Stecken mit einer nicht näher dargestellten Faltungsanordnung verbunden werden können.

Gemäß 3 ist eine erste metallische Leitbahn 9 zu einer zweiten metallischen Leitbahn 10 benachbart. Zwischen beiden metallischen Leitbahnen ist ein Isolator 11 angeordnet, der aus einem dielektrischen Material gefertigt ist.

In diesem Falle liegen die beiden metallischen Leitbahnen 9 und 10 in einer Ebene. Bei der ersten metallischen Leitbahn ist eine Erweiterung 12 in Form einer Nase vorgesehen, die bis auf einen Abstand 13 an die zweite metallische Leitbahn heranreicht. Die Breite 14 der Erweiterung 12 ist in diesem Falle genauso groß, wie die Breite der ersten metallischen Leitbahn 9.

Der Abstand 13 ist in diesem Beispiel auf 3 &mgr;m eingestellt, um somit zusammen mit der Dielektrizitätskonstante des Isolators 11 eine definierte Spannungsfestigkeit bis zu 3 kV zu gewährleisten. Oberhalb dieser Spannung findet sodann ein Potentialausgleich zwischen der ersten Leitbahn 9 und der zweiten Leitbahn 10 statt. Hierzu ist zweckmäßigerweise die erste Leitbahn 9 mit Groundpotential verbunden.

In 4 dargestellt ist die erste Leitbahn 9 in einer ersten Ebene 14 angeordnet. Auf der ersten Leitbahn 9 ist der Isolator 11 in Form einer dielektrischen Schicht aufgebracht.

Auf dem Isolator 11 wird sodann in einer zweiten Ebene 16 die zweite metallische Leitbahn 10 abgeschieden. Vorher wird zur Erzielung einer Vertiefung 17, die die Erweiterung 12 darstellt, durch einen Ätzvorgang eingebracht, der gestoppt wird, wenn der Abstand 13 zu der ersten metallischen Leitbahn 9 eingestellt ist. Sodann wird die zweite metallische Leitbahn 10 als Metallschicht abgeschieden. Auch in diesem Falle ist zweckmäßigerweise die zweite metallische Leitbahn mit Groundpotential verbunden, so dass eventuell auftretende elektrostatische Hochspannungen zwischen der ersten Leitbahn 9 und der zweiten Leitbahn 10 abgeleitet werden können, was eine Zerstörung des Halbleiterbauelementes, welches über die Bondpads 6 mit der ersten und zweiten metallischen Leitbahn verbunden ist, vermieden wird.

1Halbleiterbauelement 2Halbleiterchip 3Substrat 4Leiterstruktur 5metallische Leitbahn 6Bondpad 7Bondpad 8Drahtbrücke 9erste metallische Leitbahn 10zweite metallische Leitbahn 11Isolator 12Erweiterung 13Abstand 14Breite der Erweiterung 15erste Ebene 16zweite Ebene 17Vertiefung

Anspruch[de]
  1. ESD-geschütztes Halbleiterbauelement mit mindestens einem Halbleiterchip und einem Substrat, das eine Leiterstruktur mit metallischen Leitbahnen zur Verbindung des Halbleiterchips mit einer Schaltungsanordnung außerhalb des Halbleiterbauelementes aufweist, wobei die Leiterstruktur mindestens eine erste und eine zweite Leitbahn enthält, die durch einen zwischen der ersten und der zweiten Leitbahn liegenden Isolator aus dielektrischem Material voneinander elektrisch isoliert sind, und mit Mitteln zur Ableitung eines elektrostatischen Potentiales von der ersten zu der zweiten Leitbahn, dadurch gekennzeichnet, dass mindestens eine der beiden Leitbahnen (9; 10) eine Erweiterung (12) in Richtung zu der jeweils anderen Leitbahn (10; 9) aufweist, die sich der jeweils anderen Leitbahn (10; 9) bis auf einen Abstand (13) nähert, der so bemessen ist, dass die Spannungsfestigkeit des Isolators (11) im Bereich der Erweiterung (12) kleiner ist als die Höhe des elektrostatischen Potentiales.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass beide Leitbahnen (9; 10) jeweils eine Erweiterung (12) aufweisen und dass der Abstand (13) zwischen den beiden Erweiterungen (12) eingestellt ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Erweiterung (12) an einer Kontaktfläche (7), die Bestandteil der Leitbahn (9; 10) ist, angeordnet ist.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Abstand (13) 1 bis 10 &mgr;m beträgt.
  5. Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, dass der Abstand (13) 2 bis 5 &mgr;m beträgt.
  6. Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, dass der Abstand (13) 3 &mgr;m beträgt.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Breite (14) der Erweiterung (12), über die der Abstand (13) eingestellt ist, höchstens 1/100 Länge der Leitbahn (9; 10), die die Erweiterung (12) aufweist, beträgt.
  8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Leitbahnen (9; 10) in einer Ebene liegen und die Erweiterung (12) als eine in dieser Ebene liegende Nase ausgebildet ist.
  9. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Leitbahnen (9; 10) in zwei Ebenen (15; 16) angeordnet sind und die Erweiterung (12) als eine von einer Ebene (16) in Richtung zur anderen Ebene (15) reichende Nase ausgebildet ist.
  10. Verfahren zur Herstellung eines Halbleiterbauelementes nach Anspruch 8, bei dem die Leiterstruktur mittels einer Maske auf der Substratoberfläche abgebildet wird und entsprechend der Maskenabbildung die Leiterstruktur aufgebracht wird, dadurch gekennzeichnet, dass eine Maske eingesetzt wird, in der die Erweiterung (12) mit eingearbeitet ist und die Erweiterung (12) zusammen mit der Leiterstruktur (4) erzeugt wird.
  11. Verfahren zur Herstellung eines Halbleiterbauelementes nach Anspruch 9 bei dem auf einer ersten dielektrischen Schicht in einer ersten Ebene über einen ersten Maskierungsprozess ein erster Teil der Leiterstruktur, der die erste Leitbahn enthält, aufgebracht wird, dass eine den Isolator bildende zweite dielektrische Schicht über der ersten Leiterstruktur abgeschieden wird, dass auf die Oberfläche der zweiten dielektrischen Schicht in einer zweiten Ebene über einen zweiten Maskierungsprozess ein zweiter Teil der Leiterstruktur, der die zweite Leitbahn enthält, aufgebracht wird, dadurch gekennzeichnet, dass vor dem Aufbringen des zweiten Teiles der Leiterstruktur (4) über der ersten Leitbahn (9) eine Vertiefung (17) eingebracht wird, die anschließend mit dem Aufbringen des zweiten Teiles der Leiterstruktur (10) mit Metall gefüllt wird.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Vertiefung (17) bis auf die Oberfläche der ersten Leitbahn (9) eingebracht und anschließend mit einem dielektrischen Material bis zu einer Höhe, die dem Abstand (13) entspricht, gefüllt wird, bevor das Metall der zweiten Leiterstruktur (10) eingebracht wird.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Vertiefung (17) mit Photoresist teilweise gefüllt wird.
  14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Vertiefung (17) in die Tiefe der zweiten dielektrischen Schicht durch einen Ätzprozess bis auf den Abstand (13) eingebracht wird, indem der Ätzprozess gestoppt wird, wenn der Abstand (13) erreicht ist.
Es folgen 2 Blatt Zeichnungen






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

  Patente PDF

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com