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Dokumentenidentifikation DE102006002522A1 27.07.2006
Titel Halbleiterspeicherbauelement, Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen und Betriebsverfahren
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Jung, Dae-Hee, Yongin, Kyonggi, KR;
Park, Chul-Woo, Yongin, Kyonggi, KR;
Lee, Yun-Sang, Yongin, Kyonggi, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 12.01.2006
DE-Aktenzeichen 102006002522
Offenlegungstag 27.07.2006
Veröffentlichungstag im Patentblatt 27.07.2006
IPC-Hauptklasse G11C 8/14(2006.01)A, F, I, 20060303, B, H, DE
Zusammenfassung Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einem Feldbereich (200), der mehrere Speicherzellenfelder (201 bis 209) umfasst, einem Wortleitungsfreigabetreiber (211, 212) zur Erzeugung eines Wortleitungsfreigabesignals auf einer Wortleitungsfreigabesignalleitung (PXi<0-3>) in Reaktion auf mehrere Adresssignale und mit einem Subwortleitungstreiber (210) zum Treiben einer Subwortleitung in Reaktion auf ein angelegtes Wortleitungssignal und das angelegte Wortleitungsfreigabesignal. Weiter bezieht sich die Erfindung auf ein zugehöriges Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen und auf ein zugehöriges Betriebsverfahren.
Erfindungsgemäß verläuft die jeweilige Wortleitungsfreigabesignalleitung L-förmig vertikal und dann in einer Richtung horizontal vom Wortleitungsfreigabetreiber zum Subwortleitungstreiber.
Verwendung in der Halbleiterspeichertechnologie.

Beschreibung[de]

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen in einem Halbleiterspeicherbauelement sowie auf ein Betriebsverfahren hierfür.

Mit zunehmender Integrationsdichte von Halbleiterspeicherbauelementen kommt vermehrt ein hierarchisch aufgeteiltes Wortleitungsschema zum Einsatz. Dabei wird eine Wortleitung in mehrere Subwortleitungen von jeweils vorgegebener Länge unterteilt, die mittels eines Zeilendecoders und eines Subwortleitungstreibers angesteuert werden. Der Subwortleitungstreiber wird unter Verwendung eines von einem Hauptwortleitungstreiber abgegebenen Hauptwortleitungssignals und eines von einem Wortleitungsfreigabetreiber abgegebenen Wortleitungsfreigabesignals gesteuert.

1 veranschaulicht das Auswählen und Anordnen von Wortleitungen in einem herkömmlichen Halbleiterspeicherbauelement, bei dem eine Mehrzahl von Speicherzellenfeldern 101 bis 109 matrixförmig in einer vertikalen Richtung bzw. Spaltenrichtung und einer horizontalen Richtung bzw. Zeilenrichtung angeordnet sind. Wortleitungsfreigabetreiber (PXi-Treiber) 110, 111 sind in einer jeweiligen Verbindungs- bzw. Kreuzungszone eines Speicherkernbereichs angeordnet. Die Wortleitungsfreigabetreiber 110, 111 verwenden eine hohe Spannung VPP als Versorgungsspannung und treiben ihre Ausgangssignale mit der VPP-Spannung. Ein Subwortleitungstreiber (SWD) 112 ist zwischen einem Paar vertikal benachbarter Speicherzellenfelder angeordnet, z.B. wie gezeigt zwischen den Speicherzellenfeldern 105 und 108. Der Subwortleitungstreiber 112 treibt eine nicht gezeigte Subwortleitung in Reaktion auf ein Signal, das ihm über eine Hauptwortleitung NWE zugeführt wird, und in Reaktion auf die Ausgangssignale des Wortleitungsfreigabetreibers 110.

Genauer gesagt sind die Wortleitungsfreigabetreiber 110, 111 im herkömmlichen Halbleiterspeicherbauelement alternierend angeordnet, d.h. jeweils an jeder übernächsten Kreuzungszone, und zugehörige Wortleitungsfreigabesignalleitungen PXi<1,3> bzw. PXi<0,2> erstrecken sich in vertikale Richtung und verzweigen T-förmig beim jeweiligen Wortleitungsfreigabetreiber 110, 111 in beide entgegengesetzte horizontale Richtungen. Folglich sind die Wortleitungsfreigabesignalleitungen PXi<1,3> und PXi<0,2> entsprechend lang und stellen eine relativ hohe Last dar. Die Wortleitungsfreigabetreiber 110, 111 verbrauchen dementsprechend viel Leistung, und die Treibergeschwindigkeit für die Subwortleitungen ist entsprechend begrenzt.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements der eingangs genannten Art und eines zugehörigen Betriebsverfahrens sowie eines Verfahrens zum Anordnen von Wortleitungsfreigabesignalleitungen zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik reduzieren oder eliminieren lassen und mit denen insbesondere ein Anordnungsschema für Wortleitungsfreigabesignalleitungen erzielbar ist, das mit vergleichsweise weniger VPP-Leistung auskommt und eine hohe Subwortleitungstreibergeschwindigkeit ermöglicht.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1, eines Verfahrens zum Anordnen von Wortleitungsfreigabesignalleitungen mit den Merkmalen des Anspruchs 8 und eines Betriebsverfahrens mit den Merkmalen des Anspruchs 10.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

1 ein Blockdiagramm eines Teils eines herkömmlichen Halbleiterspeicherbauelements zur Veranschaulichung einer zugehörigen Auswahl und Anordnung von Wortleitungen,

2 ein Blockdiagramm entsprechend 1 für ein erfindungsgemäßes Halbleiterspeicherbauelement mit zugehörigem Wortleitungsfreigabesignalleitungs-Anordnungsschema,

3 ein Schaltbild eines Ausführungsbeispiels eines Wortleitungsfreigabetreibers von 2 und

4 ein Schaltbild eines Ausführungsbeispiels eines Subwortleitungstreibers von 2.

2 veranschaulicht ein erfindungsgemäßes Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen eines erfindungsgemäßen Halbleiterspeicherbauelements mit einer Mehrzahl von Speicherzellenfeldern 201 bis 209, die matrixförmig vertikal und horizontal innerhalb eines Feldbereichs 200 angeordnet sind. Wortleitungsfreigabetreiber (PXi/PXiB-Treiber) 211 und 212 sind in einem Zeilendecoderbereich 300 angeordnet, der im gezeigten Beispiel außerhalb des Feldbereichs 200 liegt, in alternativen Ausführungsformen aber auch ganz oder teilweise im Feldbereich 200 liegen kann.

Der Wortleitungsfreigabetreiber 211 erzeugt mehrere Wortleitungsfreigabesignale in Reaktion auf mehrere Adresssignale RA0B1B, RA01B, RA0B1, RA01 und RA8B und gibt die Wortleitungsfreigabesignale an jeweilige Wortleitungsfreigabesignalleitungen PXi<0-3> ab. Der Wortleitungsfreigabetreiber 212 erzeugt mehrere Wortleitungsfreigabesignale in Reaktion auf die Adresssignale RA0B1B, RA01B, RA0B1 und RA01 sowie in Reaktion auf ein Adresssignal RA8 und gibt die Wortleitungsfreigabesignale an jeweilige Wortleitungsfreigabesignalleitungen PXi<0-3> ab. Die Wortleitungsfreigabetreiber 211 und 212 werden in Reaktion auf das Adresssignal RA8B bzw. RA8 ausgewählt. Das Halbleiterspeicherbauelement wird unter Verwendung von drei Metallschichtebenen hergestellt, wobei die Wortleitungsfreigabesignalleitungen PXi<0-3> von einer dieser drei Metallschichtebenen gebildet werden, im Beispiel von 2 von einer obersten der drei Metallschichtebenen.

Subwortleitungstreiber (SWD) 210 sind zwischen einem Paar vertikal benachbarter Speicherzellenfelder angeordnet, z.B. wie gezeigt zwischen den Speicherzellenfeldern 205 und 208. Jeder Subwortleitungstreiber 210 treibt eine nicht gezeigte Subwortleitung in Reaktion auf ein ihm über eine Hauptwortleitung NWE zugeführtes Signal und ein ihm über eine entsprechende Wortleitungsfreigabesignalleitung PXi<0-3> zugeführtes Wortleitungsfreigabesignal.

Wie oben erwähnt, sind die Wortleitungsfreigabetreiber 211 und 212 im Zeilendecoderbereich 300 angeordnet, und die Wortleitungsfreigabesignalleitungen PXi<0-3> sind von der obersten der drei Metallschichtebenen des Halbleiterspeicherbauelements gebildet, und es wird in Reaktion auf das Adresssignal RA8 bestimmt, ob der Wortleitungsfreigabetreiber 211 oder der Wortleitungsfreigabetreiber 212 ausgewählt wird.

Jede Wortleitungsfreigabesignalleitung PXi<0-3> ist jeweils nur mit dem zugehörigen Subwortleitungstreiber 210 verbunden. Dementsprechend erstreckt sich jede Wortleitungsfreigabesignalleitung PXi<0-3> vertikal und dann in einer umgekehrten L-Form horizontal, im Gegensatz zur T-förmigen Anordnung der Wortleitungsfreigabesignalleitungen PXi<0,3> und PXi<0,2> beim Stand der Technik von 1 mit Erstreckung in vertikaler Richtung und Verzweigung in die beiden entgegengesetzten horizontalen Richtungen.

Dementsprechend sind gemäß der Erfindung die Wortleitungsfreigabesignalleitungen PXi<0-3> kürzer als beim Stand der Technik von 1, und sie sind aus einem Metallmaterial und folglich mit geringerem Widerstand gebildet als die Wortleitungsfreigabesignalleitungen PXi beim Stand der Technik von 1. Somit weisen die Wortleitungsfreigabesignalleitungen PXi<0-3> gemäß der Erfindung eine niedrigere Last auf als die Wortleitungsfreigabesignalleitungen PXi des Standes der Technik von 1, so dass die Wortleitungsfreigabetreiber 211 und 212 gemäß der Erfindung weniger Leistung verbrauchen als die Wortleitungsfreigabetreiber 110, 111 beim Stand der Technik von 1. Das erfindungsgemäße Halbleiterspeicherbauelement ist daher in der Lage, eine Subwortleitung schneller zu treiben als das herkömmliche Halbleiterspeicherbauelement von 1.

Zwischen den Wortleitungsfreigabetreibern 211 und 212 ist beim erfindungsgemäßen Halbleiterspeicherbauelement von 2 ein Ersatzwortleitungstreiber (SWL-Treiber) 213 angeordnet.

3 veranschaulicht eine mögliche Realisierung für den Wortleitungsfreigabetreiber 211 und/oder den Wortleitungsfreigabetreiber 212 von 2. Wie aus 3 ersichtlich, umfasst der Wortleitungsfreigabetreiber in diesem Fall PMOS-Transistoren 301 und 302, NMOS-Transistoren 303 und 304, ein UND-Gatter 305, einen Inverter 306 und eine Treibereinheit 307. Der Wortleitungsfreigabetreiber wird beispielsweise in Reaktion auf die Adresssignale RA01 und RA8B aktiviert und verwendet eine hohe Spannung VPP als Versorgungsspannung und treibt mit der VPP-Spannung ein Ausgangssignal, wie das Wortleitungsfreigabesignal PXi0.

4 veranschaulicht eine mögliche Realisierung für den Ersatzwortleitungstreiber 213 von 2. Wie aus 4 ersichtlich, umfasst der Ersatzwortleitungstreiber in diesem Fall einen PMOS-Transistor 401 sowie NMOS-Transistoren 402 und 403. Der Ersatzwortleitungstreiber treibt eine nicht gezeigte Subwortleitung in Reaktion auf Signale, die ihm über die Hauptwortleitung NW1 zugeführt werden, und in Reaktion auf eine jeweilige Wortleitungsfreigabesignalleitung PXi0 und eine zugehörige komplementäre Wortleitungsfreigabesignalleitung PXiB0.

Wie aus der obigen Erläuterung vorteilhafter Ausführungsbeispiele deutlich wird, stellt die Erfindung ein Halbleiterspeicherbauelement mit Wortleitungsfreigabesignalleitungen zur Verfügung, die kürzer als diejenigen des eingangs erwähnten herkömmlichen Halbleiterspeicherbauelements sind und aus metallischem Material gebildet sind, so dass sie einen geringeren Widerstand als diejenigen des herkömmlichen Halbleiterspeicherbauelements haben. Die Wortleitungsfreigabesignalleitungen des erfindungsgemäßen Halbleiterspeicherbauelements besitzen folglich eine niedrigere Last als diejenigen des herkömmlichen Halbleiterspeicherbauelements, so dass erfindungsgemäß der VPP-Leistungsverbrauch zugehöriger Wortleitungsfreigabetreiber gering gehalten werden kann und eine relativ hohe Subwortleitungstreibergeschwindigkeit erzielbar ist.


Anspruch[de]
  1. Halbleiterspeicherbauelement mit

    – einem Feldbereich (200), der mehrere Speicherzellenfelder (201 bis 209) umfasst,

    – einem Wortleitungsfreigabetreiber (211, 212) zur Erzeugung eines Wortleitungsfreigabesignals auf einer Wortleitungsfreigabesignalleitung (PXi<0-3>) in Reaktion auf eine Mehrzahl von Adresssignalen und

    – einem Subwortleitungstreiber (210) zum Treiben einer Subwortleitung in Reaktion auf ein angelegtes Wortleitungssignal und das über die Wortleitungsfreigabesignalleitung angelegte Wortleitungsfreigabesignal,

    dadurch gekennzeichnet, dass

    – sich die Wortleitungsfreigabesignalleitung (PXi<0-3>) L-förmig vertikal und dann in einer Richtung horizontal vom Wortleitungsfreigabetreiber (211, 212) zum Subwortleitungstreiber (210) erstreckt.
  2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass der Wortleitungsfreigabetreiber in einem Zeilendecoderbereich (300) außerhalb des Feldbereichs angeordnet ist.
  3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Wortleitungsfreigabesignalleitung von einer obersten von drei Metallschichtebenen des Halbleiterspeicherbauelements gebildet ist.
  4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Speicherzellenfelder matrixförmig in vertikaler und horizontaler Richtung angeordnet sind und der Subwortleitungstreiber zwischen einem Paar vertikal benachbarter Speicherzellenfelder im Feldbereich angeordnet ist.
  5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass

    – ein erster Wortleitungsfreigabetreiber zur Erzeugung eines ersten Wortleitungsfreigabesignals auf einer ersten Wortleitungsfreigabesignalleitung in Reaktion auf die mehreren Adresssignale und ein zweiter Wortleitungsfreigabetreiber zur Erzeugung eines zweiten Wortleitungsfreigabesignals auf einer zweiten Wortleitungsfreigabesignalleitung in Reaktion auf die Adresssignale vorgesehen sind,

    – ein erster Subwortleitungsfreigabetreiber zwischen einem Paar von vertikal benachbarten Speicherzellenfeldern zum Treiben einer ersten Subwortleitung in Reaktion auf ein erstes angelegtes Wortleitungssignal und das über die erste Wortleitungsfreigabesignalleitung angelegte erste Wortleitungsfreigabesignal angeordnet ist und ein zweiter Subwortleitungsfreigabetreiber zwischen dem gleichen Paar vertikal benachbarter Speicherzellenfelder zum Treiben einer zweiten Subwortleitung in Reaktion auf ein zweites angelegtes Wortleitungssignal und das über die zweite Wortleitungsfreigabesignalleitung angelegte zweite Wortleitungsfreigabesignal angeordnet ist, und

    – sich die erste und zweite Wortleitungsfreigabesignalleitung vom ersten bzw. zweiten Wortleitungsfreigabetreiber vertikal und dann in einer Richtung horizontal zum ersten bzw. zweiten Subwortleitungsfreigabetreiber erstrecken.
  6. Halbleiterspeicherbauelement nach Anspruch 5, weiter dadurch gekennzeichnet, dass der erste und der zweite Wortleitungsfreigabetreiber im Zeilendecoderbereich außerhalb des Feldbereichs angeordnet sind.
  7. Halbleiterspeicherbauelement nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass die erste und zweite Wortleitungsfreigabesignalleitung von der obersten der drei Metallschichtebenen des Halbleiterspeicherbauelements gebildet sind.
  8. Verfahren zum Anordnen von Wortleitungsfreigabesignalleitungen in einem Halbleiterspeicherbauelement mit einem Feldbereich (200), der mehrere Speicherzellenfelder (201 bis 209) umfasst, die in vertikaler und horizontaler Richtung matrixförmig angeordnet sind, einem Wortleitungsfreigabetreiber zur Erzeugung mehrerer Wortleitungsfreigabesignale in Reaktion auf mehrere Adresssignale und zum Ausgeben der Wortleitungsfreigabesignale zu den Wortleitungsfreigabesignalleitungen und mit einem Subwortleitungstreiber zum Treiben einer Subwortleitung in Reaktion auf ihm über eine Hauptwortleitung zugeführte Signale und ein ihm über die jeweilige Wortleitungsfreigabesignalleitung zugeführtes Wortleitungsfreigabesignal,

    mit folgenden Schritten:

    – Anordnen der Wortleitungsfreigabetreiber (211, 212) in einem Zeilendecoderbereich (300) außerhalb des Feldbereichs (200),

    – Anordnen des Subwortleitungstreibers (210) zwischen einem Paar vertikal benachbarter Speicherzellenfelder im Feldbereich und

    – Verbinden des Wortleitungsfreigabetreibers mit dem Subwortleitungstreiber durch L-förmig verlaufende Wortleitungsfreigabesignalleitungen.
  9. Verfahren nach Anspruch 8, weiter dadurch gekennzeichnet, dass die Wortleitungsfreigabesignalleitungen in einer obersten von drei Metallebenen des Halbleiterspeicherbauelements vorgesehen werden.
  10. Verfahren zum Betrieb eines Halbleiterspeicherbauelements, mit folgenden Schritten:

    – Erzeugen eines Wortleitungsfreigabesignals in Reaktion auf mehrere Adresssignale auf einer Wortleitungsfreigabesignalleitung, die sich L-förmig vertikal und dann horizontal von einem Wortleitungsfreigabetreiber zu einem Subwortleitungstreiber erstreckt, und

    – Treiben einer Subwortleitung für eine Mehrzahl von Speicherzellenfeldern mit dem Subwortleitungstreiber in Reaktion auf ein angelegtes Wortleitungssignal und das angelegte Wortleitungsfreigabesignal.
  11. Verfahren nach Anspruch 10, weiter dadurch gekennzeichnet, dass der Subwortleitungstreiber zwischen einem Paar vertikal benachbarter Speicherzellenfelder angeordnet ist.
  12. Verfahren nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass die Wortleitungsfreigabesignalleitung durch eine oberste von drei Metallschichtebenen des Halbleiterspeicherbauelements gebildet ist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, weiter dadurch gekennzeichnet, dass die Speicherzellenfelder in einem Feldbereich angeordnet sind und der Wortleitungsfreigabetreiber in einem Zeilendecoderbereich außerhalb des Feldbereichs angeordnet ist.
Es folgen 3 Blatt Zeichnungen






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