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Dokumentenidentifikation DE112004001843T5 27.07.2006
Titel System und Verfahren zum automatischen Erkennen von Softfehlern in Latches einer integrierten Schaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schneider, Ronny, South Burlington, Vt., US
Vertreter Wilhelm & Beck, 80636 München
DE-Aktenzeichen 112004001843
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, EP, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG
WO-Anmeldetag 24.09.2004
PCT-Aktenzeichen PCT/EP2004/010730
WO-Veröffentlichungsnummer 2005041410
WO-Veröffentlichungsdatum 06.05.2005
Date of publication of WO application in German translation 27.07.2006
Veröffentlichungstag im Patentblatt 27.07.2006
IPC-Hauptklasse H03K 19/003(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G06F 11/10(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG Gebiet der Erfindung

Die vorliegende Erfindung betrifft im Allgemeinen Latch-Schaltungen in integrierten Schaltungen. Insbesondere betrifft die vorliegende Erfindung Systeme und Verfahren zum Erkennen des Auftretens von Softfehlern, die verursachen, dass ein Latch den Zustand fälschlich ändert und dadurch einen falschen Datenwert aussendet.

Hintergrundinformation

Eine Technologiegeneration in VLSI-Chips ist teilweise durch die Abmessungen des mittleren Bauelementabstandes (L) zwischen benachbarten Bauelementen definiert. Mit jeder neuen Technologiegeneration nimmt L weiterhin um etwa 30 ab, was eine begleitende Schrumpfung der Größe der Bauelemente erfordert. Zusammen mit der Abnahme der Bauelementgröße ist auch eine Abnahme der Menge an Ladung, die erforderlich ist, um ein Transistorbauelement umzuschalten oder um eine Spannung in einem Speicherbauelement in einer Schaltung beizubehalten, aufgetreten. Für Schaltungen, die Informationen speichern, wie z.B. Latches, Zellen eines statischen Direktzugriffsspeichers (SRAM) oder Zellen eines dynamischen Direktzugriffsspeichers (DRAM), ist die Fähigkeit, die korrekte Information während des Chipbetriebs aufrechtzuerhalten, wesentlich. Derzeit hergestellte Halbleiterprodukte bestehen beispielsweise vorwiegend aus den aufeinander folgenden Technologiegenerationen von 0,25 &mgr;m, 0,18 &mgr;m und 0,13 &mgr;m. Erstaunlicherweise ist die Menge an Ladung, die ein einzelnes Datenbit in einem SRAM der Technologiegeneration von 0,25 &mgr;m darstellt, etwa sechzehn mal größer als diejenige, die im SRAM der Generation von 0,13 &mgr;m verwendet wird. Da sich dieser Trend fortsetzt, wird es erforderlich, die Bauelemente und Verfahren zum Abtasten ("Lesen"), Speichern ("Schreiben") und Schützen von Speicherbauelementen zu verbessern.

Selbst für die Technologiegeneration von 0,13 &mgr;m reicht die Menge an Ladung, die verwendet wird, um Speicherbauelemente umzuschalten (Schaltladung), aus, um ein korrektes Lesen und Schreiben von Daten im normalen Chipbetrieb sicherzustellen. Die Schaltladung ist jedoch ausreichend niedrig, so dass der Schutz von Latches, SRAM, DRAM und anderen Speicherbauelementen gegen Verfälschung eine ernsthafte Besorgnis ist. Dies liegt teilweise an der Tatsache, dass verschiedene übliche Strahlungsquellen Ladungspegel oberhalb der Schaltladung erzeugen können. Es ist beispielsweise gut bekannt, dass Protonen, Neutronen, Alphateilchen (ein Kern mit zwei Protonen und zwei Neutronen) und kosmische Strahlung in der Umgebung in Bauelementen beim Auftreffen auf einen VLSI-Chip ausreichend Ladung erzeugen können. In Materialien, die für die Herstellung von Chips verwendet werden, wie z.B. Kunststoffe, Metalle und Gläser, sind häufig Spurenmengen von radioaktiven Elementen zu finden, die als eingebettete Verunreinigung natürlich vorkommen. Solche radioaktiven Elemente können folglich in die Schaltungen oder Bauelemente integriert werden, die den VLSI-Chip bilden. Beim radioaktiven Zerfall können solche Elemente Strahlung wie z.B. Alphateilchen emittieren, die nach dem Auftreffen auf Silizium im Chip eine große Spur von verlagerter elektrischer Ladung erzeugen können. Obwohl das Niveau an radioaktiven Verunreinigungen durch sorgfältige Überwachung der Herstellung von Materialien verringert werden kann, ist ein zusätzliches Niveau an Aufwand erforderlich. Außerdem sind andere Strahlungsquellen schwieriger zu vermeiden. Kosmische Strahlen sind eine Hauptquelle für die beschädigende Strahlung für VLSI-Chips und sind in der Umgebung allgegenwärtig. Aufgrund ihres Ursprungs im Kosmos und ihrer Fähigkeit, Stoff zu durchdringen, können kosmische Strahlen nicht daran gehindert werden, auf VLSI-Chips aufzutreffen, die in Maschinen arbeiten, die sich in typischen Bürogebäuden, Fabriken, Heimen, Fahrzeugen und an anderen üblichen Arbeitsplätzen befinden.

Ein einzelnes Auftreffereignis durch kosmische Strahlung kann leicht eine Menge an Ladung erzeugen, die zu den aktuellen Schaltladungspegeln vergleichbar ist, die in Speicherbauelementen zu finden sind, was sie folglich für Fehler bei der Speicherung von Daten anfällig macht. Solche "Softfehler" verursachen keine dauerhafte Beschädigung an der Schaltungsanordnung des Chips, sondern verfälschen die in den Bauelementen gespeicherten Daten und machen es erforderlich, das Bauelement umzuprogrammieren, damit der Fehler korrigiert wird. Ein Siliziumtransistor, der durch überschüssige Ladung, die nach dem Auftreffen von Strahlung injiziert wird, versehentlich durchgesteuert wird, könnte beispielsweise einen Speicherknoten entladen, der dann wieder aufgeladen werden müsste.

Es gibt verschiedene Gebiete, auf denen Daten in einem VLSI-Chip gespeichert werden können, die für Softfehler anfällig sind, insbesondere einschließlich Latches, die verwendet werden, um den Zustand von Sicherungen auf dem Chip zu speichern. Sicherungen auf dem Chip sind Bauelemente, die dauerhaft und irreversibel gesetzt werden können, typischerweise durch zerstörende Mittel, wobei die leitende Leitung in der Sicherung durchtrennt wird. Wenn die Sicherung durchgebrannt wird, wird sie nicht-leitend, so dass der Zustand einer logischen 1 entspricht. Wenn die Sicherung nicht durchgebrannt ist, entspricht der Logikzustand einer logischen 0. Der Zustand jeder Sicherung kann in ein Sicherungs-Latch über eine Ausgangsleitung von der Sicherung eingelesen werden. 1 zeigt ein typisches Latch zum Speichern eines Datenbits, wie z.B. den Zustand einer benachbarten Sicherung. Das Sicherungs-Latch 1 besteht aus zwei gekoppelten Invertern 6 und 7, die mit der Sicherung 2 über die Leitung 4 und die Last 3 verbunden sind. Der Zustand der Sicherung 2 wird am Knoten 5 gespeichert, wenn der Transistor der Last 3 durchgesteuert wird. Wenn das Latch 1 beispielsweise so vorgegeben ist, dass der Knoten 5 gleich einer logischen 1 ist, ist die Sicherung 2 durchgebrannt, und wenn die Last 3 durchgesteuert wird, nimmt der Knoten 5 den Logikzustand 1 an. Nachdem das Signal vom Knoten 5 (logisch 1) in den Inverter 6 eintritt, wird es als logische 0 am Knoten 8 ausgegeben. Wenn der Knoten 8 durch den Inverter 7 ausgegeben wird, wird der Logikwert 1 anschließend am Knoten 5 wiederhergestellt. In dieser Weise liest der Knoten 5 immer eine logische 1 und der Knoten 8 eine logische 0.

Um sicherzustellen, dass der korrekte Latch-Zustand bewahrt wird, kann das Zugreifen auf und Einstellen von Sicherungsdaten in Sicherungs-Latches während des Einschaltens des VLSI-Chips durchgeführt werden. Während des Chipbetriebs, der für Intervalle äquivalent Quadrillionen von Maschinenzyklen andauern kann, würde das Latch, wenn ein Softfehler in einem gegebenen Latch auftreten würde, während des laufenden Chipbetriebs einen falschen Zustand speichern. Folglich könnten Softfehler, die in Sicherungs-Latches während des Betriebs erzeugt werden, für Quadrillionen von Zyklen unkorrigiert bleiben, was zu einer erhöhten Wahrscheinlichkeit führt, dass von Latches abhängige Bauelemente oder Schaltungen versagen.

Eine Art und Weise zum Angehen dieses Problems besteht darin, Latches zu entwerten, die gegen das Umschalten durch Ereignisse wie z.B. Auftreffen von kosmischer Strahlung beständig oder unempfindlich sind. Beispiele des Standes der Technik umfassen gegen Softfehler tolerante Latches und Latch-Schaltungen, die im US-Patent Nr. 6 380 781 und 6 366 132 erörtert sind. In der ersteren Bezugsquelle ist die Geometrie des Transistors in der Latch-Schaltung modifiziert, einschließlich der Verringerung der relativen Größe eines dotierten Silizium-Source/Drain- (S/D) Bereichs. In dieser Weise ist vorgesehen, dass die Wahrscheinlichkeit von Softfehlern, die durch Ionisationsstrahlung induziert werden, verringert wird, da es bekannt ist, dass das Auftreffen von Strahlung im S/D-Bereich zu einer höheren Wahrscheinlichkeit für die Erzeugung von Ladung führt, die das Bauelement kippt, beispielsweise im Gegensatz zum Polysiliziumgatebereich. Wie Fachleuten gut bekannt ist, kann jedoch für eine gegebene Schaltungselementgröße der S/D-Bereich nicht drastisch verkleinert werden, ohne die Bauelement- oder Schaltungsleistung nachteilig zu beeinflussen, so dass die S/D-Bereiche in praktischen Bauelementen immer noch eine ausreichende Fläche belegen, so dass sie für Strahlung anfällig sind. In der letzteren Bezugsquelle sind Beispiele gegeben, bei denen eine ausgedehnte zusätzliche Schaltungsanordnung zu jedem Latch hinzugefügt ist, um zu verhindern, dass sich ein Softfehler zur äußeren Schaltungsanordnung des Chips ausbreitet. In vielen Chipentwürfen, in denen die Bauelementdichte hoch ist, kann es jedoch schwierig sein, eine solche ausgedehnte Schaltungsanordnung für jedes Latch hinzuzufügen. Dies gilt insbesondere im Fall von DRAM-Chips.

Alternativ könnte die nachteilige Auswirkung von Softfehlern, die in Latches auftreten, durch häufiges Auslesen der Latch-Information verringert werden, so dass der Zeitraum, in dem die Fehler unkorrigiert bleiben, minimiert wird. Für Sicherungs-Latches, bei denen auf den Zustand von dauerhaft geschriebenen Sicherungsdaten zugegriffen werden kann, kann jedoch das häufige Auslesen von Daten verursachen, dass ein übermäßiger Strom durch Bereiche entnommen wird, die intakte oder nicht vollkommen durchgebrannte Sicherungen enthalten. Außerdem kann die während Leseoperationen angelegte Spannung die Eigenschaften von durchgebrannten Sicherungen ändern, was zu einer erhöhten Fehlerwahrscheinlichkeit führt, wenn auf Daten zugegriffen wird. Das ständige Auslesen von Sicherungsinformationen aus den Sicherungen in die Sicherungs-Latches innerhalb des Chips könnte auch die Chipleistung verlangsamen. Angesichts der vorstehend erwähnten Probleme ist zu erkennen, da ein beträchtlicher Bedarf für ein verbessertes Verfahren zum Korrigieren von Softfehlern in Latches besteht.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Ausführungsbeispiele der vorliegenden Erfindung stellen eine Schaltung zur Erkennung und Korrektur von Softfehlern, insbesondere in Latches, bereit. Dies bietet die Möglichkeit der Korrektur von Softfehlern in einer rechtzeitigen Weise, ohne ein häufiges Lesen von Latches zu erfordern. Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung umfasst eine Latch-Schaltungsanordnung, die beim Auftreten eines Softfehlers ein Fehlersignal erzeugt und nur bei solchen Gelegenheiten eine Abfrage durch eine äußere Rücksetz- und Ausleseoperation unterstützt, wobei folglich die Menge an erforderlichen Ereignissen, bei denen Strom für die Sicherung und Sicherungs-Latches entnommen wird, drastisch begrenzt wird. Dies kann durch Einbetten eines Paritätsbits in eine Schaltung, die einen Block von verbundenen Sicherungs-Latches enthält, bewerkstelligt werden, welches das Verfahren zum Signalisieren des Auftretens eines Softfehlers bereitstellt.

Ausführungsbeispiele der vorliegenden Erfindung werden außerdem offenbart, die ein Verfahren zum automatischen Rücksetzen und Auslesen des lokalen Blocks von Latches bereitstellen, in denen ein Softfehler erzeugt wird, ohne das Lesen aller Latches im ganzen Chip zu erfordern. Die Verwendung des Paritätsbits, um Softfehler innerhalb des Sicherungsblocks zu signalisieren, ermöglicht, dass lokale Korrekturoperationen durchgeführt werden, ohne auf andere Blöcke innerhalb des Chips zuzugreifen.

Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung betrifft ein Verfahren zum Minimieren der Auswirkung von Softfehlern in Latches auf den gesamten Chipbetrieb. Die vorliegende Erfindung bewerkstelligt dies durch Bereitstellen eines Verfahrens zum automatischen Erkennen von Softfehlern, wenn sie erzeugt werden, zum Ermitteln der Sicherungsblockstelle des Fehlers und Durchführen eines lokalen Lesens, um einen fehlerhaften Block in einem geeigneten Intervall nach einem Auftreten eines Softfehlers zu korrigieren, so dass das erneute Lesen des Latch-Blocks eine minimale Auswirkung auf andere Chipoperationen hat.

KURZBESCHREIBUNG DER ZEICHNUNGEN

1 ist ein schematisches Diagramm des Standes der Technik, das eine bekannte Sicherungs-Latch-Schaltung darstellt.

2 ist eine schematische Zeichnung, die ein Sicherungs-Latch und einen Vergleicher gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt.

3 ist eine schematische Zeichnung, die ein zweites Sicherungs-Latch und einen Vergleicher gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt.

4 ist ein schematisches Diagramm, das das Sicherungsblock-Paritätsbit, das zur Fehlererkennung verwendet wird, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt.

5 stellt einen Vergleicher, der zum Bestimmen eines Paritätsbitkippens verwendet wird, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.

6 ist ein schematisches Diagramm der Latch-Block-Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

7 ist ein Diagramm, das die Folge von Ereignissen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, einschließlich Fehlererkennung, Latchblockrücksetzen und erneutes Lesen, darstellt.

8 stellt ein Verfahren zum Korrigieren von Softfehlern gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar.

9 stellt ein Verfahren zum Korrigieren von Softfehlern gemäß einem alternativen Ausführungsbeispiel der vorliegenden Erfindung dar.

10 stellt ein Verfahren zum Korrigieren von Softfehlern gemäß noch einem weiteren Ausführungsbeispiel der vorliegenden Erfindung dar.

11a und 11b zeigen Diagramme von alternativen Ausführungsbeispielen von Latch-Schaltungen gemäß der vorliegenden Erfindung.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Bevor ein oder mehrere Ausführungsbeispiele der Erfindung im Einzelnen beschrieben werden, wird ein Fachmann erkennen, dass die Erfindung in ihrer Anwendung nicht auf die Details der Konstruktion, der Anordnungen von Komponenten und der Anordnung von Schritten, die in der folgenden ausführlichen Beschreibung dargelegt werden oder in den Zeichnungen dargestellt sind, begrenzt ist. Die Erfindung ist in anderen Ausführungsbeispielen einsetzbar und kann in verschiedenen Weisen praktiziert oder ausgeführt werden. Es soll auch selbstverständlich sein, dass die hierin verwendete Ausdrucksweise und Terminologie für den Zweck der Beschreibung dient und nicht als Begrenzung betrachtet werden sollte.

Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung umfasst eine Schaltung zum Erkennen von Softfehlern in Sicherungs-Latches. Die Schaltung besteht aus einem Block von aufeinander folgenden Sicherungs-Latch-Einheiten. Jede Sicherungs-Latch-Einheit besteht wiederum aus einem Latch, das mit einer Sicherung auf einer Seite und einer Vergleichseinheit (Vergleicher) auf der anderen Seite verbunden ist. Jedes Latch speichert den Zustand der Sicherung, mit der es verbunden ist, welcher angibt, ob die Sicherung durchgebrannt ist (logische 1) oder nicht durchgebrannt ist (logische 0). Das Sicherungszustandssignal und sein invertiertes Signal werden an einen Vergleicher für das Latch ausgegeben. Der Vergleicher gibt wiederum ein Signal an den Vergleicher der nachfolgenden Latch-Einheit aus. Das Ausgangssignal des Vergleichers innerhalb einer gegebenen Sicherungs-Latch-Einheit wird als Eingangssignal zum Vergleicher der nachfolgenden Latch-Einheit geliefert. Das Ausgangssignal des Vergleichers der letzten Sicherungs-Latch-Einheit stellt ein Paritätsbit für den Block von Latches dar. Das Paritätsbit signalisiert wiederum, ob die Gesamtzahl von durchgebrannten Sicherungen im Block von Latches ungerade oder gerade ist. Wenn eine Latch-Störung durch einen Softfehler auftritt, wird der gespeicherte Zustand des Latchs umgekehrt, z.B. von 1 auf 0. Dieses Datum wird an die Vergleichereinheit ausgegeben, die an das gestörte Latch angehängt ist. Wenn das Signal aus der letzten Vergleichereinheit im Latch-Block ausgegeben wird, kippt das Paritätsbit, um zu signalisieren, dass die Anzahl von durchgebrannten Sicherungen sich von einer ungeraden Anzahl auf eine gerade Anzahl geändert hat (oder umgekehrt). Dieses Signal kann von Detektoren gelesen werden, die außerhalb des Latch-Blocks liegen, und verwendet werden, um eine Operation zum Korrigieren des Latch-Fehlers zu erzeugen.

Die 2 bis 6 stellen ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung dar. In einer Vielzahl von Bereichen im Chip befinden sich Sicherungs-Latch-Blöcke, die die hierin beschriebenen Merkmale enthalten. 2 zeigt eine Sicherungs-Latch-Einheit 10, eine von einer Vielzahl von aufeinander folgenden Latch-Einheiten, die sich im Sicherungsblock befinden. Das Sicherungs-Latch 11 besteht aus gekoppelten Invertern, wie vorstehend mit Bezug auf 1 beschrieben. Die Sicherung 12 ist über eine Last 13, die ein Transistor ist, mit einem Latch-Knoten 15 verbunden. Der Zustand des Latch-Knotens 15 wird am Knoten 18 invertiert, wie vorstehend für das Latch 1 beschrieben. In der vorliegenden Erfindung werden sowohl der Knoten 15 als auch der Knoten 18 an separate Leitungen mit Eingangsknoten 15 und 18 im Vergleicher 21 ausgegeben. Der Vergleicher 21, der aus Transistoren 22-29 besteht, gibt ein Signal aus dem Knoten 30 und sein komplementäres Signal am Knoten 32 aus, welches nach Leiten vom Knoten 30 durch den Inverter 31 erhalten wird. Die Knoten 30 und 32 bilden Eingänge in einen nachfolgenden Vergleicher 52 in der benachbarten Latch-Einheit, die in 3 gezeigt ist.

In der in 3 dargestellten Weise empfängt abgesehen vom ersten Vergleicher jeder Vergleicher im Sicherungsblock ein Eingangssignal vom vorangehenden Vergleicher und vom Sicherungs-Latch, der sich in derselben Latch-Einheit befindet. Wie in 3 gezeigt, ist eine zweite Sicherungs-Latch-Einheit 54 mit der Sicherungs-Latch-Einheit 10 über Signalleitungen 30 und 32 des Vergleichers 21 verbunden. In dem Fall, in dem die Sicherung 33 durchgebrannt ist, stellt dann der Knoten 36 im Sicherungs-Latch 40 eine logische 1 dar und der Knoten 39 liegt auf einer logischen 0. Der Vergleicher 52, der aus Transistoren 41-48 besteht, sendet wiederum ein Ausgangssignal zu einem nachfolgenden Vergleicher vom Knoten 50 sowie sein Komplementsignal am Knoten 51, das durch Leiten durch den Inverter 53 abgeleitet wird.

4 zeigt einen letzten Sicherungs-Latch-Vergleicher 60, der aus Transistoren 61-68 besteht. Die Ausgangssignale aus dem Vergleicher 60 sind das Latch-Block-Paritätsbit 69 und das inverse Paritätsbit 71, das durch Leiten durch den Inverter 70 gebildet wird. Wie ferner in 4 dargestellt, kann der Wert des Paritätsbits 69 durch Leiten des inversen Paritätsbits 71 durch den gategesteuerten Inverter 72, der aus Transistoren 81-84 besteht, gespeichert werden. Der resultierende Knoten 73 ist das Inverse des Inversen des Paritätsbits und stellt folglich den Paritätsbitwert dar. Der Paritätsbitwert wird im Knoten 73 unter Verwendung des Paritätsbit-Latchs 77 gespeichert, der aus gekoppelten Invertern 74 und 75 besteht. Das Inverse des gespeicherten Paritätsbits wird am Knoten 76 gespeichert. Mit Bezug nun auf 5 werden der Paritätsbitknoten 69, der inverse Paritätsbitknoten 71, der gespeicherte Paritätsbitknoten 73 und der inverse gespeicherte Paritätsbitknoten 76 an einen letzten Vergleicher, den "Paritätsbit-Vergleicher", 90 ausgegeben. Der Vergleicher 90 besteht aus Transistoren 91-98 und wird verwendet, um das Paritätsbit und das gespeicherte Paritätsbit zu vergleichen. Das Ausgangssignal 99 des Vergleichers 90 wird verwendet, um das Auftreten eines Softfehlers zu signalisieren.

6 stellt eine globale Ansicht der gesamten Gruppe von bisher beschriebenen Schaltungen und Bauelementen dar, die den Sicherungs-Latch-Block 100 mit einer eingebauten Softfehlererkennung bilden. Das Sicherungs-Latch "1" und der Vergleicher "1" stellen Komponenten der ersten Sicherungs-Latch-Einheit dar, während das Sicherungs-Latch "N" und der Vergleicher "N" Komponenten der letzten Sicherungs-Latch-Einheit darstellen. Der Vergleicher "N" ist äquivalent zum Vergleicher 60 in 4.

Nachdem die Schaltungsanordnung für die Softfehlererkennung beschrieben wurde, wird der elektrische Weg des Softfehlers von seinem Erzeugungspunkt zum Ausgang am Knoten 99 beschrieben. Unter erneutem Bezug auf 3 können, wenn ein Auftreffen von Strahlung beispielsweise im Bereich der Schaltung nahe dem Knoten 36 stattfindet, die Transistoren derart entladen werden, dass der Zustand des Knotens 39 und 36 gekippt wird. Wenn der Knoten 36 beispielsweise ursprünglich auf eine logische 0 gesetzt war, wird er auf eine logische 1 gekippt und der Knoten 39 wird auf eine logische 0 gekippt. Anschließend wird der fehlerhafte Zustand des Knotens 36 an den Vergleicher 52 am Feldeffekttransistor vom n-Typ (nFET) 48 und Feldeffekttransistor vom p-Typ (pFET) 45 ausgegeben. Ebenso wird der fehlerhafte Zustand des Knotens 39 an den Vergleicher 52 am nFET 43 und pFET 41 ausgegeben. Der Knoten 30, der aus dem vorherigen Vergleicher 21, der in 2 gezeigt ist, ausgegeben wird, sendet vermutlich das korrekte Signal zum nFET 47 und pFET 42. Ebenso gibt der Knoten 32 aus dem Vergleicher 21 vermutlich das korrekte Signal an den nFET 44 und pFET 46 aus. In Verbindung mit den in die Transistoren 41, 43, 45 und 48 eingegebenen fehlerhaften Signalen werden jedoch das Ausgangssignal des Vergleichers 52 am Knoten 50 sowie sein Komplement 51 gekippt, wie nachstehend genauer beschrieben.

Wenn im normalen Betrieb der Knoten 30 vom Vergleicher 21 auf einer logischen 1 liegt, dann liegt der Knoten 32 auf einer logischen 0. Der Knoten 30 wird am nFET 47 und pFET 42 empfangen, wobei der erstere durchgesteuert und der letztere gesperrt wird. Ebenso sperrt der Knoten 32 auf logischer Null den pFET 44 und steuert den pFET 46 durch. Unter Verwendung des obigen Beispiels, bei dem der Knoten 36 ursprünglich auf eine logische 0 gesetzt ist, wird der pFET 45 durchgesteuert, während der nFET 48 gesperrt wird. Der Knoten 39 wird auf logische 1 gesetzt, was verursacht, dass der pFET 41 gesperrt wird und der nFET 43 durchgesteuert wird. Wenn der Sourceanschluss des pFET 45 auf der Versorgungsspannung Vdd liegt und beide pFETs 45 und 46 durchgesteuert werden, wird der Knoten 50 auf den Logikzustand 1 (Vdd) gebracht. Wenn ein Softfehler am Knoten 36 registriert wird, was verursacht, dass er auf eine logische 1 wechselt, dann wird der pFET 45 gesperrt und der pFET 48 wird durchgesteuert. Ebenso wird der Knoten 39 auf eine logische 0 geschaltet, was verursacht, dass der pFET 41 durchsteuert und der nFET 43 sperrt. Wenn beide nFETs 47 und 48 nun durchgesteuert sind und der Sourceanschluss des nFET 48 auf Masse gesetzt wird, wird der Knoten 50 auf eine logische 0 gebracht. Vorausgesetzt, dass die Eingangssignale vom Vergleicher 21 sich nicht ändern, verursacht ein Umschalten des Zustands am Knoten 36 und 39 (36/39) folglich ein Umschalten am Knoten 50.

Mit Bezug auf den Vergleicher 52 in 3 ist für Fachleute ersichtlich, dass ungeachtet des Zustands von Eingangssignalen vom Knoten 30 und 32 (30/32) ein Umschalten von 36/39 den Knoten 50 umschaltet. Ebenso tritt in dem Fall, in dem das Sicherungs-Latch 40 keinen Fehler erleidet, sondern ein Fehler im Vergleicher 21 (2) erzeugt wird, der sich im vorangehenden Latch befindet, ein Umschalten am Knoten 50 auf. Im letzteren Fall sind die Knoten 36 und 39 stabil, aber ein Umschalten geschieht bei 30/32, das ein Umschalten am Knoten 50 induziert.

Ein Fachmann wird bemerken, dass jeder Sicherungs-Latch-Vergleicher die EXKLUSIV-ODER-Schaltungsfunktion (XOR) durchführt, wie durch das Folgende gezeigt: Wenn das Eingangssignal 30=39 (und daher 32=36 und 3036 und 3239), liegt 50 auf logisch 1, da entweder 30=39= logisch 0 oder 32=36= logisch 0. Das heißt, wenn die Gateeingangssignale der pFETs des Paars 41/42 (entsprechend den Eingangssignalen 30/39) gleich sind, dann müssen die Eingangssignale der pFETs im Paar 45/46 (entsprechend den Eingangssignalen 32/36) auch gleich sein und die Eingangssignale in die pFETs im Paar 47/48 (entsprechend den Eingangssignalen 30/36) sowie jene im Paar 43/44 (entsprechend den Eingangssignalen 30/32) müssen sich unterscheiden. Da entweder das pFET-Paar 30/39 oder 32/36 durchgesteuert wird, wird der Knoten 50 mit Vdd (logisch 1) über das durchgesteuerte Paar verbunden.

Wenn 3039 (und daher 3236 und 30=36 und 32=39), liegt 50 auf logischer 0, da entweder 30=36= logische 1 oder 32=39= logische 1. Mit anderen Worten, wenn die Gateeingangssignale in die pFETs des Paars 41/42 (entsprechend den Eingangssignalen 30/39) unterschiedlich sind, dann müssen die Gateeingangssignale in die pFETs im Paar 45/46 (entsprechend den Eingangssignalen 32/36) auch unterschiedlich sein und die Eingangssignale in die pFETs im Paar 47/48 (entsprechend den Eingangssignalen 30/36) sowie jene im Paar 43/44 (entsprechend den Eingangssignalen 30/32) müssen gleich sein. Ob das Paar 43/44 durchgesteuert wird oder 47/48 durchgesteuert wird, der Knoten 50 wird über das durchgesteuerte Paar mit Masse (logische 0) verbunden.

Wie vorstehend erörtert, induziert eine Änderung in einem Eingangspaar vom Latch 40 oder vom Vergleicher 21 ein Umschalten im Knoten 50. Dieses Verhalten gilt für jede Latch-Einheit innerhalb des Latch-Blocks der vorliegenden Erfindung. Sobald der Knoten 50/51 in der Latch-Einheit 54 umschaltet, registriert folglich das nachfolgende Latch ein umgeschaltetes Eingangspaar, das ein Umschalten in seinem Vergleicherausgangssignal verursacht. Ebenso empfängt jeder nachfolgende Vergleicher nach der Latch-Einheit 54 ein umgeschaltetes Eingangssignal vom Vergleicher des vorherigen Latchs, was schließlich zu einem Kippen des Paritätsbits 69 im Vergleicher 60 führt.

7 stellt ein beispielhaftes Ausführungsbeispiel der vorliegenden Erfindung, insbesondere ein Verfahren zum Erkennen und Korrigieren von Latch-Fehlern, dar. Nachdem ein Auftreffen von Strahlung einen Latch-Softfehler verursacht, erfasst ein neben dem Vergleicher 90 angeordneter Detektor in Schritt 702, dass das Latch-Block-Paritätsbit 69 gekippt ist, was auf einen Softfehler im Latch-Block hinweist. Als Reaktion wird eine gewisse Art von Signalprozessor ausgelöst. In einem Ausführungsbeispiel wird ein Signal zum Auslesen des fehlerhaften Sicherungsblocks lokal im Chip erzeugt. Nach dem Erfassen des Signals, das den Paritätsbitfehler angibt, wird in Schritt 704 eine lokale Meldung zu einem Signalgenerator mit Befehlen zum Rücksetzen des Latch-Blocks gesandt, sobald ein Auslöser empfangen wird. In Schritt 706 empfängt der Signalprozessor einen Auslöser, um ein Rücksetzsignal zu erzeugen. In Schritt 708 setzt der Signalgenerator den Latch-Block unter Verwendung des Rücksetzknotens 14 im Latch 11, der in 2 gezeigt ist, zurück. An diesem Punkt kann das Latch auf einen Vorgabewert, z.B. logische 1, zurückgesetzt werden, indem die Last 14 durchgesteuert wird. In Schritt 710 wird die Sicherung 12 als nächstes mit dem Latch-Knoten 15 verbunden, indem eine geeignete Spannung an den Transistor am Knoten 13 angelegt wird, die den korrekten Zustand wiederherstellt. Wenn die fragliche Sicherung nicht durchgebrannt ist, wird das Latch beim erneuten Lesen gekippt. Dieser Prozess geschieht für jede Latch-Einheit im Block und führt dazu, dass alle fehlerhaften Latches auf ihre jeweiligen korrekten Sicherungswerte zurückgesetzt werden. Gleichzeitig wird in Schritt 712 ein Signal durch den nFET 81 gesandt, um das Paritätsbit-Latch 77 wiederherzustellen. Wahlweise kann das gespeicherte Paritätsbit 73 dann in Schritt 714 erneut gelesen werden, um festzustellen, dass das Paritätsbit und das Paritätsbit-Latch auf ihre korrekten Einstellungen wiederhergestellt sind, was angibt, dass alle Latches innerhalb des Blocks korrekt eingestellt sind. Wenn die Anzahl von durchgebrannten Sicherungen im Block beispielsweise ungerade ist, und nach einem Softfehler die Anzahl als gerade erscheint, zeigen nach dem erneuten Lesen das Paritätsbit und das gespeicherte Paritätsbit wieder eine ungerade Anzahl von durchgebrannten Sicherungen.

Ein Vorteil der Erfindung besteht darin, dass sie funktioniert, ohne dass eine Kenntnis der exakten Stelle des Softfehlers innerhalb der Vielzahl von Latches, die durch den Block festgelegt sind, erforderlich ist. Das heißt, derselbe Latch-Block-Paritätsbitfehler wird ungeachtet der Stelle des fehlerhaften Latchs innerhalb des Blocks am Vergleicher 90 signalisiert. Während Korrekturoperationen des Sicherungs-Latch-Blocks wird überdies ein Rücksetzsignal zu einer Leitung gesandt, die allen Latches im Block gemeinsam ist, was sicherstellt, dass das fehlerhafte Latch zurückgesetzt wird, ohne seine exakte Stelle zu kennen. Schließlich ermöglicht einem das erneute Lesen des Latch-Block-Paritätsbits vom Vergleicher 90, ohne Kenntnis der Position des vorher fehlerhaften Latchs sicherzustellen, dass alle Sicherungs-Latches korrekt gesetzt sind.

Ein zusätzlicher Vorteil der vorliegenden Erfindung besteht darin, dass Fehler beim Auftreten automatisch erkannt werden, wobei folglich ein Bedarf beseitigt wird, die Sicherungsblöcke häufig zu lesen. Da sichergestellt ist, dass ein Fehlersignal im entsprechenden Latch-Block erzeugt wird, ist es nicht erforderlich, jeden Latch-Block häufig abzufragen, um die Erkennung eines möglichen Latch-Softfehlers sicherzustellen. Ein weiterer Vorteil besteht darin, dass sie Flexibilität in der Leistung der Fehlerkorrektur bereitstellt. Da die Zeit des Auftretens des Softfehlers infolge der Paritätsbitkippens bekannt ist, kann die Fehlerkorrektur in einem geeignet gewählten Intervall nach der Erzeugung des Softfehlers auf der Basis von Erwägungen durchgeführt werden, die den Gesamtbetrieb des Chips oder der Maschine, in dem/der sich der Sicherungsblock befindet, betreffen.

8 stellt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung dar, in dem das Auslesen zum Korrigieren eines erkannten Softfehlers durchgeführt werden kann, sobald der Latch-Fehler erzeugt ist. Der Vergleicher 90 empfängt in Schritt 800 ein Signal eines Paritätsbitkippens, das durch einen Softfehler verursacht wird, und leitet anschließend ein Fehlersignal zu einem nahe liegenden Detektor weiter. Der Detektor sendet dann einen Befehl zu einem Signalgenerator in Schritt 802, um den Latch-Block zurückzusetzen. In diesem Fall wartet der Signalgenerator nicht auf einen zusätzlichen Auslöser, sondern sendet sofort in Schritt 804 ein Signal, das alle Latches im Block zurücksetzt. In Schritt 806 sendet er ein weiteres Signal, um alle zugehörigen Sicherungen erneut zu lesen, und in Schritt 808 setzt er das gespeicherte Paritätsbit zurück, wie vorstehend in 7 beschrieben.

Weitere Ausführungsbeispiele der vorliegenden Erfindung umfassen das Durchführen einer Korrekturauslesung im ersten Moment nach der Fehlererzeugung, wenn die Gruppe von Bauelementen, die das fehlerhafte Latch enthalten, in Ruhe ist. Dies ist in 9 dargestellt, deren erster Schritt derselbe wie in den 7 und 8 ist. Nachdem ein Detektor ein Fehlersignal vom Vergleicher 90 in Schritt 900 empfängt, wird ein Signal in Schritt 902 zu einem Signalgenerator übertragen, wobei eine Latch-Rücksetzbedingung im fehlerhaften Sicherungsblock existiert. In Schritt 904 fragt der Signalgenerator die Schaltungsaktivität im Bereich des den fehlerhaften Sicherungsblock enthaltenden Chips ab. Wenn die Sicherungsblockschaltung in Ruhe gelangt, wird der Ruhezustand in Schritt 906 zum Signalgenerator weitergeleitet, was ihn auslöst, um ein Signal zum Zurücksetzen des Latch-Blocks in Schritt 908 zu liefern. In Schritt 910 sendet er ein Signal zum erneuten Lesen der zugehörigen Sicherungen. Schließlich wird das gespeicherte Paritätsbit in Schritt 912 zurückgesetzt. Die obige Prozedur wäre beispielsweise im Fall von Chips, die in Servern verwendet werden, nützlich, bei denen es erforderlich sein kann, einen kontinuierlichen Betrieb der Computerhardware für Monate oder Jahre sicherzustellen. Jegliche Datenfehler, die sich potentiell auf den Betrieb auswirken könnten, müssen folglich zweckmäßig korrigiert werden, um eine potentiell katastrophale Folge wie z.B. einen Systemzusammenbruch zu vermeiden. Die zweckmäßige Korrektur von Daten-Latches ist wiederum sicherer, wenn das Zurücksetzen durchgeführt wird, während die Schaltung ansonsten nicht beschäftigt ist.

In einem alternativen Ausführungsbeispiel könnte der Sicherungsblock gemäß einem periodischen Auffrischungszyklus, der in 10 gezeigt ist, erneut gelesen werden. Nachdem ein Detektor ein Fehlersignal vom Vergleicher 90 in Schritt 1010 empfängt, wird in Schritt 1012 eine Meldung zu einem Signalgenerator gesandt, um den fehlerhaften Latch-Block während einer anschließenden programmierten automatischen Auffrischungsoperation zurückzusetzen. In Schritt 1014 setzt der Signalgenerator während der Auffrischungsoperation alle Latches im fehlerhaften Block zurück. In Schritt 1016 folgt diesem, dass der Signalgenerator ein Signal zum erneuten Lesen zu allen zugehörigen Sicherungen des Latch-Blocks sendet, und ein Rücksetzen des gespeicherten Paritätsbits in Schritt 1018. Dies führt zu einem Latch-Rücksetzen, dessen Verzögerung vom Zeitpunkt der Fehlererzeugung durch die zeitliche Nähe des Softfehlerereignisses und der nächsten programmierten Auffrischung bestimmt ist.

Für Fachleute ist zu erkennen, dass es möglich, aber weniger wahrscheinlich ist, dass mehr als ein Latch während eines Softfehlerereignisses simultan gekippt werden kann. Dies könnte beispielsweise während des Auftreffens eines Alphateilchens auftreten, bei dem die erzeugte Ladung groß genug sein könnte, um mehr als ein Latch zu beeinflussen. Wenn eine ungerade Anzahl von Latches gekippt werden würde, wäre der Effekt derselbe, als ob nur ein Latch gekippt werden würde, und ein Paritätsbitfehler würde registriert werden. Wenn jedoch exakt zwei (oder irgendeine gerade Anzahl von) Latches gekippt werden würden, dann würde sich das Ausgangssignal aus dem letzten Vergleicher im Sicherungsblock aus zwei (oder irgendeiner geraden Anzahl von) Latch-Störungen innerhalb des Blocks ergeben, deren Effekte einander aufheben würden, was zu keiner Änderung des Paritätsbits des Latch-Blocks und folglich keinem erkannten Fehler führen würde.

Weitere Ausführungsbeispiele der vorliegenden Erfindung, die dieses potentielle Ereignis angehen können, umfassen eine Vielzahl von Latch-Ketten, die wie in den 11a und 11b gezeigt verschachtelt sind. Jede Kette umfasst eine Gruppe von Latches mit jeweiligen Vergleichern ähnlich der in 6 dargestellten. In einem bevorzugten Ausführungsbeispiel enthält jede Kette ihr eigenes Paritätsbit, das kippt, wenn ein einzelnes Latch innerhalb des Blocks einen Softfehler erleidet. Mit Bezug nun auf 11a ist eine Sicherungs-Latch-Schaltung 1100 gezeigt, die aus verschachtelten Latch-Blöcken 1110 und 1210 besteht. Der Verschachtelungsprozess ordnet das Latch 1112 des Latch-Blocks 1110 benachbart zum Latch 1212 des Blocks 1210 an. Außerdem sind die Latches 1112 und 1212 benachbart zu ihren jeweiligen Vergleichern 1114 und 1214 angeordnet. Es ist zu beachten, dass die physikalische Verschachtelung der Latch-Blöcke 1110 und 1210 nicht dazu dient, die zwei Blöcke elektrisch miteinander zu verbinden. Wie in 11a gezeigt, wird jedoch der Verschachtelungsprozess so durchgeführt, dass jedes Latch durch zwei benachbarte Latches physikalisch begrenzt ist, die beide zum entgegengesetzten Latch-Block gehören. Das Latch 1212 des Blocks 1210 ist somit beispielsweise durch die Latches 1112 und 1122, beide vom Block 1110, begrenzt. Wenn in einem Latch-Block ein einzelner Fehler erzeugt wird, wird das Blockparitätsbit (1180 oder 1280), wenn der Fehler auftritt, gekippt und zum Paritätsbitvergleicher (1190 bzw. 1290) herausgeführt. Eine zusätzliche Schaltung 1300, die mit dem Ausgang aus den zwei Latch-Blöcken verbunden ist, gibt einen Fehler an einen Detektor aus, wenn ein Paritätsbitkippen in einem Block erfasst wird. Mit erneutem Bezug auf 6 für den Fall eines Latch-Blocks mit einer einzelnen Kette, registriert das Paritätsbit keine Änderung, wenn ein großes Störungsereignis auftritt, das verursacht, dass zwei benachbarte Latches gleichzeitig kippen, und die zwei Softfehler bleiben unerkannt. Für den Fall von zwei verschachtelten Ketten, die in 11a gezeigt sind, werden jedoch, wenn ein Störungsereignis verursacht, dass irgendwelche zwei benachbarten Latches kippen, da die zwei benachbarten Latches nicht elektrisch verbunden sind, sondern sich vielmehr in separaten Latch-Blöcken befinden, die Fehler in separaten Latch-Ketten aufgezeichnet. Wenn ein Auftreffen von Strahlung Softfehler in benachbarten Blöcken 1112 und 1212 verursacht, erleiden folglich die Blöcke 1110 und 1210 ein einzelnes Latch-Kippen, das dann ein Paritätsbitkippen in jeder der jeweiligen Ketten verursachen würde. Wenn Fehler in drei benachbarten Latches erzeugt werden, erleidet ein Block eine einzelne Störung und der andere eine doppelte Störung. Die Kette, die die einzelne Störung registriert, erfährt ein Paritätsbitkippen, das in der Schaltung 1300 registriert wird, und kann verwendet werden, um ein Rücksetzen der Latch-Schaltung, einschließlich beider Ketten, zu erzeugen. Gemäß der obigen Anordnung würde ein Misslingen, einen Softfehler zu erkennen, eine Softfehlererzeugung in mindestens vier benachbarten (aufeinander folgenden) Latches erfordern. Im Fall der Fehlererzeugung in vier aufeinander folgenden Latches erfahren beide Ketten eine Störung von zwei Latches, denen es aus den vorher erörterten Gründen misslingt, ein Paritätsbitkippen zu erzeugen.

11b stellt ein Ausführungsbeispiel dar, in dem die Schaltung 1350N verschachtelte Ketten umfasst. Die Ketten sind in einer regelmäßigen Weise verschachtelt, wobei sie eine Folge von physikalisch benachbarten Latches wie folgt vorsehen: Latch 1412 (und Vergleicher 1414) als erste in einer Reihe vom Latch-Block 1410; Latch 1512 (und Vergleicher 1514) als erste in einer Reihe vom Block 1510; Latch N12 (und Vergleicher N14) als erste in einer Reihe vom Block N10; Latch 1422 als zweites in einer Reihe vom Block 1410, Latch 1522 als zweites in einer Reihe vom Block 1510; und so weiter. Der Latch-Block 1410 endet mit einem Paritätsbit-Latch 1480 und einem Paritätsbitvergleicher 1490. Ebenso endet jeder Latch-Block mit seinem eigenen Paritätsbit-Latch (siehe 1580 und N80 in den Latch-Blöcken 1510 bzw. N10) und Paritätsbitvergleicher (1590 und N90 in den Latch-Blöcken 1510 bzw. N10). Irgendein Paritätsbitfehler wird in der Schaltung 1600 registriert. In der obigen Weise enthält eine beliebige gegebene Folge von N Latches in einer Linie Latches von allen N Ketten. Damit zwei Latches von derselben Kette gestört werden, müsste folglich ein Softfehlerereignis mindestens N+1 aufeinander folgende Latches umfassen. Im Fall einer großen Latch-Störung müssten ferner, damit die Schaltung 1600 der Sicherungs-Latch-Schaltung 1350 keine Paritätsbitfehler empfängt, alle Ketten eine Störung innerhalb zwei oder einer geraden Anzahl von Latches erleiden. Eine solche Bedingung wäre nur erfüllt, wenn 2N (oder ein ganzzahliges Vielfaches von 2N) aufeinander folgenden Latches einen Fehler erleiden würde. Im Fall von drei verschachtelten Ketten erfordert dies beispielsweise, dass exakt 6, 12, 18 usw. aufeinander folgende Latches gleichzeitig kippen, eine viel abwegigere Möglichkeit als die Störung von einem oder zwei aufeinander folgenden Latches.

Die Ausführungsbeispiele von Bauelementen und Verfahren zur automatischen Erkennung und Korrektur von Softfehlern in Latches wurden beschrieben. In der vorangehenden Beschreibung sind für Erläuterungszwecke zahlreiche spezielle Details dargelegt, um für ein gründliches Verständnis der vorliegenden Erfindung zu sorgen. Es ist jedoch für einen Fachmann zu erkennen, dass die vorliegende Erfindung ohne diese speziellen Details ausgeführt werden kann. Ferner kann ein Fachmann leicht erkennen, dass die speziellen Folgen, in denen die Verfahren dargestellt sind und durchgeführt werden, erläuternd sind und in Erwägung gezogen wird, dass die Folgen verändert werden können und dennoch innerhalb des Gedankens und Schutzbereichs der vorliegenden Erfindung bleiben.

In der vorangehenden ausführlichen Beschreibung wurden Bauelemente und Verfahren gemäß Ausführungsbeispielen der vorliegenden Erfindung mit Bezug auf spezielle beispielhafte Ausführungsbeispiele beschrieben. Folglich sollen die vorliegende Beschreibung und die Figuren vielmehr als erläuternd als einschränkend betrachtet werden. Der Schutzbereich der Erfindung soll durch die hier beigefügten Ansprüche und durch ihre Äquivalente definiert sein.

Zusammenfassung

Eine Schaltung und ein Verfahren zum Erkennen von Softfehlern, die in Latches erzeugt werden. Ein beispielhaftes Ausführungsbeispiel einer Schaltung umfasst einen Block von verketteten Latches, wobei jedes Latch einen Vergleicher aufweist, wobei ein Ausgangssignal aus dem letzten Latch-Vergleicher ein Paritätsbit für den Latch-Block darstellt. Die Schaltung umfasst ferner ein Latch-Element zum Speichern des Blockparitätsbits und einen Vergleicher für das Blockparitätsbit und das gespeicherte Paritätsbit. Ein Latch-Softfehler wird durch Überwachen eines Ausgangssignals aus dem Paritätsbitvergleicher erkannt, welches einen Fehler signalisiert, wenn das Latch-Block-Paritätsbit den Zustand ändert.


Anspruch[de]
  1. Latch-Block mit:

    (a) einer Vielzahl von verketteten Latch-Einheiten, wobei jede Latch-Einheit ein Latch und einen Vergleicher umfasst;

    (b) einem Paritätsbit-Latch, das mit dem Vergleicher der letzten der Vielzahl von verketteten Latch-Einheiten verbunden ist; und

    (c) einem Paritätsbitvergleicher in Verbindung mit dem Paritätsbit-Latch und mit dem Vergleicher der letzten der Vielzahl von Latch-Einheiten.
  2. Schaltung nach Anspruch 1, wobei jede Latch-Einheit ferner eine Sicherung umfasst, die mit dem Latch innerhalb der Latch-Einheit verbunden ist.
  3. Schaltung nach Anspruch 2, wobei der Vergleicher dazu ausgelegt ist, gemäß einer EXKLUSIV-ODER-Logikfunktionalität zu arbeiten.
  4. Schaltung nach Anspruch 2, wobei jedes Latch einen Rücksetzknoten umfasst, der mit einem Transistor verbunden ist, der mit einer Sicherung des Latchs in Reihe liegt.
  5. Schaltung nach Anspruch 2, wobei das Paritätsbit-Latch ein Paritätsbit speichert, das angibt, ob eine ungerade oder gerade Anzahl von Sicherungen innerhalb des Latchs durchgebrannt ist.
  6. Schaltung nach Anspruch 1, wobei der Paritätsbitvergleicher im Fall einer Änderung des Paritätsbits oder des Paritätsbit-Latchs kippt.
  7. Schaltung nach Anspruch 2, wobei der Paritätsbitvergleicher im Fall einer Änderung des Paritätsbits oder des Paritätsbit-Latchs kippt.
  8. Schaltung nach Anspruch 6, wobei die Vielzahl von Latch-Einheiten eine Vielzahl von N verschachtelten Ketten von Latch-Einheiten umfassen, so dass nach einem einzelnen Auftreffereignis ein Paritätsbitkippen nach einer beliebigen Anzahl außer einem Vielfachen von 2N von gleichzeitigen Latch-Fehlern innerhalb des Latch-Blocks auftritt, wobei die gleichzeitigen Latch-Fehler als Vielfaches von zwei Latch-Fehlern in jedem von N Blöcken verteilt sind.
  9. Schaltung nach Anspruch 7, wobei die Vielzahl von aufeinander folgenden Latch-Einheiten eine Vielzahl von N verschachtelten Ketten von Latch-Einheiten umfassen, so dass nach einem einzelnen Auftreffereignis ein Paritätsbitkippen nach einer beliebigen Anzahl außer einem Vielfachen von 2N von gleichzeitigen Latch-Fehlern innerhalb des Latch-Blocks auftritt, wobei die gleichzeitigen Latch-Fehler als Vielfache von zwei Latch-Fehlern in jedem von N Blöcken verteilt sind.
  10. Schaltung mit:

    (a) einem Latch-Block mit einer Vielzahl von aufeinander folgenden Latch-Einheiten, wobei jede Latch-Einheit ein Latch und einen Vergleicher umfasst;

    (b) einem Paritätsbit-Latch, das mit dem Vergleicher einer letzten der Vielzahl von verketteten Latch-Einheiten verbunden ist;

    (c) einem Paritätsbitvergleicher in Verbindung mit dem Paritätsbit-Latch und mit dem Vergleicher der letzten der Vielzahl von Latch-Einheiten;

    (d) einem Detektor, der mit dem Ausgang des Paritätsbitvergleichers verbunden ist; und

    (e) einer Signalerzeugungsvorrichtung, die mit dem Detektor verbunden ist, wobei Signale zum Zurücksetzen des Latch-Blocks bei der Erfassung des Paritätsbitkippens erzeugt werden.
  11. Schaltung nach Anspruch 9, wobei jede Latch-Einheit ferner ein Sicherungselement umfasst, das mit dem Latch innerhalb der Latch-Einheit verbunden ist.
  12. Schaltung nach Anspruch 9, wobei die Vielzahl von aufeinander folgenden Latch-Einheiten eine Vielzahl von N verschachtelten Ketten von Latch-Einheiten umfassen, so dass nach einem einzelnen Auftreffereignis ein Paritätsbitkippen nach einer beliebigen Anzahl außer einem Vielfachen von 2N von gleichzeitigen Latch-Fehlern innerhalb des Latch-Blocks auftritt, wobei das Vielfache von 2N gleichzeitigen Latch-Fehlern als Vielfaches von zwei Latch-Fehlern in jedem von N Blöcken verteilt ist.
  13. Schaltung nach Anspruch 10, wobei die Vielzahl von aufeinander folgenden Latch-Einheiten eine Vielzahl von N verschachtelten Ketten von Latch-Einheiten umfassen, so dass ein Paritätsbitkippen nach einer beliebigen Anzahl außer einem Vielfachen von 2N von gleichzeitigen Latch-Fehlern innerhalb des Latch-Blocks auftritt, wobei das Vielfache von 2N von gleichzeitigen Latch-Fehlern als Vielfaches von zwei Latch-Fehlern in jedem von N Blöcken verteilt ist.
  14. Verfahren zum automatischen Erkennen von Latch-Softfehlern in einem Latch-Block, umfassend:

    (a) Anordnen einer Reihe von Latch-Einheiten, wobei jede Latch-Einheit ein Latch und einen Vergleicher umfasst, so dass ein Vergleicher von mindestens einer Latch-Einheit ein Eingangssignal von einem Vergleicher einer vorangehenden Latch-Einheit und ein Eingangssignal von ihrem zugehörigen Latch empfängt;

    (b) Überwachen eines Ausgangssignals eines Vergleichers einer letzten Latch-Einheit unter Verwendung eines Paritätsbitvergleichers;

    (c) Überwachen eines Ausgangssignals eines Latchs, der zum Speichern des Ausgangssignals des Vergleichers der letzten Latch-Einheit verwendet wird, unter Verwendung des Paritätsbitvergleichers; und

    (d) Erfassen eines Paritätsbitkippens durch Empfangen einer Änderung des Ausgangssignals des Paritätsbitvergleichers.
  15. Verfahren nach Anspruch 14, welches ferner umfasst:

    (a) Senden einer Meldung, die ein Paritätsbitkippen angibt, zu einem Signalgenerator;

    (b) Senden eines Signals zum Zurücksetzen des Latchs auf einen Vorgabewert in Reaktion auf die Meldung;

    (c) Zurücksetzen des zum Speichern des Ausgangssignals des Vergleichers der letzten Latch-Einheit verwendeten Latchs; und

    (d) erneutes Lesen aller den Latch-Einheiten zugeordneten Sicherungen.
  16. Verfahren nach Anspruch 14, welches ferner umfasst:

    (a) Benachrichtigen eines Signalgenerators über eine Latch-Rücksetzbedingung;

    (b) Abfragen der Aktivität in der dem Sicherungsblock zugeordneten Schaltungsanordnung;

    (c) Empfangen eines Ruhezustandssignals von einer dem Sicherungsblock zugeordneten Schaltungsanordnung;

    (d) Senden eines Signals zum Zurücksetzen des Latchs auf einen Vorgabewert;

    (e) Zurücksetzen des zum Speichern des Ausgangssignals des Vergleichers der letzten Latch-Einheit verwendeten Latchs; und

    (f) erneutes Lesen aller den Latch-Einheiten zugeordneten Sicherungen.
  17. Verfahren nach Anspruch 15, wobei der Signalgenerator ein Signal zum Zurücksetzen des Latchs unmittelbar nach dem Empfangen einer Paritätsbitkippmeldung sendet.
Es folgen 11 Blatt Zeichnungen






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